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JP5214652B2 - 半導体装置 - Google Patents

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Description

本発明は、ノーマリオン動作のスイッチング素子を用いた半導体装置に関する。
GaNやSiCやダイヤモンドなどのワイドギャップ半導体は絶縁破壊電圧、電子移動度、熱伝導率などの半導体装置として重要な要素がSiに比べ優れているという特徴がある。GaN半導体装置の一形態であるAlGaN/GaNヘテロ構造をもつHEMTでは、高い電子移動度とキャリア密度を有しているため高周波性能や低いオン抵抗などの性質があり多くの期待を集めている。また、AlGaN/GaNヘテロ構造をもつHEMTでは、ゲート電圧を加えない状態では電流を流す性質(ノーマリオン)があるため、素子をオフ状態にする即ち電流を止めるにはゲートに負電圧を印加する必要がある。
そのため、負電源が必要であるため回路の部品点数が増える事や回路基板上の配線が複雑になるなどの問題がある。
負電源を省略する回路として、例えばHEMT素子をオン/オフさせる制御信号を出力する発振器と、この発振器の制御信号出力端子とHEMT素子のゲートとの間に配置されたコンデンサと、このコンデンサとHEMT素子のソースとの間に配置されたダイオードとを備えた回路が知られている(特許文献1参照)。しかしながら、この方法では半導体装置の他に、外部にダイオードとFETの入力容量の10倍から500倍という大きな容量をもつキャパシタを必要とし、スイッチング素子の外部に付加する部品が増えるという欠点をもっていた。またスイッチング素子の駆動回路からスイッチング素子のゲートまでの配線が長くなるために生じる寄生インダクタンスによる電圧発振(リンギング)が発生する問題もある。
特開2008−235952号公報
上述のようにダイオードや大きな容量を持つ大きなキャパシタなどノーマリオンスイッチング素子に付加する部品が増え、加えてノーマリオンスイッチング素子の駆動回路からノーマリオンスイッチング素子のゲートまでの配線が長くなるために生じる寄生インダクタンスによる電圧発振(リンギング)が発生する問題があった。
そのため本発明の目的は、半導体装置単体で負電源を必要とせずにスイッチングが可能な素子を提供することである。
上記目的を達成するために、本願発明の半導体装置は、ノーマリオンFETと、一方の電極を前記FETのゲートに、他方の電極を入力端子に電気的に接続されたキャパシタと、アノード電極が前記FETのゲートに、カソード電極が前記FETのソースに電気的に接続されたダイオードとを備えており、前記キャパシタは、前記FETのゲート電極から引き出され、前記FETの領域外に配置されたゲート引き出し電極上に誘電体絶縁膜を介して金属膜を形成することにより構成されたものであり、前記FET、前記キャパシタ、及び前記ダイオードが同一チップ上に形成されているものであって、前記ゲートに接続する前記キャパシタの容量を、前記FETの入力容量の1倍から9倍とすることを特徴とするものである。
必要十分な容量を持つキャパシタはゲート引き出し電極上に設けて、ダイオードは前記ノーマリオンFETの同一チップ上に設けることにより、半導体装置単体で単電源によるスイッチング動作が可能となる。
すなわち、本発明によれば、ノーマリオン型FETを含む半導体装置単独で単電源によるスイッチング動作が可能となり、加えて部品点数が削減されることによる回路基板上のコンパクト化と配線長が大幅に小さくなることによるリンギング抑制が可能となる。
図1(a)は、本発明による半導体装置の鳥瞰図であり、図1(b)は、図1(a)の断面図である。 図2は、窒化物半導体HEMTの例を示す断面図である。 図3(a)は、本発明による半導体装置の駆動信号を示す図であり、図3(b)は、FETのゲート電圧を示す図である。 図4(a)は、本発明による半導体装置の駆動信号を示す図であり、図4(b)は、FETのゲート電圧を示す図である。 図5は、窒化物半導体HEMTの例を示す断面図である。 図6は、本発明の第3の実施の形態による窒化物半導体HEMTの例を示す断面図である。
次に、図面を参照して、本発明の第1から第4の実施の形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。
(第1の実施の形態)
第一の実施形態に係る半導体装置の構成を図1から図4に基づいて説明する。図1(a)は本発明によって提供される半導体装置の鳥瞰図であり、図1(b)は図1(a)にある直線AA’で切った断面図である。
本発明の半導体装置はFET部分27とFETのドレイン電極パッド1と、ソース電極パッド5と、ボンディング用ゲート電極パッド7と、ゲート引き出しパッド6と、ゲート引き出しパッド6とソース電極パッド5との間に形成するダイオード19によって構成される。キャパシタ電極6の下に誘電体絶縁膜10を形成してゲート引き出しパッド6とボンディング用ゲート電極パッド7を電気的に絶縁することによりキャパシタ12を形成している。
前記誘電体絶縁膜にはSiO2、SiN、Al2O3、TiO2、BaTiO3、SrTiO3、(Ba,Sr)TiO3、Ta2O5、LiTaO3、HfO2、ZrO2などを用いることができる。
ゲート電極引き出しパッド6はゲート電極3と電気的に接続されている。ドレイン電極2とドレイン電極パッド1は電気的に接続されており、ソース電極4とソース電極パッド5は電気的に接続されている。ダイオード19は、窒化物半導体17とショットキー接触しているアノード電極18と、窒化物半導体17とオーミック接触しているカソード電極15と、窒化物半導体17により構成される。アノード電極18とゲート引き出し電極6は電気的に接続されており、カソード電極15とソース電極パッド5とは電気的に接続されている。ソース電極パッド5は層間絶縁膜13によって絶縁されている。ソース電極パッド5はダイオード部を除いて、窒化物半導体と絶縁されていればよく、例えば、素子分離により窒化物半導体が絶縁化されている場合は層間絶縁膜13を省略することも可能である。FET部とダイオード部以外の窒化物半導体は、素子分離され、絶縁化されている。素子分離は、エッチングによるメサ形成やイオン注入などにより形成できる。
図2は窒化物半導体により構成されるノーマリオン型FET部27の断面図の例である。GaN層25上にAlGaN層23が積層され、AlGaN層23上にソース電極20とドレイン電極22とが形成されている。また、AlGaN層23上にはゲート絶縁膜26が形成され、ゲート絶縁膜26上にゲート電極21が形成されている。
ゲート絶縁膜26にはSiO2、SiN、Al2O3、TiO2、Ta2O5、HfO2、ZrO2などを用いることができる。ゲート絶縁膜26によりゲートリーク電流を抑制することができる。GaN層25とAlGaN層23とのヘテロ接合により生じた2次元電子ガス24をゲート電極21により制御してトランジスタ動作を行う。
本発明ではFETにノーマリオン型素子を用いる。本実施例では、GaN層25上にAlGaN層23が積層された窒化物半導体を用いているが、AlGaNとInAlNとGaNとAlGaNなどの組成比を自由に組み合わせた半導体材料を用いてもよい。また、ヘテロ接合のみでなく、超格子構造、複数のヘテロ接合を有する構造、組成が傾斜した構造であっても、窒化物半導体ないしはSiCによりFET動作可能であればよく、特に図2の構造に限定されない。FET部分27は図2に示されるノーマリオン型FETが複数並列に接続されるように配置されている。
図3は本発明装置内部のFETの動作を説明した図であり、本発明装置駆動信号とFET部分のゲート電圧のシミュレーション結果を示している。駆動信号を図3(a)に示した。シミュレーションの駆動信号は1MHzでローレベル0V、ハイレベル10Vとする矩形波であり、本実施例のキャパシタ容量はFETの入力容量の9倍である。
FETのソース-ゲート間に発生する電圧を図3(b)に示した。FETのゲートに発生する電圧は本発明の構成要素であるダイオードによってゲートハイレベル電圧31が0V付近にクリップさる。駆動信号の立ち下がりタイミング28でFETゲート電圧はFET入力容量と本発明の構成要素のキャパシタ容量によって駆動信号スイング幅が分圧されてゲートローレベル電圧32まで電圧が下がる。そのためゲート電圧には負電圧が発生しFETをオフできる。
次に駆動信号の立ち上がりタイミング29でFETゲート電圧はFET入力容量と本発明の構成要素のキャパシタ容量によって駆動信号スイング幅が分圧されてゲートハイレベル電圧31まで電圧が上昇しFETがオンになる。
図4は本発明の構成要素のキャパシタ容量をFETの入力容量と等しくしたときの駆動信号とFETのゲート電圧を模擬したシミュレーションである。キャパシタの容量が少ない分、駆動信号のスイング幅に対する分圧比が変化し、ゲート電圧のスイング幅が小さくなるため、ゲートローレベル電圧38はゲートローレベル電圧32にくらべ0Vに近づいているが、図3と同様に、駆動信号ローレベルでゲート電圧に負電圧が発生し、FETをオフできる。以上のように、本発明の装置を用いることにより、ノーマリオン素子を構成要素にもつ半導体装置であっても、半導体装置単体で半導体装置のみで単電源によるスイッチング動作が可能となる。これにより、回路基板上の部品点数が削減されることにより、回路のコンパクト化が実現できる。
次に本発明に適した構成について述べる。キャパシタ12の容量はFETの入力容量に対し1倍から9倍とすることが望ましい。素子駆動信号(例えば図3(a)、図4(a)のような矩形波)の電圧スイング幅はFET部分の入力容量とキャパシタの容量によって分圧されるためキャパシタの容量が1倍より小さくなると、FETのゲートにかかる電圧スイング幅がキャパシタでの電圧スイング幅より小さくなる。このため、FETのゲートにかかる電圧スイングによりFETのオンとオフの切り替えが困難になる。このため、キャパシタ12の容量はFETの入力容量に対し1倍以上が望ましい。
また、キャパシタの容量がFETの入力容量9倍より大きい場合、FETのゲートにかかる電圧スイングの大きさの減少分は素子駆動信号の電圧スイングに対して1/10以下であり、実質的に素子駆動信号の電圧スイングの大きさがそのままFETのゲートに印加される。このため、キャパシタの容量がFETの入力容量9倍以下である場合、素子駆動信号の電圧スイング幅を効率よくFETのゲートに伝えながら、サイズの小さなキャパシタで同一チップ上に集積することが可能となり、ノーマリオンFETを含む本発明の半導体装置は単独で単電源で制御が可能となる。
また、キャパシタの容量をFETの入力容量9倍以下にすることで、キャパシタの絶縁膜に低い誘電率の誘電体も使用できるようになり、FETにおける層間絶縁膜と同一にすることで製造プロセスの簡略化や種々の誘電体の利用が可能となる。
本発明では窒化物半導体やSiCで構成されるFETを用いるのが望ましい。窒化物半導体やSiCを用いたFETは入力容量が小さいことからキャパシタの容量を小さくできるためFETと同一チップ上にキャパシタを形成できる。さらに、窒化物半導体を用いたFETは高速スイッチングが可能なことから漏れ抵抗によるキャパシタの電荷漏れの影響が少なくできる利点がある。
本発明によれば、キャパシタとダイオードをFETの同一チップ上に配置し、単独で単電源で動作可能な半導体装置が構成できる。同一チップ上に形成したために、部品点数の削減や配線長の大幅な短縮ができる。配線には寄生インダクタンスLが生じるので素子と素子駆動回路間で急激な電流変化(たとえば素子スイッチ時の信号変化に伴う電流変化)があるとIを配線に流れる電流、tを時間として
Figure 0005214652

で表される電圧が発生し、配線の浮遊容量との共振により電圧振動(リンギング)が生じてスイッチング素子や素子の駆動回路に悪影響を及ぼす上、ノイズの要因ともなる。急激な電流変化により発生する電圧は配線の寄生インダクタンスLに比例するため、本発明による配線長の大幅な短縮は、大幅に起電力を抑制するのに有効である。
また、特に、キャパシタをゲート引き出し電極上に配置したため、チップサイズを小形化することが可能となり、その結果、リンギングの効果的な抑制に成功した。
(第2の実施の形態)
第2の実施形態に係る半導体装置は第1の実施形態に係る半導体装置と比較して、ゲート絶縁膜26が無い点が異なる点である。図5のような窒化物半導体断面図において、ゲート絶縁膜が省略されている。この場合、ゲート電極21を窒化物半導体にショットキー接続させることにより、第1の実施例と同様に半導体装置単体で半導体装置のみで単電源によるスイッチング動作が可能となる。これにより、回路基板上の部品点数が削減されることにより、回路のコンパクト化が実現できる。
第2の実施形態に係る半導体装置では、FET部にゲートからソース方向を順方向とする寄生ダイオードが形成されているため、FETのゲートがショットキーダイオードとして動作できるのでダイオード19と同様の効果を期待できる。そのため、ゲート電極21によりダイオード19を省略することもできる。
第3の実施の形態)
第3の実施形態に係る半導体装置は、図6に示すように、第1から第3の実施形態に係る半導体装置と比べてゲート電極引き出しパッド6部の下のアノード電極18が一体に形成されている点が異なる点である。これにより、電極部を大きくとることができ、ダイオードのオン抵抗を低減することができる。また、カソード電極を広く取ることでもオン抵抗を低減できる。
以上のように、本発明の実施形態を説明してきたが、ノーマリオンFETと、一方の電極を前記FETのゲートに、他方の電極を入力端子に電気的に接続されたキャパシタと、アノード電極が前記FETのゲートに、カソード電極が前記FETのソース電気的に接続されたダイオードと、を前記FETと同一チップ上に有ればよく、上記の実施の形態のみに限定されない。例えば、第1の実施形態や第3の実施形態で形成するキャパシタは2層の電極と一層の絶縁体で形成さているが、多層に積層して容量を増やすことができる。また、FET部は櫛型上にソース電極とドレイン電極とゲート電極を配置しているが、格子状、同心円状、ハニカム構造状、放射状に配置してもかまわない。また、ソース電極パッドとゲート電極パッドとドレイン電極パッドは複数配置してもかまわない。このためキャパシタやダイオードは複数配置してもよく、自由な場所に配置することができる。
1・・・ドレイン電極パッド
2・・・ドレイン電極
3・・・ゲート電極
4・・・ソース電極
5・・・ソース電極パッド
6・・・ゲート引き出し電極
7・・・ボンディング用電極パッド
10・・・誘電体絶縁膜
12・・・キャパシタ
13・・・層間絶縁膜
14・・・素子分離
15・・・カソード電極
17・・・窒化物半導体へテロ構造と2次元電子ガス
18・・・アノード電極
19・・・ダイオード
20・・・ソース電極
21・・・ゲート電極
22・・・ドレイン電極
23・・・AlGaN層
24・・・2次元電子ガス
25・・・GaN層
26・・・絶縁膜
27・・・FET部分
28・・・駆動信号立ち下りタイミング
29・・・駆動信号立ち上がりタイミング
30・・・駆動信号のハイレベル電圧
31・・・FETゲートのハイレベル電圧
32・・・FETゲートのローレベル電圧
33・・・駆動信号立ち下りタイミング
35・・・駆動信号立ち上がりタイミング
36・・・駆動信号のハイレベル電圧
37・・・FETゲートのハイレベル電圧
38・・・FETゲートのローレベル電圧
39・・・キャパシタ電極
40・・・誘電体絶縁膜

Claims (3)

  1. ノーマリオンFETと、一方の電極を前記FETのゲートに、他方の電極を入力端子に電気的に接続されたキャパシタと、アノード電極が前記FETのゲートに、カソード電極が前記FETのソースに電気的に接続されたダイオードとを備えており、前記キャパシタは、前記FETのゲート電極から引き出され、前記FETの領域外に配置されたゲート引き出し電極上に誘電体絶縁膜を介して金属膜を形成することにより構成されたものであり、前記FET、前記キャパシタ、及び前記ダイオードが同一チップ上に形成されているものであって、前記ゲートに接続する前記キャパシタの容量を、前記FETの入力容量の1倍から9倍とすることを特徴とする半導体装置。
  2. 前記ノーマリオンFETは、窒化物半導体あるいはSiCにより形成されたものであることを特徴とする請求項1に記載の半導体装置。
  3. 前記ノーマリオンFETは、ゲート電極を、窒化物半導体あるいはSiCにショットキー接続させたものであることを特徴とする請求項1に記載の半導体装置。
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