JP2015192402A - 半導体回路、半導体装置、及び電位供給回路 - Google Patents

Abstract

【課題】レベルシフタの出力が不定状態となることを防止すると共に、リーク電流を遮断することができる、半導体回路、半導体装置、及び電位供給回路を提供する。【解決手段】半導体回路１１は、レベルシフタ１４、判定回路１６、及びバイアス回路１８を備えている。バイアス回路１８は、リセット信号ｐｏｒｎに応じてバイアス電圧ｂｉａｓを供給する。判定回路１６のＰＭＯＳトランジスタ５８は、リセット信号ｐｏｒｎに応じてオン／オフし、ＰＭＯＳトランジスタ６０は、バイアス電圧ｂｉａｓに応じてオン／オフする。判定回路１６のＮＭＯＳトランジスタ６２は電源電圧ＬＶに応じてオン／オフする。ＰＭＯＳトランジスタ６０とＮＭＯＳトランジスタ６２との間の電位が制御信号ｎｏｄｅ１としてＨＶ系回路３２に供給される。ＨＶ系回路３２のＰＭＯＳトランジスタ４８及びＮＭＯＳトランジスタ５６は、制御信号ｎｏｄｅ１に応じてオン／オフが制御される。【選択図】図２

Description

本発明は、半導体回路、半導体装置、及び電位供給回路に関するものである。

一般的に、入力信号の電位を高電位に変換し、変換した信号を出力するレベルシフタ回路が知られている。

レベルシフタ回路では、電源投入時等に出力が不定になる場合がある。出力が不定状態になると、消費電流の増加や起動の不具合等が生じる恐れがあった。そのため、出力の不定状態を回避するための技術が知られている。

例えば、特許文献１には、電源がオンされてから電源電圧が所定値を超えるまでの間、レベルシフタの出力信号が出力されるノードの電位を固定するリセット回路を備える技術が記載されている。また例えば、特許文献２には、定電圧の電源よりも高電圧の電源が投入された場合に、レベルシフタの入力用トランジスタへの入力信号の電圧状態を設定することにより電源投入時の不定動作を防止する技術が記載されている。

特開２００４−７２４３４号公報 特開２００９−１０８０２号公報

上記従来の技術では、電源投入時等にレベルシフタ回路の出力が不定となることを防止することができる一方、リーク電流が発生する懸念が生じる。

本発明は、上述した問題を解決するために提案されたものであり、レベルシフタの出力が不定状態となることを防止すると共に、リーク電流を遮断することができる、半導体回路、半導体装置、及び電位供給回路を提供することを目的とする。

上記目的を達成するために、本発明の半導体回路は、電源電圧の供給に応じて、入力信号の電位を第１の電位から、前記第１の電位よりも高い第２の電位に変換して出力ノードを介して出力するレベルシフタ回路と、前記電源電圧に応じたレベルのリセット信号が供給され、前記リセット信号のレベルに応じた所定の電位を供給する電位供給回路と、前記電位供給回路から供給された前記所定の電位のレベルに応じて、前記レベルシフタ回路の前記出力ノードの電位を制御する制御回路と、を備える。

また、本発明の半導体装置は、本発明の半導体回路と、前記半導体回路のレベルシフタ回路の出力ノードから出力された出力信号が供給される負荷回路と、電源電圧に応じたリセット信号を供給するパワーオンリセット回路と、を備える。

また、本発明の電位供給回路は、レベルシフタ回路の電源電圧に応じたレベルのリセット信号が供給され、前記リセット信号に基づいた所定の電位を供給する。

本発明によれば、レベルシフタの出力が不定状態となることを防止すると共に、リーク電流を遮断することができるという効果を奏する。

第１の実施の形態の半導体装置の一例の概略を表す概略構成図である。 第１の実施の形態の半導体回路の一例を示す回路図である。 第１の実施の形態の半導体回路の説明の便宜上の動作波形の具体的一例を示す。 第１の実施の形態の半導体回路の実際の動作波形の具体的一例を示す。 第２の実施の形態の半導体回路の一例を示す回路図である。 第３の実施の形態の半導体回路の一例を示す回路図である。 従来の半導体回路の一例を示す回路図である。

［第１の実施の形態］
以下では、図面を参照して、本実施の形態を詳細に説明する。

まず、本実施の形態の半導体装置の構成について説明する。図１には、本実施の形態の半導体装置の一例の概略構成図を示す。図１に示すように、本実施の形態の半導体装置１０は、ＰＯＲ（パワーオンリセット回路）１２、半導体回路１１、負荷回路１５、ＬＶ系レギュレータ２０、及びその他レベルシフタ２２を備える。

本実施のＰＯＲ１２は、ＬＶ電源線８１（図２参照、詳細後述）に供給される電源電圧の電位（電源電圧ＬＶ）を検知する回路であり、電源電圧ＬＶが所定の電位以下となった場合にリセットを行うと共に、レベルシフタ１４に信号ｐｏｒｎ＿ｌｖを出力する。また、ＰＯＲ１２は、パワーオンリセット状態では、Ｌレベル（本実施の形態では、０Ｖ）、パワーオンリセット解除状態では、Ｈレベル（本実施の形態では、電源電圧ＨＶの電位）のリセット信号ｐｏｒｎを供給する。リセット信号ｐｏｒｎは、レベルシフタ１４、判定回路１６、及びバイアス回路１８に供給される。

なお、本実施の形態では、低電位を「ＬＶ」といい、ＬＶよりも高い高電位を「ＨＶ」という。ＬＶの具体的一例としては、電池１個分の電圧に応じた１〜１．５Ｖが挙げられる。また、ＨＶの具体的一例としては、ＬＶの２倍程度〜５Ｖが挙げられる。

半導体回路１１は、レベルシフタ１４、判定回路１６、及びバイアス回路１８を備えている。

バイアス回路１８は、ＰＯＲ１２から供給されるリセット信号ｐｏｒｎに基づいて、バイアス電圧を生成して判定回路１６に供給する機能を有している（詳細後述）。判定回路１６は、リセット信号ｐｏｒｎ及びバイアス電圧に基づいて、制御信号ｎｏｄｅ１を供給する機能を有している（詳細後述）。

レベルシフタ１４は、ＰＯＲ１２から入力された信号ｐｏｒｎ＿ｌｖを入力信号とし、入力信号の電位をＬＶ電位からＨＶ電位に変換して出力信号ｏｕｔを負荷回路１５に供給する機能を有している。負荷回路１５は、半導体装置１０内部の電気回路であり、特に限定されるものではない。

本実施の形態のレベルシフタ１４は、制御信号ｎｏｄｅ１に基づいて、出力ノード（図２、出力ノード８７参照）の電位が制御される。

ＬＶ系レギュレータ２０は、ＬＶ電位で動作するレギュレータであり、電源電圧ＬＶを生成して出力する機能を有する。

その他レベルシフタ２２は、レベルシフタ１４と別個に設けられたレベルシフタである。その他レベルシフタ２２の構成は、レベルシフタ１４と同様であってもよい。

次に、本実施の形態の半導体回路１１について詳細に説明する。図２には、本実施の形態の半導体回路１１の一例の回路図を示す。

上述したように本実施の形態の半導体回路１１は、レベルシフタ１４、判定回路１６、及びバイアス回路１８を備えている。

図２に示したようにレベルシフタ１４は、ＬＶ系回路３０及びＨＶ系回路３２を有している。レベルシフタ１４は、反転素子４０を備えている。反転素子４０には、ＰＯＲ１２から入力信号として信号ｐｏｒｎ＿ｌｖが入力される。反転素子４０は、ＬＶ電源線８１及び電源線８５に接続され、電源電圧ＬＶにより動作する。反転素子４０から出力された信号（信号ｐｏｒｎ＿ｌｖの反転信号）は、入力端子４１Ａを介してＨＶ系回路３２に供給される。また、ＬＶ系回路３０に入力された信号ｐｏｒｎ＿ｌｖは、入力端子４１Ｂを介してＨＶ系回路３２に供給される。

ＨＶ系回路３２は、ＰＭＯＳトランジスタ４２、４４、４８、５０、５２及び
ＮＭＯＳトランジスタ４６、５４、５６を備えている。ＰＭＯＳトランジスタ４２は、一方の主端子（ソース端子）がＨＶ電源線８３に接続されている。また、ＰＭＯＳトランジスタ４２の制御端子は、ＰＭＯＳトランジスタ５２の他方の主端子（ドレイン端子）に接続されている。ＰＭＯＳトランジスタ４４は、一方の主端子（ソース端子）がＰＭＯＳトランジスタ４２の他方の主端子（ドレイン端子）に接続されている。また、ＰＭＯＳトランジスタ４４の制御端子には、入力端子４１Ａを介してＬＶ系回路３０から信号ｐｏｒｎ＿ｌｖの反転信号が供給される。ＮＭＯＳトランジスタ４６は、一方の主端子（ドレイン端子）がＰＭＯＳトランジスタ４４の他方の主端子（ドレイン端子）に接続されており、他方の主端子（ソース端子）が電源線８５に接続されている。また、ＮＭＯＳトランジスタ４６の制御端子には、入力端子４１Ａを介してＬＶ系回路３０から信号ｐｏｒｎ＿ｌｖの反転信号が供給される。

ＰＭＯＳトランジスタ４８は、一方の主端子（ソース端子）がＨＶ電源線８３に接続されている。また、ＰＭＯＳトランジスタ４８の制御端子には、制御信号ｎｏｄｅ１が供給される。ＰＭＯＳトランジスタ５０は、一方の主端子（ソース端子）がＰＭＯＳトランジスタ４８の他方の主端子（ドレイン端子）に接続されている。また、ＰＭＯＳトランジスタ５０の制御端子には、ＰＭＯＳトランジスタ４４の他方の主端子（ドレイン端子）が接続されている。
ＰＭＯＳトランジスタ５２は、一方の主端子（ソース端子）がＰＭＯＳトランジスタ５０の他方の主端子（ドレイン端子）に接続されている。また、ＰＭＯＳトランジスタ５２の制御端子には、入力端子４１Ｂを介してＬＶ系回路３０から信号ｐｏｒｎ＿ｌｖが供給される。ＮＭＯＳトランジスタ５４は、一方の主端子（ドレイン端子）がＰＭＯＳトランジスタ５２の他方の主端子（ドレイン端子）に接続されており、他方の主端子（ソース端子）が電源線８５に接続されている。また、ＮＭＯＳトランジスタ５４の制御端子には、入力端子４１Ｂを介してＬＶ系回路３０から信号ｐｏｒｎ＿ｌｖが供給される。

ＰＭＯＳトランジスタ５２とＮＭＯＳトランジスタ５４との間には、出力ノード８７が接続されている。出力ノード８７からはＨＶに電位が変換された出力信号ｏｕｔが出力される。

ＮＭＯＳトランジスタ５６は、一方の主端子（ドレイン端子）が出力ノード８７に接続され、他方の主端子（ソース端子）が電源線８５に接続されている。ＮＭＯＳトランジスタ５６の制御端子には、制御信号ｎｏｄｅ１が供給される。

また、判定回路１６は、ＰＭＯＳトランジスタ５８、６０、及びＮＭＯＳトランジスタ６２を備えている。ＰＭＯＳトランジスタ５８、６０、及びＮＭＯＳトランジスタ６２は、通常閾値（ｎｏｒｍａｌＶｔ）のトランジスタである。

ＰＭＯＳトランジスタ５８は、一方の主端子（ソース端子）がＨＶ電源線８３に接続されている。また、ＰＭＯＳトランジスタ５８の制御端子には、リセット信号ｐｏｒｎが供給される。ＰＭＯＳトランジスタ６０は、一方の主端子（ソース端子）がＰＭＯＳトランジスタ５８の他方の主端子（ドレイン端子）に接続されている。また、ＰＭＯＳトランジスタ６０の制御端子には、バイアス電圧が供給される。ＮＭＯＳトランジスタ６２は、一方の主端子（ドレイン端子）がＰＭＯＳトランジスタ６０の他方の主端子（ドレイン端子）に接続されており、他方の主端子（ソース端子）が電源線８５に接続されている。また、ＮＭＯＳトランジスタ６２の制御端子には、電源電圧ＬＶが供給される。

判定回路１６からは、ＰＭＯＳトランジスタ６０とＮＭＯＳトランジスタ６２との間の電位が制御信号ｎｏｄｅ１として供給される。

また、バイアス回路１８は、ＰＭＯＳトランジスタ６４、６６、６８、７２、７４、ＮＭＯＳトランジスタ７０、７６、及び抵抗素子７８を備える。ＰＭＯＳトランジスタ６４、６６、６８、７２、及びＮＭＯＳトランジスタ７０、７６は、通常閾値（ｎｏｒｍａｌＶｔ）のトランジスタである。

ＰＭＯＳトランジスタ６４は、主端子（ソース端子）がＨＶ電源線８３に接続されている。また、ＰＭＯＳトランジスタ６４の制御端子には、リセット信号ｐｏｒｎが供給される。ＰＭＯＳトランジスタ６６は、一方の主端子（ソース端子）がＰＭＯＳトランジスタ６４の他方の主端子（ドレイン端子）に接続されている。また、ＰＭＯＳトランジスタ６６の制御端子は、電源線８５に接続されている。ＰＭＯＳトランジスタ６８は、一方の主端子（ソース端子）がＰＭＯＳトランジスタ６６の他方の主端子（ドレイン端子）に接続されている。また、ＰＭＯＳトランジスタ６８の制御端子は、電源線８５に接続されている。ＮＭＯＳトランジスタ７０は、一方の主端子（ドレイン端子）がＰＭＯＳトランジスタ６８の他方の主端子（ドレイン端子）に接続されており、他方の主端子（ソース端子）が電源線８５に接続されている。また、ＮＭＯＳトランジスタ７０の制御端子は、ＮＭＯＳトランジスタ７６の他方の主端子（ソース端子）に接続されている。

ＰＭＯＳトランジスタ７２は、一方の主端子（ソース端子）がＨＶ電源線８３に接続されている。また、ＰＭＯＳトランジスタ７２の制御端子は、他方の主端子（ドレイン端子）に接続されている。ＰＭＯＳトランジスタ７２の制御端子に供給される電位、すなわち、ＰＭＯＳトランジスタ７２の他方の主端子（ドレイン端子）の電位がバイアス電圧ｂｉａｓとして供給される。ＰＭＯＳトランジスタ７４は、一方の主端子（ソース端子）がＰＭＯＳトランジスタ７２の他方の主端子（ドレイン端子）に接続されている。また、ＰＭＯＳトランジスタ７４の制御端子には、リセット信号ｐｏｒｎが供給される。ＮＭＯＳトランジスタ７６は、一方の主端子（ドレイン端子）がＰＭＯＳトランジスタ７４の他方の主端子（ドレイン端子）に接続されており、他方の主端子（ソース端子）が抵抗素子７８の一端に接続されている。また、ＮＭＯＳトランジスタ７６の制御端子は、ＰＭＯＳトランジスタ６８の他方の主端子（ドレイン端子）に接続されている。抵抗素子７８の他端は、電源線８５に接続されている。

次に、本実施の形態の半導体回路１１の動作について説明する。

電源投入時等、電源電圧ＬＶが０Ｖであり、ＬＶ系回路３０が起動していない場合、パワーオンリセット状態にあり、リセット信号ｐｏｒｎは、０Ｖ（ローレベル）である。

本実施の形態のバイアス回路１８は、リセット信号ｐｏｒｎによって起動する自動起動回路のため、ローレベルのリセット信号ｐｏｒｎに応じて起動し、電源電圧ＨＶの立ち上がりにより、ＰＭＯＳトランジスタ７２から生成したバイアス電圧ｂｉａｓを判定回路１６に供給する。

判定回路１６では、ＰＭＯＳトランジスタ５８がローレベルのリセット信号ｐｏｒｎに応じてオン状態となる。また、ＰＭＯＳトランジスタ６０がバイアス電圧ｂｉａｓに応じてオン状態となる。一方、ＮＭＯＳトランジスタ６２は、０Ｖ（ローレベル）の電源電圧ＬＶに応じてオフ状態となる。そのため、制御信号ｎｏｄｅ１の電位は高電位、すなわちＨＶ電位（ハイレベル）となる。

ＨＶ系回路３２では、ハイレベルの制御信号ｎｏｄｅ１に応じてＰＭＯＳトランジスタ４８がオフ状態になる。また、ハイレベルの制御信号ｎｏｄｅ１に応じてＮＭＯＳトランジスタ５６がオン状態になる。これにより、出力ノード８７の電位は電源線８５の電位（本実施の形態では０Ｖ）に固定され、不定状態が回避される。

また、電源電圧ＬＶが電位を有し、ＬＶ系回路３０が起動を開始したが、未だパワーオンリセット状態にある場合は、リセット信号ｐｏｒｎは、０Ｖ（ローレベル）である。

判定回路１６のＮＭＯＳトランジスタ６２は、電源電圧ＬＶに応じて、オン状態になる。これにより、制御信号ｎｏｄｅ１の電位は電源線８５の電位（本実施の形態では０Ｖ、ローレベル）になる。

ＨＶ系回路３２では、ローレベルの制御信号ｎｏｄｅ１に応じてＰＭＯＳトランジスタ４８がオン状態になる。また、ローレベルの制御信号ｎｏｄｅ１に応じてＮＭＯＳトランジスタ５６がオフ状態になる。これにより、出力ノード８７の電位の固定が解除され、ＨＶ系回路３２により変換された電位（ＨＶ電位）の出力信号ｏｕｔを出力することができるようになる。

さらに、ＬＶ系回路３０の起動後、パワーオンリセット状態が解除されると、リセット信号ｐｏｒｎは、ハイレベルになる。

バイアス回路１８のＰＭＯＳトランジスタ６４、７４は、ハイレベルのリセット信号ｐｏｒｎに応じてオフ状態になる。また、判定回路１６のＰＭＯＳトランジスタ５８が、ハイレベルのリセット信号ｐｏｒｎに応じてオフ状態になる。これにより、判定回路１６及びバイアス回路１８のリーク電流を遮断することができる。

図３及び図４には、半導体回路１１の動作波形の具体的一例を示す。図３及び図４は、電源電圧ＬＶ、電源電圧ＨＶ、制御信号ｎｏｄｅ１、リセット信号ｐｏｒｎ（信号ｐｏｒｎ＿ｌｖ）、及び判定回路１６内部の消費電流の波形を示している。

なお、図３は、説明の便宜上、動作タイミングを分かりやすく示した動作波形であり、図４は、実際の動作波形を示している。図３では、電源電圧ＬＶの起動後、しばらくしてパワーオンリセット状態が解除された場合を示しているが、図４に示したように実際には、電源電圧ＬＶの起動パワーオンリセット状態の解除は、ほぼ同時のタイミングとなる。

図３に示したように、電源電圧ＬＶが未だ起動していないとき、制御信号ｎｏｄｅ１は、電源電圧ＨＶ（本実施の形態では、５Ｖ）となる。そして、電源電圧ＬＶの起動後、制御信号ｎｏｄｅ１は、０Ｖとなる。

また、判定回路１６内の消費電流は、パワーオンリセット状態の解除後に、０Ａとなっている。
［第２の実施の形態］
本実施の形態の半導体装置１０全体の構成は、第１の実施の形態の半導体装置１０（図１）と同様の構成であるため、半導体装置１０全体の構成については、説明を省略する。本実施の形態では、半導体回路１１が第１の実施の形態の半導体回路１１と異なるため、本実施の形態の半導体回路１１の構成について説明する。

図５には、本実施の形態の半導体回路１１の一例の回路図を示す。

図５に示した半導体回路１１では、第１の実施の形態の半導体回路１１と、バイアス回路１８が異なっている。本実施の形態のバイアス回路１８は、ＰＭＯＳトランジスタ７２、７４、及びＤＭＯＳトランジスタ９０を備えている。

ＰＭＯＳトランジスタ７２は、一方の主端子（ソース端子）がＨＶ電源線８３に接続されている。また、ＰＭＯＳトランジスタ７２の制御端子は、他方の主端子（ドレイン端子）に接続されている。ＰＭＯＳトランジスタ７２の制御端子に供給される電位、すなわち、ＰＭＯＳトランジスタ７２の他方の主端子（ドレイン端子）の電位がバイアス電圧ｂｉａｓとして供給される。ＰＭＯＳトランジスタ７４は、一方の主端子（ソース端子）がＰＭＯＳトランジスタ７２の他方の主端子（ドレイン端子）に接続されている。また、ＰＭＯＳトランジスタ７４の制御端子には、リセット信号ｐｏｒｎが供給される。

ＤＭＯＳトランジスタ９０は、一方の主端子がＰＭＯＳトランジスタ７４の他方の主端子（ドレイン端子）に接続されており、他方の主端子が抵抗素子７８の一端に接続されている。また、ＤＭＯＳトランジスタ９０の制御端子は、電源線８５に接続されている。抵抗素子７８の他端は、電源線８５に接続されている。

このように構成することにより、本実施の形態のバイアス回路１８は、第１の実施の形態のバイアス回路１８と同様に、起動信号を別途必要とせず、リセット信号ｐｏｒｎによって起動する自動起動回路とすることができる。そのため、バイアス回路１８は、電源電圧ＨＶの起動に応じて、バイアス電圧ｂｉａｓを供給することができる。

従って、本実施の形態の半導体回路１１も、第１の形態の半導体回路１１と同様に動作する（図３、４参照）。
［第３の実施の形態］
上記各実施の形態の半導体回路１１では、バイアス回路１８を備えた場合について説明したが、バイアス回路１８を備えていなくても、レベルシフタ１４の出力が不定状態となることを防止すると共に、リーク電流を遮断することができる。

図６には、本実施の形態の半導体回路１１の一例の回路図を示す。半導体回路１１は、上記各実施の形態の判定回路１６及びバイアス回路１８に替わり、判定回路９２を備えている。なお、その他の構成は、上記各実施の形態と同様である。

判定回路９２は、低閾値（ｌｏｗＶｔ）のＰＭＯＳトランジスタ９４、通常閾値（ｎｏｒｍａｌＶｔ）のＰＭＯＳトランジスタ９６、及び通常閾値（ｎｏｒｍａｌＶｔ）のＮＭＯＳトランジスタ９８を備えている。

ＰＭＯＳトランジスタ９４は、一方の主端子（ソース端子）がＨＶ電源線８３に接続されている。また、ＰＭＯＳトランジスタ９４の制御端子は、ＨＶ電源線８３に接続されている。ＰＭＯＳトランジスタ９６は、一方の主端子（ソース端子）がＰＭＯＳトランジスタ９４の他方の主端子（ドレイン端子）に接続されている。また、ＰＭＯＳトランジスタ９６の制御端子には、リセット信号ｐｏｒｎが供給される。

ＮＭＯＳトランジスタ９８は、一方の主端子（ソース端子）がＰＭＯＳトランジスタ９６の他方の主端子（ドレイン端子）に接続されており、他方の主端子（ソース端子）が電源線８５に接続されている。また、ＮＭＯＳトランジスタ９８の制御端子には、電源電圧ＬＶが供給される。

判定回路９２からは、ＰＭＯＳトランジスタ９６とＮＭＯＳトランジスタ９８との間の電位が制御信号ｎｏｄｅ１として供給される。

次に、本実施の形態の半導体回路１１の動作について説明する。

電源投入時等、電源電圧ＬＶが０Ｖであり、ＬＶ系回路３０が起動していない場合、パワーオンリセット状態にあり、リセット信号ｐｏｒｎは、０Ｖ（ローレベル）である。

ＰＭＯＳトランジスタ９４は、ｌｏｗＶｔであり、制御端子とソース端子とが接続されているため、基本的にはオフ状態にあるが、ｎｏｒｍａｌＶｔ（ＰＭＯＳトランジスタ９６）よりも多いリーク電流（数百ｐＡ〜数十ｎＡ）が生じる。また、ＮＭＯＳトランジスタ９８は、ローレベルの電源電圧ＬＶに応じてオフ状態である。

そのため、制御信号ｎｏｄｅ１の電位は、高電位、すなわちＨＶ電位（ハイレベル）となる。

ＨＶ系回路３２では、ハイレベルの制御信号ｎｏｄｅ１に応じてＰＭＯＳトランジスタ４８がオフ状態になる。また、ハイレベルの制御信号ｎｏｄｅ１に応じてＮＭＯＳトランジスタ５６がオン状態になる。これにより、出力ノード８７の電位は電源線８５の電位（本実施の形態では０Ｖ）に固定され、不定状態が回避される。

また、電源電圧ＬＶが電位を有し、ＬＶ系回路３０が起動を開始したが、未だパワーオンリセット状態にある場合は、リセット信号ｐｏｒｎは、０Ｖ（ローレベル）である。

判定回路９２のＮＭＯＳトランジスタ９８は、電源電圧ＬＶに応じて、オン状態になる。これにより、制御信号ｎｏｄｅ１の電位は電源線８５の電位（本実施の形態では０Ｖ、ローレベル）になる。このとき、ＰＭＯＳトランジスタ９４のリーク電流が流れる。

ＨＶ系回路３２では、ローレベルの制御信号ｎｏｄｅ１に応じてＰＭＯＳトランジスタ４８がオン状態になる。また、ローレベルの制御信号ｎｏｄｅ１に応じてＮＭＯＳトランジスタ５６がオフ状態になる。これにより、出力ノード８７の電位の固定が解除され、ＨＶ系回路３２により変換された電位（ＨＶ電位）の出力信号ｏｕｔを出力することができるようになる。

さらに、ＬＶ系回路３０の起動後、パワーオンリセット状態が解除されると、リセット信号ｐｏｒｎは、ハイレベルになる。

判定回路９２のＰＭＯＳトランジスタ９６が、ハイレベルのリセット信号ｐｏｒｎに応じてオフ状態になる。これにより、判定回路９２（ＰＭＯＳトランジスタ９４）のリーク電流を遮断することができる。

すなわち、本実施の形態の判定回路９２では、ＰＭＯＳトランジスタ９４のリーク電流により起動するが、電源電圧ＬＶが起動し、ＬＶ系回路３０の起動後は、リーク電流が遮断される。

以上説明したように、上記第１及び第２の実施の形態の半導体装置１０に備えられた半導体回路１１は、レベルシフタ１４、判定回路１６、及びバイアス回路１８を備えている。バイアス回路１８は、リセット信号ｐｏｒｎに応じて自動的に起動してバイアス電圧ｂｉａｓを供給する。判定回路１６は、直列に接続されたＰＭＯＳトランジスタ５８、６０を備えている。ＰＭＯＳトランジスタ５８は、リセット信号ｐｏｒｎに応じてオン／オフし、ＰＭＯＳトランジスタ６０は、バイアス電圧ｂｉａｓに応じてオン／オフする。また、判定回路１６は、ＰＭＯＳトランジスタ６０と直列に接続されたＮＭＯＳトランジスタ６２を備えており、電源電圧ＬＶに応じてオン／オフする。ＰＭＯＳトランジスタ６０とＮＭＯＳトランジスタ６２との間の電位が制御信号ｎｏｄｅ１としてレベルシフタ１４のＨＶ系回路３２に供給される。ＨＶ系回路３２のＰＭＯＳトランジスタ４８及びＮＭＯＳトランジスタ５６の制御端子には、制御信号ｎｏｄｅ１が供給され、制御信号ｎｏｄｅ１に応じてオン／オフが制御される。

一般的に、レベルシフタ１４では、ＬＶ系回路３０に用いられる電源電圧ＬＶの起動は、ＨＶ系回路３２に用いられる電源電圧ＨＶの起動よりも遅れ、ＨＶ系回路３２は電源電圧ＨＶの電位があるが、ＬＶ系回路３０では電源電圧ＬＶの電位がない（０Ｖ）、もしくはきわめて低い状態がある。そのため、入力端子４１Ａ、４１Ｂにおける電位がいずれも０Ｖ、もしくはきわめて低い電位となってしまう。通常、レベルシフタ１４の入力端子４１Ａ、４１Ｂには、何れか一方が「１」（ハイレベル）、他方が「０」（ローレベル）となる信号を入力する必要があるが、両方が「０」（ローレベル）となる場合、レベルシフタ１４の出力信号ｏｕｔは不定となってしまう。なお、レベルシフタ１４の入力端子４１Ａ、４１Ｂの両方が「１」（ハイレベル）となる場合も、レベルシフタ１４の出力信号ｏｕｔは不定となってしまう。

比較例として、図７には、従来の半導体回路１１１の一例の回路図を示す。従来の半導体回路１１１は、上記第１及び第２の実施の形態と異なり、判定回路１６及びバイアス回路１８に対応する回路が設けられておらず、レベルシフタ１１４そのものとなっている。また、従来のレベルシフタ１１４のＨＶ系回路１３２は、上記第１及び第２の実施の形態と異なり、ＰＭＯＳトランジスタ４８及びＮＭＯＳトランジスタ５６を備えていない。従来のレベルシフタ１１４では、反転素子１１１、１１２を備えており、出力ノード８７、半導体回路１１１、１１２を介して出力信号ｏｕｔが出力される。

比較例の半導体回路１１１（レベルシフタ１１４）では、上述したように、ＬＶ系回路３０に用いられる電源電圧ＬＶの起動が、ＨＶ系回路３２に用いられる電源電圧ＨＶの起動よりも遅れた場合、入力端子４１Ａ、４１Ｂの両方が「０」（ローレベル）となり、レベルシフタ１１４の出力信号ｏｕｔが不定となってしまう。

一方、上記第１及び第２の実施の形態の半導体回路１１では、電源投入時等、電源電圧ＬＶが０Ｖであり、ＬＶ系回路３０が起動しておらず、パワーオンリセット状態にありリセット信号ｐｏｒｎが０Ｖ（ローレベル）の場合、判定回路１６から供給される制御信号ｎｏｄｅ１の電位は高電位、すなわちＨＶ電位（ハイレベル）となる。ＨＶ系回路３２では、制御信号ｎｏｄｅ１に応じて出力ノード８７の電位が電源線８５の電位（本実施の形態では０Ｖ）に固定され、不定状態が回避される。

また、電源電圧ＬＶが電位を有し、ＬＶ系回路３０が起動を開始したが、リセット信号ｐｏｒｎが０Ｖ（ローレベル）の場合、判定回路１から供給される制御信号ｎｏｄｅ１の電位は電源線８５の電位（本実施の形態では０Ｖ、ローレベル）となる。ＨＶ系回路３２では、制御信号ｎｏｄｅ１に応じて出力ノード８７の電位の固定が解除され、ＨＶ系回路３２により変換された電位（ＨＶ電位）の出力信号ｏｕｔを出力することができるようになる。

さらに、ＬＶ系回路３０の起動後、パワーオンリセット状態が解除されると、リセット信号ｐｏｒｎがハイレベルになり、バイアス回路１８のＰＭＯＳトランジスタ６４、７４及び判定回路１６のＰＭＯＳトランジスタ５８がオフ状態になる。これにより、判定回路１６及びバイアス回路１８のリーク電流を遮断することができる。

従って上記第１及び第２の実施の形態の半導体回路１１では、レベルシフタの出力が不定状態となることを防止すると共に、リーク電流を遮断することができる。

また、第３の実施の形態の半導体回路１１においても上記第１及び第２の実施の形態の半導体回路１１と同様に、レベルシフタの出力が不定状態となることを防止すると共に、リーク電流を遮断することができる。

なお、上記第１及び第２の実施の形態の半導体回路１１では、判定回路１６及びバイアス回路１８のＰＭＯＳトランジスタ及びＮＭＯＳトランジスタを全て通常閾値（ｎｏｒｍａｌＶｔ）としているため、製造プロセスを簡易化することができる。

また、上記第１及び第２の実施の形態の半導体回路１１では、入力端子４１Ａ、４１Ｂの電位レベルが等しくなるような電源電圧ＬＶの電位の低下が生じた場合でも、ＰＯＲ１２が電位の低下を検知し、自動的に判定回路１６及びバイアス回路１８が動作する。そのため、上記第１及び第２の実施の形態の半導体回路１１では、レベルシフタの出力が不定状態となることを適切に防止することができる。

また、上記各実施の形態の半導体回路１１では、ＨＶ系回路３２には、電源電圧ＨＶを用いるため、電源電圧ＬＶを用いた場合に比べて貫通電流を抑制することができる。

また、上記各実施の形態の半導体回路１１では、リセット信号ｐｏｒｎに応じて動作するため、ＬＶ系回路３０の起動時の誤作動による影響を抑制することができる。

また、上記各実施の形態の半導体回路１１では、レベルシフタ１４のＰＭＯＳトランジスタ４８及びＮＭＯＳトランジスタ５６の両方を制御信号ｎｏｄｅ１により制御し、電位を固定化させることで、ＨＶ系回路３２の出力に係わらず、電位を固定化させて、貫通電流を抑制することができる。

また、上記各実施の形態の半導体回路１１では、ＬＶ系回路３０一つに対して一つの判定回路１６を設ければよいため、回路面積、及び消費電流を抑制することができる。

また、リセット信号ｐｏｒｎをそのままレベルシフタ１４に供給するのは好ましくないが、上記各実施の形態の半導体回路１１では、リセット信号ｐｏｒｎに替わり制御信号ｎｏｄｅ１を供給しているため好ましい。

なお、バイアス回路１８は、ＬＶ系レギュレータ２０等他回路のバイアス電流源と共通化してもよい。

また、上記第１及び第２の実施の形態の半導体回路１１における判定回路１６のＮＭＯＳトランジスタ６２の制御端子、及び第３の実施の形態の半導体回路１１における判定回路１６のＮＭＯＳトランジスタ９８には、電源電圧ＬＶが供給されるが、これに限らず、電源電圧ＬＶそのものでなくてもよい。例えば、電源電圧ＬＶの分圧電圧、または、ＬＶ系回路３０でバイアス電圧を生成して供給するようにしてもよい。電源電圧ＬＶよりも低い電位の電圧を供給することにより、ＮＭＯＳトランジスタ６２、９８がオン状態に切り替わるタイミングを遅らせることができ、ＬＶ系レギュレータ２０が十分に起動するまで、待機することができるようになる。

また、その他の上記各実施の形態で説明した半導体装置１０、及び半導体回路１１等の構成、動作は一例であり、本発明の主旨を逸脱しない範囲内において状況に応じて変更可能であることはいうまでもない。

１０ 半導体装置
１１ 半導体回路
１２ ＰＯＲ
１４ レベルシフタ
１５ 負荷回路
１６ 判定回路 （制御回路）
１８ バイアス回路 （電位供給回路）
３０ ＬＶ系回路 （第１の回路部）
３２ ＨＶ系回路 （第２の回路部）
５８ ＰＭＯＳトランジスタ （第１のＰＭＯＳトランジスタ）
６０ ＰＭＯＳトランジスタ （第２のＰＭＯＳトランジスタ）
６２ ＮＭＯＳトランジスタ
７２ ＰＭＯＳトランジスタ （第３のＰＭＯＳトランジスタ）
７４ ＰＭＯＳトランジスタ （第４のＰＭＯＳトランジスタ）
８１ ＬＶ電源線
８３ ＨＶ電源線 （第１の電源線）
８５ 電源線 （第２の電源線）
９０ ＤＭＯＳトランジスタ

Claims (10)

1. 電源電圧の供給に応じて、入力信号の電位を第１の電位から、前記第１の電位よりも高い第２の電位に変換して出力ノードを介して出力するレベルシフタ回路と、
   前記電源電圧に応じたレベルのリセット信号が供給され、前記リセット信号のレベルに応じた所定の電位を供給する電位供給回路と、
   前記電位供給回路から供給された前記所定の電位のレベルに応じて、前記レベルシフタ回路の前記出力ノードの電位を制御する制御回路と、
   を備えた半導体回路。
2. 前記制御回路には、前記リセット信号が供給され、前記リセット信号のレベル及び前記所定の電位のレベルに応じて、前記レベルシフタ回路の前記出力ノードの電位を制御する、
   請求項１に記載の半導体回路。
3. 前記制御回路は、
   一方の主端子が前記第２の電位の電源電圧を供給する第１の電源線に接続され、制御端子に前記リセット信号が供給される第１のＰＭＯＳトランジスタと、
   一方の主端子が前記第１のＰＭＯＳトランジスタの他方の主端子に接続され、制御端子に前記所定の電位が供給される第２のＰＭＯＳトランジスタと、
   一方の主端子が前記第２のＰＭＯＳトランジスタに接続され、他方の主端子が、前記第１の電位よりも低い電源電圧を供給する第２の電源線に接続され、制御端子に前記第１の電位が供給されるＮＭＯＳトランジスタと、
   を備え、
   前記第２のＰＭＯＳトランジスタと前記ＮＭＯＳトランジスタとの中間のノードの電位により、前記レベルシフタ回路の前記出力ノードの電位を制御する、
   請求項２に記載の半導体回路。
4. 前記レベルシフタ回路は、
   前記入力信号が入力され、前記第１の電位の電源電圧に基づき動作する第１の回路部と、
   前記第１の回路部から供給された前記入力信号の電位を前記第２の電位に変換して前記出力ノードを介して出力する、前記第２の電位の電源電圧に基づき動作する第２の回路部と、
   を備える、請求項１から請求項３のいずれか１項に記載の半導体回路。
5. 前記電位供給回路及び前記制御回路は、前記第２の回路部に接続され、前記第２の電位の電源電圧に基づき動作する、
   請求項４に記載の半導体回路。
6. 前記電位供給回路は、一方の主端子が前記第２の電位の電源電圧を供給する第１の電源線に接続され、制御端子が他方の主端子に接続された第３のＰＭＯＳトランジスタと、
   一方の主端子が前記第３のＰＭＯＳトランジスタの他方の主端子に接続され、制御端子に前記リセット信号が供給される第４のＰＭＯＳトランジスタと、
   一方の主端子が前記第３のＰＭＯＳトランジスタの他方の主端子に接続され、他方の主端子及び制御端子が前記第１の電位及び前記第２の電位よりも低い第３の電位を供給する第２の電源線に接続されたＤＭＯＳトランジスタと、
   を備えた請求項３から請求項５のいずれか１項に記載の半導体回路。
7. 前記電位供給回路は、前記第１の電位の電源電圧に応じたレベルのリセット信号が供給される、
   請求項１から請求項６のいずれか１項に記載の半導体回路。
8. 前記請求項１から前記請求項７のいずれか１項に記載の半導体回路と、
   前記半導体回路のレベルシフタ回路の出力ノードから出力された出力信号が供給される負荷回路と、
   電源電圧に応じたリセット信号を供給するパワーオンリセット回路と、
   を備えた半導体装置。
9. レベルシフタ回路の電源電圧に応じたレベルのリセット信号が供給され、前記リセット信号に基づいた所定の電位を供給する、電位供給回路。
10. 前記電源電圧は、入力信号の電位を第１の電位から前記第１の電位よりも高い第２の電位に変換して出力ノードを介して出力するレベルシフタ回路に供給される電源電圧であり、
    前記電位供給回路は、前記レベルシフタ回路の前記出力ノードの電位を制御する制御回路に供給される、
    請求項９に記載の電位供給回路。

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