JPH05283997A - リセット回路 - Google Patents
リセット回路Info
- Publication number
- JPH05283997A JPH05283997A JP4103637A JP10363792A JPH05283997A JP H05283997 A JPH05283997 A JP H05283997A JP 4103637 A JP4103637 A JP 4103637A JP 10363792 A JP10363792 A JP 10363792A JP H05283997 A JPH05283997 A JP H05283997A
- Authority
- JP
- Japan
- Prior art keywords
- voltage source
- circuit
- source system
- high voltage
- low voltage
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 230000007257 malfunction Effects 0.000 abstract description 5
- 238000010586 diagram Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 2
- 230000000717 retained effect Effects 0.000 description 1
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Electronic Switches (AREA)
Abstract
(57)【要約】
【目的】 高電圧源と低電圧源の２電源を有する集積回
路において、低電圧源の電圧低下によっても高電圧源系
の回路の状態を保持してその誤動作を防止するリセット
回路を得る。 【構成】 高電圧源系内に構成されて低電圧源の電圧低
下又は上昇を検出して低電圧源系の回路を初期化する高
電圧源系低電圧源用パワー・オン・リセット回路ＨＰＯ
Ｒと、高電圧源系内に構成され、パワー・オン・リセッ
ト回路ＨＰＯＲに制御されて低電圧源の低下又は上昇時
に高電圧源系で作られた回路の状態を保つ高電圧源系状
態保持回路（ＮチャネルトランジスタＱ５）とを備え、
低電圧源の電圧が低下したときに高電圧源系低電圧源用
パワー・オン・リセット回路ＨＰＯＲが動作し、高電圧
源系状態保持回路により高電圧源系の回路を初期状態に
保持する。
路において、低電圧源の電圧低下によっても高電圧源系
の回路の状態を保持してその誤動作を防止するリセット
回路を得る。 【構成】 高電圧源系内に構成されて低電圧源の電圧低
下又は上昇を検出して低電圧源系の回路を初期化する高
電圧源系低電圧源用パワー・オン・リセット回路ＨＰＯ
Ｒと、高電圧源系内に構成され、パワー・オン・リセッ
ト回路ＨＰＯＲに制御されて低電圧源の低下又は上昇時
に高電圧源系で作られた回路の状態を保つ高電圧源系状
態保持回路（ＮチャネルトランジスタＱ５）とを備え、
低電圧源の電圧が低下したときに高電圧源系低電圧源用
パワー・オン・リセット回路ＨＰＯＲが動作し、高電圧
源系状態保持回路により高電圧源系の回路を初期状態に
保持する。
Description
【０００１】
【産業上の利用分野】本発明はリセット回路に関し、特
に２電源を有する集積回路のリセット回路に関する。
に２電源を有する集積回路のリセット回路に関する。
【０００２】
【従来の技術】従来のリセット回路の一例をドライバ回
路を用いて説明する。図４のように入力端Ｔ0 に入力さ
れた低電圧源（以後ＶCCと記す）系の入力信号Ｓ0 は、
レベルシフト回路Ａ２により高電圧源（以後ＶDDと記
す）系の信号にレベル変換され、そのドレインが出力端
子１に接続されたＮチャネルトランジスタＱ６に入力さ
れる。リセット回路としてはＶCC系のゲートで構成され
た低電圧源系低電圧源用パワー・オン・リセット回路Ｌ
ＰＯＲを有し、ＶCCのレベル低下時にはリセット信号を
出力する。リセット信号はドライバ回路の入力端Ｔ0 に
入力され、通常の入力信号同様レベルシフト回路Ａ２に
よりレベル変換されてＶDD系の出力トランジスタである
ＮチャネルトランジスタＱ６を初期化する。
路を用いて説明する。図４のように入力端Ｔ0 に入力さ
れた低電圧源（以後ＶCCと記す）系の入力信号Ｓ0 は、
レベルシフト回路Ａ２により高電圧源（以後ＶDDと記
す）系の信号にレベル変換され、そのドレインが出力端
子１に接続されたＮチャネルトランジスタＱ６に入力さ
れる。リセット回路としてはＶCC系のゲートで構成され
た低電圧源系低電圧源用パワー・オン・リセット回路Ｌ
ＰＯＲを有し、ＶCCのレベル低下時にはリセット信号を
出力する。リセット信号はドライバ回路の入力端Ｔ0 に
入力され、通常の入力信号同様レベルシフト回路Ａ２に
よりレベル変換されてＶDD系の出力トランジスタである
ＮチャネルトランジスタＱ６を初期化する。
【０００３】このように入力端Ｔ0 にリセット信号を入
力すれば高電圧源の出力も初期化されるので一般に低電
圧源系のみ初期化している。このようなドライバ回路
は、ＬＥＤドライバ回路等に用いられるが、電源電圧が
低下し、リセット信号が出力される時は、通常出力端子
１に外部接続されたＬＥＤが点灯しないよう、Ｎチャネ
ルトランジスタＱ６はオフ状態に初期化される。一般に
ＶDD＝12Ｖ，ＶCC＝５Ｖで使用される。
力すれば高電圧源の出力も初期化されるので一般に低電
圧源系のみ初期化している。このようなドライバ回路
は、ＬＥＤドライバ回路等に用いられるが、電源電圧が
低下し、リセット信号が出力される時は、通常出力端子
１に外部接続されたＬＥＤが点灯しないよう、Ｎチャネ
ルトランジスタＱ６はオフ状態に初期化される。一般に
ＶDD＝12Ｖ，ＶCC＝５Ｖで使用される。
【０００４】詳しく説明すると、入力端Ｔ0 に入力され
た入力信号Ｓ0 より、ＶCC系のインバータ２，３により
反転，非反転信号を作り、各々レベルシフト回路Ａ２の
入力端Ｔ４，Ｔ３に入力される。入力端Ｔ３をゲートと
するＮチャネルトランジスタＱ３とＰチャネルトランジ
スタＱ１及び入力端Ｔ４をゲートとするＮチャネルトラ
ンジスタＱ４とＰチャネルトランジスタＱ２がＶDD−Ｇ
ＮＤ間に各々直列に接続される。そして、Ｐチャネルト
ランジスタＱ１のゲートにはＮチャネルトランジスタＱ
４のドレインが、ＰチャネルトランジスタＱ２のゲート
にはＮチャネルトランジスタＱ３のドレインが接続され
ている。ＮチャネルトランジスタＱ４のドレインである
出力端Ｔ５はＶDD系のインバータ４を経て、出力端子１
がドレイン接続されたＮチャネルトランジスタＱ６のゲ
ートに接続されている。
た入力信号Ｓ0 より、ＶCC系のインバータ２，３により
反転，非反転信号を作り、各々レベルシフト回路Ａ２の
入力端Ｔ４，Ｔ３に入力される。入力端Ｔ３をゲートと
するＮチャネルトランジスタＱ３とＰチャネルトランジ
スタＱ１及び入力端Ｔ４をゲートとするＮチャネルトラ
ンジスタＱ４とＰチャネルトランジスタＱ２がＶDD−Ｇ
ＮＤ間に各々直列に接続される。そして、Ｐチャネルト
ランジスタＱ１のゲートにはＮチャネルトランジスタＱ
４のドレインが、ＰチャネルトランジスタＱ２のゲート
にはＮチャネルトランジスタＱ３のドレインが接続され
ている。ＮチャネルトランジスタＱ４のドレインである
出力端Ｔ５はＶDD系のインバータ４を経て、出力端子１
がドレイン接続されたＮチャネルトランジスタＱ６のゲ
ートに接続されている。
【０００５】リセット時には入力端Ｔ0 にハイレベル
（ＶCC）が入力され、レベルシフト回路ＡのＮチャネル
トランジスタＱ３，ＰチャネルトランジスタＱ２がオン
し出力端Ｔ５にはハイレベル（ＶDD）信号が出力され
る。インバータ４にて反転されたＮチャネルトランジス
タＱ６のゲートにはロウレベルが入力されて、Ｑ６はオ
フする。
（ＶCC）が入力され、レベルシフト回路ＡのＮチャネル
トランジスタＱ３，ＰチャネルトランジスタＱ２がオン
し出力端Ｔ５にはハイレベル（ＶDD）信号が出力され
る。インバータ４にて反転されたＮチャネルトランジス
タＱ６のゲートにはロウレベルが入力されて、Ｑ６はオ
フする。
【０００６】
【発明が解決しようとする課題】このような従来のリセ
ット回路を用いたドライバ回路では、低電圧源が低い
（通常３Ｖ程度）とリセットがかかるが、さらに低下し
低電圧源系のゲート回路が動作しない状態になると、低
電圧源系にかけられたリセット信号はレベルシフト回路
を経た高電圧源系のゲート回路に正しく伝搬しない。こ
のとき高電圧源が高いままで、高電圧源系のゲート回路
が動作可能な状態であれば、高電圧源系で初期状態が保
持されなくなり、誤動作するという問題点があった。本
発明の目的は、低電圧源の電圧低下によっても高電圧源
系の回路の状態を保持してその誤動作を防止するリセッ
ト回路を提供することにある。
ット回路を用いたドライバ回路では、低電圧源が低い
（通常３Ｖ程度）とリセットがかかるが、さらに低下し
低電圧源系のゲート回路が動作しない状態になると、低
電圧源系にかけられたリセット信号はレベルシフト回路
を経た高電圧源系のゲート回路に正しく伝搬しない。こ
のとき高電圧源が高いままで、高電圧源系のゲート回路
が動作可能な状態であれば、高電圧源系で初期状態が保
持されなくなり、誤動作するという問題点があった。本
発明の目的は、低電圧源の電圧低下によっても高電圧源
系の回路の状態を保持してその誤動作を防止するリセッ
ト回路を提供することにある。
【０００７】
【課題を解決するための手段】本発明は、高電圧源系内
に構成されて低電圧源の電圧低下又は上昇を検出して低
電圧源系の回路を初期化する高電圧源系低電圧源用パワ
ー・オン・リセット回路と、高電圧源系内に構成され、
前記パワー・オン・リセット回路に制御されて低電圧源
の低下又は上昇時に高電圧源系で作られた回路の状態を
保つ高電圧源系状態保持回路を備える。
に構成されて低電圧源の電圧低下又は上昇を検出して低
電圧源系の回路を初期化する高電圧源系低電圧源用パワ
ー・オン・リセット回路と、高電圧源系内に構成され、
前記パワー・オン・リセット回路に制御されて低電圧源
の低下又は上昇時に高電圧源系で作られた回路の状態を
保つ高電圧源系状態保持回路を備える。
【０００８】
【作用】低電圧源の電圧が低下したときに高電圧源系低
電圧源用パワー・オン・リセット回路が動作し、高電圧
源系状態保持回路により高電圧源系の回路の状態を保持
する。
電圧源用パワー・オン・リセット回路が動作し、高電圧
源系状態保持回路により高電圧源系の回路の状態を保持
する。
【０００９】
【実施例】次に、本発明について図面を参照して説明す
る。図１は本発明の一実施例の回路図であり、図４に示
した従来回路と同一部分には同一符号を付してある。こ
の例では、図４の回路に対し、高電圧源トランジスタで
構成されてＶCCのレベル低下を検出する高電圧源系低電
圧用パワー・オン・リセット回路ＨＰＯＲと、高電圧源
系状態保持回路としてその出力信号を受けるＮチャネル
トランジスタＱ５をＮチャネルトランジスタＱ３と並列
に付加されたレベルシフト回路Ａ１とが相違している。
る。図１は本発明の一実施例の回路図であり、図４に示
した従来回路と同一部分には同一符号を付してある。こ
の例では、図４の回路に対し、高電圧源トランジスタで
構成されてＶCCのレベル低下を検出する高電圧源系低電
圧用パワー・オン・リセット回路ＨＰＯＲと、高電圧源
系状態保持回路としてその出力信号を受けるＮチャネル
トランジスタＱ５をＮチャネルトランジスタＱ３と並列
に付加されたレベルシフト回路Ａ１とが相違している。
【００１０】低電圧源のレベル低下時には高電圧源系低
電圧源用パワー・オン・リセット回路ＨＰＯＲよりハイ
レベルの信号がＮチャネルトランジスタＱ５のゲートに
供給されるため、このＮチャネルトランジスタＱ５はオ
ンし、ＮチャネルトランジスタＱ３のドレインはロウレ
ベルに固定される。このときＰチャネルトランジスタＱ
２はオンし、レベルシフト回路Ａ１の出力Ｔ5 はハイレ
ベルとなる。更に、ＮチャネルトランジスタＱ６はオフ
し出力端子１はハイ・インピーダンス状態となる。即
ち、低電圧源が低く、インバータ２，３が動作不定状態
となってもレベルシフト回路の状態を保持することで高
電圧源系の出力は初期化できる。
電圧源用パワー・オン・リセット回路ＨＰＯＲよりハイ
レベルの信号がＮチャネルトランジスタＱ５のゲートに
供給されるため、このＮチャネルトランジスタＱ５はオ
ンし、ＮチャネルトランジスタＱ３のドレインはロウレ
ベルに固定される。このときＰチャネルトランジスタＱ
２はオンし、レベルシフト回路Ａ１の出力Ｔ5 はハイレ
ベルとなる。更に、ＮチャネルトランジスタＱ６はオフ
し出力端子１はハイ・インピーダンス状態となる。即
ち、低電圧源が低く、インバータ２，３が動作不定状態
となってもレベルシフト回路の状態を保持することで高
電圧源系の出力は初期化できる。
【００１１】前記した高電圧源系低電圧用パワー・オン
・リセット回路ＨＰＯＲは図２に示すようにコンパレー
タ６を用いて容易に実現できる。このとき、コンパレー
タの＋側に入力される基準電圧は３Ｖ前後である。
・リセット回路ＨＰＯＲは図２に示すようにコンパレー
タ６を用いて容易に実現できる。このとき、コンパレー
タの＋側に入力される基準電圧は３Ｖ前後である。
【００１２】図３は本発明の第２の実施例の回路図であ
る。高電圧源系状態保持回路として出力用のＮチャネル
トランジスタＱ５のプリバッファであるインバータ４を
ＮＯＲゲートに置き換え、一方の入力に高電圧源系低電
圧源用パワー・オン・リセット回路ＨＰＯＲの出力信号
を入力させている。この構成によれば、前記第１の実施
例ではレベルシフト回路の状態を保持したが、この第２
の実施例では出力トランジスタのプリバッファの初期化
により出力端子の状態が保持され第１の実施例と同様の
効果が得られる。
る。高電圧源系状態保持回路として出力用のＮチャネル
トランジスタＱ５のプリバッファであるインバータ４を
ＮＯＲゲートに置き換え、一方の入力に高電圧源系低電
圧源用パワー・オン・リセット回路ＨＰＯＲの出力信号
を入力させている。この構成によれば、前記第１の実施
例ではレベルシフト回路の状態を保持したが、この第２
の実施例では出力トランジスタのプリバッファの初期化
により出力端子の状態が保持され第１の実施例と同様の
効果が得られる。
【００１３】
【発明の効果】以上説明したように本発明は、高電圧源
系低電圧源用パワー・オン・リセット回路と、高電圧源
系状態保持回路とを備えているので、低電圧源のレベル
が低下し、低電圧源系から高電圧源系へ変換するレベル
シフト回路の入力信号が不定状態となっても、高電圧源
系で作られた低電圧源用のパワー・オン・リセット回路
と高電圧源系状態保持回路によって、レベルシフト回路
以降の高電圧源系の回路については状態が保たれ、ＩＣ
として誤動作することがないという効果を有する。又、
低電圧源ロジック部にも、このパワー・オン・リセット
回路により初期設定が可能となる。
系低電圧源用パワー・オン・リセット回路と、高電圧源
系状態保持回路とを備えているので、低電圧源のレベル
が低下し、低電圧源系から高電圧源系へ変換するレベル
シフト回路の入力信号が不定状態となっても、高電圧源
系で作られた低電圧源用のパワー・オン・リセット回路
と高電圧源系状態保持回路によって、レベルシフト回路
以降の高電圧源系の回路については状態が保たれ、ＩＣ
として誤動作することがないという効果を有する。又、
低電圧源ロジック部にも、このパワー・オン・リセット
回路により初期設定が可能となる。
【図１】本発明の第１実施例の回路図である。
【図２】パワー・オン・リセット回路の一例の回路図で
ある。
ある。
【図３】本発明の第２実施例の回路図である。
【図４】従来のリセット回路の回路図である。
１ 出力端子 ２，３，４ インバータ ５ ＮＯＲゲート（高電圧源系状態保持回路） Ａ１，Ａ２ レベルシフト回路 Ｑ６ Ｎチャネルトランジスタ（高電圧源系状態保持回
路） ＨＰＯＲ 高電圧源系低電圧源用パワー・オン・リセッ
ト回路
路） ＨＰＯＲ 高電圧源系低電圧源用パワー・オン・リセッ
ト回路
Claims (1)
- 【請求項１】 低電圧源と高電圧源の２電源で構成され
る集積回路において前記高電圧源系内に構成され、前記
低電圧源の電圧低下又は上昇を検出して低電圧源系の回
路を初期化する高電圧源系低電圧源用パワー・オン・リ
セット回路と、前記高電圧源系内に構成され、前記パワ
ー・オン・リセット回路に制御されて前記低電圧源の低
下又は上昇時に前記高電圧源系で作られた回路の状態を
保つ高電圧源系状態保持回路を備えることを特徴とする
リセット回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4103637A JP2848106B2 (ja) | 1992-03-30 | 1992-03-30 | リセット回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4103637A JP2848106B2 (ja) | 1992-03-30 | 1992-03-30 | リセット回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05283997A true JPH05283997A (ja) | 1993-10-29 |
| JP2848106B2 JP2848106B2 (ja) | 1999-01-20 |
Family
ID=14359287
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4103637A Expired - Fee Related JP2848106B2 (ja) | 1992-03-30 | 1992-03-30 | リセット回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2848106B2 (ja) |
Cited By (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001060858A (ja) * | 1999-07-14 | 2001-03-06 | Fairchild Semiconductor Corp | ２つの電源を有するシステムのためのパワー・オン・リセット回路 |
| US6351109B1 (en) | 1999-02-26 | 2002-02-26 | Sharp Kabushiki Kaisha | Integrated circuit |
| JP2005323195A (ja) * | 2004-05-10 | 2005-11-17 | Texas Instr Japan Ltd | レベルシフト回路 |
| JP2005354207A (ja) * | 2004-06-08 | 2005-12-22 | Nec Electronics Corp | レベルシフタ、レベル変換回路及び半導体集積回路 |
| JP2007221812A (ja) * | 2007-03-19 | 2007-08-30 | Fujitsu Ltd | 半導体集積回路および半導体集積回路の内部電源電圧発生方法 |
| JP2008099203A (ja) * | 2006-10-16 | 2008-04-24 | Freescale Semiconductor Inc | レベルシフタ回路 |
| JP2009081805A (ja) * | 2007-09-27 | 2009-04-16 | Oki Semiconductor Co Ltd | レベルシフタ回路 |
| JP2010035119A (ja) * | 2008-07-03 | 2010-02-12 | Ricoh Co Ltd | 初期化信号出力回路、初期化信号出力制御方法 |
| JP2010114679A (ja) * | 2008-11-06 | 2010-05-20 | Mitsubishi Electric Corp | 半導体回路 |
| JP2012502574A (ja) * | 2008-09-11 | 2012-01-26 | エヌエックスピー ビー ヴィ | レベルシフタ |
| US8542051B2 (en) | 2010-11-30 | 2013-09-24 | Fujitsu Semiconductor Limited | Level shift circuit and semiconductor device |
| JP2014123903A (ja) * | 2012-12-21 | 2014-07-03 | Ricoh Co Ltd | レベルシフト回路、パワーオンリセット回路及び半導体集積回路 |
| JP2015192402A (ja) * | 2014-03-28 | 2015-11-02 | ラピスセミコンダクタ株式会社 | 半導体回路、半導体装置、及び電位供給回路 |
-
1992
- 1992-03-30 JP JP4103637A patent/JP2848106B2/ja not_active Expired - Fee Related
Cited By (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6351109B1 (en) | 1999-02-26 | 2002-02-26 | Sharp Kabushiki Kaisha | Integrated circuit |
| JP2001060858A (ja) * | 1999-07-14 | 2001-03-06 | Fairchild Semiconductor Corp | ２つの電源を有するシステムのためのパワー・オン・リセット回路 |
| JP2005323195A (ja) * | 2004-05-10 | 2005-11-17 | Texas Instr Japan Ltd | レベルシフト回路 |
| JP2005354207A (ja) * | 2004-06-08 | 2005-12-22 | Nec Electronics Corp | レベルシフタ、レベル変換回路及び半導体集積回路 |
| JP2008099203A (ja) * | 2006-10-16 | 2008-04-24 | Freescale Semiconductor Inc | レベルシフタ回路 |
| JP2007221812A (ja) * | 2007-03-19 | 2007-08-30 | Fujitsu Ltd | 半導体集積回路および半導体集積回路の内部電源電圧発生方法 |
| JP2009081805A (ja) * | 2007-09-27 | 2009-04-16 | Oki Semiconductor Co Ltd | レベルシフタ回路 |
| JP2010035119A (ja) * | 2008-07-03 | 2010-02-12 | Ricoh Co Ltd | 初期化信号出力回路、初期化信号出力制御方法 |
| JP2012502574A (ja) * | 2008-09-11 | 2012-01-26 | エヌエックスピー ビー ヴィ | レベルシフタ |
| JP2010114679A (ja) * | 2008-11-06 | 2010-05-20 | Mitsubishi Electric Corp | 半導体回路 |
| US8542051B2 (en) | 2010-11-30 | 2013-09-24 | Fujitsu Semiconductor Limited | Level shift circuit and semiconductor device |
| JP2014123903A (ja) * | 2012-12-21 | 2014-07-03 | Ricoh Co Ltd | レベルシフト回路、パワーオンリセット回路及び半導体集積回路 |
| JP2015192402A (ja) * | 2014-03-28 | 2015-11-02 | ラピスセミコンダクタ株式会社 | 半導体回路、半導体装置、及び電位供給回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2848106B2 (ja) | 1999-01-20 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4612499A (en) | Test input demultiplexing circuit | |
| US7564288B2 (en) | Semiconductor integrated circuit | |
| JPH05283997A (ja) | リセット回路 | |
| US6566932B2 (en) | On-chip system with voltage level converting device for preventing leakage current due to voltage level difference | |
| US6249146B1 (en) | MOS output buffer with overvoltage protection circuitry | |
| US5793226A (en) | Data output buffer for multiple power supplies | |
| US6335648B1 (en) | Circuit using internal pull-up/pull-down resistor during reset | |
| US5880617A (en) | Level conversion circuit and semiconductor integrated circuit | |
| US6201428B1 (en) | 5-volt tolerant 3-volt drive push-pull buffer/driver | |
| KR100210557B1 (ko) | 모드 설정용 입력 회로 | |
| US7218145B2 (en) | Level conversion circuit | |
| US5399924A (en) | Low current optional inverter | |
| JP2856355B2 (ja) | 半導体集積回路 | |
| JP2936474B2 (ja) | 半導体集積回路装置 | |
| JP3110360B2 (ja) | パワーオンリセット回路 | |
| JP4421791B2 (ja) | レベルシフト回路 | |
| KR100210858B1 (ko) | 집적 회로 | |
| JP3066645B2 (ja) | 半導体装置 | |
| JP3231499B2 (ja) | 半導体集積回路 | |
| KR100233273B1 (ko) | 반도체 장치의 출력버퍼 회로 | |
| JPH0983338A (ja) | 半導体装置 | |
| JPH11145727A (ja) | 発振回路 | |
| JPS6187420A (ja) | ラツチアツプ防止回路 | |
| JPS593523A (ja) | 半導体記憶装置 | |
| JP2752778B2 (ja) | 半導体集積回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |