CN108400784B - 位准移位电路及整合电路 - Google Patents

Abstract

本发明实施例提供一种位准移位电路与使用此位准移位电路的整合电路。相对于传统位准移位电路，此位准移位电路还具有另一对PMOS晶体管与另一对NMOS晶体管，其中另一对PMOS晶体管连接一对PMOS晶体管，且另一对NMOS晶体管连接一对NMOS晶体管。位准移位电路中的多个PMOS晶体管与多个NMOS晶体管可被保护，使得位准移位电路的使用寿命增加，以及使得位准移位电路的毁损机率降低。被打开的另一对NMOS晶体管可以操作于饱和区而非线性区，如此，可以增加位准移位电路的操作速度。

Description

位准移位电路及整合电路

技术领域

本发明关于位准移位电路与使用此位准移位电路的整合电路，其中位准移位电路用以对输入电压的第一逻辑高位准进行位准移位以产生输出电压的第二逻辑高位准。

背景技术

在现今整合电路的设计中，逻辑核心与输入/输出单元可能通过不同电压来供应电能。举例来说，于通过0.13微米制程制造的整合电路中，逻辑核心通过1.2伏特的电压来供应电能，而输入/输出单元通过3.3伏特的电压来供应电能。因为逻辑核心的信号操作于第一电压范围(例如，0至1.2伏特)且输入/输出单元的信号操作于第二电压范围(例如，0至3.3伏特)，因此通常需要一个位准移位电路以确保在逻辑核心与输入/输出单元之间传递的信号能够位于正确的逻辑状态。

请参照图1，图1是传统位准移位电路的电路图。传统位准移位电路1包括一对N型金属氧化物半导体(NMOS)晶体管N1、N2与一对P型金属氧化物半导体(PMOS)晶体管P1、P2。输入电压IN_1与IN_2被输入至传统位准移位电路1，以及传统位准移位电路1根据输入电压IN_1与IN_2产生输出电压OUT_1与OUT_2，其中输入电压IN_2是输入电压IN_1的反向信号，以及输出电压OUT_2是输出电压OUT_1的反向信号。输入电压IN_1与IN_2的第一逻辑高位准不同于输出电压OUT_1与OUT_2的第二逻辑高位准。举例来说，输入电压IN_1与IN_2的第一逻辑高位准为1.2伏特且输出电压OUT_1与OUT_2的第二逻辑高位准为3.3伏特。换言之，传统位准移位电路1用以输入电压IN_1与IN_2的第一逻辑高位准进行位准移位以产生输出电压OUT_1与OUT_2的第二逻辑高位准。

传统位准移位电路1的电路结构说明如下。NMOS晶体管N1与N2的源极连接具有逻辑低位准的低电压，例如，接地电压GND。NMOS晶体管N1与N2的栅极分别接收输入电压IN_1与IN_2。PMOS晶体管P1的漏极连接NMOS晶体管N1的漏极与PMOS晶体管P2的栅极，且PMOS晶体管P2的漏极连接晶体管N2的漏极与PMOS晶体管P1的栅极。PMOS晶体管P1与P2的源极连接具有第二逻辑高位准的高电压，例如，系统电压VDD。PMOS晶体管P2的漏极用以传送输出电压OUT_1，以及PMOS晶体管P1的漏极用以传送输出电压OUT_2。

通过上述传统位准移位电路1的电路结构，于第一情况下的转态期间，当输入电压IN_1从逻辑低位准往第一逻辑高位准变化以及输入电压IN_2从第一逻辑高位准往逻辑低位准变化时，NMOS晶体管N1被打开，且NMOS晶体管N2被关闭。由于NMOS晶体管N1被打开，输出电压OUT_2从第二逻辑高位准(即，VDD)往接地电压GND被拉低，接着，在输出电压OUT_2已降低到系统电压VDD减去PMOS晶体管P2的门限电压VTP的位准时，PMOS晶体管P2被打开。由于PMOS晶体管P2被打开，输出电压OUT_1从接地电压GND(即，逻辑低位准)往具有第二逻辑高位准的系统电压VDD被推升，且在输出电压OUT_1已增加至系统电压VDD减去PMOS晶体管P1的门限电压VTP的位准(即，VDD-VTP)时，PMOS晶体管P1被关闭。于输出电压OUT_1等于系统电压VDD且输出电压OUT_2等于接地电压GND后，转态期间结束，且稳态期间开始。

于第一情况下的稳态期间，关闭的NMOS晶体管N2的漏源极电压为系统电压VDD，打开的NMOS晶体管N1的栅源极电压为第一逻辑高位准，关闭的PMOS晶体管P1的漏源极电压为系统电压VDD，且打开的PMOS晶体管P2的栅源极电压为系统电压VDD。PMOS晶体管P1承受高的漏源极电压，PMOS晶体管P2承受高的栅源极电压，以及NMOS晶体管N2承受高的漏源极电压，如此一来，PMOS晶体管P1、P2与NMOS晶体管N2会具有较大的毁损机率，或者PMOS晶体管P1、P2与NMOS晶体管N2的使用寿命可能会减少。

需要注意的是，于第一情况下的转态期间，在输出电压OUT_1已增加至系统电压VDD减去PMOS晶体管P1的门限电压VTP的位准(即，VDD-VTP)前，PMOS晶体管P1并未被关闭且NMOS晶体管N1被打开，如此一来，输出电压OUT_2无法快速地被拉至接地电压GND，且输出电压OUT_1无法快速地被推升至具有第二逻辑高位准的系统电压VDD。

于第二情况下的稳态期间，输入电压IN_2具有第一逻辑高位准且输入电压IN_1具有逻辑低位准，NMOS晶体管N2与PMOS晶体管P1被打开，且NMOS晶体管N1与PMOS晶体管P2被关闭，如此一来，输出电压OUT_2为具有第二逻辑高位准的系统电压VDD，且输出电压OUT_1为具有逻辑低位准的接地电压GND。PMOS晶体管P2承受高的漏源极电压，PMOS晶体管P1承受高的栅源极电压，且NMOS晶体管N1承受高的漏源极电压，PMOS晶体管P1、P2与NMOS晶体管N1会具有较大的毁损机率，或者PMOS晶体管P1、P2与NMOS晶体管N1的使用寿命可能会减少。

需要注意的是，于第二情况下的转态期间，在输出电压OUT_2已增加至系统电压VDD减去PMOS晶体管P2的门限电压VTP的位准(即，VDD-VTP)前，PMOS晶体管P1并未被关闭且NMOS晶体管N2被打开，如此一来，输出电压OUT_1无法快速地被拉至接地电压GND，且输出电压OUT_2无法快速地被推升至具有第二逻辑高位准的系统电压VDD。

用以解决上述第一种状况与第二种状况下的低操作速度的问题的常见作法为增加PMOS晶体管P1与P2的通道长度。然而，此常见作法将增加传统位准移位电路1的尺寸。

发明内容

本发明实施例提供一种位准移位电路，此位准移位电路包括第一至第四NMOS晶体管与第一至第四PMOS晶体管。第一NMOS晶体管具有接收第一输入电压的栅极、连接至第一逻辑低位准的源极与漏极。第二NMOS晶体管具有接收第二输入电压的栅极、连接至第一逻辑低位准的源极与漏极，其中第二输入电压为第一输入电压的反向信号。第三NMOS晶体管具有连接至第一逻辑高位准的栅极、连接至第一NMOS晶体管的漏极的源极与漏极。第四NMOS晶体管具有连接至第一逻辑高位准的栅极、连接至第二NMOS晶体管的漏极的源极与漏极。第一PMOS晶体管具有栅极、连接至第二逻辑高位准的源极与漏极。第二PMOS晶体管具有栅极、连接至第二逻辑高位准的源极与漏极，其中第二PMOS晶体管的漏极连接至第一PMOS晶体管的栅极，并用以传送第一输出电压，第一PMOS晶体管的漏极连接至第二PMOS晶体管的栅极，并用以传送第二输出电压，且第二输出电压为第一输出电压的反向信号。第三PMOS晶体管具有用以接收第二输入电压的栅极、连接至第一PMOS晶体管的漏极的源极与连接至第三NMOS晶体管的漏极的漏极。第四PMOS晶体管具有用以接收第一输入电压的栅极、连接至第二PMOS晶体管的漏极的源极与连接至第四NMOS晶体管的漏极的漏极。

本发明实施例提供一种整合电路。此整合电路包括使用第一逻辑高位准表示逻辑1的第一功能块、使用第二逻辑高位准表示逻辑1的第二功能块与上述位准移位电路。此位准移位电路连接于第一功能块与第二功能块之间，并对所述第一逻辑高位准进行位准移位以产生所述第二逻辑高位准。

本发明实施例的位准移位电路与整合电路具有高操作速度、长使用寿命与低毁损机率。

为使能更进一步了解本发明的特征及技术内容，请参阅以下有关本发明的详细说明与附图，但是此等说明与附图仅用来说明本发明，而非对本发明的权利范围作任何的限制。

附图说明

图1是传统位准移位电路的电路图。

图2是本发明实施例提供的位准移位电路的电路图。

图3是本发明实施例提供的整合电路的方块图。

[符号说明]

1：传统位准移位电路

2：位准移位电路

21：位准移位单元

22：输出级电路

3：整合电路

31：逻辑核心

32：位准移位电路

33：输入/输出单元

C_OUT：输出电容

GND：接地电压

IN_1、IN_2：输入电压

N1～N5：NMOS晶体管

OUT_1、OUT_2：输出电压

P1～P6：PMOS晶体管

VD：电压

VDD：系统电压

具体实施方式

在下文将参考附图更充分地描述各种例示性实施例，在附图中展示一些例示性实施例。然而，本发明概念可能以许多不同形式来体现，且不应解释为限于本文中所阐述的例示性实施例。确切而言，提供此些例示性实施例使得本发明将为详尽且完整，且将向熟悉此项技术者充分传达本发明概念的范畴。在各图式中，可以为了清楚而夸张表示层及区的大小及相对大小。类似数字始终指示类似组件，且本文中所使用的术语“或”视实际情况可能包括相关联的列出项目中的任一者或者多者的所有组合。

[位准移位电路的实施例]

本发明实施例提供一种位准移位电路。相对于传统位准移位电路，此位准移位电路还具有另一对PMOS晶体管与另一对NMOS晶体管，其中另一对PMOS晶体管连接一对PMOS晶体管，且另一对NMOS晶体管连接一对NMOS晶体管。

另一对PMOS晶体管与另一对NMOS晶体管可以用来减少一对PMOS晶体管的漏源极电压与栅源极电压，以及减少一对NMOS晶体管的漏源极电压。除此之外，另一对PMOS晶体管与另一对NMOS晶体管的漏源极电压与栅源极电压并不会太大。如此，位准移位电路中的多个PMOS晶体管与多个NMOS晶体管可被保护，使得位准移位电路的使用寿命增加，以及使得位准移位电路的毁损机率降低。

值得注意的是，通过本发明实施例提供的位准移位电路的电路结构，被打开的另一对NMOS晶体管可以操作于饱和区而非线性区，如此，可以增加位准移位电路的操作速度。

另外，位准移位电路还包括输出级电路，其中输出级电路包括两个PMOS晶体管与一个NMOS晶体管。于输出级电路中，此两个PMOS晶体管以串接的方式连接，其中一个PMOS晶体管作为二极管使用，且NMOS晶体管连接作为二极管使用的PMOS晶体管。两个输入电压的其中之一被输入至输出级电路中NMOS晶体管的栅极，输出级电路中非作为二极管使用的PMOS晶体管的栅极连接至一对PMOS晶体管中对应一PMOS晶体管的漏极。除此之外，一个输出电容可以被设置于输出级电路中两个PMOS晶体管之间的连接点与接地电压之间。

请参照图2，图2是本发明实施例提供的位准移位电路的电路图。位准移位电路2包括位准移位单元21、输出级电路22与输出电容COUT。输出级电路22连接位准移位单元21与输出电容COUT。值得一提的是，输出级电路22与输出电容COUT于其他实施例中可以被移除，也就是说，输出级电路22与输出电容COUT可以不是位准移位电路2的必要元件。

位准移位单元21接收输入电压IN_1与IN_2，且输入电压IN_2是输入电压IN_1的反向信号。电压IN_1与IN_2的第一逻辑高位准可以是电压VD的位准。位准移位单元21用以对第一逻辑高位准可进行位准移位，以产生输出电压OUT_1与OUT_2的第二逻辑高位准，并传送输出电压OUT_1与OUT_2，其中第二逻辑高位准可以是系统电压VDD的位准，且输出电压OUT_2是输出电压OUT_1的反向信号。输出级电路22接收输出电压OUT_2与输入电压IN_2，并产生输出电压OUT_3于输出电容C_OUT。另外，输入电压IN_1与IN_2的第一逻辑低位准可以不同于输出电压OUT_1与OUT_2的第二逻辑低位准。

位准移位单元21包括第一对PMOS晶体管P1、P2、第二对PMOS晶体管P3、P4、第一对NMOS晶体管N1、N2与第二对NMOS晶体管N3、N4。第一对PMOS晶体管P1、P2连接至第二对PMOS晶体管P3、P4，第二对PMOS晶体管P3、P4连接至第二对NMOS晶体管N3、N4，以及第二对NMOS晶体管N3、N4连接至第一对NMOS晶体管N1、N2。也就是说，第一对PMOS晶体管P1、P2、第二对PMOS晶体管P3、P4、第二对NMOS晶体管N3、N4与第一对NMOS晶体管N1、N2以串连连接的方式配置。

第一对PMOS晶体管P1、P2作为闩锁器，用以产生出输出电压OUT_2与OUT_1于第一对PMOS晶体管P1、P2的漏极。第二对PMOS晶体管P3、P4接收输入电压IN_2与IN_1，且第一对NMOS晶体管N1、N2接收输入电压IN_1与IN_2。第二对NMOS晶体管N3、N4接收具有第一逻辑高位准的电压VD，并作为两个二极管使用。

于第一情况下，当输入电压IN_1由第一逻辑低位准往第一逻辑高位准变化，输出电压OUT_1会从PMOS晶体管P4的门限电压VTP往具有第二逻辑高位准的系统电压VDD被推升。于第二情况下，当输入电压IN_2由第一逻辑低位准往第一逻辑高位准变化，输出电压OUT_2会从PMOS晶体管P3的门限电压VTP往具有第二逻辑高位准的系统电压VDD被推升。

详细地说，NMOS晶体管N1的栅极接收输入电压IN_1，NMOS晶体管N2的栅极接收输入电压IN_2。NMOS晶体管N1与N2的源极连接至具有逻辑低位准的低电压，例如，接地电压GND。NMOS晶体管N1的漏极连接NMOS晶体管N3的源极，NMOS晶体管N2的漏极连接NMOS晶体管N4的源极。NMOS晶体管N3与N4的栅极接收具有第一逻辑高位准的电压VD。

NMOS晶体管N3的漏极连接至PMOS晶体管P3的漏极，且NMOS晶体管N4的漏极连接至PMOS晶体管P3的漏极。PMOS晶体管P3的栅极接收输入电压IN_2，且PMOS晶体管P4的栅极接收输入电压IN_1。PMOS晶体管P3的源极连接至PMOS晶体管P1的漏极，且PMOS晶体管P4的源极连接至PMOS晶体管P2的漏极。

PMOS晶体管P2的栅极连接至PMOS晶体管P1的漏极，且PMOS晶体管P1的栅极连接至PMOS晶体管P2的漏极。输出电压OUT_1与OUT_2分别于PMOS晶体管P2的漏极与PMOS晶体管P1的漏极被传送。PMOS晶体管P1与P2的源极连接至具有第二逻辑高位准的系统电压VDD。NMOS晶体管N1至N4的本体端连接至接地电压GND，且PMOS晶体管P1至P4的本体端连接至具有第二逻辑高位准的系统电压VDD。

通过位准移位单元21的线路结构，于第一情况下的转态期间，当输入电压IN_1由第一逻辑低位准(即，接地电压GND的位准)往第一逻辑高位准变化(即，电压VD的位准)且输入电压IN_2由第一逻辑高位准往第一逻辑低位准变化，NMOS晶体管N1被打开，且NMOS晶体管N2被关闭。同时，NMOS晶体管N3与PMOS晶体管P3被打开，因此，NMOS晶体管N1的漏极上的电压(或NMOS晶体管N3的源极上的电压)由第一逻辑高位准减去NMOS晶体管N3的门限电压VTN的位准(即，VD-VTN)往接地电压GND被拉低，PMOS晶体管P3与NMOS晶体管N3的漏极上的电压由系统电压VDD往接地电压GND被拉低，且输出电压OUT_2由系统电压VDD往PMOS晶体管P3的门限电压VTP被拉低。

当输出电压OUT_2已降至系统电压VDD减去PMOS晶体管P2的门限电压VTP的位准(即，VDD-VTP)时，PMOS晶体管P2被打开，且接着，输出电压OUT_1由PMOS晶体管P4的门限电压VTP往具有第二逻辑高位准的系统电压VDD被推升。

当输出电压OUT_1已增加至第一逻辑高位准加上PMOS晶体管P4的门限电压VTP的位准(即，VD+VTP)时，PMOS晶体管P4与NMOS晶体管N4被打开，如此一来，PMOS晶体管P4与NMOS晶体管N4的漏极上的电压由接地电压GND往系统电压VDD被推升，且NMOS晶体管N4的源极上的电压(或NMOS晶体管N2的漏极上的电压)由接地电压GND往系统电压VDD减去NMOS晶体管N4的门限电压的位准(即，VD-VTN)被推升。

当输出电压OUT_1已增加至系统电压VDD减去PMOS晶体管P1的门限电压VTP的位准(即，VDD-VTP)时，PMOS晶体管P1被关闭。于输出电压OUT_2等于PMOS晶体管P3的门限电压VTP与输出电压OUT_1等于具有第二逻辑高位准的系统电压VDD后，转态期间结束，且稳态期间开始。

于第一情况下的稳态期间，输出电压OUT_2与OUT_1分别等于PMOS晶体管P3的门限电压VTP(即，第二逻辑低位准)与具有第二逻辑高位准的系统电压VDD，PMOS晶体管P3的漏极上的电压(或NMOS晶体管N3的漏极上的电压)等于接地电压GND，且NMOS晶体管N3的源极的电压(或NMOS晶体管N1的漏极的电压)也等于接地电压GND。PMOS晶体管P4的漏极上的电压(或NMOS晶体管N4的漏极上的电压)等于系统电压VDD，且NMOS晶体管N4的源极的电压(或NMOS晶体管N2的漏极的电压)等于第一逻辑高位准减去NMOS晶体管N4的门限电压VTN的位准(即，VD-VTN)。

于第一情况下的稳态期间，被关闭的PMOS晶体管P1的漏源极电压为系统电压VDD减去PMOS晶体管P3的门限电压VTP的位准(即，VDD-VTP)，以及被打开的PMOS晶体管P2的栅源极电压为系统电压VDD减去PMOS晶体管P3的门限电压VTP的位准(即，VDD-VTP)。被打开的PMOS晶体管P3的漏源极电压与栅源极电压为PMOS晶体管P3的门限电压VTP，以及被打开的PMOS晶体管P4的漏源极电压与栅源极电压分别为0与系统电压VDD减去第一逻辑高位准(即，VDD-VD)。

被打开的NMOS晶体管N3的漏源极电压为0，且被打开的NMOS晶体管N3的栅源极电压为第一逻辑高位准(即，VD)。被打开的NMOS晶体管N4的漏源极电压为系统电压VDD减去第一逻辑高位准加上NMOS晶体管N4的门限电压VTN的位准(即，VDD-(VD-VTN))，且被打开的NMOS晶体管N4的栅源极电压为NMOS晶体管N4的门限电压VTN。被打开的NMOS晶体管N1的漏源极电压为0，以及被打开的NMOS晶体管N1的栅源极电压为第一逻辑高位准(即，VD)。被关闭的NMOS晶体管N2的漏源极电压为第一逻辑高位准减去NMOS晶体管N4的门限电压VTN的位准(即，VD-VTN)，且被关闭的NMOS晶体管N2的栅源极电压为0。

于第二情况下的转态期间，当输入电压IN_2由第一逻辑低位准(即，接地电压GND的位准)往第一逻辑高位准变化(即，电压VD的位准)且输入电压IN_1由第一逻辑高位准往第一逻辑低位准变化，NMOS晶体管N2被打开，且NMOS晶体管N1被关闭。同时，NMOS晶体管N4与PMOS晶体管P4被打开，因此，NMOS晶体管N2的漏极上的电压(或NMOS晶体管N4的源极上的电压)由第一逻辑高位准减去NMOS晶体管N4的门限电压VTN的位准(即，VD-VTN)往接地电压GND被拉低，PMOS晶体管P4与NMOS晶体管N4的漏极上的电压由系统电压VDD往接地电压GND被拉低，且输出电压OUT_1由系统电压VDD往PMOS晶体管P4的门限电压VTP被拉低。

当输出电压OUT_1已降至系统电压VDD减去PMOS晶体管P1的门限电压VTP的位准(即，VDD-VTP)时，PMOS晶体管P1被打开，且接着，输出电压OUT_2由PMOS晶体管P3的门限电压VTP往具有第二逻辑高位准之系统电压VDD被推升。

当输出电压OUT_2已增加至第一逻辑高位准加上PMOS晶体管P3的门限电压VTP的位准(即，VD+VTP)时，PMOS晶体管P3与NMOS晶体管N3被打开，如此一来，PMOS晶体管P3与NMOS晶体管N3的漏极上的电压由接地电压GND往系统电压VDD被推升，且NMOS晶体管N3的源极上的电压(或NMOS晶体管N1的漏极上的电压)由接地电压GND往系统电压VDD减去NMOS晶体管N3的门限电压的位准(即，VD-VTN)被推升。

当输出电压OUT_2已增加至系统电压VDD减去PMOS晶体管P2的门限电压VTP的位准(即，VDD-VTP)时，PMOS晶体管P2被关闭。于输出电压OUT_1等于PMOS晶体管P4的门限电压VTP与输出电压OUT_2等于具有第二逻辑高位准的系统电压VDD后，转态期间结束，且稳态期间开始。

于第二情况下的稳态期间，输出电压OUT_1与OUT_2分别等于PMOS晶体管P4的门限电压VTP(即，第二逻辑低位准)与具有第二逻辑高位准的系统电压VDD，PMOS晶体管P4的漏极上的电压(或NMOS晶体管N4的漏极上的电压)等于接地电压GND，且NMOS晶体管N4的源极的电压(或NMOS晶体管N2的漏极的电压)也等于接地电压GND。PMOS晶体管P3的漏极上的电压(或NMOS晶体管N3的漏极上的电压)等于系统电压VDD，且NMOS晶体管N3的源极的电压(或NMOS晶体管N1的漏极的电压)等于第一逻辑高位准减去NMOS晶体管N3的门限电压VTN的位准(即，VD-VTN)。

于第一情况下的稳态期间，被关闭的PMOS晶体管P2的漏源极电压为系统电压VDD减去PMOS晶体管P4的门限电压VTP的位准(即，VDD-VTP)，以及被打开的PMOS晶体管P1的栅源极电压为系统电压VDD减去PMOS晶体管P4的门限电压VTP的位准(即，VDD-VTP)。被打开的PMOS晶体管P4的漏源极电压与栅源极电压为PMOS晶体管P4的门限电压VTP，以及被打开的PMOS晶体管P3的漏源极电压与栅源极电压分别为0与系统电压VDD减去第一逻辑高位准(即，VDD-VD)。

被打开的NMOS晶体管N4的漏源极电压为0，且被打开的NMOS晶体管N4的栅源极电压为第一逻辑高位准(即，VD)。被打开的NMOS晶体管N3的漏源极电压为系统电压VDD减去第一逻辑高位准加上NMOS晶体管N3的门限电压VTN的位准(即，VDD-(VD-VTN))，且被打开的NMOS晶体管N3的栅源极电压为NMOS晶体管N3的门限电压VTN。被打开的NMOS晶体管N2的漏源极电压为0，以及被打开的NMOS晶体管N2的栅源极电压为第一逻辑高位准(即，VD)。被关闭的NMOS晶体管N1的漏源极电压为第一逻辑高位准减去NMOS晶体管N3的门限电压VTN的位准(即，VD-VTN)，且被关闭的NMOS晶体管N1的栅源极电压为0。

明显地，通过位准移位单元21的电路结构，PMOS晶体管P1与P2承受的漏源极电压与栅源极电压可以被减少，以及NMOS晶体管N1与N2承受的漏源极电压也可以被减少。更进一步地，NMOS晶体管N3、N4与PMOS晶体管P3、P4承受的栅源极电压与漏源极电压并不大。因此，位准移位单元21可以使得位准移位电路2具有长使用寿命与低毁损机率。除此之外，NMOS晶体管N3与N4操作于饱和区而非线性区，且PMOS晶体管P3与P4的其中之一也操作饱和区，因此，位准移位单元21与位准移位电路2的操作速度可以被增加。

输出级电路22包括PMOS晶体管P5、P6与NMOS晶体管N5。PMOS晶体管P5的源极连接系统电压VDD，PMOS晶体管P5的栅极接收输出电压OUT_2，且PMOS晶体管P5的漏极连接PMOS晶体管P6的源极。PMOS晶体管P6的栅极连接PMOS晶体管P6的漏极，且PMOS晶体管P6的漏极连接NMOS晶体管N5的漏极。NMOS晶体管N5的栅极接收输入电压IN_2，且NMOS晶体管N5的源极连接接地电压GND。PMOS晶体管P5与P6的本体端连接系统电压VDD，且NMOS晶体管N5的本体端连接接地电压GND。输出电容C_OUT的一端连接PMOS晶体管P6的源极与PMOS晶体管P5的漏极，且输出电容C_OUT的另一端连接接地电压GND。

于第一情况下的转态期间，NMOS晶体管N5被关闭，且PMOS晶体管P6被打开作为二极管使用。当输出电压OUT_2已降至系统电压VDD减去PMOS晶体管P5的门限电压VTP的位准(即，VDD-VTP)时，PMOS晶体管P5被打开。输出电压OUT_3由PMOS晶体管P6的门限电压VTP(即，第二逻辑低位准)往系统电压VDD被推升，且PMOS晶体管P6与NMOS晶体管N5的漏极上的电压由接地电压GND往系统电压VDD减去PMOS晶体管P6的门限电压VTP的位准(即，VDD-VTP)被推升。于稳态期间，输出电压OUT_3等于具有第二逻辑高位准的系统电压VDD，且PMOS晶体管P6与NMOS晶体管N5的漏极上的电压等于系统电压VDD减去PMOS晶体管P6的门限电压VTP的位准(即，VDD-VTP)。

于第二情况下的转态期间，NMOS晶体管N5被打开，且PMOS晶体管P6被打开作为二极管使用。当输出电压OUT_2已增加至系统电压VDD减去PMOS晶体管P5的门限电压VTP的位准(即，VDD-VTP)时，PMOS晶体管P5被关闭。输出电压OUT_3由系统电压VDD往PMOS晶体管P6的门限电压VTP(即，第二逻辑低位准)被拉低，且PMOS晶体管P6与NMOS晶体管N5的漏极上的电压由系统电压VDD减去PMOS晶体管P6的门限电压VTP的位准(即，VDD-VTP)往接地电压GND被拉低。于稳态期间，输出电压OUT_3等于PMOS晶体管P6的门限电压VTP(即，第二逻辑低位准)，且PMOS晶体管P6与NMOS晶体管N5的漏极上的电压等于接地电压。

简单地说，输出级电路22作为缓冲器使用，用以缓冲输出电压OUT_2。另外，于第一或第二情况下的稳态期间，被打开的PMOS晶体管P6的栅源极电压与漏源极电压均为PMOS晶体管P6的门限电压VTP。于第一情况下的稳态期间，被打开的PMOS晶体管P5的漏源极电压与栅源极电压分别为0与系统电压VDD减去PMOS晶体管P3的门限电压VTP的位准(即，VDD-VTP)，且被关闭的NMOS晶体管N5的漏源极电压与栅源极电压分别为系统电压VDD减去PMOS晶体管P6的门限电压VTP的位准(即，VDD-VTP)与0。于第二情况下的稳态期间，被关闭的PMOS晶体管P5的漏源极电压与栅源极电压分别为系统电压VDD减去PMOS晶体管P6的门限电压VTP的位准(即，VDD-VTP)与0，且被打开的NMOS晶体管N5的漏源极电压与栅源极电压分别为0与第一逻辑高位准(即，VD)。

也就是说，PMOS晶体管P5承受的漏源极电压与栅源极电压可以被减少，NMOS晶体管N5承受的漏源极电压也可以被减少，且PMOS晶体管P6所承受的栅源极电压与漏源极电压并不大。如此，输出级电路能具有长使用寿命与低毁损机率。

[整合电路的实施例]

上述位准移位电路可以用于需要不同逻辑高位准的信号的整合电路中，且整合电路可以例如是存储器整合电路、语音处理整合电路或者其他类型的整合电路。换言之，位准移位电路用以对一个功能块的第一逻辑高位准进行位准移位以产生另一功能块的第二逻辑高位准，且反之亦然。两个功能块可以是逻辑核心与输入/输出单元，但本发明并不限制于此。

请参照图3，图3是本发明实施例提供的整合电路的方块图。整合电路3包括逻辑核心31、位准移位电路32与输入/输出单元33。位准移位电路32连接于逻辑核心31与输入/输出单元33之间。逻辑核心31使用第一逻辑高位准来表示逻辑1，而输入/输出单元33使用第二逻辑高位准来表示逻辑1，其中第一逻辑高位准不同于第二逻辑高位准，且若整合电路3是透过0.13微米制程所制造，则第一逻辑高位准与第二逻辑高位准分别例如为1.2伏特与3.3伏特。

位准移位电路32可以是上述位准移位电路的其中一者，且用于对逻辑核心31的第一逻辑高位准进行位准移位以产生输入/输出单元33的第二逻辑高位准，或者，用于对输入/输出单元33的第二逻辑高位准进行位准移位以产生逻辑核心31的第一逻辑高位准。因此，于逻辑核心31与输入/输出单元33之间传递的信号可以位于正确的逻辑状态。除此之外，位准移位电路32具有高操作速度、长使用寿命与低毁损机率，因此，整合电路3也同样地具有高操作速度、长使用寿命与低毁损机率。

[技术效果]

综合以上所述，由于本发明实施例提供的位准移位电路与整合电路中多个NMOS晶体管与多个PMOS晶体管被保护，且部分NMOS晶体管操作于饱和区而非线性区，因此位准移位电路与整合电路具有高操作速度、长使用寿命与低毁损机率。

以上所述，仅为本发明最佳的具体实施例，然而本发明的特征并不局限于此，任何熟悉该项技术者在本发明的领域内，可轻易想到变化或修饰，均可涵盖在本案的权利要求中。

Claims (9)

1.一种位准移位电路，包括：

位准移位单元，所述位准移位单元包括：

一第一NMOS晶体管，具有接收一第一输入电压的一栅极、连接至一第一逻辑低位准的一源极与一漏极；

一第二NMOS晶体管，具有接收一第二输入电压的一栅极、连接至所述第一逻辑低位准的一源极与一漏极，其中所述第二输入电压为所述第一输入电压的一反向信号；

一第三NMOS晶体管，具有连接至一第一逻辑高位准的一栅极、连接至所述第一NMOS晶体管的漏极的一源极与一漏极；

一第四NMOS晶体管，具有连接至所述第一逻辑高位准的一栅极、连接至所述第二NMOS晶体管的漏极的一源极与一漏极；

一第一PMOS晶体管，具有一栅极、连接至一第二逻辑高位准的一源极与一漏极；

一第二PMOS晶体管，具有一栅极、连接至所述第二逻辑高位准的一源极与一漏极，其中所述第二PMOS晶体管的漏极连接至所述第一PMOS晶体管的栅极，并用以传送一第一输出电压，所述第一PMOS晶体管的漏极连接至所述第二PMOS晶体管的栅极，并用以传送一第二输出电压，且所述第二输出电压为所述第一输出电压的一反向信号；

一第三PMOS晶体管，具有用以接收所述第二输入电压的一栅极、连接至所述第一PMOS晶体管的漏极的一源极与连接至所述第三NMOS晶体管的漏极的一漏极；

一第四PMOS晶体管，具有用以接收所述第一输入电压的一栅极、连接至所述第二PMOS晶体管的漏极的一源极与连接至所述第四NMOS晶体管的漏极的一漏极；

其中，所述位准移位单元用于对所述第一输入电压和第二输入电压的第一逻辑高位准进行位准移位，以产生所述第一输出电压和第二输出电压的第二逻辑高位准，

并且其中，所述位准移位电路还包括：

输出级缓冲电路，所述输出级缓冲电路包括：

一第五PMOS晶体管，具有接收逻辑高位准已经被位准移位的所述第二输出电压的一栅极、连接至所述第二逻辑高位准的一源极与用以传送作为整个所述位准移位电路的输出电压的一第三输出电压的一漏极；

一第五NMOS晶体管，具有用以接收所述第二输入电压的一栅极、连接至所述第一逻辑低位准的一源极与一漏极；以及

一第六PMOS晶体管，具有一栅极、连接至所述第五PMOS晶体管的漏极的一源极与连接至所述第六PMOS晶体管的栅极与所述第五NMOS晶体管的漏极的一漏极。

2.如权利要求1所述的位准移位电路，还包括：

一输出电容，具有分别连接至所述第五PMOS晶体管的漏极与所述第一逻辑低位准的两端。

3.如权利要求1所述的位准移位电路，其中所述第一至第六PMOS晶体管的多个本体端连接至第二逻辑高位准，以及所述第一至第五NMOS晶体管的多个本体端连接至第一逻辑低位准。

4.如权利要求1所述的位准移位电路，其中所述第三NMOS晶体管与所述第四NMOS晶体管操作于一饱和区，以及所述第三PMOS晶体管与第四PMOS晶体管的一者操作于所述饱和区。

5.如权利要求1所述的位准移位电路，其中于一第一情况下的一稳态期间，当第一输入电压已从第一逻辑低位准变化至第一逻辑高位准且第二输入电压已从第一逻辑高位准变化至第一逻辑低位准时，所述第一PMOS晶体管、所述第二NMOS晶体管与所述第五NMOS晶体管被关闭，所述第一NMOS晶体管、所述第三NMOS晶体管、所述第四NMOS晶体管与所述第二至第六PMOS晶体管被打开，如此一来，所述第一输出电压与所述第三输出电压等于所述第二逻辑高位准，以及所述第二输出电压等于所述第三PMOS晶体管的一门限电压。

6.如权利要求5所述的位准移位电路，其中于所述第一情况下的稳态期间：所述第一PMOS晶体管的一漏源极电压等于所述第二逻辑高位准减去所述第三PMOS晶体管的门限电压的一位准，以及所述第二PMOS晶体管的一栅源极电压等于所述第二逻辑高位准减去所述第三PMOS晶体管的门限电压的位准；所述第三PMOS晶体管的一漏源极电压与一栅源极电压等于所述第三PMOS晶体管的门限电压，以及所述第四PMOS晶体管的一漏源极电压与一栅源极电压分别为0与所述第二逻辑高位准减去所述第一逻辑高位准的一位准；所述第三NMOS晶体管的一漏源极电压为0，所述第三NMOS晶体管的一栅源极电压为所述第一逻辑高位准，所述第四NMOS晶体管的一漏源极电压为所述第二逻辑高位准减去所述第一逻辑高位准加上所述第四NMOS晶体管的一门限电压的一位准，以及所述第四NMOS晶体管的一栅源极电压为所述第四NMOS晶体管的门限电压；所述第一NMOS晶体管的一漏源极电压为0，所述第一NMOS晶体管的一栅源极电压为所述第一逻辑高位准，所述第二NMOS晶体管的一漏源极电压为所述第一逻辑高位准减去所述第四NMOS晶体管的门限电压的一位准，以及所述第二NMOS晶体管的一栅源极电压为0。

7.如权利要求1所述的位准移位电路，于一第二情况下的一稳态期间，当第二输入电压已从第一逻辑低位准变化至第一逻辑高位准且第一输入电压已从第一逻辑高位准变化至第一逻辑低位准时，所述第二PMOS晶体管、所述第一NMOS晶体管与所述第五PMOS晶体管被关闭，所述第二至第五NMOS晶体管、所述第三PMOS晶体管、所述第四PMOS晶体管与所述第六PMOS晶体管被打开，如此一来，所述第二输出电压等于所述第二逻辑高位准，所述第一输出电压等于所述第四PMOS的一门限电压，且所述第三输出电压等于所述第六PMOS晶体管的一门限电压，其中所述第六PMOS晶体管的门限电压为一第二逻辑低位准。

8.如权利要求7所述的位准移位电路，其中于所述第二情况下的稳态期间：所述第二PMOS晶体管的一漏源极电压等于所述第二逻辑高位准减去所述第四PMOS晶体管的门限电压的一位准，以及所述第一PMOS晶体管的一栅源极电压等于所述第二逻辑高位准减去所述第四PMOS晶体管的门限电压的位准；所述第四PMOS晶体管的一漏源极电压与一栅源极电压等于所述第四PMOS晶体管的门限电压，以及所述第三PMOS晶体管的一漏源极电压与一栅源极电压分别为0与所述第二逻辑高位准减去所述第一逻辑高位准的一位准；所述第四NMOS晶体管的一漏源极电压为0，所述第四NMOS晶体管的一栅源极电压为所述第一逻辑高位准，所述第三NMOS晶体管的一漏源极电压为所述第二逻辑高位准减去所述第一逻辑高位准加上所述第三NMOS晶体管的一门限电压的一位准，以及所述第三NMOS晶体管的一栅源极电压为所述第三NMOS晶体管的门限电压；所述第二NMOS晶体管的一漏源极电压为0，所述第二NMOS晶体管的一栅源极电压为所述第一逻辑高位准，所述第一NMOS晶体管的一漏源极电压为所述第一逻辑高位准减去所述第三NMOS晶体管的门限电压的一位准，以及所述第一NMOS晶体管的一栅源极电压为0。

9. 一种整合电路，包括：

一第一功能块，使用一第一逻辑高位准表示逻辑1； 一第二功能块，使用一第二逻辑高位准表示逻辑1；以及

如权利要求1至8其中之一所述的位准移位电路，连接所述第一功能块与所述第二功能块之间，用以对所述第一逻辑高位准进行位准移位以产生所述第二逻辑高位准。

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