[go: up one dir, main page]
More Web Proxy on the site http://driver.im/

JP2014183274A - 炭化珪素半導体装置 - Google Patents

炭化珪素半導体装置 Download PDF

Info

Publication number
JP2014183274A
JP2014183274A JP2013058277A JP2013058277A JP2014183274A JP 2014183274 A JP2014183274 A JP 2014183274A JP 2013058277 A JP2013058277 A JP 2013058277A JP 2013058277 A JP2013058277 A JP 2013058277A JP 2014183274 A JP2014183274 A JP 2014183274A
Authority
JP
Japan
Prior art keywords
layer
silicon carbide
trench
semiconductor device
conductivity type
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2013058277A
Other languages
English (en)
Other versions
JP6127628B2 (ja
Inventor
Keiji Wada
圭司 和田
Takeshi Saito
雄 斎藤
Takeyoshi Masuda
健良 増田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sumitomo Electric Industries Ltd
Original Assignee
Sumitomo Electric Industries Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sumitomo Electric Industries Ltd filed Critical Sumitomo Electric Industries Ltd
Priority to JP2013058277A priority Critical patent/JP6127628B2/ja
Priority to CN201480009968.9A priority patent/CN105074930B9/zh
Priority to US14/764,954 priority patent/US9490319B2/en
Priority to DE112014001560.1T priority patent/DE112014001560T5/de
Priority to PCT/JP2014/052541 priority patent/WO2014148129A1/ja
Publication of JP2014183274A publication Critical patent/JP2014183274A/ja
Application granted granted Critical
Publication of JP6127628B2 publication Critical patent/JP6127628B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0661—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body specially adapted for altering the breakdown voltage by removing semiconductor material at, or in the neighbourhood of, a reverse biased junction, e.g. by bevelling, moat etching, depletion etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/04—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes
    • H01L29/045—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes by their particular orientation of crystalline planes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
    • H01L29/0623—Buried supplementary region, e.g. buried guard ring
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H01L29/0692—Surface layout
    • H01L29/0696—Surface layout of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H01L29/0852—Source or drain regions of field-effect devices of field-effect transistors with insulated gate of DMOS transistors
    • H01L29/0873—Drain regions
    • H01L29/0878—Impurity concentration or distribution
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/1608—Silicon carbide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66053—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide
    • H01L29/66068—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395—Vertical transistors, e.g. vertical IGBT
    • H01L29/7396—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions
    • H01L29/7397—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions and a gate structure lying on a slanted or vertical surface or formed in a groove, e.g. trench gate IGBT

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Manufacturing & Machinery (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Recrystallisation Techniques (AREA)

Abstract

【課題】耐圧の低下を抑制可能な炭化珪素半導体装置を提供する。
【解決手段】炭化珪素半導体装置１は、炭化珪素層１０１を有する。炭化珪素層１０１にはトレンチＴＲが設けられている。トレンチＴＲは、断面視において、第１の側壁面ＳＷ１と底部ＢＴとの交点である第１の角部Ｃ１と、第２の側壁面ＳＷ２と底部ＢＴとの交点である第２の角部Ｃ２とを有する。第１の層８１は、第２導電型領域Ａを有する。断面視において、第２導電型領域Ａは、第１の角部Ｃ１および第２の角部Ｃ２のいずれかを通りかつ炭化珪素層１０１を構成する炭化珪素結晶の＜０００１＞方向に平行な線１１と交差するように配置される。平面視において、第１の層８１と第２の層８２との境界面Ｂにおけるトレンチの全面積をＳＴとし、第２導電型領域の全面積をＳＰとしたときに、ＳＰをＳＴで除した比は２０％以上１３０％以下である。
【選択図】図１

Description

この発明は、炭化珪素半導体装置に関するものであり、特に、トレンチが設けられた炭化珪素半導体装置に関するものである。
広く用いられている電力用半導体装置であるＳｉ（シリコン）ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）に関して、耐圧の主な決定要因は、耐圧保持領域をなすドリフト層が耐え得る電界強度の上限である。Ｓｉから作られたドリフト層は、０．３ＭＶ／ｃｍ程度以上の電界が印加された箇所で破壊し得る。このためＭＯＳＦＥＴのドリフト層全体において電界強度を所定の値未満に抑えることが必要である。最も単純な方法はドリフト層の不純物濃度を低くすると同時に膜厚を厚くすることである。しかしながらこの方法ではＭＯＳＦＥＴのオン抵抗が大きくなるという短所がある。すなわちオン抵抗と耐圧との間にトレードオフ関係が存在する。
特開平９−１９１１０９号公報（特許文献１）において、典型的なＳｉＭＯＳＦＥＴについて、Ｓｉの物性値から得られる理論限界を考慮しつつ、オン抵抗と耐圧との間のトレードオフ関係の説明がなされている。そしてこのトレードオフを解消するために、ドレイン電極上のｎ型基板の上のｎベース層中において、下側のｐ型埋込層と、上側のｐ型埋込層とを付加することが開示されている。下側のｐ型埋込層および上側の埋込層によってｎベース層は、各々等しい厚さを有する下段と中断と上段とに区分される。この公報によれば、３つの段の各々によって等しい電圧が分担され、各段の最大電界が限界電界強度以下に保たれる。
特開平９−１９１１０９号公報
上述したトレードオフをより大きく改善するための方法として、近年、Ｓｉに代わりＳｉＣ（炭化珪素）を用いることが活発に検討されている。ＳｉＣはＳｉと異なり０．４ＭＶ／ｃｍ以上の電界強度にも十分に耐え得る材料である。
このように高い電界が印加され得る場合は、ＭＯＳＦＥＴ構造における特定位置での電界集中に起因した破壊が問題となる。たとえばトレンチ型ＭＯＳＦＥＴの場合、トレンチの底部、特に角部、における、ゲート絶縁膜中での電界集中に起因したゲート絶縁膜の破壊現象が、耐圧の主な決定要因である。このように耐圧の決定要因がＳｉ半導体装置とＳｉＣ半導体装置との間で異なる。このため、Ｓｉの使用を前提としていると考えられる上記公報の技術をＳｉＣ半導体装置の耐圧を向上させるために単純に適用したとすると、ＳｉＣの物性上の利点を十分に利用した耐圧の改善を行うことができない。
また炭化珪素半導体装置に用いられる炭化珪素基板は、たとえば貫通螺旋転位などの転位を含んでいる。転位を含んでいる炭化珪素基板上にトレンチを形成すると、トレンチの角部におけるゲート絶縁膜の膜質や膜厚のばらつきが大きくなることで、ゲート絶縁膜が破壊しづらい部分と破壊しやすい部分の差が大きくなる。結果として、炭化珪素半導体装置の耐圧が低下する。
本発明は、上記のような課題を解決するために成されたものであり、この発明の目的は、耐圧の低下を抑制可能な炭化珪素半導体装置を提供することである。
発明者らは炭化珪素半導体装置の耐圧低下を抑制する方法について鋭意研究した結果、トレンチの角部を通りかつ炭化珪素結晶の＜０００１＞方向（つまりｃ軸方向）に平行な線と交差する位置であって、かつトレンチの底部付近にｐ型領域（第２導電型領域）を設けることにより、トレンチの角部の電界を効果的に緩和できることを見出した。結果として、炭化珪素半導体装置の耐圧が低下することを抑制することができる。
本発明に係る炭化珪素半導体装置は、炭化珪素層を備える。炭化珪素層は、第１の主面と、第１の主面と反対の第２の主面とを有する。炭化珪素層は、第１の主面をなし第１の導電型を有する第１の層と、第１の層上に設けられ第１の導電型と異なる第２の導電型を有する第２の層と、第１の層から隔てられるように第２の層上に設けられ第２の主面をなしかつ第１導電型を有する第３の層とを含む。炭化珪素層の第２の主面にはトレンチが設けられている。
トレンチは、第３の層および第２の層を貫通して第１の層に至る側壁面と、第１の層に位置する底部とを有する。側壁面は、断面視において対向する第１の側壁面および第２の側壁面を有する。トレンチはさらに、断面視において、第１の側壁面と底部との交点である第１の角部と、第２の側壁面と底部との交点である第２の角部とを有する。第１の層は、底部よりも第１の主面側に位置しかつ第２導電型を有する第２導電型領域を有する。
断面視において、第２導電型領域は、第１の角部および第２の角部のいずれかを通りかつ炭化珪素層を構成する炭化珪素結晶の＜０００１＞方向に平行な線と交差するように配置される。平面視において、第１の層と第２の層との境界面におけるトレンチの全面積をＳＴとし、第２導電型領域の全面積をＳＰとしたときに、ＳＰをＳＴで除した比は２０％以上１３０％以下である。
上記のように本発明によれば、炭化珪素半導体装置の耐圧低下を抑制することができる。
本発明の一実施の形態に係る炭化珪素半導体装置の構成を概略的に示す部分断面図である。 本発明の一実施の形態に係る炭化珪素半導体装置の変形例の構成を概略的に示す部分断面図である。 図１および図２の炭化珪素半導体装置が有する炭化珪素層の形状を概略的に示す部分斜視図である。 第１の層と第２の層との境界面におけるトレンチの全面積ＳＴを説明するための平面模式図である。 第２導電型領域の全面積ＳＰを説明するための平面模式図である。 トレンチの角部を説明するための平面模式図である。 炭化珪素半導体装置が有する炭化珪素層の表面の微細構造を概略的に示す部分断面図である。 ポリタイプ４Ｈの六方晶における（０００−１）面の結晶構造を示す図である。 図８の線ＸＸＶ−ＸＸＶに沿う（１１−２０）面の結晶構造を示す図である。 図７の複合面の表面近傍における結晶構造を（１１−２０）面内において示す図である。 図７の複合面を（０１−１０）面から見た図である。 巨視的に見たチャネル面および（０００−１）面の間の角度と、チャネル移動度との関係の一例を、熱エッチングが行われた場合と行われなかった場合との各々について示すグラフ図である。 チャネル方向および＜０−１１−２＞方向の間の角度と、チャネル移動度との関係の一例を示すグラフ図である。 図７の変形例を示す図である。 本発明の一実施の形態に係る炭化珪素半導体装置の第２の例の製造方法の第１の工程を概略的に示す部分断面図である。 本発明の一実施の形態に係る炭化珪素半導体装置の第２の例の製造方法の第２の工程を概略的に示す部分断面図である。 本発明の一実施の形態に係る炭化珪素半導体装置の第２の例の製造方法の第３の工程を概略的に示す部分断面図である。 本発明の一実施の形態に係る炭化珪素半導体装置の第２の例の製造方法の第４の工程を概略的に示す部分断面図である。 本発明の一実施の形態に係る炭化珪素半導体装置の第２の例の製造方法の第５の工程を概略的に示す部分断面図である。 本発明の一実施の形態に係る炭化珪素半導体装置の第２の例の製造方法の第６の工程を概略的に示す部分断面図である。 本発明の一実施の形態に係る炭化珪素半導体装置の第２の例の製造方法の第７の工程を概略的に示す部分断面図である。 本発明の一実施の形態に係る炭化珪素半導体装置の第２の例の製造方法の第８の工程を概略的に示す部分断面図である。 本発明の一実施の形態に係る炭化珪素半導体装置の第２の例の製造方法の第９の工程を概略的に示す部分断面図である。 本発明の一実施の形態に係る炭化珪素半導体装置の第２の例の製造方法の第１０の工程を概略的に示す部分断面図である。 本発明の一実施の形態に係る炭化珪素半導体装置の第２の例の製造方法の第１１の工程を概略的に示す部分断面図である。 デバイス歩留りとチップサイズとの関係を示す図である。 距離Ｌd＝３μｍ、５μｍ、１０μｍおよび１５μｍの各々の場合における、ドリフト層の不純物濃度Ｎdと、耐圧との関係を例示するグラフ図である。 図２９における電界強度を計算するための炭化珪素半導体装置の構成を概略的に示す部分断面図である。 ｐ型領域とトレンチの角部との間の距離Ｌtrと、ドリフト層およびｐ型領域の界面に印加される電界強度Ｅfp、トレンチにおいてドリフト層に印加される電界強度Ｅtr、ゲート絶縁膜に印加される電界強度Ｅox、および、ドリフト層およびボディ領域の界面に印加される電界強度Ｅpnの各々との関係を例示する図である。
以下、本発明の実施の形態について図に基づいて説明する。なお、以下の図面において、同一または相当する部分には同一の参照番号を付し、その説明は繰り返さない。また、本明細書中の結晶学的記載においては、個別方位を［］、集合方位を＜＞、個別面を（）、集合面を｛｝でそれぞれ示している。また結晶学上の指数が負であることは、通常、”−”（バー）を数字の上に付すことによって表現されるが、本明細書中では数字の前に負の符号を付している。
はじめに、実施の形態の概要について以下の（i）〜（x）に記す。
（i）本実施の形態に係る炭化珪素半導体装置１は、炭化珪素層１０１を有する。炭化珪素層１０１は、第１の主面Ｐ１と、第１の主面Ｐ１と反対の第２の主面Ｐ２とを有する。炭化珪素層１０１は、第１の主面Ｐ１をなし第１の導電型を有する第１の層８１と、第１の層８１上に設けられ第１の導電型と異なる第２の導電型を有する第２の層８２と、第１の層８１から隔てられるように第２の層８２上に設けられ第２の主面Ｐ２をなしかつ第１導電型を有する第３の層８３とを含む。炭化珪素層１０１の第２の主面Ｐ２にはトレンチＴＲが設けられている。
トレンチＴＲは、第３の層８３および第２の層８２を貫通して第１の層８１に至る側壁面ＳＷと、第１の層８１に位置する底部ＢＴとを有する。側壁面ＳＷは、断面視において対向する第１の側壁面ＳＷ１および第２の側壁面ＳＷ２を有する。トレンチＴＲはさらに、断面視において、第１の側壁面ＳＷ１と底部ＢＴとの交点である第１の角部Ｃ１と、第２の側壁面ＳＷ２と底部ＢＴとの交点である第２の角部Ｃ２とを有する。第１の層８１は、底部ＢＴよりも第１の主面Ｐ１側に位置しかつ第２導電型を有する第２導電型領域Ａを有する。
断面視において、第２導電型領域Ａは、第１の角部Ｃ１および第２の角部Ｃ２のいずれかを通りかつ炭化珪素層１０１を構成する炭化珪素結晶の＜０００１＞方向に平行な線１１と交差するように配置される。平面視において、第１の層８１と第２の層８２との境界面Ｂにおけるトレンチの全面積をＳＴとし、第２導電型領域の全面積をＳＰとしたときに、ＳＰをＳＴで除した比は２０％以上１３０％以下である。
本実施の形態に係る炭化珪素半導体装置によれば、断面視において、第２導電型領域Ａは、第１の角部Ｃ１および第２の角部Ｃ２のいずれかを通りかつ炭化珪素層１０１を構成する炭化珪素結晶の＜０００１＞方向に平行な線と交差するように配置される。これにより、トレンチＴＲの第１の角部Ｃ１または第２の角部Ｃ２の電界を効果的に緩和できる。結果として、炭化珪素半導体装置１の耐圧が低下することを抑制することができる。また第２導電型領域の全面積ＳＰをトレンチの全面積ＳＴで除した比が２０％以上であれば、転位の影響によって炭化珪素半導体装置の耐圧が低下することを抑制することができる。さらにまた第２導電型領域の全面積ＳＰをトレンチの全面積ＳＴで除した比が１３０％以下であれば、炭化珪素半導体装置のオン抵抗が高くなることを抑制することができる。
（ii）本実施の形態に係る炭化珪素半導体装置において好ましくは、第２導電型領域ＡとトレンチＴＲの底部ＢＴとの距離Ｌtrは４μｍ以下である。これにより、トレンチＴＲの底部ＢＴでのゲート絶縁膜９１への電界集中をより効果的に抑制することができる。それゆえ炭化珪素半導体装置１の耐圧の低下を効果的に抑制することができる。
（iii）本実施の形態に係る炭化珪素半導体装置において好ましくは、第２導電型領域Ａと第１の主面Ｐ１との距離Ｌdは５μｍ以上である。これにより、第２導電型領域Ａと第１の主面Ｐ１との間に、最大で５μｍの長さを有する空乏層が形成され得る。言い換えれば、第２導電型領域Ａと第１の主面Ｐ１との間に、十分な長さを有する空乏層が、より確実に形成され得る。よって炭化珪素半導体装置１の耐圧の低下を効果的に抑制することができる。
（iv）本実施の形態に係る炭化珪素半導体装置において好ましくは、第１の主面Ｐ１に接する炭化珪素単結晶基板８０をさらに有する。これにより、炭化珪素単結晶基板８０を有する炭化珪素半導体装置１を得ることができる。
（v）本実施の形態に係る炭化珪素半導体装置において好ましくは、炭化珪素単結晶基板８０の第１の主面Ｐ１と接する面８０ａの転位密度は、５０個／ｃｍ2以上５０００個／ｃｍ2以下である。第１の主面Ｐ１と接する面８０ａの転位密度が５０個／ｃｍ2以上５０００個／ｃｍ2以下の範囲であれば、炭化珪素半導体装置１の耐圧の低下をより効果的に抑制することができる。
（vi）本実施の形態に係る炭化珪素半導体装置において好ましくは、炭化珪素単結晶基板８０の第１の主面Ｐ１と接する面８０ａは、｛０００−１｝面に対して２°以上８°以下のオフ角を有する。第１の主面Ｐ１と接する面８０ａが、｛０００−１｝面に対して２°以上８°以下のオフ角を有することにより、炭化珪素半導体装置１の耐圧の低下をより効果的に抑制することができる。
（vii）本実施の形態に係る炭化珪素半導体装置において好ましくは、トレンチＴＲの側壁面ＳＷ上において第２の層８２には、面方位｛０−３３−８｝を有する第１の面Ｓ１を含む表面ＳＷが設けられている。これにより、側壁面ＳＷにおけるチャネル抵抗を低減可能である。よってオン抵抗を低減することができる。
（viii）本実施の形態に係る炭化珪素半導体装置において好ましくは、表面ＳＷは第１の面Ｓ１を微視的に含み、表面ＳＷはさらに、面方位｛０−１１−１｝を有する第２の面Ｓ２を微視的に含む。これにより、側壁面ＳＷにおけるチャネル抵抗を低減可能である。よってオン抵抗を低減することができる。
（ix）本実施の形態に係る炭化珪素半導体装置において好ましくは、表面ＳＷの第１および第２の面は、面方位｛０−１１−２｝を有する複合面ＳＲを構成している。これにより、側壁面ＳＷにおけるチャネル抵抗を低減可能である。よってオン抵抗を低減することができる。
（x）本実施の形態に係る炭化珪素半導体装置において好ましくは、表面ＳＷは｛０００−１｝面に対して、巨視的に６２°±１０°のオフ角を有する。これにより、側壁面ＳＷにおけるチャネル抵抗を低減可能である。よってオン抵抗を低減することができる。
次に、本発明の実施の形態についてより詳細に説明する。
図１〜図３に示すように、本実施の形態の炭化珪素半導体装置としてのＭＯＳＦＥＴ１は、炭化珪素単結晶基板８０と、エピタキシャル層１０１（炭化珪素層）と、ゲート絶縁膜９１（ゲート酸化膜）と、ゲート電極９２と、層間絶縁膜９３と、ソース電極９４と、ソース配線層９５と、ドレイン電極９８とを有する。ＭＯＳＦＥＴ１は、ドレイン電極９８およびソース電極９４の間で６００Ｖ以上の耐圧を有することが好ましい。言い換えればＭＯＳＦＥＴ２は、高耐圧を有する電力用半導体装置であることが好ましい。
エピタキシャル層１０１は、炭化珪素単結晶基板８０上にエピタキシャル成長させられた炭化珪素層である。エピタキシャル層１０１は、ポリタイプ４Ｈの六方晶の結晶構造を有する。エピタキシャル層１０１は、炭化珪素単結晶基板８０に面する下面Ｐ１（第１の主面）と、下面Ｐ１と反対の上面Ｐ２（第２の主面）とを有する。エピタキシャル層１０１は、ｎドリフト層８１（ドリフト層）と、ｐボディ層８２（ボディ領域）と、ｎ領域８３（ソース領域）と、ｐコンタクト領域８４と、ｐ型領域Ａとを有する。
ｎドリフト層８１はｎ型（第１の導電型）を有する。ｎドリフト層８１（第１の層）は下部ドリフト層８１ａおよび上部ドリフト層８１ｂを有する。下部ドリフト層８１ａはエピタキシャル層１０１の下面Ｐ１をなしている。下部ドリフト層８１ａの、下面Ｐ１と反対の面上には、ｐ型領域Ａが部分的に設けられている。上部ドリフト層８１ｂは、下部ドリフト層８１ａの、下面Ｐ１とは反対の面上に設けられている。これにより上部ドリフト層８１ｂはｐ型領域Ａを覆っている。ｎドリフト層８１の不純物濃度は、炭化珪素単結晶基板８０の不純物濃度よりも低いことが好ましい。ｎドリフト層８１のドナー濃度は、好ましくは１×１０15ｃｍ-3以上５×１０16ｃｍ-3以下であり、たとえば８×１０15ｃｍ-3である。好ましくは、下部ドリフト層８１ａの不純物濃度は、上部ドリフト層８１ｂの不純物濃度以下であり、より好ましくは上部ドリフト層８１ｂの不純物濃度未満である。下部ドリフト層８１ａおよび上部ドリフト層８１ｂの不純物濃度は、たとえば各々４．０×１０15ｃｍ-3および７．５×１０15ｃｍ-3である。また下部ドリフト層８１ａおよび上部ドリフト層８１ｂの厚みは、たとえば各々１２μｍおよび３μｍである。
ｐボディ層８２（第２の層）はｐ型（第２の導電型）を有する。ｐボディ層８２は上部ドリフト層８１ｂ上に設けられている。ｐボディ層８２の不純物濃度は、好ましくは１×１０17ｃｍ-3以上５×１０18ｃｍ-3以下であり、たとえば１×１０18ｃｍ-3である。
ｎ領域８３（第３の層）はｎ型を有する。ｎ領域８３は、ｐボディ層８２によってｎドリフト層８１から隔てられるようにｐボディ層８２上に設けられている。ｎ領域８３はｐコンタクト領域８４と共にエピタキシャル層１０１の上面Ｐ２をなしている。ｐコンタクト領域８４はｐ型を有する。ｐコンタクト領域８４はｐボディ層８２につながっている。
エピタキシャル層１０１の上面Ｐ２にはトレンチＴＲが設けられている。トレンチＴＲは側壁面ＳＷおよび底部ＢＴを有する。側壁面ＳＷはｎ領域８３およびｐボディ層８２を貫通して上部ドリフト層８１ｂに至っている。側壁面ＳＷはｐボディ層８２上において、ＭＯＳＦＥＴ１のチャネル面を含む。側壁面ＳＷは、断面視（言い換えれば、第２の主面Ｐ２または第１の主面Ｐ１に平行な方向から見る視野）において、対向する第１の側壁面ＳＷ１および第２の側壁面ＳＷ２を有する。好ましくは、第１の側壁面ＳＷ１および第２の側壁面ＳＷ２は、第２の主面Ｐ２または第１の主面Ｐ１の法線に対して線対称である。
側壁面ＳＷはエピタキシャル層１０１の上面Ｐ２に対して傾斜しており、これによりトレンチＴＲは開口に向かってテーパ状に拡がっている。側壁面ＳＷの面方位は、｛０００１｝面に対して５０°以上６５°以下傾斜していることが好ましく、（０００−１）面に対して５０°以上６５°以下傾斜していることがより好ましい。好ましくは側壁面ＳＷは、特にｐボディ層８２上の部分において、所定の結晶面（特殊面とも称する）を有する。特殊面の詳細については後述する。
底部ＢＴは上部ドリフト層８１ｂ上に位置している。本実施の形態においては底部ＢＴは上面Ｐ２とほぼ平行な平坦な形状を有する。底部ＢＴと側壁面ＳＷとがつながる部分はトレンチＴＲの角部を構成している。より詳細には、トレンチＴＲは、断面視において、第１の側壁面ＳＷ１と底部ＢＴとの交点である第１の角部Ｃ１と、第２の側壁面ＳＷ２と底部との交点である第２の角部Ｃ２とを有している。
ｐ型領域Ａ（第２導電型領域）は電界緩和領域でありｐ型を有する。ｐ型領域Ａはｎドリフト層８１の内部に設けられている。ｎドリフト層８１は、トレンチＴＲの底部ＢＴよりも第１の主面Ｐ１側に位置するｐ型領域Ａを有している。また断面視において、ｐ型領域Ａは、トレンチＴＲの第１の角部Ｃ１および第２の角部Ｃ２のいずれかを通る線であって、かつ炭化珪素層１０１を構成する六方晶炭化珪素結晶の＜０００１＞方向に平行な線１１と交差するように配置されている。また図２に示すように、ｐ型領域Ａは、トレンチＴＲの第１の角部Ｃ１を通る線であってかつ炭化珪素層１０１を構成する六方晶炭化珪素結晶の＜０００１＞方向に平行な線１１と交差し、さらにトレンチＴＲの第１の角部Ｃ１を通る線であってかつ炭化珪素層１０１を構成する六方晶炭化珪素結晶の＜０００１＞方向に平行な線１１と交差するように配置されていてもよい。ｐ型領域Ａは、図２に示すように、断面視において、トレンチＴＲの底部ＢＴ全体と対向するように配置されていてもよいし、図１に示すように、断面視において、トレンチＴＲの底部ＢＴの一部と対向するように配置されていてもよい。なお、ｐ型領域ＡはトレンチＴＲの第１の側壁面ＳＷ１、第２の側壁面ＳＷ２、第１の角部Ｃ１、第２の角部Ｃ２および底部ＢＴの各々から離れている。
ｐ型領域Ａは不純物ドーズ量Ｄrxを有する。ここで、形成済みのｐ型領域Ａに関して不純物ドーズ量とは、ｐ型領域Ａの単位面積当たりの不純物濃度を意味する。好ましくはＤrx≧１×１０13ｃｍ-2が満たされる。ｐ型領域Ａは、下面Ｐ１からの距離Ｌdを有する。好ましくはＬd≧５μｍが満たされる。ｎドリフト層８１は下面Ｐ１とｐ型領域Ａとの間において不純物濃度Ｎdを有する。言い換えれば、下部ドリフト層８１ａは不純物濃度Ｎdを有する。Ｄrx＞Ｌd・Ｎdが満たされている。
好ましくは、ｐ型領域Ａはｐボディ層８２から１μｍ以上５μｍ以下離れている。ｐ型領域Ａのドーズ量は、たとえば１×１０12ｃｍ-2以上１×１０15ｃｍ-2以下であり、好ましくは１×１０13ｃｍ-2以上５×１０13ｃｍ-2以下ある。ｐ型領域Ａが有する不純物は、たとえばアルミニウムである。ｐ型領域Ａは少なくとも部分的に、トレンチＴＲの底部ＢＴの位置よりも深い位置に設けられている。
本実施の形態のＭＯＳＦＥＴ１において、ｐ型領域ＡはトレンチＴＲの底部ＢＴよりも深い位置に設けられている。ｐ型領域Ａは少なくとも部分的に、平面視においてトレンチＴＲの底部ＢＴの外に配置されていてもよい。ｐ型領域ＡとトレンチＴＲの底部ＢＴとの間の距離Ｌtrは４μｍ以下であることが好ましい。具体的には、トレンチＴＲは側壁面ＳＷと底部ＢＴとがなす角部を有し、この角部とｐ型領域Ａとの間の距離Ｌtrが４μｍ以下であることが好ましい。
ゲート絶縁膜９１は、トレンチＴＲの第１の側壁面ＳＷ１と、第２の側壁面ＳＷ２と、底部ＢＴとの各々を覆っている。これによりゲート絶縁膜９１は、ｎ領域８３および上部ドリフト層８１ｂをつなぐようにｐボディ層８２上に設けられている。ゲート電極９２はゲート絶縁膜９１上に設けられている。
炭化珪素単結晶基板８０は、炭化珪素からなり、ｎ型を有する。炭化珪素単結晶基板８０はエピタキシャル層１０１（炭化珪素層）と接している。好ましくは、炭化珪素単結晶基板８０の第１の主面Ｐ１と接する面８０ａは、｛０００−１｝面に対して２°以上８°以下のオフ角を有する。オフ角度は、０．２°以上８°以下であってもよいし、３．５°以上４．５°以下であってもよい。また好ましくは、炭化珪素単結晶基板８０の第１の主面Ｐ１と接する面８０ａの転位密度は、５０個／ｃｍ2以上５０００個／ｃｍ2以下であり、より好ましくは１００個／ｃｍ2以上１０００個／ｃｍ2以下である。炭化珪素単結晶基板８０の面８０ａに存在する転位は、主に＜０００１＞方向のバーガースベクトルを有する貫通転位を含む。貫通転位は、貫通螺旋転位であってもよいし、貫通刃状転位であってもよい。また貫通転位は、貫通螺旋転位と貫通刃状転位との両方の成分を有する混合転位であってもよい。
炭化珪素単結晶基板８０は、エピタキシャル層１０１の下面Ｐ１とドレイン電極９８との間に設けられ、エピタキシャル層１０１の下面Ｐ１とドレイン電極９８との各々に接している。炭化珪素単結晶基板８０は、下部ドリフト層８１ａの不純物濃度Ｎdよりも大きい不純物濃度を有する。好ましくは炭化珪素単結晶基板８０の不純物濃度は下部ドリフト層８１ａの不純物濃度Ｎdの５０倍以上であり、この場合、炭化珪素単結晶基板８０は耐圧保持機能を実質的に有しない。
ソース電極９４は、ｎ領域８３およびｐコンタクト領域８４の各々に接している。ソース配線層９５はソース電極９４に接している。ソース配線層９５は、たとえばアルミニウム層である。層間絶縁膜９３はゲート電極９２とソース配線層９５との間を絶縁している。
図３および図４を参照して、第２の主面Ｐ２に形成されたトレンチＴＲの形状について説明する。トレンチＴＲは、平面視（つまり第２の主面Ｐ２または第１の主面Ｐ１に垂直な方向で見る視野）において、ハニカム構造を有する網目を構成するように延びている。これによりエピタキシャル層１０１は、トレンチＴＲによって囲まれた、六角形状を有する上面Ｐ２を有する。上面Ｐ２には、ｎ領域８３およびｐコンタクト領域８４が露出している。
図４を参照して、平面視において、ｎドリフト層８１（第１の層）とｐボディ８２層（第２の層）との境界面ＢにおけるトレンチＴＲの全面積をＳＴとする。トレンチＴＲの全面積ＳＴは、たとえば図４において斜線で示した領域の面積である。図１を参照して、より詳細には、第２の主面Ｐ２に第１のトレンチ部ＴＲ１と第２のトレンチ部ＴＲ２とが設けられている場合、当該境界面Ｂにおける第１のトレンチ部ＴＲ１の面積をＳＴ１とし、当該境界面Ｂにおける第２のトレンチ部ＴＲ２の面積をＳＴ２とすると、境界面Ｂにおけるトレンチの全面積ＳＴはＳＴ＝ＳＴ１＋ＳＴ２として計算される。
たとえば図２に示すように、ＭＯＳＦＥＴ２のｐ型領域Ａは、トレンチＴＲの底部ＢＴの全体を覆うように配置されている。ＭＯＳＦＥＴ２のｐ型領域Ａの平面視における全面積ＳＰは、図５において斜線で示した領域の面積である。本実施の形態のＭＯＳＦＥＴによれば、ｐ型領域Ａの全面積ＳＰは、トレンチＴＲの全面積ＳＴよりも大きい。ｐ型領域Ａは、互いに分離された複数の領域であってもよく、たとえば平面視において、斑点状、格子状またはストライプ状であってもよい。ｐ型領域Ａは、第１のトレンチ部ＴＲ１の下方に配置された第１のｐ型領域Ａ１と、第２のトレンチ部ＴＲ２の下方に配置された第２のｐ型領域Ａ２とを有していてもよい。平面視における、第１のｐ型領域Ａ１の面積をＳＰ１とし、第２のｐ型領域Ａ２の面積をＳＰ２とすると、ｐ型領域Ａの全面積ＳＰはＳＰ＝ＳＰ１＋ＳＰ２として計算される。平面視において、ｎドリフト層８１とｐボディ層８２との境界面ＢにおけるトレンチＴＲの全面積をＳＴとし、ｐ型領域Ａの全面積をＳＰとしたときに、ｐ型領域Ａの全面積ＳＰをトレンチＴＲの全面積ＳＴで除した比は２０％以上１３０％以下である。好ましくは、当該比は、３０％以上１２０％以下であり、より好ましくは、３０％以上９０％以下である。なお、断面視において、たとえば第２の主面Ｐ２に複数のトレンチ部が設けられている場合、ある一つのトレンチ部の底部ＢＴに対向する位置にｐ型領域Ａが設けられており、他のトレンチ部の底部ＢＴに対向する位置にｐ型領域Ａが設けられていなくてもよい。
図６を参照して、本実施の形態のＭＯＳＦＥＴ１におけるトレンチＴＲの角部Ｃは平面視において六角形（多角形）の形状を有している。トレンチＴＲの第１の角部Ｃ１は、平面視において六角形の辺上に位置していてもよいし、六角形の頂点上に位置していてもよい。トレンチＴＲは、平面視において第１の側壁面ＳＷ１に隣接する第３の側壁面ＳＷ３を有していてもよい。好ましくは、トレンチＴＲの第１の角部Ｃ１は、第１の側壁面ＳＷ１、第３の側壁面ＳＷ３および底部ＢＴの接点Ｃ１ａである。同様に、トレンチＴＲの第２の角部Ｃ２は、平面視において六角形の辺上に位置していてもよいし、六角形の頂点上に位置していてもよい。トレンチＴＲは、平面視において第２の側壁面ＳＷ２に隣接する第４の側壁面ＳＷ４を有していてもよい。好ましくは、トレンチＴＲの第１の角部Ｃ１は、第２の側壁面ＳＷ２、第４の側壁面ＳＷ４および底部ＢＴの接点Ｃ２ａである。
（特殊面）
上述した側壁面ＳＷは、特にｐボディ層８２上の部分において、特殊面を有する。特殊面を有する側壁面ＳＷは、図７に示すように、面方位｛０−３３−８｝を有する面Ｓ１（第１の面）を含む。言い換えれば、トレンチＴＲの側壁面ＳＷ上においてｐボディ層８２には、面Ｓ１を含む表面が設けられている。面Ｓ１は好ましくは面方位（０−３３−８）を有する。
より好ましくは、側壁面ＳＷは面Ｓ１を微視的に含み、側壁面ＳＷはさらに、面方位｛０−１１−１｝を有する面Ｓ２（第２の面）を微視的に含む。ここで「微視的」とは、原子間隔の２倍程度の寸法を少なくとも考慮する程度に詳細に、ということを意味する。このように微視的な構造の観察方法としては、たとえばＴＥＭ（Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）を用いることができる。面Ｓ２は好ましくは面方位（０−１１−１）を有する。
好ましくは、側壁面ＳＷの面Ｓ１および面Ｓ２は、面方位｛０−１１−２｝を有する複合面ＳＲを構成している。すなわち複合面ＳＲは、面Ｓ１およびＳ２が周期的に繰り返されることによって構成されている。このような周期的構造は、たとえば、ＴＥＭまたはＡＦＭ（Ａｔｏｍｉｃ Ｆｏｒｃｅ Ｍｉｃｒｏｓｃｏｐｙ）により観察し得る。この場合、複合面ＳＲは｛０００−１｝面に対して巨視的に６２°のオフ角を有する。ここで「巨視的」とは、原子間隔程度の寸法を有する微細構造を無視することを意味する。このように巨視的なオフ角の測定としては、たとえば、一般的なＸ線回折を用いた方法を用い得る。好ましくは複合面ＳＲは面方位（０−１１−２）を有する。この場合、複合面ＳＲは（０００−１）面に対して巨視的に６２°のオフ角を有する。
好ましくは、チャネル面上においてキャリアが流れる方向（すなわちＭＯＳＦＥＴの厚さ方向（図１などにおける縦方向））であるチャネル方向ＣＤは、上述した周期的繰り返しが行われる方向に沿っている。
次に複合面ＳＲの詳細な構造について説明する。
一般に、ポリタイプ４Ｈの炭化珪素単結晶を（０００−１）面から見ると、図８に示すように、Ｓｉ原子（またはＣ原子）は、Ａ層の原子（図中の実線）と、この下に位置するＢ層の原子（図中の破線）と、この下に位置するＣ層の原子（図中の一点鎖線）と、この下に位置するＢ層の原子（図示せず）とが繰り返し設けられている。つまり４つの層ＡＢＣＢを１周期としてＡＢＣＢＡＢＣＢＡＢＣＢ・・・のような周期的な積層構造が設けられている。
図９に示すように、（１１−２０）面（図８の線ＩＸ−ＩＸの断面）において、上述した１周期を構成する４つの層ＡＢＣＢの各層の原子は、（０−１１−２）面に完全に沿うようには配列されていない。図９においてはＢ層の原子の位置を通るように（０−１１−２）面が示されており、この場合、Ａ層およびＣ層の各々の原子は（０−１１−２）面からずれていることがわかる。このため、炭化珪素単結晶の表面の巨視的な面方位、すなわち原子レベルの構造を無視した場合の面方位が（０−１１−２）に限定されたとしても、この表面は、微視的には様々な構造をとり得る。
図１０に示すように、複合面ＳＲは、面方位（０−３３−８）を有する面Ｓ１と、面Ｓ１につながりかつ面Ｓ１の面方位と異なる面方位を有する面Ｓ２とが交互に設けられることによって構成されている。面Ｓ１および面Ｓ２の各々の長さは、Ｓｉ原子（またはＣ原子）の原子間隔の２倍である。なお面Ｓ１および面Ｓ２が平均化された面は、（０−１１−２）面（図９）に対応する。
図１１に示すように、複合面ＳＲを（０１−１０）面から見て単結晶構造は、部分的に見て立方晶と等価な構造（面Ｓ１の部分）を周期的に含んでいる。具体的には複合面ＳＲは、上述した立方晶と等価な構造における面方位（００１）を有する面Ｓ１と、面Ｓ１につながりかつ面Ｓ１の面方位と異なる面方位を有する面Ｓ２とが交互に設けられることによって構成されている。このように、立方晶と等価な構造における面方位（００１）を有する面（図７においては面Ｓ１）と、この面につながりかつこの面方位と異なる面方位を有する面（図７においては面Ｓ２）とによって表面を構成することは４Ｈ以外のポリタイプにおいても可能である。ポリタイプは、たとえば６Ｈまたは１５Ｒであってもよい。
次に図１２を参照して、側壁面ＳＷの結晶面と、チャネル面の移動度ＭＢとの関係について説明する。図１２のグラフにおいて、横軸は、チャネル面を有する側壁面ＳＷの巨視的な面方位と（０００−１）面とのなす角度Ｄ１を示し、縦軸は移動度ＭＢを示す。プロット群ＣＭは側壁面ＳＷが熱エッチングによる特殊面として仕上げられた場合に対応し、プロット群ＭＣはそのような熱エッチングがなされない場合に対応する。
プロット群ＭＣにおける移動度ＭＢは、チャネル面の表面の巨視的な面方位が（０−３３−８）のときに最大となった。この理由は、熱エッチングが行われない場合、すなわち、チャネル表面の微視的な構造が特に制御されない場合においては、巨視的な面方位が（０−３３−８）とされることによって、微視的な面方位（０−３３−８）、つまり原子レベルまで考慮した場合の面方位（０−３３−８）が形成される割合が確率的に高くなったためと考えられる。
一方、プロット群ＣＭにおける移動度ＭＢは、チャネル面の表面の巨視的な面方位が（０−１１−２）のとき（矢印ＥＸ）に最大となった。この理由は、図１０および図１１に示すように、面方位（０−３３−８）を有する多数の面Ｓ１が面Ｓ２を介して規則正しく稠密に配置されることで、チャネル面の表面において微視的な面方位（０−３３−８）が占める割合が高くなったためと考えられる。
なお移動度ＭＢは複合面ＳＲ上において方位依存性を有する。図１３に示すグラフにおいて、横軸はチャネル方向と＜０−１１−２＞方向との間の角度Ｄ２を示し、縦軸はチャネル面の移動度ＭＢ（任意単位）を示す。破線はグラフを見やすくするために補助的に付してある。このグラフから、チャネル移動度ＭＢを大きくするには、チャネル方向ＣＤ（図７）が有する角度Ｄ２は、０°以上６０°以下であることが好ましく、ほぼ０°であることがより好ましいことがわかった。
図１４に示すように、側壁面ＳＷは複合面ＳＲに加えてさらに面Ｓ３（第３の面）を含んでもよい。より具体的には、面Ｓ３および複合面ＳＲが周期的に繰り返されることによって構成された複合面ＳＱを側壁面ＳＷが含んでもよい。この場合、側壁面ＳＷの｛０００−１｝面に対するオフ角は、理想的な複合面ＳＲのオフ角である６２°からずれる。このずれは小さいことが好ましく、±１０°の範囲内であることが好ましい。このような角度範囲に含まれる表面としては、たとえば、巨視的な面方位が{０−３３−８}面となる表面がある。より好ましくは、側壁面ＳＷの（０００−１）面に対するオフ角は、理想的な複合面ＳＲのオフ角である６２°からずれる。このずれは小さいことが好ましく、±１０°の範囲内であることが好ましい。このような角度範囲に含まれる表面としては、たとえば、巨視的な面方位が（０−３３−８）面となる表面がある。
このような周期的構造は、たとえば、ＴＥＭまたはＡＦＭにより観察し得る。
次に本実施の形態に係る炭化珪素半導体装置であるＭＯＳＦＥＴ１（図１）の製造方法について、以下に説明する。
図１５に示すように、ｎドリフト層８１（図１）の一部となる下部ドリフト層８１ａが炭化珪素単結晶基板８０上に形成される。具体的には、炭化珪素単結晶基板８０上におけるエピタキシャル成長によって下部ドリフト層８１ａが形成される。このエピタキシャル成長は、たとえば原料ガスとしてシラン（ＳｉＨ4）とプロパン（Ｃ3Ｈ8）との混合ガスを用い、キャリアガスとしてたとえば水素ガス（Ｈ2）を用いたＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により行うことができる。この際、不純物として、たとえば窒素（Ｎ）やリン（Ｐ）を導入することが好ましい。
図１６に示すように、下部ドリフト層８１ａの一部の上に、ｐ型を有するｐ型領域Ａが形成される。具体的には、下部ドリフト層８１ａ上において、注入マスク（図示せず）を用いたアクセプタイオン（第２の導電型を付与するための不純物イオン）の注入が行われる。
図１７に示すように、ｐ型領域Ａが形成された後に下部ドリフト層８１ａ上に、ｎ型を有する上部ドリフト層８１ｂが形成される。これによりｐ型領域Ａは、下部ドリフト層８１ａおよび上部ドリフト層８１ｂによって構成されるｎドリフト層８１に埋め込まれる。上部ドリフト層８１ｂは下部ドリフト層８１ａの形成方法と同様の方法によって形成され得る。
図１８に示すように、ｎドリフト層８１上にｐボディ層８２およびｎ領域８３が形成される。図１９に示すように、ｐボディ層８２上にｐコンタクト領域８４が形成される。これらの形成は、たとえばｎドリフト層８１（図１８）上へのイオン注入により行い得る。ｐボディ層８２およびコンタクト領域８４を形成するためのイオン注入においては、たとえばアルミニウム（Ａｌ）などの、ｐ型を付与するための不純物がイオン注入される。またｎ領域８３を形成するためのイオン注入においては、たとえばリン（Ｐ）などの、ｎ型を付与するための不純物がイオン注入される。なおイオン注入の代わり、不純物の添加をともなうにエピタキシャル成長が用いられてもよい。
ｎドリフト層８１とｐボディ層８２とｎ領域８３とｐコンタクト領域８４とｐ型領域Ａとは、下面Ｐ１および上面Ｐ２を有するエピタキシャル層１０１を構成する。ｎドリフト層８１は下面Ｐ１をなし、ｎ領域８３は上面Ｐ２をなす。
次に、不純物を活性化するための熱処理が行われる。この熱処理の温度は、好ましくは１５００℃以上１９００℃以下であり、たとえば１７００℃程度である。熱処理の時間は、たとえば３０分程度である。熱処理の雰囲気は、好ましくは不活性ガス雰囲気であり、たとえばＡｒ雰囲気である。
図２０に示すように、ｎ領域８３およびｐコンタクト領域８４からなる面上に、開口部を有するマスク層４０が形成される。マスク層４０として、たとえばシリコン酸化膜などを用いることができる。開口部はトレンチＴＲ（図１）の位置に対応して形成される。
図２１に示すように、マスク層４０の開口部において、ｎ領域８３と、ｐボディ層８２と、ｎドリフト層８１の一部とがエッチングにより除去される。エッチングの方法としては、たとえば反応性イオンエッチング（ＲＩＥ）、特に誘導結合プラズマ（ＩＣＰ）ＲＩＥを用いることができる。具体的には、たとえば反応ガスとしてＳＦ6またはＳＦ6とＯ2との混合ガスを用いたＩＣＰ−ＲＩＥを用いることができる。このようなエッチングにより、トレンチＴＲ（図１）が形成されるべき領域に、上面Ｐ２に対してほぼ垂直な側壁を有する凹部ＴＱが形成される。
次に、凹部ＴＱにおいて熱エッチングが行われる。熱エッチングは、たとえば、少なくとも１種類以上のハロゲン原子を有する反応性ガスを含む雰囲気中での加熱によって行い得る。少なくとも１種類以上のハロゲン原子は、塩素（Ｃｌ）原子およびフッ素（Ｆ）原子の少なくともいずれかを含む。この雰囲気は、たとえば、Ｃｌ2、ＢＣＬ3、ＳＦ6、またはＣＦ4である。たとえば、塩素ガスと酸素ガスとの混合ガスを反応ガスとして用い、熱処理温度を、たとえば７００℃以上１０００℃以下として、熱エッチングが行われる。
なお、反応ガスは、上述した塩素ガスと酸素ガスとに加えて、キャリアガスを含んでいてもよい。キャリアガスとしては、たとえば窒素（Ｎ2）ガス、アルゴンガス、ヘリウムガスなどを用いることができる。そして、上述のように熱処理温度を７００℃以上１０００℃以下とした場合、ＳｉＣのエッチング速度はたとえば約７０μｍ／時になる。また、この場合に、酸化珪素から作られたマスク層４０は、ＳｉＣに対する選択比が極めて大きいので、ＳｉＣのエッチング中に実質的にエッチングされない。
図２２に示すように、上記の熱エッチングにより、エピタキシャル層１０１の上面Ｐ２上にトレンチＴＲが形成される。トレンチＴＲは、ｎ領域８３およびｐボディ層８２を貫通してｎドリフト層８１に至る側壁面ＳＷと、ｎドリフト層８１上に位置する底部ＢＴとを有する。側壁面ＳＷおよび底部ＢＴの各々はｐ型領域Ａから離れている。好ましくは、トレンチＴＲの形成時、側壁面ＳＷ上、特にｐボディ層８２上において、特殊面が自己形成される。次にマスク層４０がエッチングなど任意の方法により除去される。
図２３に示すように、トレンチＴＲの側壁面ＳＷおよび底部ＢＴの各々を覆うゲート絶縁膜９１が形成される。ゲート絶縁膜９１は、たとえば熱酸化により形成され得る。この後に、雰囲気ガスとして一酸化窒素（ＮＯ）ガスを用いるＮＯアニールが行われてもよい。温度プロファイルは、たとえば、温度１１００℃以上１３００℃以下、保持時間１時間程度の条件を有する。これにより、ゲート絶縁膜９１とｐボディ層８２との界面領域に窒素原子が導入される。その結果、界面領域における界面準位の形成が抑制されることで、チャネル移動度を向上させることができる。なお、このような窒素原子の導入が可能であれば、ＮＯガス以外のガスが雰囲気ガスとして用いられてもよい。このＮＯアニールの後にさらに、雰囲気ガスとしてアルゴン（Ａｒ）を用いるＡｒアニールが行われてもよい。Ａｒアニールの加熱温度は、上記ＮＯアニールの加熱温度と同じか、あるいは高く、ゲート絶縁膜９１の融点よりも低いことが好ましい。この加熱温度が保持される時間は、たとえば１時間程度である。これにより、ゲート絶縁膜９１とｐボディ層８２との界面領域における界面準位の形成がさらに抑制される。なお、雰囲気ガスとして、Ａｒガスに代えて窒素ガスなどの他の不活性ガスが用いられてもよい。
図２４に示すように、ゲート絶縁膜９１上にゲート電極９２が形成される。具体的には、トレンチＴＲの内部の領域をゲート絶縁膜９１を介して埋めるように、ゲート絶縁膜９１上にゲート電極９２が形成される。ゲート電極９２の形成方法は、たとえば、導体またはドープされたポリシリコンの成膜とＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）とによって行い得る。
図２５を参照して、ゲート電極９２の露出面を覆うように、ゲート電極９２およびゲート絶縁膜９１上に層間絶縁膜９３が形成される。層間絶縁膜９３およびゲート絶縁膜９１に開口部が形成されるようにエッチングが行われる。この開口部により上面Ｐ２上においてｎ領域８３およびｐコンタクト領域８４の各々が露出される。次に上面Ｐ２上においてｎ領域８３およびｎコンタクト領域８４の各々に接するソース電極９４が形成される。ｎドリフト層８１からなる下面Ｐ１上に、炭化珪素単結晶基板８０を介して、ドレイン電極９８が形成される。再び図１を参照して、ソース配線層９５が形成される。これにより、ＭＯＳＦＥＴ１が得られる。
（デバイス歩留りとチップサイズとの関係について）
図２６を参照して、デバイス歩留りとチップサイズとの関係のシミュレーション結果について説明する。本シミュレーションでは、たとえば炭化珪素単結晶基板８０の面８０ａの転位密度が０．１ｃｍ-2、１ｃｍ-2、１０ｃｍ-2、３０ｃｍ-2、５０ｃｍ-2、１００ｃｍ-2、５００ｃｍ-2、１０００ｍ-2である条件において、デバイス歩留りとチップサイズとの関係について調べた。デバイス歩留りとは、転位がトレンチＴＲに到達しない確率である。またチップサイズとは、ｐ型領域が存在しないチップの領域である。図２６に示すように、同じ転位密度の場合、チップサイズが大きくなるとデバイス歩留りは小さくなる。また同じチップサイズでデバイス歩留りを比較すると、転位密度が高い方がデバイス歩留りが小さくなる。デバイス歩留りは４０％程度以上であることが好ましい。
たとえば、ＭＯＳＦＥＴのチップの有効面積が１０ｍｍ2の場合において、（ゲート）トレンチＴＲの面積をチップ有効面積の約２０％と仮定すると、トレンチＴＲの面積は約２ｍｍ2となる。炭化珪素単結晶基板８０の面８０ａの転位密度が５０ｃｍ-2である場合において４０％程度以上のデバイス歩留りを得るためには、ｐ型領域が存在しないチップの領域が約１．６ｍｍ2未満であることが必要である。言い換えれば、ｐ型領域が存在するチップの領域が約０．４ｍｍ2以上であることが必要である。つまり、平面視において、ｐ型領域の面積（０．４ｍｍ2）をトレンチの面積（２ｍｍ2）で除した比は約２０％以上であることが必要である。
（不純物濃度Ｎdおよび距離Ｌdと、耐圧との関係について）
図２７を参照して、緩和領域および下部ドリフト層の界面の耐圧と、下部ドリフト層の不純物濃度との関係について説明する。図２７のシミュレーション結果に示すように、緩和領域（ｐ型領域Ａ）の完全空乏化が生じない程度に緩和領域の不純物ドーズ量が十分に高い場合、緩和領域および下部ドリフト層（たとえば図１のｐ型領域Ａおよび下部ドリフト層８１ａ）の界面の耐圧は主に、下部ドリフト層の不純物濃度Ｎd、および緩和領域（ｐ型領域Ａ）と下面Ｐ１との間の距離Ｌd（たとえば図１参照）によって決まる。この耐圧は、シリコン半導体装置においては６００Ｖ程度（図中、破線参照）が上限となる。炭化珪素半導体装置においては、Ｌd≧５μｍの場合、６００Ｖ以上の耐圧が得られた。
（距離Ｌtrについて)
図２９に、トレンチ型ＭＯＳＦＥＴ４における距離Ｌtr（図２８参照）と、下部ドリフト層８１ａおよびｐ型領域Ａの界面に印加される電界強度Ｅfp、トレンチＴＲにおいて上部ドリフト層８１ｂに印加される電界強度Ｅtr、ゲート絶縁膜９１に印加される電界強度ＥOX、および、上部ドリフト層８１ｂおよびｐボディ層８２の界面に印加される電界強度Ｅpnの各々との関係のシミュレーション結果を示す。ゲート絶縁膜９１の破壊は電界強度ＥOX＝８〜１０ＭＶ／ｃｍで生じると言われているが、破壊を確実に防止するためには電界強度ＥOXを７ＭＶ／ｃｍ以下とすることが望ましい。この要請が距離Ｌtrが、４μｍ以下の場合に満たされた。
なお図２８を参照して、このシミュレーションにおいては、ｘｙ座標系におけるトレンチ角部の座標（４．６μｍ，１．６５μｍ）、下部ドリフト層８１ａの不純物濃度４．５×１０15ｃｍ-3、上部ドリフト層８１ｂの不純物濃度７．５×１０15ｃｍ-3、および、ｐ型領域Ａの不純物ドーズ量１．０×１０13ｃｍ-2、の条件を用いて行った。距離Ｌtrが比較的小さい構造をシミュレーションするための第１の計算においては、下部ドリフト層８１ａの厚さを８μｍ、上部ドリフト層８１ｂの厚さを４μｍとし、ｐ型領域Ａの延在範囲をｘ＝０〜２μｍ（距離Ｌtr＝３．５μｍ）、ｘ＝１〜３μｍ（距離Ｌtr＝２．８４μｍ）、ｘ＝２〜４μｍ（距離Ｌtr＝２．４３μｍ）、およびｘ＝３〜５μｍ（距離Ｌtr＝２．３８μｍ）とした。距離Ｌtrが比較的大きい構造をシミュレーションするための第２の計算においては、下部ドリフト層８１ａの厚さを６μｍ、上部ドリフト層８１ｂの厚さを６μｍとし、ｐ型領域Ａの延在範囲をｘ＝０〜２μｍ（距離Ｌtr＝５．０７μｍ）、ｘ＝１〜３μｍ（距離Ｌtr＝４．６３μｍ）、ｘ＝２〜４μｍ（距離Ｌtr＝４．３９μｍ）、およびｘ＝３〜５μｍ（距離Ｌtr＝４．３７μｍ）とした。
なお本実施の形態では、炭化珪素半導体装置としてＭＯＳＦＥＴを例に挙げて説明したが、炭化珪素半導体装置は、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）であってもよい。また本実施の形態では、ｎ型を第１導電型とし、ｐ型を第２導電型して説明したが、ｐ型を第１導電型とし、ｎ型を第２導電型としてもよい。
次に、本実施の形態に係る炭化珪素半導体装置としてのＭＯＳＦＥＴ１の作用効果について説明する。
本実施の形態に係るＭＯＳＦＥＴ１によれば、断面視において、ｐ型領域Ａは、第１の角部Ｃ１および第２の角部Ｃ２のいずれかを通りかつ炭化珪素層１０１を構成する炭化珪素結晶の＜０００１＞方向に平行な線と交差するように配置される。これにより、トレンチＴＲの第１の角部Ｃ１または第２の角部Ｃ２の電界を効果的に緩和できる。結果として、ＭＯＳＦＥＴ１の耐圧が低下することを抑制することができる。またｐ型領域Ａの全面積ＳＰをトレンチＴＲの全面積ＳＴで除した比が２０％以上であるので、転位の影響によってＭＯＳＦＥＴ１の耐圧が低下することを抑制することができる。さらにまたｐ型領域Ａの全面積ＳＰをトレンチＴＲの全面積ＳＴで除した比が１３０％以下であれば、ソースドレイン間に流れる電流が過度に狭窄されることを抑制することができるので、ＭＯＳＦＥＴのオン抵抗が高くなることを抑制することができる。
また本実施の形態に係るＭＯＳＦＥＴ１によれば、ｐ型領域ＡとトレンチＴＲの底部ＢＴとの距離Ｌtrは４μｍ以下である。これにより、トレンチＴＲの底部ＢＴでのゲート絶縁膜９１への電界集中をより効果的に抑制することができる。それゆえＭＯＳＦＥＴ１の耐圧の低下を効果的に抑制することができる。
さらに本実施の形態に係るＭＯＳＦＥＴ１によれば、ｐ型領域Ａと第１の主面Ｐ１との距離Ｌdは５μｍ以上である。これにより、ｐ型領域Ａと第１の主面Ｐ１との間に、最大で５μｍの長さを有する空乏層が形成され得る。言い換えれば、ｐ型領域Ａと第１の主面Ｐ１との間に、十分な長さを有する空乏層が、より確実に形成され得る。よってＭＯＳＦＥＴ１の耐圧の低下を効果的に抑制することができる。
さらに実施の形態に係るＭＯＳＦＥＴ１によれば、第１の主面Ｐ１に接する炭化珪素単結晶基板８０をさらに有する。これにより、炭化珪素単結晶基板８０を有するＭＯＳＦＥＴ１を得ることができる。
さらに本実施の形態に係るＭＯＳＦＥＴ１によれば、炭化珪素単結晶基板８０の第１の主面Ｐ１と接する面８０ａの転位密度は、５０個／ｃｍ2以上５０００個／ｃｍ2以下である。第１の主面Ｐ１と接する面８０ａの転位密度が５０個／ｃｍ2以上５０００個／ｃｍ2以下の範囲であれば、ＭＯＳＦＥＴ１の耐圧の低下をより効果的に抑制することができる。
さらに本実施の形態に係るＭＯＳＦＥＴ１によれば、炭化珪素単結晶基板８０の第１の主面Ｐ１と接する面８０ａは、｛０００−１｝面に対して２°以上８°以下のオフ角を有する。第１の主面Ｐ１と接する面８０ａが、｛０００−１｝面に対して２°以上８°以下のオフ角を有することにより、ＭＯＳＦＥＴ１の耐圧の低下をより効果的に抑制することができる。
さらに本実施の形態に係るＭＯＳＦＥＴ１によれば、トレンチＴＲの側壁面ＳＷ上において第２の層８２には、面方位｛０−３３−８｝を有する第１の面Ｓ１を含む表面ＳＷが設けられている。これにより、側壁面ＳＷにおけるチャネル抵抗を低減可能である。よってＭＯＳＦＥＴのオン抵抗を低減することができる。
さらに本実施の形態に係るＭＯＳＦＥＴ１によれば、表面ＳＷは第１の面Ｓ１を微視的に含み、表面ＳＷはさらに、面方位｛０−１１−１｝を有する第２の面Ｓ２を微視的に含む。これにより、側壁面ＳＷにおけるチャネル抵抗を低減可能である。よってＭＯＳＦＥＴ１のオン抵抗を低減することができる。
さらに本実施の形態に係るＭＯＳＦＥＴ１によれば、表面ＳＷの第１および第２の面は、面方位｛０−１１−２｝を有する複合面ＳＲを構成している。これにより、側壁面ＳＷにおけるチャネル抵抗を低減可能である。よってＭＯＳＦＥＴ１のオン抵抗を低減することができる。
さらに本実施の形態に係るＭＯＳＦＥＴ１によれば、表面ＳＷは｛０００−１｝面に対して、巨視的に６２°±１０°のオフ角を有する。これにより、側壁面ＳＷにおけるチャネル抵抗を低減可能である。よってＭＯＳＦＥＴ１のオン抵抗を低減することができる。
今回開示された実施の形態および実施例はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
１，２，４ 炭化珪素半導体装置（ＭＯＳＦＥＴ）、４０ マスク層、８０ 炭化珪素単結晶基板、８１ 第１の層（ドリフト層）、８１ａ 下部ドリフト層、８１ｂ 上部ドリフト層、８２ 第２の層（ｐボディ層）、８３ 第３の層（ｎ領域）、８４ コンタクト領域、９１ ゲート絶縁膜、９２ ゲート電極、９３ 層間絶縁膜、９４ ソース電極、９５ ソース配線層、９８ ドレイン電極、１０１ 炭化珪素層（エピタキシャル層）、Ａ 第２導電型領域（ｐ型領域）、Ｂ 境界面、ＢＴ 底部、Ｃ 角部、Ｃ１ａ，Ｃ２ａ 接点、Ｃ１ 第１の角部、Ｃ２ 第２の角部、ＣＤ チャネル方向、Ｐ１ 第１の主面（下面）、Ｐ２ 第２の主面（上面）、Ｓ１ 第１の面、Ｓ２ 第２の面、ＳＱ，ＳＲ 複合面、ＳＷ 側壁面（表面）、ＳＷ１ 第１の側壁面、ＳＷ２ 第２の側壁面、ＳＷ３ 第３の側壁面、ＳＷ４ 第４の側壁面、ＴＱ 凹部、ＴＲ トレンチ、ＴＲ１ 第１のトレンチ部、ＴＲ２ 第２のトレンチ部。

Claims (10)

  1. 第１の主面と、前記第１の主面と反対の第２の主面とを有する炭化珪素層を備え、
    前記炭化珪素層は、前記第１の主面をなし第１の導電型を有する第１の層と、
    前記第１の層上に設けられ前記第１の導電型と異なる第２の導電型を有する第２の層と、
    前記第１の層から隔てられるように前記第２の層上に設けられ前記第２の主面をなしかつ第１導電型を有する第３の層とを含み、
    前記炭化珪素層の前記第２の主面にはトレンチが設けられており、
    前記トレンチは、前記第３の層および前記第２の層を貫通して前記第１の層に至る側壁面と、前記第１の層に位置する底部とを有し、
    前記側壁面は、断面視において対向する第１の側壁面および第２の側壁面を有し、
    前記トレンチはさらに、断面視において、前記第１の側壁面と前記底部との交点である第１の角部と、前記第２の側壁面と前記底部との交点である第２の角部とを有し、
    前記第１の層は、前記底部よりも前記第１の主面側に位置しかつ前記第２導電型を有する第２導電型領域を有し、
    断面視において、前記第２導電型領域は、前記第１の角部および前記第２の角部のいずれかを通りかつ前記炭化珪素層を構成する炭化珪素結晶の＜０００１＞方向に平行な線と交差するように配置され、
    平面視において、前記第１の層と前記第２の層との境界面における前記トレンチの全面積をＳＴとし、前記第２導電型領域の全面積をＳＰとしたときに、ＳＰをＳＴで除した比は２０％以上１３０％以下である、炭化珪素半導体装置。
  2. 前記第２導電型領域と前記トレンチの前記底部との距離は４μｍ以下である、請求項１に記載の炭化珪素半導体装置。
  3. 前記第２導電型領域と前記第１の主面との距離は５μｍ以上である、請求項１または２に記載の炭化珪素半導体装置。
  4. 前記第１の主面に接する炭化珪素単結晶基板をさらに備えた、請求項１〜３のいずれか１項に記載の炭化珪素半導体装置。
  5. 前記炭化珪素単結晶基板の前記第１の主面と接する面の転位密度は、５０個／ｃｍ2以上５０００個／ｃｍ2以下である、請求項４に記載の炭化珪素半導体装置。
  6. 前記炭化珪素単結晶基板の前記第１の主面と接する面は、｛０００−１｝面に対して２°以上８°以下のオフ角を有する、請求項４または５に記載の炭化珪素半導体装置。
  7. 前記トレンチの前記側壁面上において前記第２の層には、面方位｛０−３３−８｝を有する第１の面を含む表面が設けられている、請求項１〜６のいずれか１項に記載の炭化珪素半導体装置。
  8. 前記表面は前記第１の面を微視的に含み、前記表面はさらに、面方位｛０−１１−１｝を有する第２の面を微視的に含む、請求項７に記載の炭化珪素半導体装置。
  9. 前記表面の前記第１および第２の面は、面方位｛０−１１−２｝を有する複合面を構成している、請求項８に記載の炭化珪素半導体装置。
  10. 前記表面は｛０００−１｝面に対して、巨視的に６２°±１０°のオフ角を有する、請求項９に記載の炭化珪素半導体装置。
JP2013058277A 2013-03-21 2013-03-21 炭化珪素半導体装置 Active JP6127628B2 (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
JP2013058277A JP6127628B2 (ja) 2013-03-21 2013-03-21 炭化珪素半導体装置
CN201480009968.9A CN105074930B9 (zh) 2013-03-21 2014-02-04 碳化硅半导体器件
US14/764,954 US9490319B2 (en) 2013-03-21 2014-02-04 Silicon carbide semiconductor device
DE112014001560.1T DE112014001560T5 (de) 2013-03-21 2014-02-04 Siliziumkarbid-Halbleitervorrichtung
PCT/JP2014/052541 WO2014148129A1 (ja) 2013-03-21 2014-02-04 炭化珪素半導体装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2013058277A JP6127628B2 (ja) 2013-03-21 2013-03-21 炭化珪素半導体装置

Publications (2)

Publication Number Publication Date
JP2014183274A true JP2014183274A (ja) 2014-09-29
JP6127628B2 JP6127628B2 (ja) 2017-05-17

Family

ID=51579824

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2013058277A Active JP6127628B2 (ja) 2013-03-21 2013-03-21 炭化珪素半導体装置

Country Status (5)

Country Link
US (1) US9490319B2 (ja)
JP (1) JP6127628B2 (ja)
CN (1) CN105074930B9 (ja)
DE (1) DE112014001560T5 (ja)
WO (1) WO2014148129A1 (ja)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2016154181A (ja) * 2015-02-20 2016-08-25 住友電気工業株式会社 炭化珪素半導体装置
WO2016132987A1 (ja) * 2015-02-20 2016-08-25 住友電気工業株式会社 炭化珪素半導体装置
WO2017183301A1 (ja) * 2016-04-22 2017-10-26 住友電気工業株式会社 炭化珪素半導体装置
JP2019133977A (ja) * 2018-01-29 2019-08-08 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP2022010387A (ja) * 2018-01-29 2022-01-14 ルネサスエレクトロニクス株式会社 半導体装置

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10559653B2 (en) 2016-07-21 2020-02-11 Mitsubishi Electric Corporation Silicon carbide semiconductor device and method for manufacturing silicon carbide semiconductor device

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2008015764A1 (fr) * 2006-08-04 2008-02-07 The Kansai Electric Power Co., Inc. Procédé de fonctionnement d'un dispositif semi-conducteur bipolaire et dispositif semi-conducteur bipolaire
JP2009158681A (ja) * 2007-12-26 2009-07-16 Denso Corp 炭化珪素半導体装置およびその製造方法
JP2013008890A (ja) * 2011-06-27 2013-01-10 Sumitomo Electric Ind Ltd 半導体装置およびその製造方法

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3158973B2 (ja) * 1995-07-20 2001-04-23 富士電機株式会社 炭化けい素縦型ｆｅｔ
JP3392665B2 (ja) 1995-11-06 2003-03-31 株式会社東芝 半導体装置
US6037632A (en) 1995-11-06 2000-03-14 Kabushiki Kaisha Toshiba Semiconductor device
US5719409A (en) * 1996-06-06 1998-02-17 Cree Research, Inc. Silicon carbide metal-insulator semiconductor field effect transistor
JP4450241B2 (ja) * 2007-03-20 2010-04-14 株式会社デンソー 炭化珪素半導体装置の製造方法
JP2012146921A (ja) * 2011-01-14 2012-08-02 Denso Corp 炭化珪素半導体装置

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2008015764A1 (fr) * 2006-08-04 2008-02-07 The Kansai Electric Power Co., Inc. Procédé de fonctionnement d'un dispositif semi-conducteur bipolaire et dispositif semi-conducteur bipolaire
JP2009158681A (ja) * 2007-12-26 2009-07-16 Denso Corp 炭化珪素半導体装置およびその製造方法
JP2013008890A (ja) * 2011-06-27 2013-01-10 Sumitomo Electric Ind Ltd 半導体装置およびその製造方法

Cited By (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2016154181A (ja) * 2015-02-20 2016-08-25 住友電気工業株式会社 炭化珪素半導体装置
WO2016132987A1 (ja) * 2015-02-20 2016-08-25 住友電気工業株式会社 炭化珪素半導体装置
JPWO2016132987A1 (ja) * 2015-02-20 2017-11-30 住友電気工業株式会社 炭化珪素半導体装置
US10192961B2 (en) 2015-02-20 2019-01-29 Sumitomo Electric Industries, Ltd. Silicon carbide semiconductor device
US10504996B2 (en) 2015-02-20 2019-12-10 Sumitomo Electric Industries, Ltd. Silicon carbide semiconductor device
WO2017183301A1 (ja) * 2016-04-22 2017-10-26 住友電気工業株式会社 炭化珪素半導体装置
JP2017195333A (ja) * 2016-04-22 2017-10-26 住友電気工業株式会社 炭化珪素半導体装置
JP2019133977A (ja) * 2018-01-29 2019-08-08 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP2022010387A (ja) * 2018-01-29 2022-01-14 ルネサスエレクトロニクス株式会社 半導体装置
JP7277546B2 (ja) 2018-01-29 2023-05-19 ルネサスエレクトロニクス株式会社 半導体装置
TWI838353B (zh) * 2018-01-29 2024-04-11 日商瑞薩電子股份有限公司 半導體裝置

Also Published As

Publication number Publication date
JP6127628B2 (ja) 2017-05-17
US9490319B2 (en) 2016-11-08
US20150380485A1 (en) 2015-12-31
DE112014001560T5 (de) 2015-11-26
CN105074930A (zh) 2015-11-18
CN105074930B (zh) 2017-10-24
WO2014148129A1 (ja) 2014-09-25
CN105074930B9 (zh) 2018-01-12

Similar Documents

Publication Publication Date Title
JP6111673B2 (ja) 炭化珪素半導体装置
US8952393B2 (en) Silicon carbide semiconductor device
JP6127628B2 (ja) 炭化珪素半導体装置
US20150372128A1 (en) Silicon carbide semiconductor device and method for manufacturing same
WO2014199748A1 (ja) 炭化珪素半導体装置
JP6171678B2 (ja) 炭化珪素半導体装置およびその製造方法
US9299790B2 (en) Silicon carbide semiconductor device
JP6098417B2 (ja) 炭化珪素半導体装置およびその製造方法
US20150279967A1 (en) Method for manufacturing silicon carbide semiconductor device
JP2015220407A (ja) 炭化珪素半導体装置およびその製造方法
JP6135383B2 (ja) 炭化珪素半導体装置
JP2014056882A (ja) 炭化珪素半導体装置およびその製造方法
WO2014002589A1 (ja) 炭化珪素半導体装置の製造方法および炭化珪素半導体装置
WO2013172124A1 (ja) 炭化珪素半導体装置
US8963234B2 (en) Semiconductor device
US20140042460A1 (en) Silicon carbide semiconductor device
JP2015220408A (ja) 炭化珪素半導体装置およびその製造方法
WO2014041879A1 (ja) 炭化珪素半導体装置
US20130306987A1 (en) Silicon carbide semiconductor device and method for manufacturing same
JP5870898B2 (ja) 炭化珪素半導体装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20151028

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20160906

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20161021

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20170314

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20170327

R150 Certificate of patent or registration of utility model

Ref document number: 6127628

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250