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JP2011135060A - 半導体基板及び半導体基板の製造方法 - Google Patents

半導体基板及び半導体基板の製造方法 Download PDF

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Abstract

【課題】半導体基板のアライメントマークを繰り返し使用する。
【解決手段】ベース基板にアライメントマークを形成する段階と、アライメントマークを形成する段階の後に、ベース基板上のアライメントマークを含む領域に、結晶成長を阻害する阻害層を形成する段階と、アライメントマークの位置を基準とする開口を形成すべき位置を示す情報に基づいて、阻害層におけるアライメントマークが設けられていない領域に、ベース基板を露出する開口を形成する段階と、開口内に半導体結晶を成長させる段階とを備える半導体基板の製造方法を提供する。
【選択図】図１Ａ

Description

本発明は、半導体基板及び半導体基板の製造方法に関する。
Ｓｉ基板上に形成されたＡｌＮバッファ層の上にＧａＮを選択成長させる技術が知られている（例えば、非特許文献１参照）。また、半導体基板に形成されたアライメントマーク(alignment marks)を用いて半導体結晶を成長させる技術も知られている（例えば、特許文献１参照）。
非特許文献１ S. Haffouz, et. al., Journal of crystal growth, 311(2009)2087-2090
特許文献１ 特開平１０−６４７８１号公報
フォトリソグラフィー法を用いた電子デバイスや光デバイスの製造プロセスでは、まず機能結晶をベース基板全面に形成する。次に、ベース基板に予め設けられたノッチ又はオリエンテーションフラット（ｏｒｉｅｎｔａｔｉｏｎ ｆｌａｔ）を機械的なガイドとして、当該機能結晶にアライメントマークを形成する。その後、形成したアライメントマークを基準として、電極、配線金属などの機能部材を機能結晶の上に位置合わせして形成する。このようにして、機能結晶を含む電子デバイスや光デバイスが形成される。
しかし、ノッチ又はオリエンテーションフラットを機械的なガイドとして用いて、ベース基板の全面ではなく部分的に機能結晶を形成し、その後アライメントマークを形成する場合には、以下の問題が生じる。ノッチ又はオリエンテーションフラットを機械的なガイドとして用いる場合には位置合わせの精度が低いので、ベース基板に対して部分的に機能結晶を制度よく位置合わせして形成することができず、またベース基板に対してベース基板上に又は機能結晶上にアライメントマークを精度よく位置合わせして形成することができない。したがって、アライメントマークに対して位置合わせして形成された機能部材も、機能結晶に対して精度良く位置合わせすることはできない。この問題は機能結晶のサイズが小さくなるほど顕著になる。
そこで、アライメントマークの形成後、アライメントマークの位置と機能結晶の位置とのずれの大きさを測定し、この測定値に基づいて位置修正したフォトリソグラフィーが行なわれる。この手法により、機能結晶上に、電極及び金属配線などの機能部材を高い位置精度で配置することができる。しかしながら、この手法は、プロセス数の増加による生産性の低下とコスト高をもたらす。特に、昨今の半導体プロセスでは、数多くの半導体ウエハーを数十秒程度のタクトタイム（１つの作業時間に要する時間）に従って、自動的に連続処理するため、基板一枚毎に位置の修正値を計測し、それに応じて機能部材を形成する位置を修正する工程は著しい生産性の低下とコスト高に繋がる。
また、半導体基板上に半導体結晶を成長させると、アライメントマーク内にも半導体結晶が成長することにより、アライメントマークの境界線（エッジ）を画像認識しづらくなる。その結果、アライメントマークを高い精度で検出することが困難になるので、半導体結晶上に電極、金属配線などの機能部材を配置したりする場合には、アライメントマーク内の半導体結晶を除去する必要があった。アライメントマーク内の半導体結晶を除去しない場合には、アライメントマークを新たに形成する必要があった。
上記課題を解決するために、本発明の第１の態様においては、ベース基板にアライメントマークを形成する段階と、アライメントマークを形成する段階の後に、ベース基板上のアライメントマークを含む領域に、結晶成長を阻害する阻害層を形成する段階と、アライメントマークの位置を基準とする開口を形成すべき位置を示す情報に基づいて、阻害層におけるアライメントマークが設けられていない領域に、ベース基板を露出する開口を形成する段階と、開口内に半導体結晶を成長させる段階とを備える半導体基板の製造方法を提供する。当該製造方法は、アライメントマークの位置を基準として、半導体結晶上に電極及び金属配線のうちの少なくとも１つを形成する段階をさらに備えてもよい。
開口を形成する段階においては、アライメントマークが設けられていない領域に、複数の開口を形成してもよい。開口を形成する段階においては、アライメントマークの位置を基準とする複数の開口を形成すべき位置を示す情報に基づいて、複数の開口を形成してもよい。
半導体結晶を成長させる段階においては、例えば、複数の開口のそれぞれに半導体結晶を成長させる。当該製造方法は、アライメントマークの位置を基準として、複数の開口内のそれぞれの半導体結晶の上方に、電極及び金属配線のうちの少なくとも１つを含む機能部材を形成する機能部材形成段階をさらに備えてもよい。機能部材形成段階においては、例えば、アライメントマークの位置を基準とするリソグラフィーにより、機能部材を形成する。
当該製造方法で用いるベース基板は、例えば、表面がシリコン結晶である基板、表面がゲルマニウム結晶である基板又は３−５族化合物半導体基板である。半導体結晶を成長させる段階においては、例えば、３−５族化合物半導体結晶又は２−６族化合物半導体結晶を成長させる。半導体結晶を成長させる段階は、Ｃｘ１Ｓｉｙ１Ｇｅｚ１Ｓｎ１−ｘ１−ｙ１−ｚ１（０≦ｘ１＜１、０≦ｙ１≦１、０≦ｚ１≦１、かつ０＜ｘ１＋ｙ１＋ｚ１≦１）の組成を有する第１の半導体結晶を成長させる段階と、第１の半導体結晶上に第２の半導体結晶を成長させる段階とを有してもよい。当該製造方法で形成される阻害層は、例えば酸化シリコン、窒化シリコン、酸窒化シリコン又は酸化アルミニウムのいずれかを有する。
アライメントマークを形成する段階においては、例えばベース基板をエッチングすることによりアライメントマークをベース基板に形成する。アライメントマークを形成する段階においては、タンタル、ニオブ、ニッケル、タングステン及びチタンからなる群から選ばれる少なくとも１種の金属をベース基板に形成することによりアライメントマークをベース基板に形成してもよい。
本発明の第２の態様においては、アライメントマークが形成されたベース基板と、ベース基板上のアライメントマークが形成された領域以外の領域に設けられた、ベース基板を露出する開口を有し、かつ、結晶成長を阻害する第１阻害層と、アライメントマーク上に設けられ、かつ、結晶成長を阻害する第２阻害層と、開口内で結晶成長した半導体結晶とを備える半導体基板を提供する。第１阻害層は、複数の開口を有し、半導体基板は、複数の開口のそれぞれにおいて結晶成長した半導体結晶を備えてもよい。
例えば、アライメントマークの位置におけるベース基板の厚みと、アライメントマークの位置以外のベース基板の領域におけるベース基板の厚みとが異なり、ベース基板の第１阻害層と接する面と反対の面である裏面から第１阻害層のベース基板に近い面と反対の面までの距離は、当該裏面から第２阻害層のベース基板に近い面と反対の面までの距離と異なる。アライメントマークの位置におけるベース基板の厚みは、アライメントマークの位置以外のベース基板の領域におけるベース基板の厚みよりも小さく、ベース基板の第１阻害層と接する面と反対の面である裏面から第１阻害層のベース基板に近い面と反対の面までの距離は、当該裏面から第２阻害層のベース基板に近い面と反対の面までの距離よりも大きくてもよい。
アライメントマークの位置におけるベース基板の厚みは、アライメントマークの位置以外のベース基板の領域におけるベース基板の厚みよりも大きく、ベース基板の第１阻害層と接する面と反対の面である裏面から第１阻害層のベース基板に近い面と反対の面までの距離は、当該裏面から第２阻害層のベース基板に近い面と反対の面までの距離よりも小さくてもよい。
なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。
本実施形態に係る半導体基板１００の断面図である。 半導体基板１００の平面図である。 本実施形態に係る半導体基板２００の断面図である。 他の実施形態に係る半導体基板３００の断面図である。 他の実施形態に係る半導体基板４００の断面図である。 他の実施形態に係る半導体基板５００の平面図である。 半導体基板２００の製造方法を示す。 半導体基板２００の製造方法を示す。 半導体基板２００の製造方法を示す。 製造した半導体基板７００の断面図である。 半導体基板７００に形成したアライメントマーク７２０の形状を示す。 製造した半導体基板９００の断面図である。
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
図１Ａは、本実施形態に係る半導体基板１００の断面図である。図１Ｂは、半導体基板１００の平面図である。図１Ａは、図１ＢにおけるＡ−Ａ線における断面図である。
半導体基板１００は、ベース基板１１０、阻害層１３０、阻害層１３２及び半導体結晶１５０を備える。ベース基板１１０には、アライメントマーク１２０が形成されている。アライメントマーク１２０は、例えば、ベース基板１１０の一部の領域をエッチングすることにより形成されている。
ベース基板１１０は、表面がシリコン結晶である基板、表面がゲルマニウム結晶である基板又は３−５族化合物半導体基板である。ここで、表面がシリコン結晶である基板とは、基板の表面がシリコン結晶で構成される領域を基板が有することを意味する。表面がシリコン結晶である基板として、例えば基板全体がシリコン結晶であるＳｉ基板（Ｓｉウェハ）、ＳＯＩ（ｓｉｌｉｃｏｎ−ｏｎ−ｉｎｓｕｌａｔｏｒ）基板が挙げられる。
表面がゲルマニウム結晶である基板とは、基板の表面がゲルマニウム結晶で構成される領域を基板が有することを意味する。表面がゲルマニウム結晶である基板として、例えば基板全体がゲルマニウム結晶であるＧｅ基板（Ｇｅウェハ）、ＧＯＩ（ｇｅｒｍａｎｉｕｍｕ−ｏｎ−ｉｎｓｕｌａｔｏｒ）基板が挙げられる。３−５族化合物半導体基板とは、３−５族化合物半導体からなる基板である。３−５族化合物半導体基板として、ＧａＡｓ基板が挙げられる。
ベース基板１１０の表面がシリコン結晶である場合には、ベース基板１１０の面のうち、阻害層１３０と接する側の主面は、例えば（１００）面、（１１０）面、（１１１）面、（１００）面と等価な面、（１１０）面と等価な面又は（１１１）面と等価な面である。また、ベース基板１１０の主面は、上記の結晶学的面方位からわずかに傾いていてもよい。即ち、ベース基板１１０はオフ角を有してよい。
阻害層１３０は、ベース基板１１０上のアライメントマーク１２０が形成された領域以外の領域に設けられている。阻害層１３０は、ベース基板１１０を露出する開口１４０を有する。開口１４０は、例えば、阻害層１３０の一部の領域をエッチングすることにより形成される。阻害層１３０は、半導体結晶１５０の結晶成長を阻害する。例えば、図１Ａに示すように、半導体結晶１５０は、開口１４０内において結晶成長して、阻害層１３０の面上では結晶成長しない。
阻害層１３２は、アライメントマーク１２０上に設けられ、かつ、結晶成長を阻害する。阻害層１３２の面上においても、半導体結晶１５０が結晶成長しない。
一例として、阻害層１３０及び阻害層１３２は、酸化シリコン、窒化シリコン、酸窒化シリコン又は酸化アルミニウムを有する。阻害層１３０及び阻害層１３２は、酸化シリコン、窒化シリコン、酸窒化シリコン又は酸化アルミニウムのいずれかを積層して形成されていてもよい。阻害層１３２は、透明であることが好ましい。阻害層１３２が透明である場合には、半導体基板１００の上方から光を照射した場合に、照射した光が阻害層１３２を透過してアライメントマーク１２０の底面に到達するので、アライメントマーク１２０を高い精度で検出することができる。
半導体結晶１５０は、例えば３−５族化合物半導体又は２−６族化合物半導体である。３−５族化合物半導体層は、例えば、３族元素としてＡｌ、Ｇａ、Ｉｎのうち少なくとも１つを含み、５族元素としてＮ、Ｐ、Ａｓ、Ｓｂのうち少なくとも１つを含む。半導体結晶１５０は、例えばＧａＮである。半導体結晶１５０は、例えば、ＬＥＤ、バイポーラトランジスタ又は電界効果トランジスタにおける電子及び正孔が移動する領域の半導体結晶として用いられる。
半導体結晶１５０は、ベース基板１１０に格子整合又は擬格子整合することが好ましい。ここで、擬格子整合とは、互いに接する２つの半導体層のそれぞれにおける格子定数の差が小さいので、完全な格子整合ではないが、格子不整合による欠陥の発生が顕著でない範囲でほぼ格子整合して、互いに接する２つの半導体層を積層できる状態をいう。たとえば、Ｓｉ層及びＧａＮ層が積層している状態は、Ｓｉ層及びＧａＮ層が擬格子整合している状態である。
アライメントマーク１２０の位置におけるベース基板１１０の厚みと、アライメントマーク１２０の位置以外のベース基板１１０の領域におけるベース基板１１０の厚みとは異なる。アライメントマーク１２０の位置におけるベース基板１１０の厚みと、アライメントマーク１２０の位置以外のベース基板１１０の領域におけるベース基板１１０の厚みとが異なることによって、光学顕微鏡を用いた画像認識装置によりアライメントマークの位置を検出することができる。一例として、ベース基板１１０の上方から光を照射した場合に生じる反射光に基づいて、アライメントマーク１２０の位置を検出することができる。具体的には、アライメントマーク１２０又はアライメントマーク１２０以外の領域に光を照射した場合の反射光の量と、アライメントマーク１２０の境界上に光を照射した場合の反射光の量との差に基づいて、アライメントマーク１２０の境界線を検出することができる。
ベース基板１１０の阻害層１３０と接する面と反対の面である裏面から阻害層１３０のベース基板１１０に近い面と反対の面までの距離は、ベース基板１１０の裏面から阻害層１３２のベース基板１１０に近い面と反対の面までの距離と異なる。アライメントマーク１２０内に阻害層１３２が形成されている場合であっても、阻害層１３０の表面の高さと阻害層１３２の表面の高さとが異なり、アライメントマーク１２０の境界線が残るので、ベース基板１１０の上方から光を照射することにより、アライメントマーク１２０の位置を検出することができる。
図１Ａに示すように、アライメントマーク１２０が、ベース基板１１０の一部の領域をエッチングすることによって形成されている場合には、アライメントマーク１２０の位置におけるベース基板１１０の厚みは、アライメントマーク１２０の位置以外のベース基板１１０の領域におけるベース基板１１０の厚みよりも小さい。また、ベース基板１１０の阻害層１３０と接する面と反対の面である裏面から阻害層１３０のベース基板１１０に近い面と反対の面までの距離は、ベース基板１１０の裏面から阻害層１３２のベース基板１１０に近い面と反対の面までの距離よりも大きい。
アライメントマーク１２０は、任意の形状を有してよい。図１Ｂに示すように、アライメントマーク１２０は、例えば十字形である。少なくとも１つのアライメントマーク１２０の中心点と、開口１４０の中心点とを結ぶ直線は、例えば開口１４０が露出するベース基板１１０の面における辺と平行又は垂直である。また、アライメントマーク１２０をベース基板１１０の主面に投影した場合におけるアライメントマーク１２０の輪郭線を構成する各々の線分は、例えば開口１４０が露出するベース基板１１０の面における辺と平行又は垂直である。
図２は、本実施形態に係る半導体基板２００の断面図である。半導体基板２００は、半導体結晶１５０とベース基板１１０との間にバッファ層１５２を有する点で図１Ａに示した半導体基板１００と相違する。開口１４０は、バッファ層１５２を露出する。バッファ層１５２の格子定数は、ベース基板１１０の格子定数と半導体結晶１５０の格子定数との間の大きさである。バッファ層１５２は、例えば３−５族化合物半導体又は４族半導体である。バッファ層１５２は、３族窒化物半導体であってもよい。
例えば、ベース基板１１０の表面がＳｉであり、半導体結晶１５０が３−５族化合物半導体結晶又は２−６族化合物半導体結晶である場合に、バッファ層１５２は、Ｃｘ１Ｓｉｙ１Ｇｅｚ１Ｓｎ１−ｘ１−ｙ１−ｚ１（０≦ｘ１＜１、０≦ｙ１≦１、０≦ｚ１≦１、かつ０＜ｘ１＋ｙ１＋ｚ１≦１）の組成を有する。バッファ層１５２は、半導体結晶１５０とベース基板１１０との間の格子定数の差に起因して半導体結晶１５０に欠陥が生じることを防ぐ。具体的には、バッファ層１５２は、ベース基板１１０とバッファ層１５２との間の欠陥の発生を低減することができ、かつ、バッファ層１５２と半導体結晶１５０との間の欠陥の発生も低減することができる。バッファ層１５２は、ベース基板１１０及び半導体結晶１５０の熱膨張係数の差に起因するベース基板１１０の反りを緩和してもよい。
図３は、他の実施形態に係る半導体基板３００の断面図である。図３に示すアライメントマーク１２２は、ベース基板１１０の一部の領域に金属を蒸着することによって形成されている点で、図１Ａに示した半導体基板１００におけるアライメントマーク１２０と相違する。当該金属は、例えば、タンタル、ニオブ、ニッケル、タングステン及びチタンからなる群から選ばれる少なくとも１種の金属である。
図３においては、アライメントマーク１２２の位置におけるベース基板１１０の厚みは、アライメントマーク１２２の位置以外のベース基板１１０の領域におけるベース基板１１０の厚みよりも大きい。また、ベース基板１１０の阻害層１３０と接する面と反対の面である裏面から阻害層１３０のベース基板１１０に近い面と反対の面までの距離は、ベース基板１１０の裏面から阻害層１３２のベース基板１１０に近い面と反対の面までの距離よりも小さい。図３に示すようにアライメントマーク１２２が金属の蒸着によって形成されている場合においても、ベース基板１１０の上方から光を照射することにより、アライメントマーク１２２の位置を検出することができる。
図４は、他の実施形態に係る半導体基板４００の断面図である。図４に示す半導体基板４００は、ベース基板１１０と阻害層１３０との間にバッファ層１６０が形成されている点で、図１Ａに示した半導体基板１００と相違する。半導体基板４００がバッファ層１６０を有することによって、ベース基板１１０と半導体結晶１５０との間の格子定数の差に起因して発生する結晶欠陥の数が低減される。ベース基板１１０の表面がシリコンであり、半導体結晶１５０が窒化ガリウムである場合に、バッファ層１６０は例えば窒化アルミニウムである。
図５は、他の実施形態に係る半導体基板５００の平面図である。半導体基板５００において、阻害層１３０は、複数の開口１４０−ｎ、開口１４２−ｎ及び開口１４４−ｎ（ｎは１以上４以下の整数）を有する。半導体基板５００は、複数の開口１４０のそれぞれにおいて結晶成長した半導体結晶１５０を有する。
一例として、複数の開口１４０−ｎ、開口１４２−ｎ及び開口１４４−ｎは、格子状に配置されている。すなわち、開口１４０−１、開口１４０−２、開口１４０−３及び開口１４０−４は、互いに第１の間隔で第１の方向に一直線に配置されている。同様に、開口１４２−１、開口１４２−２、開口１４２−３及び開口１４２−４は、互いに第１の間隔で第１の方向に一直線に配置されている。開口１４４−１、開口１４４−２、開口１４４−３及び開口１４４−４は、互いに第１の間隔で第１の方向に一直線に配置されている。
さらに、開口１４０−１、開口１４２−１及び開口１４４−１は、互いに第２の間隔で、上記の第１の方向と垂直な第２の方向に一直線に配置されている。同様に、開口１４０−２、開口１４２−２及び開口１４４−２は、互いに第２の間隔で、第２の方向に一直線に配置されている。開口１４０−３、開口１４２−３及び開口１４４−３は、互いに第２の間隔で、第２の方向に一直線に配置されている。第１の間隔と第２の間隔とは等しくてもよい。
半導体基板５００は、複数のアライメントマーク１２０及び複数のアライメントマーク１２２を有する。例えば、半導体基板５００は、第１の方向に一直線に配置されているアライメントマーク１２０−１、アライメントマーク１２０−２、アライメントマーク１２０−３及びアライメントマーク１２０−４と、第２の方向に一直線に配置されているアライメントマーク１２４−１、アライメントマーク１２４−２及びアライメントマーク１２４−３を有する。複数のアライメントマーク１２０及び複数のアライメントマーク１２４のそれぞれには、阻害層１３２が設けられている。
一例として、半導体基板５００は、開口１４０の数に応じた数のアライメントマーク１２０を有する。半導体基板５００は、第１の方向において一直線に配置されている複数の開口群のそれぞれに対応して、１つのアライメントマーク１２４を有してよい。半導体基板５００は、第２の方向において一直線に配置されている複数の開口群のそれぞれに対応して、１つのアライメントマーク１２０を有してよい。
例えば、アライメントマーク１２０−１の中心点は、開口１４０−１、開口１４２−１及び開口１４４−１の中心点を結ぶ直線上に配置されている。アライメントマーク１２４−１の中心点は、開口１４０−１、開口１４０−２、開口１４０−３及び開口１４０−４の中心点を結ぶ直線上に配置されている。アライメントマーク１２０又はアライメントマーク１２４がこのように配置されることにより、半導体基板５００が複数の開口を有する場合の位置合わせ精度が向上する。
半導体基板５００は、第１の方向において一直線に配置されている複数の開口群のうち、任意の複数の開口群ごとに１つのアライメントマーク１２４を有してもよい。同様に、半導体基板５００は、第２の方向において一直線に配置されている複数の開口群のうち、任意の複数の開口群ごとに１つのアライメントマーク１２０を有してもよい。
図６Ａ、図６Ｂ及び図６Ｃは、半導体基板２００の製造方法を示す。Ｓ６０１において、ベース基板１１０に感光性樹脂６１０を塗布する。次に、ベース基板１１０におけるアライメントマーク１２０を形成する位置に、例えばフォトリソグラフィー法により開口６１２を形成する。
Ｓ６０２においては、開口６１２を形成した感光性樹脂６１０をマスクとして、ベース基板１１０をドライエッチングすることにより、複数のアライメントマーク１２０を形成する。レーザ光をベース基板１１０に照射することによってアライメントマーク１２０を形成してもよい。
Ｓ６０２においては、金属をベース基板１１０に形成することによって、図３に示したアライメントマーク１２２を形成してもよい。当該金属は、その後の結晶成長時の温度又はプロセス温度に対し、耐性があるものが好ましい。当該金属として、タンタル、ニオブ、ニッケル、タングステンおよびチタンからなる群から選ばれる少なくとも１種の金属が挙げられる。具体的には、露出したベース基板１１０の表面に当該金属を蒸着し、予め設計した形状に加工して、得られた金属蒸着膜をアライメントマーク１２２として用いることができる。
続いて、Ｓ６０３において、ベース基板１１０上のアライメントマーク１２０を含む領域に、結晶成長を阻害する阻害層１３０及び阻害層１３２を形成する。阻害層１３０及び阻害層１３２は、例えばＣＶＤ（Chemical Vapor Deposition）法、蒸着法又はスパッタ法を用いて形成することができる。
次に、図６Ｂに示すＳ６０４において、阻害層１３０に感光性樹脂６２０を形成する。感光性樹脂６２０が光を透過する場合には、阻害層１３２の上方に感光性樹脂６２０を形成してもよい。感光性樹脂６２０の形成工程においては、例えば、回転塗布法によってウェット感光性樹脂を阻害層１３０に塗布する。阻害層１３０にドライ感光性樹脂を貼付することにより感光性樹脂６２０を形成してもよい。
Ｓ６０５において、例えばフォトリソグラフィー法により、ベース基板１１０におけるアライメントマーク１２０が設けられていない領域上の感光性樹脂６２０に開口６２２を形成する。続いて、Ｓ６０６において、感光性樹脂６２０をマスクとして用いて阻害層１３０をエッチングすることによって、アライメントマーク１２０が設けられていない領域に、開口１４０を形成する。開口１４０は、例えば薬液を用いたウエットエッチング又はガスプラズマを用いたドライエッチングを用いて形成することができる。Ｓ６０７において、感光性樹脂６２０を除去する。
開口１４０の底面にはベース基板１１０が露出する。開口１４０の底面積は、０．０１ｍｍ２以下であり、好ましくは１６００μｍ２以下であり、より好ましくは９００μｍ２以下である。開口１４０が上記の底面積を有する場合には、開口１４０内において結晶成長する半導体結晶１５０に生じる欠陥を低減することができる。
Ｓ６０５においては、アライメントマーク１２０の位置を基準とする開口１４０を形成すべき位置を示す情報に基づいて、開口６２２が形成される。具体的には、感光性樹脂６２０の上方に、フォトリソグラフィー法で用いるマスク６３０を配置する。マスク６３０には、アライメントマーク１２０に対応する基準マーク６３２、及び、開口１４０に対応する開口６３４が形成されている。
マスク６３０に形成されている基準マーク６３２の位置をアライメントマーク１２０の位置に合わせた状態で、マスク６３０の上方から紫外光を照射して、マスク６３０に形成されている開口６２２のパターンを感光性樹脂６２０に転写する。続いて、現像工程及び洗浄工程を経て、感光性樹脂６２０に開口６２２を形成することができる。
基準マーク６３２の位置とアライメントマーク１２０の位置とを合わせる工程においては、紫外光を照射しながらベース基板１１０の上方を走査して検出した反射光量の変化量に基づいて画像認識して、アライメントマーク１２０の位置を検出する。検出したアライメントマーク１２０の位置と、マスク６３０に形成された基準マーク６３２の位置とが一致するように、マスク６３０の位置を制御することにより、基準マーク６３２の位置をアライメントマーク１２０の位置に合わせることができる。
マスク６３０の位置を制御する場合には、複数の基準マーク６３２が形成されたマスク６３０を使用することが好ましい。複数のアライメントマーク１２０と複数の基準マーク６３２との位置を合わせることにより、開口１４０を形成する位置の精度を向上させることができる。
阻害層１３０に複数の開口１４０を形成する場合には、アライメントマーク１２０の位置を基準とする複数の開口１４０を形成すべき位置を示す情報に基づいて、複数の開口１４０を形成する。具体的には、マスク６３０は、複数の開口１４０に対応する位置に形成された複数の開口６３４を有する。マスク６３０の上方から紫外光を照射することにより、感光性樹脂６２０に、複数の開口１４０に対応する複数の開口６２２を形成することができる。
次に、図６Ｃに示すＳ６０８において、バッファ層１５２を結晶成長させる。さらに、バッファ層１５２上に半導体結晶１５０を結晶成長させる。Ｓ６０８においては、エピタキシャル成長法によって、開口１４０内にバッファ層１５２及び半導体結晶１５０を結晶成長させることが好ましい。エピタキシャル成長法として、有機金属気相成長法（ＭＯＣＶＤ法）、分子線エピタキシー法（ＭＢＥ法）を挙げることができる。阻害層１３０が複数の開口１４０を有する場合には、バッファ層１５２及び半導体結晶１５０は、それぞれの開口１４０内において結晶成長する。
半導体結晶１５０は、例えば３−５族化合物半導体結晶又は２−６族化合物半導体結晶である。バッファ層１５２は、例えばＣｘ１Ｓｉｙ１Ｇｅｚ１Ｓｎ１−ｘ１−ｙ１−ｚ１（０≦ｘ１＜１、０≦ｙ１≦１、０≦ｚ１≦１、かつ０＜ｘ１＋ｙ１＋ｚ１≦１）の組成を有する。
バッファ層１５２及び半導体結晶１５０は、阻害層１３２上では結晶成長しない。したがって、バッファ層１５２及び半導体結晶１５０が開口１４０において結晶成長する間も、アライメントマーク１２０内に半導体結晶が成長しない。その結果、開口１４０内にバッファ層１５２及び半導体結晶１５０を結晶成長させた後にも、アライメントマーク１２０を位置合わせに用いることができる。
具体的には、Ｓ６０９からＳ６１１に示すように、アライメントマーク１２０を基準にして、半導体結晶１５０に電極６６０及び電極６６２を形成することができる。アライメントマーク１２０を基準にして、半導体結晶１５０上に金属配線を形成してもよい。ベース基板１１０上に複数の半導体結晶１５０が形成されている場合には、それぞれの半導体結晶１５０に電極６６０、電極６６２及び金属配線のうちの少なくとも１つを含む機能部材を形成してもよい。アライメントマーク１２０を基準にして、ウェル又は素子分離領域を形成してもよい。
Ｓ６０９においては、阻害層１３０、阻害層１３２及び半導体結晶１５０を覆うように感光性樹脂６４０を塗布する。続いて、Ｓ６１０において、アライメントマーク１２０の位置を基準として、電極６６０及び電極６６２を形成する位置において、感光性樹脂６４０に開口６５０及び開口６５２を形成する。開口６５０及び開口６５２は、開口６２２の形成で用いた方法と同様のリソグラフィー法を用いて形成してよい。次に、Ｓ６１１において、開口６５０及び開口６５２に電極６６０及び電極６６２を形成する。
（実施例１）
図７は、製造した半導体基板７００の断面図である。図８は、半導体基板７００に形成したアライメントマーク７２０の形状を示す。半導体基板７００においては、シリコン基板７１０に設けられた阻害層７３０に形成された開口内に、ＧａＮバッファ層７５０、ＧａＮ結晶７５２及びＡｌ0.2Ｇａ0.8Ｎ結晶７５４を形成した。
ＭＯＣＶＤ法を用いて、内部温度９００℃の反応炉の中で、Ｓｉ基板の面方位（１１１）オフ角度０°の主面上に、ＡｌＮバッファ層７６０を１００ｎｍの厚みに形成した。次に、得られた基板を反応炉から取り出した。ＡｌＮバッファ層７６０上に感光性樹脂を塗布した。フォトリソグラフィー法によりＡｌＮバッファ層７６０を露出する十字形の開口を形成した。当該開口は、図８に示すように、長辺が３０μｍ、短辺が５μｍの２つの長方形を、それぞれの長方形の中心において互いに直交するように重ね合わせた形状を有する。
続いて、得られた基板を反応性イオンエッチング装置チャンバーに移し、ＳＦ６ガスプラズマにより、開口に露出したＡｌＮバッファ層７６０をＳｉ基板の５μｍの深さに達するまでドライエッチングすることによりアライメントマーク７２０を形成した。次に、開口以外に付着した感光性樹脂をアセトンにより溶去した。
続いて、ＣＶＤ法により阻害層７３０となる酸化シリコンを基板全面に５０ｎｍの厚みで堆積した。アライメントマーク７２０にも阻害層７３２が形成された。原料ガスとしてシランと酸素を用いた。基板温度は６００℃とした。
阻害層７３０上に一辺が２０μｍの正方形の開口を有する感光性樹脂パターンをステッパー露光法により形成した。この際、先に形成したアライメントマーク７２０に対して位置決めを行い露光した。基板を５％のＨＦ水溶液に浸漬し、感光性樹脂開口に露出した酸化シリコンをエッチングにより除去しＡｌＮバッファ層７６０を露出させた。
その後、感光性樹脂を除去し、阻害層７３０に形成された開口の中に露出したＡｌＮバッファ層７６０の上にＧａＮバッファ層７５０（厚み１００ｎｍ）をＭＯＣＶＤ法により成長温度９００℃、成長炉内圧力３０ＫＰaで成長させた。次に、機能結晶であるＧａＮ結晶７５２（厚み２０００ｎｍ）、次いでＡｌ0.2Ｇａ0.8Ｎ結晶７５４（厚み３０ｎｍ）をＭＯＣＶＤ法により成長温度１０６０℃、成長炉内圧力１２ＭＰａでエピタキシャル成長させた。原料ガスとしては、トリメチルアルミニウム、トリメチルガリウム、アンモニアを用いた。ついで、得られた基板をＭＯＣＶＤ反応炉から取り出し、ステッパー露光装置に設置した。
基板に形成したアライメントマーク７２０に対して位置合わせを行いながら、オーミック電極の形状を有する感光性樹脂開口をステッパー露光法により得られた基板に形成した。この基板上にＴｉを１５０ｎｍの厚みで、次いでＡｌを１５００ｎｍの厚みで蒸着し、リフトオフ法により、電極形状を有するＴｉ／Ａｌ金属の積層構造を形成した。続いて、基板を８００℃で３０秒間アニールすることによりオーミック電極を形成した。
続いて、アライメントマーク７２０に対して位置合わせを行いながら、ゲート電極の形状を有する感光性樹脂開口をステッパー露光法により形成した。この基板上にＮｉを１００ｎｍの厚みで、ついでＡｕを２０００ｎｍの厚みで蒸着し、リフトオフ法により、電極形状を有するＮｉ／Ａｕ金属の積層構造を形成した。このようにしてゲート電極を形成した。
以上の手順により、Ｓｉ基板上にアライメントマーク７２０を有し、アライメントマーク７２０と半導体結晶および機能部材の相対位置が精度よく規定された半導体基板を作製できた。半導体結晶を結晶成長させた後に、機能部材の形成に用いるアライメントマーク７２０を新たに形成する必要がなくなるので、生産性を向上することができる。
（実施例２）
図９は、製造した半導体基板９００の断面図である。半導体基板９００においては、ＧａＡｓ基板９１０に設けられた阻害層９３０に形成された開口内に、ＧａＡｓバッファ層９５０、Ａｌ0.2Ｇａ0.8Ａｓ結晶９５２、Ｉｎ0.15Ｇａ0.85Ａｓ結晶９５４、Ａｌ0.2Ｇａ0.8Ａｓ結晶９５６、ｎ−ＧａＡｓ結晶９５８を形成した。
ＧａＡｓ基板９１０の面方位（００１）オフ角度２°の主面上に感光性樹脂を塗布した。フォトリソグラフィー法によりＧａＡｓ基板９１０が露出する十字形の開口を形成した。次に、得られた基板を反応性イオンエッチング装置チャンバーに移し、ＳＦ６ガスプラズマにより、開口に露出したＧａＡｓ基板９１０を５μｍの深さに達するまでドライエッチングすることによりアライメントマーク９２０を形成した。続いて、感光性樹脂をアセトンにより溶去した。
ＣＶＤ法により、アライメントマーク９２０を含む基板全面に、阻害層９３０である酸化シリコンを５０ｎｍの厚みで堆積した。アライメントマーク９２０には阻害層９３２が形成された。原料ガスとしてシランと酸素を用いた。基板温度は６００℃とした。
酸化シリコン上に、一辺が２０μｍの正方形の開口を有する感光性樹脂パターンをステッパー露光法により形成した。この際、先に形成したアライメントマーク９２０に対して位置決めを行い露光した。基板を５％のＨＦ水溶液に浸漬し、感光性樹脂開口に露出した酸化シリコンをエッチングにより除去しＧａＡｓ基板９１０を露出させた。その後、感光性樹脂を除去し、酸化シリコン開口の中に露出したＧａＡｓ基板９１０上に、ＭＯＣＶＤ法により、成長温度６００℃、成長炉内圧力１０ＫＰaの環境下でＧａＡｓバッファ層９５０（厚み１００ｎｍ）を成長させた。
次に、ＭＯＣＶＤ法を用いて、機能結晶であるＡｌ0.2Ｇａ0.8Ａｓ結晶９５２（厚み２０００ｎｍ）、ついでＩｎ0.15Ｇａ0.85Ａｓ結晶９５４（厚み２０ｎｍ）、Ａｌ0.2Ｇａ0.8Ａｓ結晶９５６（厚み２００ｎｍ）、ｎ−ＧａＡｓ結晶９５８（厚み２０ｎｍ）を成長温度６００℃、成長炉内圧力１０ＫＰａでエピタキシャル成長させた。原料ガスとしては、トリメチルアルミニウム、トリメチルガリウム、トリメチルインジウム、アルシンを用いた。ｎ型ドーピング原料としてはシランを用いた。
これらの半導体結晶成長過程では、アライメントマーク９２０は酸化シリコンの阻害層９３２に覆われているので、アライメントマーク９２０上には半導体結晶が成長しなかった。したがって、アライメントマーク９２０に結晶が付着することによるアライメントマーク９２０の変形が起こらない。その結果、以降に示す電極等の機能部材フォトリソグラフィーにより形成する工程において、当該アライメントマーク９２０を用いて、高い位置合わせ精度で機能部材を形成できる。
得られた基板をＭＯＣＶＤ反応炉から取り出し、ステッパー露光装置に設置した。前記アライメントマーク９２０に対して位置合わせを行いながら、電極を形成する位置に対応する位置に開口を有する感光性樹脂をステッパー露光法により形成した。次いで、開口部の酸化シリコンＨＦ水溶液により溶去した。続いて、感光性樹脂をアセトンで溶去した。
アライメントマーク９２０を基準にして位置合わせを行いながら、オーミック電極形状に対応する形状の開口を有する感光性樹脂をステッパー露光法により形成した。この基板上に、Ｔｉを１５０ｎｍの厚みで、次いでＡｌを１５００ｎｍの厚みで蒸着し、リフトオフ法により、電極形状を有するＴｉ／Ａｌ金属の積層構造を形成した。次に、基板を８００℃で３０秒間アニールすることによりオーミック電極を形成した。
続いて、形成したアライメントマーク９２０を基準にして位置合わせを行いながら、ゲート電極の形状を有する感光性樹脂開口をステッパー露光法により形成した。この基板上にＮｉを１００ｎｍの厚みで、次いでＡｕを２０００ｎｍの厚みで蒸着し、リフトオフ法により、電極形状を有するＮｉ／Ａｕ金属の積層構造を形成した。このようにしてゲート電極を形成した。以上のようにして、ＧａＡｓ系電界効果トランジスタを形成した。
以上の手順により、ＧａＡｓ基板９１０上にアライメントマーク９２０を有し、アライメントマーク９２０と半導体結晶及び電極等の機能部材との相対位置が精度よく規定された半導体基板を作製できた。半導体結晶を結晶成長させた後に、機能部材の形成に用いるアライメントマークを新たに形成する必要がなくなるので、生産性を向上することができる。
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更又は改良を加えることができることが当業者に明らかである。その様な変更又は改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
特許請求の範囲、明細書、および図面中において示した方法における動作、手順等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。特許請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順で実施することが必須であることを意味するものではない。
１００ 半導体基板、１１０ ベース基板、１２０ アライメントマーク、１２２ アライメントマーク、１２４ アライメントマーク、１３０ 阻害層、１３２ 阻害層、１４０ 開口、１５０ 半導体結晶、１５２ バッファ層、１６０ バッファ層、２００ 半導体基板、３００ 半導体基板、４００ 半導体基板、５００ 半導体基板、６１０ 感光性樹脂、６１２ 開口、６２０ 感光性樹脂、６２２ 開口、６３０ マスク、６３２ 基準マーク、６３４ 開口、６４０ 感光性樹脂、６５０ 開口、６５２ 開口、６６０ 電極、６６２ 電極、７００ 半導体基板、７１０ シリコン基板、７２０ アライメントマーク、７３０ 阻害層、７３２ 阻害層、７５０ ＧａＮバッファ層、７５２ ＧａＮ結晶、７５４ Ａｌ0.2Ｇａ0.8Ｎ結晶、７６０ ＡｌＮバッファ層、９００ 半導体基板、９１０ ＧａＡｓ基板、９２０ アライメントマーク、９３０ 阻害層、９３２ 阻害層、９５０ ＧａＡｓバッファ層、９５２ Ａｌ0.2Ｇａ0.8Ａｓ結晶、９５４ Ｉｎ0.15Ｇａ0.85Ａｓ結晶、９５６ Ａｌ0.2Ｇａ0.8Ａｓ結晶、９５８ ｎ−ＧａＡｓ結晶

Claims (18)

  1. ベース基板にアライメントマークを形成する段階と、
    前記アライメントマークを形成する段階の後に、前記ベース基板上の前記アライメントマークを含む領域に、結晶成長を阻害する阻害層を形成する段階と、
    前記アライメントマークの位置を基準とする開口を形成すべき位置を示す情報に基づいて、前記阻害層における前記アライメントマークが設けられていない領域に、前記ベース基板を露出する前記開口を形成する段階と、
    前記開口内に半導体結晶を成長させる段階と
    を備える半導体基板の製造方法。
  2. 前記アライメントマークの位置を基準として、前記半導体結晶上に電極及び金属配線のうちの少なくとも１つを形成する段階をさらに備える請求項１に記載の半導体基板の製造方法。
  3. 前記開口を形成する段階においては、前記アライメントマークが設けられていない領域に、複数の前記開口を形成する請求項１又は２に記載の半導体基板の製造方法。
  4. 前記開口を形成する段階においては、前記アライメントマークの位置を基準とする前記複数の開口を形成すべき位置を示す情報に基づいて、前記複数の開口を形成する請求項３に記載の半導体基板の製造方法。
  5. 前記半導体結晶を成長させる段階においては、前記複数の開口のそれぞれに前記半導体結晶を成長させる請求項３又は４に記載の半導体基板の製造方法。
  6. 前記アライメントマークの位置を基準として、前記複数の開口内のそれぞれの前記半導体結晶の上方に、電極及び金属配線のうちの少なくとも１つを含む機能部材を形成する機能部材形成段階をさらに備える請求項５に記載の半導体基板の製造方法。
  7. 前記機能部材形成段階においては、前記アライメントマークの位置を基準とするリソグラフィーにより、前記機能部材を形成する請求項６に記載の半導体基板の製造方法。
  8. 前記ベース基板が、表面がシリコン結晶である基板、表面がゲルマニウム結晶である基板又は３−５族化合物半導体基板である請求項１から７のいずれか一項に記載の半導体基板の製造方法。
  9. 前記半導体結晶を成長させる段階において、３−５族化合物半導体結晶又は２−６族化合物半導体結晶を成長させる請求項１から８のいずれか一項に記載の半導体基板の製造方法。
  10. 前記半導体結晶を成長させる段階は、
    Ｃｘ１Ｓｉｙ１Ｇｅｚ１Ｓｎ１−ｘ１−ｙ１−ｚ１（０≦ｘ１＜１、０≦ｙ１≦１、０≦ｚ１≦１、かつ０＜ｘ１＋ｙ１＋ｚ１≦１）の組成を有する第１の半導体結晶を成長させる段階と、
    前記第１の半導体結晶上に第２の半導体結晶を成長させる段階と
    を有する請求項１から９のいずれか一項に記載の半導体基板の製造方法。
  11. 前記阻害層が、酸化シリコン、窒化シリコン、酸窒化シリコン又は酸化アルミニウムのいずれかを有する請求項１から１０のいずれか一項に記載の半導体基板の製造方法。
  12. 前記アライメントマークを形成する段階においては、前記ベース基板をエッチングすることにより前記アライメントマークを前記ベース基板に形成する請求項１から１１のいずれか一項に記載の半導体基板の製造方法。
  13. 前記アライメントマークを形成する段階においては、タンタル、ニオブ、ニッケル、タングステン及びチタンからなる群から選ばれる少なくとも１種の金属を前記ベース基板に形成することにより前記アライメントマークを前記ベース基板に形成する請求項１から１１のいずれか一項に記載の半導体基板の製造方法。
  14. アライメントマークが形成されたベース基板と、
    前記ベース基板上の前記アライメントマークが形成された領域以外の領域に設けられた、前記ベース基板を露出する開口を有し、かつ、結晶成長を阻害する第１阻害層と、
    前記アライメントマーク上に設けられ、かつ、結晶成長を阻害する第２阻害層と、
    前記開口内で結晶成長した半導体結晶と
    を備える半導体基板。
  15. 前記第１阻害層は、複数の前記開口を有し、
    前記半導体基板は、前記複数の開口のそれぞれにおいて結晶成長した前記半導体結晶を備える請求項１４に記載の半導体基板。
  16. 前記アライメントマークの位置における前記ベース基板の厚みと、前記アライメントマークの位置以外の前記ベース基板の領域における前記ベース基板の厚みとが異なり、
    前記ベース基板の前記第１阻害層と接する面と反対の面である裏面から前記第１阻害層の前記ベース基板に近い面と反対の面までの距離は、前記裏面から前記第２阻害層の前記ベース基板に近い面と反対の面までの距離と異なる請求項１４又は１５に記載の半導体基板。
  17. 前記アライメントマークの位置における前記ベース基板の厚みは、前記アライメントマークの位置以外の前記ベース基板の領域における前記ベース基板の厚みよりも小さく、
    前記ベース基板の前記第１阻害層と接する面と反対の面である裏面から前記第１阻害層の前記ベース基板に近い面と反対の面までの距離は、前記裏面から前記第２阻害層の前記ベース基板に近い面と反対の面までの距離よりも大きい請求項１６に記載の半導体基板。
  18. 前記アライメントマークの位置における前記ベース基板の厚みは、前記アライメントマークの位置以外の前記ベース基板の領域における前記ベース基板の厚みよりも大きく、
    前記ベース基板の前記第１阻害層と接する面と反対の面である裏面から前記第１阻害層の前記ベース基板に近い面と反対の面までの距離は、前記裏面から前記第２阻害層の前記ベース基板に近い面と反対の面までの距離よりも小さい請求項１６に記載の半導体基板。
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2015015937A1 (ja) * 2013-07-31 2015-02-05 住友電気工業株式会社 炭化珪素半導体装置の製造方法
JP2020141105A (ja) * 2019-03-01 2020-09-03 トヨタ自動車株式会社 半導体装置の製造方法
WO2023189283A1 (ja) * 2022-03-28 2023-10-05 住友電気工業株式会社 半導体基板および半導体エピタキシャル基板
WO2024047995A1 (ja) * 2022-09-01 2024-03-07 株式会社ジャパンディスプレイ 半導体デバイス及びその製造方法

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6257291B2 (ja) * 2013-12-04 2018-01-10 株式会社ディスコ パッケージ基板の加工方法
CN106575670B (zh) 2014-09-18 2020-10-16 英特尔公司 用于硅cmos相容半导体器件中的缺陷扩展控制的具有倾斜侧壁刻面的纤锌矿异质外延结构
KR102203497B1 (ko) 2014-09-25 2021-01-15 인텔 코포레이션 독립형 실리콘 메사들 상의 iii-n 에피택셜 디바이스 구조체들
WO2016080961A1 (en) 2014-11-18 2016-05-26 Intel Corporation Cmos circuits using n-channel and p-channel gallium nitride transistors
CN106922200B (zh) 2014-12-18 2021-11-09 英特尔公司 N沟道氮化镓晶体管
KR102504576B1 (ko) 2015-05-19 2023-02-28 인텔 코포레이션 융기된 도핑 결정성 구조체들을 가진 반도체 디바이스들
EP3314659A4 (en) 2015-06-26 2019-01-23 INTEL Corporation HETEROSEPITAXIAL STRUCTURES WITH STABLE SUBSTRATE INTERFACE MATERIAL AT HIGH TEMPERATURE
US10658471B2 (en) 2015-12-24 2020-05-19 Intel Corporation Transition metal dichalcogenides (TMDCS) over III-nitride heteroepitaxial layers
JP2019020718A (ja) * 2017-07-20 2019-02-07 住友化学株式会社 光学シート
WO2019066953A1 (en) 2017-09-29 2019-04-04 Intel Corporation REDUCED CONTACT RESISTANCE GROUP III (N-N) NITRIDE DEVICES AND METHODS OF MAKING SAME
US12125888B2 (en) 2017-09-29 2024-10-22 Intel Corporation Group III-nitride (III-N) devices with reduced contact resistance and their methods of fabrication

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05343319A (ja) * 1992-06-09 1993-12-24 Sumitomo Electric Ind Ltd 半導体装置の製造方法
JPH1064781A (ja) * 1996-08-14 1998-03-06 Toshiba Corp 位置検出マーク作成方法
JPH10209010A (ja) * 1997-01-21 1998-08-07 Nikon Corp 荷電ビーム露光方法，荷電ビーム露光装置およびパレット
JP2006278658A (ja) * 2005-03-29 2006-10-12 Seiko Epson Corp 半導体装置の製造方法

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0484418A (ja) * 1990-07-27 1992-03-17 Nec Corp 異種基板上への３―ｖ族化合物半導体のヘテロエピタキシャル成長法
JPH11224935A (ja) * 1997-12-02 1999-08-17 Mitsubishi Electric Corp 半導体集積回路の基板及び半導体集積回路の製造方法
JP2001093834A (ja) * 1999-09-20 2001-04-06 Sanyo Electric Co Ltd 半導体素子および半導体ウエハならびにその製造方法
JP2002033458A (ja) * 2000-07-19 2002-01-31 Nikon Corp 半導体装置及びその製造方法
KR100496139B1 (ko) * 2002-12-30 2005-06-16 엘지.필립스 엘시디 주식회사 광학용 마스크, 이를 이용한 비정질 실리콘막의 결정화방법 및 어레이 기판의 제조 방법
KR100539623B1 (ko) * 2003-06-25 2005-12-28 엘지.필립스 엘시디 주식회사 버텀 게이트형 폴리 실리콘 박막트랜지스터 소자의 제조방법
KR100573225B1 (ko) * 2003-09-24 2006-04-24 엘지.필립스 엘시디 주식회사 비정질 실리콘층의 결정화 방법

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05343319A (ja) * 1992-06-09 1993-12-24 Sumitomo Electric Ind Ltd 半導体装置の製造方法
JPH1064781A (ja) * 1996-08-14 1998-03-06 Toshiba Corp 位置検出マーク作成方法
JPH10209010A (ja) * 1997-01-21 1998-08-07 Nikon Corp 荷電ビーム露光方法，荷電ビーム露光装置およびパレット
JP2006278658A (ja) * 2005-03-29 2006-10-12 Seiko Epson Corp 半導体装置の製造方法

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2015015937A1 (ja) * 2013-07-31 2015-02-05 住友電気工業株式会社 炭化珪素半導体装置の製造方法
JP2015032611A (ja) * 2013-07-31 2015-02-16 住友電気工業株式会社 炭化珪素半導体装置の製造方法
JP2020141105A (ja) * 2019-03-01 2020-09-03 トヨタ自動車株式会社 半導体装置の製造方法
WO2023189283A1 (ja) * 2022-03-28 2023-10-05 住友電気工業株式会社 半導体基板および半導体エピタキシャル基板
WO2024047995A1 (ja) * 2022-09-01 2024-03-07 株式会社ジャパンディスプレイ 半導体デバイス及びその製造方法

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