[go: up one dir, main page]
More Web Proxy on the site http://driver.im/

JP2009539256A - 高純度イオンシャワーを用いるsoi構造の作成 - Google Patents

高純度イオンシャワーを用いるsoi構造の作成 Download PDF

Info

Publication number
JP2009539256A
JP2009539256A JP2009513226A JP2009513226A JP2009539256A JP 2009539256 A JP2009539256 A JP 2009539256A JP 2009513226 A JP2009513226 A JP 2009513226A JP 2009513226 A JP2009513226 A JP 2009513226A JP 2009539256 A JP2009539256 A JP 2009539256A
Authority
JP
Japan
Prior art keywords
substrate
ion implantation
ion
ions
species
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2009513226A
Other languages
English (en)
Other versions
JP5443977B2 (ja
JP2009539256A5 (ja
Inventor
エス サイトス,ジェフリー
ピー ガドカリー,キショー
オー マスッチメイヤー,リチャード
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Corning Inc
Original Assignee
Corning Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Corning Inc filed Critical Corning Inc
Publication of JP2009539256A publication Critical patent/JP2009539256A/ja
Publication of JP2009539256A5 publication Critical patent/JP2009539256A5/ja
Application granted granted Critical
Publication of JP5443977B2 publication Critical patent/JP5443977B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26Bombardment with radiation
    • H01L21/263Bombardment with radiation with high-energy radiation
    • H01L21/265Bombardment with radiation with high-energy radiation producing ion implantation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26Bombardment with radiation
    • H01L21/263Bombardment with radiation with high-energy radiation
    • H01L21/265Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26506Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76Making of isolation regions between components
    • H01L21/762Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76251Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
    • H01L21/76254Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques with separation/delamination along an ion implanted layer, e.g. Smart-cut, Unibond
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Manufacturing & Machinery (AREA)
  • Health & Medical Sciences (AREA)
  • Toxicology (AREA)
  • Element Separation (AREA)
  • Physical Vapour Deposition (AREA)
  • Thin Film Transistor (AREA)

Abstract

母体基板にイオンを注入するために純化イオンシャワーを用いる、SOI構造及びSOG構造を作成するための方法が開示される。純化イオンシャワーにより、便宜がよく、効率的であり、低コストであって、有効なイオン注入が得られ、同時に、剥離膜への損傷が最小限に抑えられる。

Description

本発明は絶縁体上半導体(SOI)構造を作成するプロセスに関する。特に、本発明は高純度イオンシャワー注入を用いることによるSOI構造を作成するプロセスに関する。本発明は、例えば、絶縁体上シリコン構造のような絶縁体上半導体構造、ガラス上シリコン構造のようなガラス上半導体構造、及び関連半導体デバイスの作成に有用である。
本明細書で用いられるように、略称「SiOI」は絶縁体上シリコンを指す。略称「SOI」は全般的に、SiOIを含むがこれには限定されない、絶縁体上半導体を指す。略称「SiOG」はガラス上シリコンを指す。略称「SOG」は全般的に、SiOGを含むがこれには限定されない、ガラス上半導体を指す。SOGはセラミック上半導体構造及びガラス-セラミック上半導体構造を含むとされる。同様に、SiOGはセラミック上シリコン構造及びガラス-セラミック上シリコン構造を含むとされる。
SiOI技術は、高性能の薄膜トランジスタ、太陽電池及び、アクティブマトリックスディスプレイのような、ディスプレイのために益々重要になっている。SiOIウエハは一般に絶縁材料上の、一般には0.1〜0.3μm厚であるが、5μm厚もの場合もある、実質的に単結晶のシリコン薄層を含む。
そのようなSiOIウエハを得る様々な方法には、格子整合基板上のSiエピタキシャル成長法、SiO酸化物層をその上に成長させた別のシリコンウエハに単結晶ウエハを接合し、続いて上部ウエハを研磨またはエッチングして、例えば0.1〜0.3μm厚の単結晶シリコン層にする方法、あるいは、水素イオンまたは酸素イオンを注入して、酸素イオン注入の場合にはシリコンウエハ内にSiで覆われた埋込酸化物層を形成し、水素イオン注入の場合には薄いSi層を分離(剥離)して酸化物層をもつ別のSiウエハに接合する、イオン注入法がある。これらの3つの手法の内、イオン注入に基づく手法が工業的により実用的であることがわかった。特に、水素イオン注入法には、必要な注入エネルギーが酸素イオン注入に必要なエネルギーの50%より低く、必要なドーズ量が2桁低いという、酸素注入プロセスに優る利点がある。
水素イオン注入法による剥離は初め、例えば、非特許文献1において教示され、その後マイケル・ブルーエル(Michel Bruel)によって実証された。ブルーエルの特許文献1,非特許文献2及び3を参照されたい。
水素イオン注入法は一般に以下の工程を含む。単結晶シリコンウエハ上に熱酸化物層を成長させる。次いで、このウエハに水素イオンを注入して表面傷を発生させる。注入エネルギーによって傷が発生するはずの深さが決定され、ドーズ量によって傷の密度が決定される。次いで、このウエハを室温で別のシリコンウエハ(支持基板)と接触させて仮接合を形成させる。
次いでウエハを約600℃で熱処理して、Siウエハからの薄いシリコン層の分離に用いるために、表面傷を成長させる。得られた集成体を次いで約1000℃の温度まで加熱してSiO下層を含むSi膜を支持基板、すなわち無注入シリコンウエハに完全に接合させる。このようにして、このプロセスにより、シリコン薄膜が酸化物絶縁層を間にして別のシリコンウエハに接合された、SiOI構造が形成される。
SOI構造及びSiOI構造の工業的応用にはコストが重要な課題である。これまで、そのような構造のコストの大半は、Si薄膜で覆われた、酸化物層を支持するシリコンウエハのコストであった。すなわち、コストの大半は支持基板であった。
支持基板としての石英の使用が様々な特許文献で言及されているが(特許文献2,3,4,5,6及び7を参照されたい)、石英はそれ自体が比較的高価な材料である。支持基板を論じるにあたって、上記特許文献のいくつかは石英ガラス、ガラス及びガラス-セラミックに言及している。これらの特許文献に挙げられているその他の基板材料には、ダイアモンド、サファイア、炭化シリコン、窒化シリコン、セラミック、金属及びプラスチックがある。
SOI構造において、シリコンウエハをより安価な材料でつくられたウエハで置き換えることは簡単なことでは全くない。特に、低コストで大量に生産することができるタイプのガラスまたはガラス-セラミックまたはセラミックでSiウエハを置き換えることは困難である。すなわち、費用効果の高いSOG構造及びSiOG構造を作成することは困難である。
同時係属であり、共通に譲渡された、米国特許出願の明細書(特許文献8)は、SiOG構造及びSOG構造を作成するための手法及びそのような構造の新規な形態を説明している。本発明の多くの応用の中には、光エレクトロニクス、FRエレクトロニクス及び混成信号(アナログ/デジタル)エレクトロニクスのような分野における応用があり、さらに、非結晶シリコン及び多結晶シリコンをベースとするデバイスに比較してかなり高められた性能を達成することができるディスプレイ応用、例えばLCD及びOLEDのもある。さらに、効率が高い光電池及び太陽電池も可能になった。処理技法及びその新規なSOI構造の両者により、SOI構造のコストがかなり低められる。
SOI構造、SiOI構造、SOG構造及びSiOG構造のイオン注入による作成手法のコストにかなりの悪影響を及ぼす別の要因は、イオン注入プロセスの効率である。従来、水素イオン注入または酸素イオン注入が用いられ、効率がより高いことから水素イオン注入が好まれている。しかし、これらの従来のイオン注入プロセスには細いイオンビームの使用が必要であり、このため、注入時間が長くなり、コストが高くなる。この結果、代替イオン源が開発され、従来技術で開示されている。
例えば特許文献9には、シリコンウエハのような半導体基板がプラズマ雰囲気及び電場内におかれ、よって大面積同時イオン注入が可能になる、プラズマイオン浸漬注入(PIII)の使用が提案されている。しかし、PIIIは、プラズマによる表面電荷蓄積及び表面エッチング、並びに、高エネルギーにおけるフレキシビリティの欠如、正確なドーズ量制御の欠如及びイオン注入域の厚さ及び剥離膜の厚さの精密制御ができないという欠点を抱えている。
挟領域イオンビーム注入に対する別の代案は、イオンシャワー注入(ISI)である。イオンシャワーは一般に、引出電極及び、必要に応じて備えられる、後加速システムを用いてプラズマ源から引き出される大面積イオンビームである。イオンシャワーは、遠隔プラズマ及びイオン注入されるべき基板周辺の無電場領域を用い、パルスイオンビームの代りに連続イオンビームを用いる点で、PIIIと異なる。ISIシステムのこれらの特徴により、PIIIの表面電荷蓄積及び表面エッチングの問題が排除され、正確なドーズ量制御が可能になる。
本発明の発明者等は、ISIは迅速なイオン注入を達成できるが、SOG構造の作成における従来型ISIの使用では、基板からの薄膜の分離時に許容できない薄膜損傷が生じ得ることを見いだした。多くの半導体デバイスの作成に対しては、注入中及び基板からの薄膜の分離時に、薄膜の結晶格子の完全性が実質的に維持されることが重要である。
したがって、効率的であり、有効であるが、薄膜の望ましい構造に損傷を与えることはない、半導体材料の薄膜を分離するプロセスが残されている。特に、イオン注入プロセスを高効率で有効に実施できる、SOG構造を作成するプロセスが残されている。
本発明はこの長年の要求を満たす。
米国特許第5374564号明細書 米国特許第6140209号明細書 米国特許第6211041号明細書 米国特許第6309950号明細書 米国特許第6323108号明細書 米国特許第6335231号明細書 米国特許第6391740号明細書 米国特許出願公開第2004/0229444A1号(米国特許出願第10/779582号)明細書 米国特許第6027988号明細書
ビスター(Boster)等,「Si及びGeにおける0.3〜2keV H+イオン及び0.2〜2keV H2+イオンの射程(Ranges of the 0.3-2 keV H+ and 0.2-2keV H2+ Ions in Si and Ge)」,Radiation Effects,1982年,第59巻,p.199〜202 エム・ブルーエル,Electronics Lett.,1995年,第31巻,p.1201〜1202 エル・ディチオッチオ(L. Dicioccio),ワイ・リティエク(T. Litiec),エフ・ルタートル(F. Letertre),シー・ジョウサド(C. Jaussad)及びエム・ブルーエル,Electronics Lett.,1996年,第32巻,p.1144〜1145
本発明の課題はSOG構造を作成するための、イオン注入プロセスを高効率で有効に実施できるプロセスを提供することである。
本発明の第1の態様にしたがえば、SOI構造を形成するための、
(I)第1の母体基板外部表面を有する、半導体材料から生る母体基板を提供する工程、及び
(II)第1の母体基板外部表面の下のいくらかの深さにあるイオン注入域に第1の母体基板外部表面を通して第1の種に属する複数のイオンを、イオン注入域と第1の母体基板外部表面の間に挟み込まれた材料膜(「剥離膜」)の、少なくとも50nm厚部分、いくつかの実施形態では少なくとも100nm厚部分、いくつかの実施形態では少なくとも150nm厚部分、いくつかの実施形態では少なくとも200nm厚部分、の構造が実質的に損傷を受けないように、電磁分離によって純化された第1のイオンシャワーを用いることによって注入する工程、
を含むプロセスが提供される。
本発明のこのプロセスのいくつかの実施形態において、剥離膜は単結晶シリコンを含む。
本発明の第1の態様のプロセスのいくつかの実施形態においては、工程(II)において、イオン注入域の深さは約1000nm未満であり、いくつかの実施形態では約500nm未満、いくつかの実施形態では約300nm未満、いくつかの実施形態では約150nm未満、いくつかの実施形態では約100nm未満である。本プロセスのいくつかの実施形態において、剥離膜の無損傷部分の厚さは剥離層の総厚の少なくとも大半(50%)であり、いくつかの実施形態では少なくとも60%,いくつかの実施形態では少なくとも80%,いくつかの実施形態では少なくとも90%である。
本発明のこのプロセスのいくつかの実施形態においては、工程(II)において、イオン注入域の厚さは約1μmをこえず、いくつかの実施形態では約500nmをこえず、いくつかの別の実施形態では約300nmをこえず、いくつかの別の実施形態では約200nmをこえない。
本発明のこのプロセスのいくつかの実施形態においては、工程(II)において、第1のイオンシャワーは実質的に第1の種に属するイオンからなる。いくつかの実施形態では、第1の種に属するイオンは、H ,H,H ,D ,D ,HD,H,HD ,He,He2+,O,O ,O2+及びO から選ばれる単イオン種である。いくつかの実施形態において、第1の種に属するイオンには、リン、ホウ素、ヒ素、炭素、窒素、酸素、フッ素、塩素及び金属が実質的に含まれない。
本発明のこのプロセスのいくつかの実施形態は、工程(II)とは別の、工程(II)から独立している、
(III)第1の母体基板外部表面の下の前記深さにあるイオン注入域に第1の母体基板外部表面を通して第2の種に属する複数のイオンを、剥離膜の、少なくとも50nm厚部分、いくつかの実施形態では少なくとも100nm厚部分、いくつかの実施形態では少なくとも150nm厚部分、いくつかの実施形態では少なくとも200nm厚部分、の構造が実質的に損傷を受けないように、電磁分離によって純化された第2のイオンシャワーを用いることによって注入する工程であって、第2の種に属するイオンが第1の種に属するイオンと異なる工程、
をさらに含む。
本発明の第1の態様のいくつかの実施形態にしたがえば、イオン注入域は、第1のイオン種に属するイオンが注入された第1のイオン注入域及び第2のイオン種に属するイオンが注入された第2のイオン注入域からなり、第1のイオン注入域及び第2のイオン注入域は実質的に重なり合う。いくつかの実施形態において、イオン種のピーク間隔は約200nm未満であり、いくつかの実施形態では約150nm未満、いくつかの実施形態では約100nm未満、いくつかの実施形態では約50nm未満である。
本発明のこのプロセスのいくつかの特定の実施形態において、第1の種に属するイオンはH であり、第2の種に属するイオンはHeである。いくつかの実施形態において、Heイオンのエネルギーに対するH イオンのエネルギーの比は約2:1である。本プロセスのいくつかの特定の実施形態において、H イオンは約60keVのエネルギーを有し、Heイオンは約30keVのエネルギーを有する。いくつかの有益な実施形態において、H イオン注入域及びHeイオン注入域はいずれも母体基板のイオン注入域内にあり、実質的に重なり合う。
本発明の第1の態様にしたがうプロセスのいくつかの実施形態においては、工程(II)とは別の、工程(II)から独立している、
(IIIA)ビーム−線走査型注入機を用いることによって第1の母体基板外部表面の下の前記深さにあるイオン注入域に第1の母体基板外部表面を通して複数のイオンを注入する工程、
がさらに含まれる。
本発明の第1の態様にしたがうプロセスのいくつかの実施形態においては、工程(II)とは別の、工程(II)から独立している、
(IIIB)従来のイオンシャワーを用いることによって第1の母体基板外部表面の下の前記深さにあるイオン注入域に第1の母体基板外部表面を通して複数のイオンを注入する工程、
がさらに含まれる。
本発明の第1の態様のプロセスのいくつかの実施形態は、
(IV)第1の母体基板外部表面の受け基板との接合を形成する工程、
を含む。
本発明の第1の態様のプロセスのいくつかの別の実施形態は、
(V)イオン注入域内のある場所において、剥離膜の少なくとも一部分及びイオン注入域の材料の少なくとも一部分を分離する工程、
を含む。
本発明の第1の態様のプロセスのいくつかの実施形態は、
(IV)第1の母体基板外部表面の受け基板への接合を形成する工程、
及び
(V)イオン注入域内のある場所において剥離膜及びイオン注入域の材料の少なくとも一部分を分離する工程、
を含む。
上述したような母体基板が受け基板に接合される本発明の第1の態様のいくつかの実施形態にしたがえば、受け基板は、酸化物表面層をもつかまたはもたない半導体ウエハ、ガラス板及びガラス-セラミック板からなる群から選ばれる。
上述したような母体基板が受け基板に接合される本発明の第1の態様のいくつかの実施形態にしたがえば、受け基板はSiO表面層をもつシリコンウエハであり、第1の母体基板外部表面は工程(IV)でSiO表面層に接合される。
上述したような母体基板が受け基板に接合される本発明の第1の態様のいくつかの実施形態にしたがえば、受け基板はSiOガラス板である。
上述したような母体基板が受け基板に接合される本発明の第1の態様のいくつかの実施形態にしたがえば、
受け基板は酸化物ガラスまたは酸化物ガラス-セラミックからなり、
工程(IV)において、接合形成工程は、(a)母体基板と受け基板が押し合されて密着するような母体基板及び受け基板への力、(b)母体基板の電位が受け基板の電位より高くなるような母体基板内及び受け基板内の電場、及び(c)母体基板と受け基板の間の温度勾配を印加することによって実施される。
本発明の第1の態様のいくつかの実施形態にしたがえば、工程(II)において、第1のイオンシャワーの電磁分離は磁気手段によって実施される。
本発明の第2の態様はSOI構造を形成するための、
(A1)母体基板及び受け基板を提供する工程、ここで、
母体基板は半導体材料からなり、受け基板との接合形成のための第1の母体基板外部表面(第1の接合形成面)及び第2の母体基板外部表面を有し、
受け基板は酸化物ガラスまたは酸化物ガラス-セラミックからなり、(i)母体基板との接合形成のための第1の受け基板外部表面(第2の接合形成面)及び(ii)第2の受け基板外部表面の2つの表面を有する、
(A2)第1の母体基板外部表面の下のいくらかの深さにある母体基板のイオン注入域に第1の母体基板外部表面を通して第1の種に属する複数のイオンを、イオン注入域と第1の母体基板外部表面の少なくとも大半の間に挟み込まれた材料膜(「剥離膜」)の、少なくとも50nm厚部分、いくつかの実施形態では少なくとも100nm厚部分、いくつかの実施形態では少なくとも150nm厚部分、いくつかの実施形態では少なくとも200nm厚部分、の内部構造が実質的に損傷を受けないように、電磁分離によって純化された第1のイオンシャワーを用いることによって注入する工程、
(B)工程(A1)及び(A2)後、第1及び第2の接合形成面を接触させる工程、
(C)母体基板と受け基板が第1及び第2の接合形成面の接合形成面において相互に接合するに十分な時間をかけて、同時に実施される、
(1)第1及び第2の接合形成面が押し合されて接触するように母体基板及び/または受け基板に力を印加する工程、
(2)母体基板及び受け基板に概ね第2の受け基板外部表面から第2の母体基板外部表面への向きを有する電場をかける工程、及び
(3)母体基板及び受け基板を加熱する工程、加熱は第2の母体基板外部表面及び第2の受け基板外部表面がそれぞれ平均温度T及びTを有することを特徴とし、これらの温度は、共通温度への冷却時に母体基板及び受け基板が異なる収縮を受け、よってイオン注入域において母体基板を弱化させる、
及び
(D)接合された母体基板及び受け基板を冷却する工程及びイオン注入域において母体基板を分離する工程、
を含み、
酸化物ガラスまたは酸化物ガラス-セラミックは、工程(C)中に第2の接合形成面から離れて第2の受け基板外部表面に向かう方向に受け基板内を移動する、正イオンを含有する、
プロセスである。
本発明の第2の態様のいくつかの実施形態において、剥離膜は単結晶半導体材料を含む。
本発明の第2の態様のプロセスのいくつかの実施形態においては、工程(A2)において、イオン注入域の深さは約1000nm未満であり、いくつかの実施形態では約500nm未満、いくつかの別の実施形態では約300nm未満、いくつかの別の実施形態では約150nm未満、いくつかの別の実施形態では約100nm未満である。本プロセスのいくつかの実施形態において、剥離膜の無損傷部分の厚さは剥離膜の総厚の少なくとも50%であり、いくつかの実施形態では剥離膜の総厚の少なくとも60%、いくつかの実施形態では剥離膜の総厚の少なくとも80%、いくつかの実施形態では少なくとも90%である。
本発明の第2の態様のいくつかの実施形態において、剥離膜は単結晶シリコンを含む。
本発明の第2の態様のいくつかの実施形態においては、工程(A2)において、イオン注入域の厚さは約1μmをこえず、いくつかの実施形態では約500nmをこえず、いくつかの別の実施形態では約300nmをこえず、いくつかの別の実施形態では約200nmをこえない。
本発明の第2の態様のいくつかの実施形態においては、工程(A2)において、第1のイオンシャワーは実質的に第1の種に属するイオンからなる。
本発明の第2の態様のいくつかの実施形態において、第1の種に属するイオンは、H ,H,H ,D ,D ,HD,H,HD ,He,He2+から選ばれる単イオン種である。
本発明の第2の態様のいくつかの実施形態において、第1の種に属するイオンには、リン、ホウ素、ヒ素、炭素、窒素、酸素、フッ素、塩素及び金属が実質的に含まれない。
本発明の第2の態様のいくつかの実施形態は、工程(A2)とは別の、工程(A2)から独立している、
(A3)第1の母体基板外部表面の下の前記深さにあるイオン注入域に第1の母体基板外部表面を通して第2の種に属する複数のイオンを、剥離膜の、少なくとも50nm厚部分、いくつかの実施形態では少なくとも100nm厚部分、いくつかの実施形態では少なくとも150nm厚部分、いくつかの実施形態では少なくとも200nm厚部分、の構造が実質的に損傷を受けないように、電磁分離によって純化された第2のイオンシャワーを用いることによって注入する工程であって、第2の種に属するイオンが第1の種に属するイオンと異なる工程、
を含む。
本発明の第2の態様のいくつかの実施形態にしたがえば、イオン注入域は、第1のイオン種に属するイオンが注入された第1のイオン注入域及び第2のイオン種に属するイオンが注入された第2のイオン注入域からなり、第1のイオン注入域及び第2のイオン注入域は実質的に重なり合う。いくつかの実施形態において、第1のイオン種のピークと第2のイオン種のピークの間隔は約200nm未満であり、いくつかの実施形態では約150nm未満、いくつかの実施形態では約100nm未満、いくつかの実施形態では約50nm未満である。
いくつかの実施形態において、第1の種に属するイオンはH であり、第2の種に属するイオンはHeである。H 及びHeのエネルギーは、注入時にそれぞれが実質的にイオン注入域に分布するように選ばれる。いくつかの実施形態において、Heイオンのエネルギーに対するH イオンのエネルギーの比は約2:1である。例えば、H イオンは約60keVの平均エネルギーを有することができ、Heイオンは約30keVの平均エネルギーを有することができる。いくつかの有益な実施形態において、H イオンはH イオン注入域に注入され、HeイオンはHeイオン注入域に注入されて、H イオン注入域及びHeイオン注入域はいずれも母体基板のイオン注入域内にあり、H イオン注入域及びHeイオン注入域は実質的に重なり合う
本発明の第2の態様のいくつかの実施形態においては、工程(A1)において、第1のイオンシャワーの電磁分離は磁気手段によって実施される。
本発明の第2の態様のいくつかの実施形態において、第1の接合形成面(第1の母体基板外部表面)は、イオン注入後に、ただし接合形成のために第1の受け基板外部表面(第2の接合形成面)と接触させられる前に、水素濃度低減のために処理される。そのような水素濃度低減手段は、酸素プラズマ処理、オゾン処理、H処理、H+アンモニア処理、H+酸処理及びこれらの組合せから選ぶことができる。
本発明の第2の態様のプロセスのいくつかの実施形態において、プロセス終了時における、受け基板と剥離膜の間の接合強度は少なくとも8J/cmであり、いくつかの実施形態では少なくとも10J/cm、いくつかの別の実施形態では少なくとも15J/cmである。
本発明の第2の態様のプロセスのいくつかの実施形態においては、工程(A2)において、第1のイオンシャワーの電磁分離は磁気手段によって実施される。
本発明の第2の態様にしたがうプロセスのいくつかの実施形態においては、工程(A2)とは別の、工程(A2)から独立している、
(A3.1)ビーム−線走査型注入機を用いることによって第1の母体基板外部表面の下の前記深さにあるイオン注入域に第1の母体基板外部表面を通して複数のイオンを注入する工程、
がさらに含まれる。
本発明の第2の態様にしたがうプロセスのいくつかの実施形態においては、工程(A2)とは別の、工程(A2)から独立している、
(A3.2)従来のイオンシャワーを用いることによって第1の母体基板外部表面の下の前記深さにあるイオン注入域に第1の母体基板外部表面を通して複数のイオンを注入する工程、
がさらに含まれる。
本発明は、大面積同時イオン注入、低または無表面エッチング、高効率及び低コストが可能なである点において、従来の無質量分離型イオンシャワーの利点を有する。純化されたイオンシャワーを用いることにより、本発明はさらに、従来の無質量分離型イオンシャワーによっておこり得る、注入される半導体材料への損傷及び汚染を回避する。したがって、本発明により、SiOI構造を含むがこれに限定されない様々なSOI構造、特に、SiOG構造を含むがこれに限定されないSOG構造の作成に適する、便宜がよく、高効率で有効なイオン注入が可能になる。
本発明のさらなる特徴及び利点は以下の詳細な説明に述べられ、ある程度は、当業者には説明から容易に明らかであろうし、記述及び本発明の特許請求の範囲に、また添付図面にも、説明されるように本発明を実施することによって認められるであろう。
上述の一般的説明及び以降の詳細な説明が本発明の例示に過ぎず、特許請求されるような本発明の本質及び性質を理解するための概要または枠組みの提供が目的とされていることは当然である。
添付図面は本発明のさらなる理解を提供するために含められ、本明細書に組み入れられて、本明細書の一部をなす。
図1は本発明のプロセスを用いてイオン注入された母体基板の一実施形態の略図である。 図2は本発明のプロセスを用いてイオン注入された母体基板の別の実施形態の略図である。 図3は基板にイオン注入するために用いられている従来の無質量分離型イオンシャワー装置の略図である。 図4はイオンシャワーが磁気手段によって純化される、基板にイオン注入するために本発明のプロセスを用いる装置の略図である。 図5は電場、温度勾配及び圧力の存在の下で、受け基板に接合されている途上のイオン注入された母体基板の略図である。 図6は図5の構造が温度Tまで冷却された後の、SOI構造を形成するための図5の構造の分離工程の略図である。 図7は従来の無質量分離型イオンシャワーを用いることによって得られた薄い剥離シリコン膜の、その結晶構造への損傷を示す、TEM像である。
本明細書に用いられるように、「半導体材料」は、ドーピングのような修飾の付加の有無にかかわらず、半導体特性を示す材料を意味する。すなわち、例えば、本発明の意味における半導体材料は、単結晶純シリコンとすることができ、あるいは、リン、ホウ素、ヒ素またはその他の元素がドープされたシリコンとすることができる。半導体材料は一般に、実質的に単結晶材料の形態にある。「実質的に」は、半導体材料は通常、格子欠陥または僅かな結晶粒界のような、本質的であるかまたは意図的に加えられた少なくともいくつかの内部欠陥または表面欠陥を含んでいるという事実を考慮に入れるために、材料の表現に用いられる。「実質的に」は、いくつかのドーパントはバルク半導体の結晶構造を歪ませるか、そうではなくとも結晶構造に悪影響を及ぼし得るという事実も反映している。
本明細書で用いられるように、「第1のイオン注入域」は、注入時に、単位体積あたりのイオン数で表される、その中央におかれた第1のイオン種に属する注入イオンの局所ピーク密度を有し、第1の種に属する注入イオンの少なくとも50%を含む、母体基板の区域を意味する。「第2のイオン注入域」は、注入時に、単位体積あたりのイオン数で表される、その中央におかれた第2のイオン種に属する注入イオンの局所ピーク密度を有し、第2の種に属する注入イオンの少なくとも50%を含む、母体基板の区域を意味する。「実質的に重なり合う」により、第1のイオン注入域と第2のイオン注入域が少なくとも50%の重なりを有することが表される。単一イオン種がイオン注入された母体基板については、基板全体のイオン注入域が第1のイオン注入域である。第1のイオン種と第2のイオン種ないしさらに多くのイオン種がイオン注入された母体基板については、基板全体のイオン注入域は、第1のイオン注入域、第2のイオン注入域及び、もしあれば、追加のイオン注入域の複合である。イオン注入域全体は、本明細書の教示に照らし、当業者によってあらかじめ決定され得る。
本明細書においてイオン種は特有の質量及び電荷を有する。すなわち、いかなるイオンも質量または電荷が異なれば、異なる種である。例えば、H,H ,H ,D,D ,D ,HD,H,HD ,He,He2+は全て、本明細書においては異なるイオン種である。
本明細書における電磁分離は、イオンに電場及び/または磁場をかけることによる、異なるイオン種の分離を意味する。
本発明はいかなるSOI構造の作成にも適用することができる。本発明の以下の詳細な説明では、説明の目的のため、SiOI構造の作成が用いられる。本発明がSiOI構造の作成に限定されないことは当然である。
本発明はいかなるSOG構造の作成にも適用することができる。本発明の以下の詳細な説明では、説明の目的のため、SiOG構造の作成が用いられる。しかし、本発明がSiOG構造の作成に限定されないことは当然である。本発明の方法を用いることによるSiO構造の作成は本発明の一態様をなす。同時係属であり、共通に譲渡された、米国出願特許の明細書(特許文献8)はSOG構造、特にSiOG構造を作成するための手段及びそのような構造の新規な形態を説明している。特許文献8の開示はその全体が本明細書に参照として含まれる。
イオン注入はSOI構造の作成において最もコストがかかる工程の1つである。SOG構造では、ガラス材料またはガラス-セラミック材料のような、安価な基板材料の使用によってSOG構造の総コストをかなり低減することができる。SOG構造の作成においては、特許文献8に開示されているように、母体基板から単結晶シリコンのような薄膜半導体材料を分離するために水素イオン注入を用いることができる。この目的のために従来のビーム−線走査型イオン注入の方法及び装置を用いることができる。しかし、従来のビーム−線走査型イオン注入装置の使用は非常にコストがかかる。実際上、そのような薄膜分離プロセスには一般に水素イオンの大量ドーズが必要である。ビーム−線走査型注入機では、所望のレベルの注入の達成に長時間かかることが多い。これはSOG構造の作成コストをかなり高める。さらに、ビームイオン水素注入の使用の結果、母体基板から分離されて受けウエハに接合される膜は一般に所望より厚くなる。多くの目的用途に対しては、厚い膜の薄化及び研磨を含む、後処理がさらに必要になって、総プロセスを複雑にし、生産性及び歩留を低下させ、したがって最終製品のコストを高める。
上で論じたように、ビーム−線走査型イオン注入を置き換えるための代替イオン注入方法及び装置が従来技術で提案されている。特許文献9はこの目的のためのプラズマ浸漬イオン注入(PIII)の使用を開示している。特許文献9の該当部分は本明細書に参照として含まれる。PIII法では、プラズマが発生され、複数のイオンが電場によって加速されて母体基板に注入されるように、母体基板がプラズマ及び電場内におかれる。この方法には、母体基板の表面エッチング及びドーズ量制御の困難さという問題がある。さらに、多数の種のイオンが発生されてプラズマ内に存在し、イオンは注入時に広いエネルギーレベル分布を有する傾向があり、注入深さ、したがって分離されるべき膜の厚さの制御が困難である。さらにまた、プラズマ内の有害な汚染イオンも母体基板に注入されて、望ましくないドーピングを生じさせ、分離されるべき膜の損傷さえも生じさせ得る。
イオンシャワーも無質量分離型イオン注入法として特許文献9に言及されている。特許文献9の該当部分は本明細書に参照として含まれる。しかし、特許文献9にイオンシャワーの詳細な説明はなく、イオン注入へのイオンシャワーの使用の具体例も全く与えられていない。イオンシャワー注入(ISI)では、例えば、引出電極を用いることによって、プラズマ源から得られる大面積イオンビームが用いられる。イオンは注入前に加速することができる。イオン注入へのイオンシャワーの代表的用法は、例えば、エフ・クレーネル(F. Kroener)等,「特殊パワーIC用途のためのリンイオンシャワー注入(Phosphorus Ion Shower Implantation for Special Power IC Application)」,Ion Implantation Technology,2000年,p.479〜479に述べられている。この文献の該当部分は本明細書に参照として含まれる。図3はイオン注入への従来のイオンシャワーの用法を簡略に示す。装置301には、電極303とグリッド電極305の間にプラズマ309を入れるプラズマチャンバ307及びウエハ315がおかれる注入チャンバ313の2つの独立チャンバがある。イオン311は、必要に応じて加速され、飛行して、ある程度がウエハ315内に入る。したがって明らかに、従来のイオンシャワーは以下の特徴、(i)独立プラズマチャンバ内で発生された離隔プラズマの使用、(ii)注入のためのウエハが電場内にはおかれない、(iii)PIIIとは異なり、イオン源はパルス動作ではなく連続動作する、及び(iv)イオンは質量分離されていない、を有し、したがって注入されるべきウエハに当るイオンは実際上、質量、電荷及びエネルギーが様々な、複数の種を含む。
イオンシャワーは、ドーピングのような目的のため、半導体材料への、リン等のような、大きなイオンの注入に用いられた。しかし、本発明の発明者等には、特許文献9のような参考文献におけるイオンシャワーの開示が不十分なため、イオンシャワーを母体半導体ウエハからの薄膜の分離にうまく用い得るか否かが、従来技術からは不明であった。さらに、発明者等は、集積回路のような半導体デバイスの作成に従来技術で用いられるビーム−線走査型イオン注入装置及びプロセスのイオンシャワーによる置換えが思っていたほど簡単で容易ではないことを見いだした。本質的な技術的難題に遭遇した。
後述するように、発明者等は、無質量分離型イオンシャワーを用いることにより、剥離膜の結晶構造に損傷が生じ得ることを見いだした。損傷は、集積回路の回路構造のような、多くのマイクロエレクトロニクス構造の作成に用いることができないほど激しくなることができ、したがって非常に望ましくない。
いかなる特定の理論にも束縛されるつもりはないが、発明者等は、剥離膜の結晶構造への損傷が、従来のイオンシャワー内の不純物によって生じると考える。従来のイオンシャワーのイオンビームでは、プラズマチャンバにおいて、様々な質量及び電荷を有する複数のイオンが同時に発生され、母体基板に当って母体基板に注入され得る。例えば、水素イオンシャワーが用いられる場合に、水素プラズマ内では、H,H ,及びH のような、様々な種に属する複数のイオンが様々な比率でつくられる。大きさ及び質量が異なるため、これらのイオンが母体基板内で進む距離は異なる。イオンの内のいくつかはイオン注入域に到達しないであろうが、剥離膜に注入はされ、望ましくない修飾及び損傷を生じさせる。さらに、プラズマには、プラズマチャンバの汚染により、P、B、酸素イオン、炭素イオン、フッ素イオン及び塩素イオン並びに金属イオンのようなイオンもさらに含まれ得る。これらの大きく、重いイオンは、ほぼ間違いなく、剥離膜に留まり、損傷を生じさせるであろう。
したがって、発明者等は、PIII及びビーム−線走査型イオン注入のような従来方法にともなう問題も、また従来のイオンシャワー注入の欠点も、解決するために本発明を行った。
すなわち、本発明の第1の態様は、SOI構造一般を作成するための、
(I)第1の母体基板外部表面を有する、半導体材料からなる母体基板を提供する工程、及び
(II)第1の母体基板外部表面の下のいくらかの深さにあるイオン注入域に第1の母体基板外部表面を通して第1の種に属する複数のイオンを、イオン注入域と第1の母体基板外部表面の間に挟み込まれた材料膜(「剥離膜」)の、少なくとも50nm厚部分、いくつかの実施形態では少なくとも100nm厚部分、いくつかの実施形態では少なくとも150nm厚部分、いくつかの実施形態では少なくとも200nm厚部分、の構造が実質的に損傷を受けないように、電磁分離によって純化された第1のイオンシャワーを用いることによって注入する工程、
を含むプロセスである。
上述したように、工程(I)において、母体基板は、シリコンベース半導体材料及び非シリコンベース半導体材料のような、いずれかの半導体材料からなることができる。半導体材料は実質的に純粋で単結晶とすることができ、あるいは半導体材料の構造及び導電度を改変するために所望のドーパントをあらかじめドープすることができる。現在の半導体工業において、最も広く用いられている母体基板は単結晶シリコンを基にしており、最も広く作成されている構造は、酸化済シリコンウエハ上シリコンのような、SiOI構造である。本発明はそのようなプロセスに適用してプロセスコストを低減できる点において有益である。
一般的な半導体プロセスにおいて、用いられる母体基板は、精密に研磨された、極めて平滑な表面を有する。多くの状況において、母体基板は実質的に平行な主表面を有するウエハである。本発明はそのような状況に適用することができる。しかし、母体基板が成形表面を有し得ること、あるいは剥離膜を受け取るための受け基板の表面形態または作成されるべきSOI構造の目的用途に依存して、1つより多くの成形表面さえも有し得ることも当然である。母体基板が溝またはその他の構造を特徴とする外部表面を有することも可能である。本発明のプロセスにしたがう純化イオンシャワーの使用は、これらの母体基板に適用することができる。
当業者には、本出願明細書の教示に照らせば、SOI構造の目的用途による母体基板のイオン注入域の所望の深さがわかる。第1の母体基板外部表面の下のイオン注入域の深さにより剥離膜の厚さが決定される。一般に、母体基板からの剥離膜作成の目的には、イオン注入域の深さは約1000nm未満であり、いくつかの実施形態では約500nm未満、いくつかの実施形態では約300nm未満、いくつかの実施形態では約150nm未満、いくつかの実施形態では約100nm未満である。一般に、イオンシャワー、特に本発明にしたがう質量分離型イオンシャワーを用いれば、従来技術のビーム−線走査型イオン注入を用いた場合よりも浅いイオン注入域、したがって薄い剥離膜を得ることができ、したがって下流の剥離膜薄化工程を軽くすることができる。注入イオンの運動エネルギーを変えることにより、イオン注入域の深さを変えることができる。例えば、単結晶シリコン母体基板にH イオンを注入する場合、所望の剥離膜厚を得るために約40〜70keVの範囲内でイオンのエネルギーを選ぶことができる。
上述したように、イオンがイオン注入域に注入されるためには、イオンシャワーに含まれるイオンが純粋であることが極めて望ましい。すなわち、H,H ,H ,He,He2+等のような、第1の種に属するイオンの純度はモル換算で少なくとも90%であることが望ましく、いくつかの実施形態ではモル換算で少なくとも95%,いくつかの実施形態ではモル換算で少なくとも99%であり。いくつかの実施形態ではモル換算で少なくとも99.5%であることが好ましく、いくつかの実施形態ではモル換算で少なくとも99.9%であることが好ましく、いくつかの実施形態ではモル換算で少なくとも99.99%である。
電場及び/または磁場を横切って飛行させることによって質量及び電荷の異なるイオンを分離できることは知られている。イオンの行路は、それぞれの質量及び電荷に依存して、下式:
Figure 2009539256
にしたがう異なる大きさで、ローレンツ力により変化するであろう。ここで、
Figure 2009539256
はローレンツ力ベクトル、
Figure 2009539256
は電場強度ベクトル、
Figure 2009539256
は瞬時速度ベクトル、
Figure 2009539256
は磁場強度ベクトル、qはイオンの電荷である。すなわち、ローレンツ力は電気力要素及び磁気力要素の2つの要素に分けられる。磁気力は(フレミングの)右手の法則にしたがい、ベクトル、
Figure 2009539256
の向きに垂直である。当業者であれば、本明細書の開示に照らして、イオンシャワーでつくられる個々のイオン種を単離し、所望のイオン種を選択し、選択したイオンを母体基板の表面に導き、不要なイオン及び汚染イオンをフィルタリングして除去するかまたは他の方向に導くに用いられる所望の磁場、
Figure 2009539256
を決定できるであろう。
図4は本発明のプロセスのための装置構成を簡略に示す。すなわち、従来のイオンシャワーを簡略に示す図3と比較すると、プラズマチャンバ307と注入チャンバ313の間に磁気分析器403が配置されている。様々なイオン種をそれぞれの質量及び電荷にしたがって分離する、磁場405が分析器403に印加される。このようにして純化された所望の種のイオンが注入チャンバに導き入れられて、注入目的のために用いられる。
一般に、従来のイオンシャワー及び本発明にしたがう質量分離型イオンシャワーを含む、イオンシャワーがイオン源として用いられる場合、イオン注入されるべき母体基板が電場内におかれることはない。しかし、いくつかの状況においては、グリッド電極をでる際に、または電磁分析器における分離の際に、所定の深への注入に望ましいエネルギーレベルをイオンが有するように、必要に応じてイオンを加速または減速できることが望ましいことがある。これはイオンに別の加速/減速電場をかけることによって達成できる。母体基板は加速/減速電場内または加速/減速電場内外におくことができる。
すなわち、第1の態様にしたがうプロセスにより、損傷を与えるイオンが実質的に含まれず、狭い範囲のエネルギーレベルを有する、高純度イオンによるイオン注入が可能になる。したがって、SOI構造の作成に極めて望ましい、イオン注入域の深さ及び厚さの精密な制御が可能になる。
図1は、本発明にしたがう質量分離型イオンシャワーを含む本発明のプロセスを用いることによって注入を行った母体基板101の一実施形態を簡略に示す。参照数字103は第1の母体基板外部表面を指し、参照数字105は第2の母体基板外部表面を指し、参照数字113は、H またはHeのような、複数のイオンが注入されているイオン注入域を指す。イオン注入域113と第1の母体基板外部表面103の間に挟み込まれている材料膜115が剥離膜である。この図において、参照数字109はイオン注入域113の直下の区域を表す。イオン注入域113の厚さはtであり、第1の母体基板外部表面の下の深さはtである。tは目的の剥離膜115の厚さでもある。
上で論じたように、単イオン注入動作におけるイオンビーム内の複数のイオン種の存在は一般に望ましくない。しかし、いくつかのSOI構造の作成においては、複数のイオンを用いるイオン注入が望ましいことがある。発明者等は、いくつかのSOI構造の作成において、複数のイオン種を用いるイオン注入により、実際上、所望の剥離を達成するに必要な総注入イオン量を低減でき、全注入プロセスの効率を高め得ることを見いだした。本発明にしたがえば、そのような複数のイオン種の注入は、例えば、イオン注入域への第1のイオン種の注入完了時に以下のような第2のイオン注入工程:
(III)材料の剥離膜の構造が実質的に損傷を受けないように電磁分離によって純化された第2のイオンシャワーを用いることで第1の母体基板外部表面の下のいくらかの深さに第1の母体基板外部表面を通して第2の種に属する複数のイオンを注入する工程であって、第2の種に属するイオンは第1の種に属するイオンとは異なる工程、
を実施することによって達成することができる。
第1のイオン注入域と第2のイオン注入域は母体基板内で若干異なることができる。しかし、上で論じたような本発明のプロセスの制御性により、当業者であれば、本出願明細書の教示に照らして、第1のイオン注入域及び第2のイオン注入域のいずれもがイオン注入域内に配されるように適切なプロセスパラメータを選ぶことができる。実際、第1のイオン注入域及び第2のイオン注入域のいずれをも、互いに実質的に重なり合うように制御することができる。一般に、母体基板内の第1のイオン注入域における第1の種に属するイオンのピークと第2のイオン注入域における第2の種に属するイオンのピークの間隔をDとして、D≦300nmであることが望ましい。いくつかの実施形態ではD≦200nmであることが好ましく、いくつかの別の実施形態ではD≦100nmである。いくつかの実施形態ではD≦50nmである。
図2は、2つのイオン種がイオン注入されている、注入済母体基板201を簡略に示す。全イオン注入域113には、第1のイオン注入域111及び第2のイオン注入域115の、2つの実質的に重なり合う区域がある。本発明の第1の態様にしたがうプロセスの特定の実施形態においては、注入のための第1のイオン種及び第2のイオン種としてH 及びHe,またはHe及びH が用いられる。H またはHeのいずれを初めに注入するかまたは次に注入するかの順序は厳密ではないが、いくつかの実施形態においては、H イオンを初めに注入することが望ましい。本発明にしたがうH 及びHeのこの組合せはシリコン母体基板の注入及び剥離に特に有用であり、有利である。単結晶シリコン基板に注入する場合、H 及びHeのいずれをも同じイオン注入域に到達させるためには、Heに必要なエネルギーの方が低い。発明者等は、(i)H イオンのみのイオン注入または(ii)H イオン注入とHeイオン注入の組合せを用いることによって、シリコン膜の剥離の達成に成功できることを見いだした。しかし、(ii)の方が総エネルギーが低くなり、効率が高くなることから、(i)より好ましい。(ii)の特定の実施形態の1つにおいて、H イオンのエネルギーは約70keVであり、Heイオンのエネルギーは約40keVであって、この結果、シリコン膜の優れた剥離が得られた。
上で論じたように、本発明にしたがうプロセスを用いることによって作成される剥離膜の少なくとも50nm厚部分、いくつかの実施形態では少なくとも100nm厚部分、いくつかの実施形態では少なくとも150nm厚部分、いくつかの実施形態では少なくとも200nm厚部分、はイオン注入プロセスにより損傷を受けない。剥離膜の厚さの少なくとも大半の構造は損傷を受けないことが好ましい。「大半」は剥離膜の厚さの少なくとも半分は損傷を受けないことを意味する。「損傷を受けない」は、膜の内部構造、または膜の構造の損傷を受けていない部分は、イオン注入プロセス中に、剥離膜、または剥離膜の該当部分が、目的用途での使用に適し得ないほど有意には変えられないことを意味する。
本発明のプロセスにしたがえば、単注入イオン種または複数の注入イオン種を有する、イオン注入域の厚さは、約1000nm未満、いくつかの実施形態では約500nm未満、いくつかの別の実施形態では約300nm未満、いくつかの別の実施形態では約200nm未満になるように制御することができる。
イオン注入すると、例えば特許文献8に述べられている方法を用いることによって剥離膜を母体ウエハの残余部分から分離することができる。いかなる特定の理論にも束縛されるつもりは無いが、注入されたイオンは、加熱のような以降の処理時に、例えば微小気泡を形成することにより、注入域に欠陥を生じさせると考えられる。高密度の域内欠陥により、注入域内のある場所で分離と母体基板の残余部分からの剥離膜及び注入域の一部の剥離がおこる。
イオン注入すると、
(V)注入域内のある場所で母体基板から剥離膜及びイオン注入域の材料の少なくとも一部を分離する工程、
において母体基板から剥離膜を分離することによって、実質的に独立な剥離膜を作成することができる。
薄膜は次いで、後の受け絶縁体基板への接合形成によるような、SOI構造の作成における下流プロセス処理に用いることができる。しかし、剥離膜は非常に薄いため、予備接合された支持体無しでの取扱いは通常非常に困難である。したがって、一般に、本発明の第1の態様にしたがうSOI構造を作成するプロセスにおいては、工程(V)における剥離膜の分離に先立ち、
(IV)第1の母体基板外部表面の受け基板との接合を形成する工程、
が実施される。
母体基板との接合を形成するための受け基板は、表面酸化物層をもつかまたはもたない半導体ウエハ、ガラス板、結晶材料板及びガラス-セラミック板とすることができる。いくつかの実施形態において、受け基板は、例えばSiO層の熱成長等によって形成された表面酸化層をもつ単結晶シリコンウエハである。いくつかの実施形態において受け基板はSiOからなる。いくつかの実施形態において受け基板は高純度SiO板である。いくつかの実施形態において受け基板はサファイアのような結晶材料からなる。いくつかの実施形態において受け基板は酸化物ガラス材料または酸化物ガラス-セラミック材料からなる。特許文献8に述べられているように、いくつかの実施形態において受け基板は金属イオンを含有する酸化物ガラス材料または酸化物ガラス-セラミック材料からなる。すなわち、本発明の第1の態様にしたがうプロセスは、(i)従来のビーム−線走査型イオン注入が用いられた従来型のSOI構造及びSiOI構造、及び(ii)特許文献8に述べられているSOG構造及びSiOI構造のような非従来型のSOI構造の作成に用いることができる点で有利である。
半導体工業で用いられる従来の接合形成方法には、ウエハ接合形成、融着接合形成及び陽極接合形成のような方法がある。
特許文献8に示される、ガラスまたはガラス-セラミックの受け基板との母体基板の接合形成に特に有用な方法は、(a)母体基板及び受け基板を押し合わせて密着させるような母体基板及び受け基板への力、(b)母体基板の電位が受け基板の電位より高くなるような母体基板内及び受け基板内の電場及び(c)母体基板と受け基板の間の温度勾配、を印加する工程を含む。
母体基板のイオン注入後、ただし受け基板との母体基板の接合形成の前に、十分な強度をもつ接合を得るため、通常、両基板の表面清浄化工程が必要である。例えば、シリコン基板への水素イオン注入後、剥離膜の表面に複数の水素基が生成される。表面水素基を低減または除去せず、すぐに剥離膜表面の受け基板表面との接合形成をおこなうと、表面基によって生じる反発力のため、通常かなり大きな外力の使用が必要となる。したがって、イオン注入後、ただし接合形成の前に、表面から水素基を低減するための工程が通常必要とされる。特許文献8に教示されるように、そのような水素基低減は、とりわけ、酸素プラズマ処理、オゾン処理、H処理、H+アンモニア処理及びH+酸処理によって行うことができる。
本発明の第2の態様は質量分離型イオンシャワーを用いることによるSOG構造を作成するプロセスに向けられる。概括すれば、本方法は以下の、
(A1)母体基板及び受け基板を提供する工程、ここで、
(1)母体基板は半導体材料からなり、受け基板との接合形成のための第1の母体基板外部表面(第1の接合形成面)及び第2の母体基板外部表面を有する、
(2)受け基板は酸化物ガラスまたは酸化物ガラス-セラミックからなり、(i)母体基板との接合形成のための第1の受け基板外部表面(第2の接合形成面)及び(ii)第2の受け基板外部表面の、2つの外部表面を有する、
(A2)第1の母体基板外部表面の下のいくらかの深さにある母体基板のイオン注入域に第1の母体基板外部表面を通して第1の種に属する複数のイオンを、イオン注入域と第1の母体基板外部表面の間に挟み込まれた材料膜(「剥離膜」)の、少なくとも50nm厚部分、いくつかの実施形態では少なくとも100nm厚部分、いくつかの実施形態では少なくとも150nm厚部分、いくつかの実施形態では少なくとも200nm厚部分、の内部構造が実質的に損傷を受けないように、電磁分離によって純化された第1のイオンシャワーを用いることによって注入する工程、
(B)工程(A1)及び(A2)の後、第1の接合形成面と第2の接合形成面を接触させる工程、
(C)母体基板及び受け基板が第1の接合形成面と第2の接合形成面において接合するに十分な時間をかけて、同時に実施される、
(1)第1の接合形成面と第2の接合形成面が押し合わされて接触するように母体基板及び/または受け基板に力を印加する工程、
(2)概ね第2の受け基板外部表面から第2の母体基板外部表面への方向を有する電場を母体基板及び受け基板にかける工程、及び
(3)母体基板及び受け基板を加熱する工程、ここで加熱は第2の母体基板外部表面及び第2の受け基板外部表面がそれぞれT及びTの平均温度を有することを特徴とし、それぞれの温度は、共通温度への冷却時に母体基板と受け基板が異なる収縮を受け、よってイオン注入域において母体基板を弱化させるように選ばれる、
及び
(D)接合された母体基板及び受け基板を冷却する工程及びイオン注入域において母体基板を分離させる工程、
を含み、
酸化物ガラスまたは酸化物ガラス-セラミックは、工程(C)中に、第2の接合形成面から離れて第2の受け基板外部表面に向かう方向に受け基板内を移動する正イオンを含有する。
すなわち、第2の態様は上に概要を述べた本発明の第1の態様の一実施形態である。したがって、本発明の第1の態様は以下の第2の態様の説明によってさらに説明される。上述した本発明の第1の態様の一般的説明は第2の態様にも、必要な変更を加えて、適用可能である。
図5及び6は本発明の第2の態様にしたがうプロセスの一実施形態を簡略に示す。図5においては、図1に示される半導体母体基板101が、第1の受け基板外部表面(第2の接合形成面)503及び第2の受け基板外部表面505を有するガラスまたはガラス-セラミックの受け基板501と接合される。第1の母体基板外部表面(第1の接合形成面)103と第1の受け基板外部表面(第2の接合形成面)503が押し合わされて密着するように、圧力Pが印加される。母体基板101は温度Tに加熱され、電圧Vが印加される。受け基板501は異なる温度Tに加熱され、Vより低い電圧Vが印加される。すなわち、母体基板101と受け基板501の間の接合形成は、外部圧力、温度勾配及び電場を印加することによって行われる。十分な時間をかけて接合を形成した後、基板に印加された電圧及び圧力が取り去られ、基板は(室温のような)共通温度Tまで冷却させられる。(以降でさらに詳細に説明される)両基板の相異なる収縮により、イオン注入域113が弱化し、受け基板に接合された剥離膜115に接合されている部分113a及び母体基板の残余部分に接合されている部分113bの、2つの部分に分離する。
本発明の第2の態様にしたがうプロセスのいくつかの特定の実施形態は、以下の、
(A')第1の基板及び第2の基板を提供する工程、ここで
(1)第1の基板は、第2の基板との接合形成のための第1の外部表面(第1の接合形成面)、第1の基板に力を印加するための第2の外部表面(第1の力印加面)及び第1の基板を第1の部分と第2の部分に分離するための内部域(内部域は以降「分離域」と称され、上述した本発明の第1の態様にしたがう純化イオンシャワー注入を用いることによって形成されるイオン注入域である)を有し、ここで
(a')第1の接合形成面、第1の力印加面及び分離域は実質的に互いに平行である、
(b')第2の部分は分離域と第1の接合形成面の間にある、及び
(c')第1の基板は実質的に単結晶の半導体材料からなる、
及び
(2)第2の基板は、一方は第1の基板との接合形成のための外部表面(第2の接合形成面)であり、他方は第2の基板に力を印加するための外部表面(第2の力印加面)である、2つの外部表面を有し、ここで
(a')第2の接合形成面と第2の力印加面は実質的に互いに平行であり、距離Dだけ互いに隔てられている、及び
(b')第2の基板は酸化物ガラスまたは酸化物ガラス-セラミックからなる、
(B')第1の接合形成面と第2の接合形成面を接触させる工程(接触させられると、第1の接合形成面と第2の接合形成面は、以降本明細書で第1の基板と第2の基板の間の「界面」と称される領域を形成する)、
(C')第1の基板と第2の基板が第1及び第2の接合形成面の接合形成面において(すなわち界面において)相互に接合するに十分な時間をかけて、同時に実施される、
(1)第1及び第2の接合形成面を押し合せるために第1及び第2の力印加面に力を印加する工程、
(2)第1の基板及び第2の基板に、第1及び第2の力印加面のそれぞれにおける第1の電圧V及び第2の電圧Vを特徴とする電場をかける工程、ここで、それぞれの電圧はそれぞれの面において一様であり、電場が第1の基板から第2の基板に向くように、VはVより高い、及び
(3)第1の基板及び第2の基板を加熱する工程、ここで、加熱は第1の力印加面及び第2の力印加面におけるそれぞれの第1の温度T及び第2の温度Tを特徴とし、それぞれの温度はそれぞれの面において一様であり、共通温度への冷却時に第1の基板及び第2の基板が異なる収縮を受け、よって分離域において第1の基板を弱化させるように選ばれる、
及び
(D')接合された第1及び第2の基板を(例えば室温のような共通温度に)冷却する工程及び分離域において第1の部分と第2の部分を分離する工程、
を含むことができ、
酸化物ガラスまたは酸化物ガラス-セラミックは、以下の特徴の組合せ、
(i)酸化物ガラスまたは酸化物ガラス-セラミックは、1000℃より低い歪点を有し、工程(C')中に第2の接合形成面から離れて第2の力印加面に向かう方向に第2の基板内を移動する正イオン(例えばアルカリイオンまたはアルカリ土類イオン)を含有する、及び/または
(ii)酸化物ガラスまたは酸化物ガラス-セラミックは(a')非架橋酸素及び(b')工程(C')中に第2の接合形成面から離れて第2の力印加面に向かう方向に第2の基板内を移動する正イオン(例えばアルカリイオンまたはアルカリ土類イオン)を含有する、
の内の一方またはいずれをも有する。
技術上既知であるように、酸化物ガラス内または酸化物ガラス-セラミックのガラス相内の非架橋酸素は、ガラスの非網状組織形成成分によってガラスに与えられる酸素である。例えば、コーニング社(Corning Incorporated)ガラス製品1373及びコーニング社ガラス製品EAGLE2000(商標)のような市販LCDディスプレイガラスの場合、非架橋酸素はガラス組成へのアルカリ土類酸化物(例えば、MgO,CaO,SrO及び/またはBaO)の導入によるガラスの成分である酸素を含む。
いずれか特定の動作理論に束縛されたくはないが、工程(C')中に電気分解型反応がおこると考えられる。詳しくは、半導体基板(第1の基板)が電気分解型反応に対する正電極としてはたらき、第1の基板と第2の基板の間の界面領域において反応性酸素がつくられると考えられる。この酸素が半導体材料(例えばシリコン)と反応して、その場で、酸化された半導体の複合領域(例えばシリコンベース半導体については酸化シリコン領域)を形成すると考えられる。この複合領域は界面に始まり、第1の基板内に広がる。第2の基板の酸化物ガラスまたは酸化物ガラス-セラミック内の非架橋酸素の存在が第1の基板の半導体材料と反応する酸素の発生に役割を果たすと考えられる。
そのような反応性酸素の発生及びその半導体材料との組合せが第1の基板の半導体材料と第2の基板の酸化物ガラスまたは酸化物ガラス-セラミックの間の強固な接合の源である、すなわち第1の基板と第2の基板の間の接合の少なくともある程度(おそらくは全て)は第2の基板から発生する反応性酸素との半導体材料の反応による、と考えられる。従来技法とは異なり、この強固な結合が高温処理、すなわち1000℃をこえる温度での処理、を必要とせずに達成されることに意義がある。この高温処理を回避できる能力により、第2の基板を低コストで大量に生産できる材料とすることが可能になる。すなわち、高温処理を排除することにより、本発明では、シリコン、石英、ダイアモンド、サファイア等のような高価な高温材料からなる支持基板の必要が排除される。
詳しくは、高温処理を必要とせずに強固な結合を達成できる能力により、第2の基板を酸化物ガラスまたは酸化物ガラス-セラミック、一実施形態では1000℃未満の歪点を示す酸化物ガラスまたは酸化物ガラス-セラミック、でつくることができる。さらに詳しくは、ディスプレイ用途に対し、酸化物ガラスまたは酸化物ガラス-セラミックは一般に800℃未満、別の実施形態では700℃未満、の歪点を有する。エレクトロニクス及びその他の用途に対して、歪点は1000℃未満であることが好ましい。ガラス製作技術で周知のように、歪点が低いガラス及びガラス-セラミックは歪点が高いガラス及びガラス-セラミックよりも生産が容易である。
接合形成を容易にするためには、酸化物ガラスまたは酸化物ガラス-セラミックが少なくともある程度は導電可能であるべきである。酸化物ガラス及び酸化物ガラス-セラミックの導電度はそれぞれの温度に依存し、したがって半導体材料と酸化物ガラスまたは酸化物ガラス-セラミックの間の強固な接合の達成においては、(1)ガラスまたはガラス-セラミックの導電度、(2)工程(C')で用いられる温度(T及びT)、(3)工程(C')中に第1及び第2の基板に印加される電場の強度及び(4)工程(C')が実施される時間長の間で調整がなされる。
一般的ガイドラインとして、酸化物ガラスまたは酸化物ガラス-セラミックは1016Ω・cm以下の250℃における比抵抗ρ(すなわち、10−16S/cm以上の250℃における導電度)を有することが好ましい。250℃におけるρは1013Ω・cm以下であることがさらに好ましく、1011.5Ω・cm以下であることが最も好ましい。石英は1011.8Ω・cmの250℃における所要比抵抗を有するが、工程(C')中に移動できる正イオンを欠いており、したがって、石英は上記手順にしたがうSOI構造作成における第2の基板としての使用に適していないことになることに注意すべきである。
第1の基板と第2の基板のいかなる特定の組合せに対しても、当業者であれば本開示から工程(C')に対する時間、温度及び電場強度の適する組合せを容易に決定できるであろう。詳しくは、当業者であれば、SOI構造が以降の処理及び/または使用中にさらされるであろう様々な力及び環境条件に耐えるに十分に強い、半導体と酸化物ガラスまたは酸化物ガラス-セラミックの間の接合を形成するパラメータの組合せを選択できるであろう。
接合形成における上記の役割に加えて、工程(C')において印加される電場は第2の基板の接合形成面(第2の接合形成面)から第2の基板の力印加面(第2の力印加面)に向かう方向に第2の基板内で正イオン(陽イオン)の移動もおこさせる。そのような移動は、第1の基板と第2の基板の間の界面に始まり、第2の基板内に広がる空乏領域を形成することが好ましい。すなわち、空乏領域は第1の基板と第2の接合形成面に始まり、第2の力印加面に向けて第2の基板内に広がる。
そのような空乏領域の形成は、酸化物ガラスまたは酸化物ガラス-セラミックがアルカリイオン、例えばLi+1イオン,Na+1イオン及び/またはK+1イオンを含有する場合に、そのようなイオンは半導体デバイスの動作を妨げることが知られているから、特に望ましい。アルカリ土類イオン、例えばMg+2イオン,Ca+2イオン,Sr+2イオン及び/またはBa+2イオンも半導体デバイスの動作を妨げることができ、したがって、空乏領域ではそのようなイオンの濃度も低減されていることが好ましい。
有意義なことに、空乏領域はいったん形成されると、SOI構造が工程(C')において用いられる温度と同等であるか、あるいはさらにある程度高い、高温に加熱されても、時間の経過に対して安定であることが見いだされた。高温で形成されると、空乏領域はSOI構造の通常の使用温度及び形成温度において特に安定である。これらの事由により、使用中または以降のデバイスプロセス中にアルカリイオン及びアルカリ土類イオンがSOI構造の酸化物ガラスまたは酸化物ガラス-セラミックから半導体中に拡散して戻りはしないであろうことが保証され、これは工程(C')の接合形成プロセスの一環として電場を用いることから得られる重要な利点である。
強固な結合を達成するための動作パラメータの選択と同様に、当業者であれば、所望の幅及び重要な正イオンの全てに対して所望の低減された正イオン濃度をもつ空乏領域の達成に必要な動作パラメータを本開示から容易に決定できる。空乏領域は、存在すれば、本発明の方法態様にしたがって作成されたSOI構造の特徴的な様相である。
空乏領域に加えて、電場の印加は酸化物ガラスまたは酸化物ガラス-セラミックに含有される可動正イオンの1つないしさらに多くについての「パイルアップ」領域も形成できる。そのような領域は、存在すれば、空乏領域の、第1の基板と第2の基板の間の界面から最遠の側(端)にまたはその近傍にある。パイルアップ領域内では、正イオンの濃度がバルク濃度より高い。例えば、原子%で測定して、パイルアップ領域における正イオンのピーク濃度はバルク濃度の、例えば5倍になり得る。空乏領域と同様に、そのようなパイルアップ領域は、存在すれば、本発明の第2の態様にしたがって作成されたSOI構造の特徴的な様相である。
工程(C')中の第1及び第2の基板の温度、すなわちT及びTの値は、第1の基板が第1の部分と第2の部分に分割されて、第2の部分が第2の基板に接合され得るように、分離域において半導体基板(第1の基板)を弱化(例えば破断)させるという重要な機能を果たすように選ばれる。このようにして、所望の厚さ、例えば10nmと500nmの間、ある場合には5μmまでの厚さDの、半導体部分を有するSOI構造が達成される。
いずれか特定の動作理論に束縛されるつもりはないが、分離域における半導体基板の弱化は主として、接合された第1の基板と第2の基板が工程(C')後の、例えば室温まで、冷却される過程でおこると考えられる。T及びTの適切な選択(以下を参照のこと)により、この冷却は第1の基板と第2の基板の収縮差を生じさせる。この収縮差が、分離域における第1の基板の弱化/破断として表れる、応力を第1の基板に印加する。以下で論じるように、収縮差は第2の基板が第1の基板より大きく収縮しようとするような収縮差であることが好ましい。
本明細書で用いられるように、「共通温度への冷却時の収縮差」及び同様の用言は、第1の基板と第2の基板が接合されていなければ、第1の基板と第2の基板がそのような冷却によって異なる大きさで収縮するであろうことを意味する。しかし、第1の基板と第2の基板は工程(C')中に接合されており、剛性材料であるから、実際におこる個々の基板の収縮の大きさは、接合されていなければおこるはずの収縮の大きさと異なるであろう。この差により、冷却の結果として、一方の基板は張力を受け、他方の基板は圧縮力を受ける。「収縮しようとする」及び同様の用言は、接合されているときの基板の収縮はそれぞれの基板が接合されていないときの収縮と一般に異なるであろうという事実を表すために本明細書で用いられ、例えば、論じられている基板は冷却の結果としてある程度まで収縮しようとすることはできるが収縮できず、一般に、別の基板に接合されている結果として実際にはそこまで収縮することはないであろう。
工程(C')中に用いられるT及びTの値は第1の基板及び第2の基板の相対熱膨張係数に依存し、これらの値の選択の目標は、冷却中に、確実に、一方の基板、好ましくは第2の基板が他方の基板、好ましくは第1の基板より大きく収縮しようとし、よって分離域に応力が印加され、したがって分離域が弱化されることである。
一般に、冷却中に第2の基板が第1の基板より大きく収縮しようとするためには、T,Tと第1及び第2の基板の熱膨張係数CTE(それぞれCTE及びCTE)が関係式:
CTE・T>CTE・T
を満たすべきである。ここで、CTEは実質的に単結晶の半導体材料の0℃熱膨張係数であり、CTEは酸化物ガラスまたは酸化物ガラス-セラミックの0〜300℃熱膨張係数である。この関係式では、第1及び第2の基板が0℃の共通基準温度まで冷却され、T及びTが℃単位で表されるとされている。
この関係式の適用においては、酸化物ガラスまたは酸化物ガラス-セラミックが関係式:
5×10−7/℃≦CTE≦75×10−7/℃
を満たす0〜300℃熱膨張係数CTEを有することが好ましいことが念頭におかれるべきである。
比較のため、実質的単結晶シリコンの0℃熱膨張係数はほぼ24×10−7/℃であるが、0〜300℃平均CTEはほぼ32.3×10−7/℃である。第2の基板については75×10−7/℃以下のCTEが一般に好ましいが、ある場合、例えば太陽電池のような用途に用いるためのソーダ石灰ガラスの場合には、第2の基板のCTEが75×10−7/℃より高くなり得る。
関係式CTE・T>CTE・Tからわかるように、酸化物ガラスまたは酸化物ガラス-セラミックのCTE(CTE)が半導体材料のCTE(CTE)より小さい場合、冷却中に第2の基板が第1の基板より大きく収縮しようとするために必要な温度差T−Tが大きくなるであろう。逆に、酸化物ガラスまたは酸化物ガラス-セラミックのCTEが半導体材料のCTEより十分に大きければ、用いられる温度差T−Tを小さくすることができる。実際、酸化物ガラスまたは酸化物ガラス-セラミックのCTEが半導体材料のCTEより十分に大きければ、温度差T−Tはゼロに、さらには負にすることができる。しかし、酸化物ガラスまたは酸化物ガラス-セラミックのCTEは、一般に、冷却中に第2の基板が第1の基板より大きく収縮しようとするであろうことを保証するためには正の温度差T−Tが必要となるように、半導体材料のCTEに比較的近くなるように選ばれる。T>Tとすることは、そうすることで酸化物ガラスまたは酸化物ガラス-セラミックの反応性がさらに高くなる傾向があるから、酸化物ガラスまたは酸化物ガラス-セラミックの半導体材料との接合形成に役立ち得ることからも望ましい。また、T>Tとすることは、第1の基板と第2の基板の間の界面から離れる正イオンの移動を容易にできることからも望ましい。
冷却中の第1の基板と第2の基板の間の収縮差及びその結果の分離域における第1の基板の弱化/破断は、冷却中に第2の基板が第1の基板より大きく収縮しようとさせる手法とは別の手法によって達成することができる。特に、第1の基板を第2の基板より大きく収縮しようとさせることができる。この場合も、第1及び第2の基板のCTE及び温度の選択によって収縮差が達成される。一般に、この場合に対しては、CTE・TがCTE・Tより大きくなることが必要である。
第1の基板が第2の基板より大きく収縮しようとする場合、第1の基板、特に第1の基板の第2の部分は結果的に、冷却終了時に、圧縮力の下ではなく、張力の下にあるであろう。一般に、半導体膜(第1の基板の第2の部分)は完成SOI構造において圧縮力の下にあることが好ましく、したがって、冷却中の収縮差が第2の基板を第1の基板より大きく収縮させようとする手法が好ましいことになる。しかし、用途によっては、半導体膜をある程度の張力の下におくことが好ましい場合もある。
すなわち、要約すれば、本発明の実施には条件の他の組合せを用いることができるが、本発明の好ましい実施形態においては、工程(C')中にTがTより高く、工程(C')中に用いられる高温からの冷却中に第2の基板が第1の基板より大きく収縮しようとする。
本発明のいずれか特定の用途(例えば、いずれか特定の半導体材料及びいずれか特定の酸化物ガラスまたは酸化物ガラス-セラミック)に対し、ここでも、当業者であれば、所望のSOI構造を作成するために第1の基板の第1の部分と第2の部分が互いに分離できるように分離域を弱化するに十分なレベルの収縮差を与えるべきT及びTに対する値を、本開示及び特許文献8の開示に基づいて容易に選択できるであろう。
分離域における第1の部分と第2の部分の分離の結果、それぞれの部分は分離が生じた「剥離」面を有することになる。技術上既知のように、形成されたままの状態においては、すなわち以降のいかなる表面処理よりも前では、そのような剥離面は、一般に少なくとも1nm RMSをこえるオーダーであり、例えば1〜100nmの範囲にあって、用いられるプロセス条件に依存する表面粗さを特徴とし、第1または第2の部分の本体内に存在するより高い濃度の、分離域を形成するために用いられた注入イオン、例えば水素、ヘリウム等を有するであろう。一般的用途において、使用に先立って、剥離面はRMS表面粗さが1nm以下まで小さくなるように、例えばエレクトロニクス用途に対しては0.1nmのオーダーのRMS表面粗さまで、研磨される。本明細書で用いられるように、「剥離面」は形成されたままの表面及び以降のいずれかの表面処理後の表面を含む。
工程(C')中に第1及び第2の基板に印加される圧力により、基板が工程(C')の熱及び電場の処理を受けている間、基板が密着していることが保証される。このようにして、基板間の強固な接合の形成を達成することができる。
一般に、半導体基板(第1の基板、母体基板でもある)はガラスまたはガラス-セラミックの基板(第2の基板)より高いレベルの印加圧力に耐えることができるであろう。したがって、圧力は第2の基板を損傷させずに基板間の密着を与えるように選ばれる。
広い範囲の圧力を用いることができる。例えば、第1及び第2の基板の、それぞれ、第1及び第2の力印加面に印加される単位面積あたりの力P'は関係式:
1psi(6.9×10Pa)≦P'≦100psi(6.9×10Pa)
を満たすことが好ましく、関係式:
1psi(6.9×10Pa)≦P'≦50psi(3.4×10Pa)
を満たすことがさらに好ましい。
ここでも、当業者であれば、本発明のいずれか特定の用途に対して用いられるべき特定の圧力値を本開示から容易に決定できるであろう。
本発明の第2の態様は単一の第1の基板及び単一の第2の基板を用いて実施することができる。あるいは、本発明の方法は単一の第2の基板上に1つより多くのSOI構造を形成するために用いることができる。
例えば、工程(A')から(D')を用いて、第2の基板の全領域は覆わない第1のSOI構造を形成することができる。その後、工程(A')から(D')を反復して、第1のSOI構造で覆われていない領域の全てまたは一部を覆う第2のSOI構造を形成することができる。第2のSOI構造は第1のSOI構造と同じとするかまたは異ならせることができる。例えば、第2のSOI構造は、第1のSOI構造の作成に用いられた第1の基板の半導体材料と同じかまたは異なる、実質的に単結晶の半導体材料からなる第1の基板を用いて作成することができる。
さらに好ましくは、工程(A')において複数の(すなわち2つないしさらに多くの)第1の基板を提供し、工程(B')においてこれらの第1の基板の全てを単一の第2の基板と接触させ、次いで、得られた複数の第1の基板/単一の第2の基板からなる集成体に工程(C')及び(D')を施すことによって単一の第2の基板上に複数のSOI構造が同時に形成される。工程(A')において提供される複数の第1の基板は、全てを同じとするか、全てを異ならせるか、あるいはいくつかを同じとしていくつかを異ならせることができる。
いずれの手法が用いられるとしても、単一の酸化物ガラスまたは酸化物ガラス-セラミックの基板上に得られた複数のSOI構造は、本発明の特定の用途に適切なように、連続させるかまたは分離させることができる。望ましければ、隣り合う構造のいくつかまたは全ての間の隙間を、例えば半導体材料で、埋めて、いずれか所望の寸法の酸化物ガラスまたは酸化物-セラミックの基板上に1つないしさらに多くの連続半導体層を得ることができる。
本発明の第2の態様にしたがって作成されるSOI構造は、直接に、または1つないしさらに多くの中間層を介して、接合された第1の層及び第2の層を有する絶縁体上半導体構造であることが望ましく、ここで、
(a')第1の層は実質的に単結晶の半導体材料からなり、
(b')第2の層は酸化物ガラスまたは酸化物ガラス-セラミックからなり、
(c')第1の層と第2の層の間の接合強度は、少なくとも8J/m,好ましくは少なくとも10J/m,最も好ましくは少なくとも15J/mである。
本明細書を通して用いられ、また特許請求の範囲に用いられるように、SOI構造の半導体層とガラスまたはガラス-セラミックの層の間の接合強度は、押込試験法を用いて決定される。そのような試験法は、高分子材料、金属材料及び脆性材料を含む、広範な材料への薄膜及び被膜の密着特性を評価するために広く用いられている。この技法により、密着度の定量的尺度が界面歪エネルギー解放率の形態で得られる。
特許文献8の実施例に開示されるように、ガラス上のシリコン被膜の押込測定は、バーコヴィッチ(Berkovich)ダイアモンド圧子を装着した(米国ミネソタ州エデンプレイリー(Eden Prairie),MTS Systems Corporationの)Nano Indenter IIを用いて行うことができる。もちろん、接合強度値を決定するために他の装置を用いることができる。特許文献8の実施例12に詳細に論じられているように、ある範囲の負荷にわたって押込を行い、押込の直近周辺領域を離層の形跡について検査した。ディー・ビー・マーシャル(D. B. Marshall)及びエイ・ジー・エバンス(A. G. Evans),「残留応力がかかる薄膜の押込による密着度測定、I.界面離層の機構(Measurement of Adherence of Residually Stressed Thin Films by Indentation, I. Mechanism of Interface Delamination)」,J. Appl. Phys.,1984年,第56巻,第10号,p.2632〜2638を参考にして、接合エネルギーの計算を行った。この文献の該当部分は本明細書に参照として含まれる。この文献の試験法は以下に述べられる特許請求の範囲によって必要とされる接合エネルギーの計算に用いられることになる。
SOI構造が本発明の第2の態様にしたがうプロセスを用いて作成される場合、第1の層は、剥離面である、第2の層から遠い側の表面を有することが望ましいであろう。この場合、第2の層の酸化物ガラスまたは酸化物ガラス-セラミックが、
(a')関係式:
5×10−7/℃≦CTE≦75×10−7/℃,及び
ρ≦1016Ω・cm
を満たす、0〜300℃熱膨張係数CTE及び250℃及び比抵抗ρ、
及び
(b')1000℃より低い歪点T
を有することも好ましいであろう。
酸化物ガラスまたは酸化物ガラス-セラミックは、酸化物ガラスまたは酸化物ガラス-セラミックの温度Tが関係式:
−350≦T≦T+350
を満たすときに、酸化物ガラスまたは酸化物ガラス-セラミック内の分布を電場によって変えることができる正イオンも含有するであろう。ここでT及びTは℃単位である。
理解されるであろうように、ガラスまたはガラス-セラミックの層と、ガラスまたはガラス-セラミックの層に接合された半導体層、例えばシリコン層の間の接合の強度は、SOI構造の基幹特性である。SOI構造上またはSOI構造内での薄膜トランジスタまたはその他のデバイスの作成にともなうプロセスにSOI構造が耐え得ることを保証するためには、高い接合強度及び耐久性が極めて重要である。例えば、高接合強度は、切断工程、研磨工程及び同様のプロセス工程中のデバイス保全性を与える上で重要である。高接合強度により、ガラスまたはガラス-セラミックの基板に接合されたままでの、薄い半導体膜を含む、様々な厚さの半導体膜の処理も可能になる。
SOI構造を作成するための標準的な熱プロセスに対してSi-SiO結合の結合エネルギーがアニール温度に依存し、1100℃アニール後に1〜4J/mの範囲にあることが知られている。キュー・ワイ・トン(Q. Y. Tong)及びユー・ゴセル(U. Gosele),「半導体ウエハ接合形成(Semiconductor Wafer Bonding)」,(米国ニューヨーク),ジョン・ワイリー・アンド・サンズ社(John Wiley & Sons Inc.),1994年,p.108を参照されたい。特許文献8に述べられる実施例によって実証されているように、本発明の第2の態様にしたがえば、これまでに達成された接合エネルギーよりもかなり高いSOI構造に対する接合強度、すなわち少なくとも8J/mの接合強度が得られる。
本発明の第2の態様のプロセスにしたがえば、以下に示すI〜IXの特徴を有するSOI構造を作成することができる。
I:直接に、または1つないしさらに多くの中間層を介して、接合された第1及び第2の層を有する絶縁体上半導体構造。ここで、
(a')第1の層は、
(i) 実質的に単結晶の半導体材料からなり、
(ii) 距離Dだけ隔てられた、実質的に平行な第1及び第2の面を有し、第1の面は第2の面より第2の層に近く、
(iii)(1)第1の層内にあり、(2)第1の面に実質的に平行であり、(3)距離D/2だけ第1の面から隔てられた、基準面を有し、
(iv) 第1の面から始まり、第2の面に向かって広がる高酸素濃度領域を有し、高酸素濃度領域は関係式:
δ≦200nm
を満たす厚さδを有する。ここで、δは、第1の面と、(1)第1の層内にあり、(2)第1の面に実質的に平行であり、(3)関係式:
(x)−CO/基準≧50%, 0≦x≦δ
が満たされる、第1の面から遠い側の面である、面との間隔であり、ここで、
(x)は第1の面からの距離xの関数としての酸素濃度であり、
O/基準は基準面における酸素濃度であり、
(x)及びCO/基準は原子%単位である。
及び
(b')第2の層は酸化物ガラスまたは酸化物ガラス-セラミックからなる。
本発明のこの態様の高酸素濃度領域は、半導体材料内にある点で、接合形成前に半導体基板の外面上に形成される酸化物層(例えば米国特許第5909627号明細書を参照されたい)と弁別されるべきであることに注意すべきである。特に、本発明の第2の態様にしたがうプロセスを用いてSOI構造が作成される場合、高酸素濃度領域は、半導体層と酸化物ガラスまたは酸化物ガラス-セラミックの複合領域が形成されるように、その場で形成される。
II:直接に、または1つないしさらに多くの中間層を介して、接合された第1及び第2の層を有する絶縁体上半導体構造。ここで、
(a')第1の層は実質的に単結晶の半導体材料からなり、剥離面である、第2の層から遠い側の面を有する。
及び
(b')第2の層は、
(i) 距離Dだけ隔てられた、実質的に平行な第1及び第2の面を有し、第1の面は第2の面より第1の層に近く、
(ii) (1)第2の層内にあり、(2)第1の面に実質的に平行であり、(3)距離D/2だけ第1の面から隔てられた、基準面を有し、
(iii)1つないしさらに多くのタイプの正イオンを含有し、それぞれのタイプの正イオンが基準面において基準濃度Ci/基準を有する、酸化物ガラスまたは酸化物ガラス-セラミックからなり、
(iv) 第1の面から始まり、基準面に向かって広がる、少なくとも1つのタイプの正イオンの濃度がそのイオンについての基準濃度Ci/基準に対して低められている領域(正イオン空乏領域)を有する。
III:直接に、または1つないしさらに多くの中間層を介して、接合された第1及び第2の層を有する絶縁体上半導体構造。ここで、
(a')第1の層は、厚さが10μm未満(いくつかの実施形態では5μm未満、いくつかの別の実施形態では1μm未満)の、実質的に単結晶の半導体材料からなり、
(b')第2の層は、
(i) 距離Dだけ隔てられた、実質的に平行な第1及び第2の面を有し、第1の面は第2の面より第1の層に近く、
(ii) (1)第2の層内にあり、(2)第1の面に実質的に平行であり、(3)距離D/2だけ第1の面から隔てられた、基準面を有し、
(iii)1つないしさらに多くのタイプの正イオンを含有し、それぞれのタイプの正イオンが基準面において基準濃度Ci/基準を有する、酸化物ガラスまたは酸化物ガラス-セラミックからなり、
(iv) 第1の面から始まり、基準面に向かって広がる、少なくとも1つのタイプの正イオンの濃度がそのイオンについての基準濃度Ci/基準に対して低められている領域(正イオン空乏領域)を有する。
このSOI構造に関し、従属項(a')の10μm制限は半導体ウエハの厚さよりかなり小さいことに注意すべきである。例えば、市販のシリコンウエハの厚さは一般に100μmより大きい。
IV:直接に、または1つないしさらに多くの中間層を介して、接合された第1及び第2の層を有する絶縁体上半導体構造。ここで、
(a')第1の層は実質的に単結晶の半導体材料からなり、
(b')第2の層は1つないしさらに多くのタイプの正イオンを含有する酸化物ガラスまたは酸化物ガラス-セラミックからなり、酸化物ガラス内または酸化物ガラス-セラミック内のリチウムイオン、ナトリウムイオン及びカリウムイオンの濃度の総和が酸化物ベースで1.0重量%未満であり、好ましくは0.1重量%未満(すなわち、重量%LiO+重量%KO+重量%NaO<1.0重量%,好ましくは<0.1重量%)であり、
第1の層が10cmより大きい最大寸法(例えば、円形層の場合は直径、矩形層の場合は対角線、等)を有する。
V:直接に、または1つないしさらに多くの中間層を介して、接合された第1及び第2の層を有する絶縁体上半導体構造。ここで、
(a')第1の層は実質的に単結晶の半導体材料からなり、
(b')第2の層は、
(i) 距離Dだけ隔てられた、実質的に平行な第1及び第2の面を有し、第1の面は第2の面より第1の層に近く、
(ii) (1)第2の層内にあり、(2)第1の面に実質的に平行であり、(3)距離D/2だけ第1の面から隔てられた、基準面を有し、
(iii)1つないしさらに多くのタイプの正イオンを含有し、それぞれのタイプの正イオンが基準面において基準濃度Ci/基準を有する、酸化物ガラスまたは酸化物ガラス-セラミックからなり、
(iv) 第1の面から始まり、基準面に向かって広がる、少なくとも1つのタイプの正イオンの濃度がそのイオンについての基準濃度Ci/基準に対して低められている領域(正イオン空乏領域)を有し、正イオン空乏領域が遠端(すなわち、基準面に近い側の端)を有し、
(v) 正イオン空乏領域の遠端の近傍に、少なくとも1つのタイプの正イオンの濃度がその正イオンについての基準濃度Ci/基準に対して高められている領域(パイルアップ領域)を有する。
VI:直接に、または1つないしさらに多くの中間層を介して、接合された第1及び第2の層を有し、接合強度が少なくとも8J/cmであり,いくつかの実施形態では少なくとも10J/cm,いくつかの実施形態では少なくとも15J/cmであって、第1の層は実質的に単結晶の半導体材料からなり、第2の層は酸化物ガラスまたは酸化物ガラス-セラミックからなり、第1の層の少なくとも第2の層に近い領域が、その領域を互いに独立に相対的に伸張及び収縮することができる実質的に独立した領域に分割するリセスを有する、絶縁体上半導体構造。
このSOI構造のいくつかの実施形態では、リセスは第1の層の全厚(D)にわたって延びる。
VII:直接に、または1つないしさらに多くの中間層を介して、接合された第1及び第2の層を有し、第1の層は実質的に単結晶の半導体材料からなり、第2の層はシリカ及び網状構造形成材として1つないしさらに多くのその他の酸化物(例えば、B,Al及び/またはP)を含有するガラスまたはガラス-セラミックからなり、第1の層が、第2の層に接し、酸化シリコン(すなわち、SiO,1≦x≦2)を含むが、上記1つないしさらに多くのその他の酸化物は含まず、厚さが200nm以下の領域を有する、絶縁体上半導体構造。
VIII:実質的に単結晶の半導体材料(材料S)及び、正イオンを含有する、酸化物ガラスまたは酸化物ガラス-セラミック(材料G)を有する絶縁体上半導体構造であって、その構造の少なくとも一部が、
材料S,
酸素含有量が高められている材料S,
少なくとも1つのタイプの正イオンについて正イオン濃度が低められている材料G,
少なくとも1つのタイプの正イオンについて正イオン濃度が高められている材料G,及び
材料G,
をこの順序で有する、絶縁体上半導体構造。
本発明の第2の態様のプロセスにしたがって作成することができる、上述したSOI構造I〜VIII及び以下に説明される別のSOI構造のそれぞれに関し、絶縁体上半導体構造の「絶縁体」コンポーネントは、第2の基板としての酸化物ガラスまたは酸化物ガラス-セラミックの使用によって本発明で自動的に提供されることに注意すべきである。ガラスまたはガラス-セラミックの絶縁機能は、第1の基板と第2の基板の間の界面が正イオン空乏領域を含む場合にさらに一層強化される。特定の例として、SOI構造VIIIにおいては、材料Gの全てが絶縁体である。さらに、酸素濃度が、少なくともある程度、高められた材料Sは、達成される酸素濃度に応じて絶縁体として機能することができる。そのような場合、材料Sより後の全てがSOI構造の絶縁体を構成する。単結晶半導体材料は、例えば半導体特性を付与する目的のために、様々なレベルでドーパントをドープできることにも注意すべきである。
本発明にしたがう絶縁機能の自動実装は、半導体膜が半導体ウエハに接合され、絶縁機能を達成するために絶縁体層、例えばSiO層が半導体膜と半導体ウエハの間に挟み込まれる(埋め込まれる)必要がある、通常のSOI構造に比べて著しい相違を示す。
本発明の第2の態様にしたがえば、本発明の方法は単一の酸化物ガラスまたは酸化物ガラス-セラミックの基板上に複数のSOI構造を作成するために実施することができ、SOI構造は、全てを同じとするか、全てを異ならせるか、あるいはいくつかを同じとし、いくつかを異ならせることができる。同様に、本発明の第2の態様で得られる製品は、単一の第2の層上に複数の第1の層を有することができ、ここでも、第1の層は、全てを同じとするか、全てを異ならせるか、あるいはいくつかを同じとし、いくつかを異ならせることができる。
単一の第1の層または複数の第1の層のいずれが用いられるとしても、得られるSOI構造は、第2の層の第1の表面の全てまたは実質的に全て(すなわち>95%)が(直接に、または1つないしさらに多くの中間層を介して)1つないしさらに多くの種類の実質的に単結晶の半導体層に接合されていることができ、あるいは実質的に単結晶ではない半導体材料である材料に覆われた第1の面のかなりの領域(以降「非単結晶半導体領域」と称される)を有することができる。
非単結晶半導体領域において、第1の面は、直接に、または1つないしさらに多くの中間層を介して、例えば非晶質及び/または多結晶の半導体材料、例えば非晶質シリコン及び/または多結晶シリコンに接合させることができる。そのような比較的安価な材料は、一般にディスプレイエレクトロニクスのいくつかの部品、例えば、高性能半導体材料を必要とする、周辺ドライバ、画像プロセッサ、タイミングコントローラ等にしか実質的に単結晶の半導体材料が必要とされない、ディスプレイ用途に特に有益であり得る。技術上周知のように、多結晶半導体材料、特に多結晶シリコンは、非晶質材料が、LCDガラス基板のような、基板に被着された後に、非晶質材料の熱結晶化(例えばレーザベース熱結晶化)によって得ることができる。
第2の層の第1の面の全体が実質的に単結晶の半導体材料または非単結晶半導体材料で覆われる必要がないことは、もちろんである。むしろ、指定された領域は、そのような領域間のスペースが露出した第2の層であるかまたは1つないしさらに多くの非半導体材料に接合された第2の層である、半導体材料を有することができる。そのようなスペースの大きさは本発明の特定に用途に適切であるように、広くすることも狭くすることもできる。例えば、液晶ディスプレイのような、ディスプレイ用途の場合、ガラス層の(例えば、ほぼ75〜80%より広い)大部分は一般に実質的に単結晶の半導体材料または非単結晶半導体材料のいずれにも覆われることはないであろう。
単一の第2の層に接合された複数の第2の層により、実質的に単結晶の半導体材料からなる広い領域を有するSOI構造を得ることができる。すなわち、本発明の第2の態様のプロセスにしたがえば、また別のSOI構造IXを作成することができる。
IX:直接に、または1つないしさらに多くの中間層を介して、接合された第1及び第2の層を有する絶縁体上半導体構造。ここで、
(a')第1の層は、それぞれが実質的に単結晶の半導体材料からなる、複数の領域を有し、
(b')第2の層は酸化物ガラスまたは酸化物ガラス-セラミックからなり、
(c')複数の領域のそれぞれは関係式:
Figure 2009539256
満たす表面積Aを有する。ここで、領域のいずれもが円周を有していればA=780cmであり、領域のいずれもが円周を有していなければA=500cmである。
上述と同様に、様々な領域の実質的の単結晶の半導体材料は、全てを同じとするか、全てを異ならせるか、あるいはいくつかを同じとし、いくつかを異ならせることができる。同様に、1つないしさらに多くの中間層が用いられる場合、中間層は、様々な領域に対して、全てを同じとするか、全てを異ならせるか、あるいはいくつかを同じとし、いくつかを異ならせることができる。特に、1つないしさらに多くの領域において実質的に単結晶の半導体材料を1つないしさらに多くの中間層を介して第2の層に接合させることができ、1つないしさらに多くの別の領域において半導体材料を第2の層に直接に接合させることができる。
本発明の第2の態様のプロセスにしたがって作成できる、上述のSOI構造I〜IXに関し、第1の基板と第2の基板の間の1つないしさらに多くの中間層は、存在する場合、複合厚は100nm未満であることが好ましく、いくつかの実施形態では50nm未満、いくつかの実施形態では30nm未満である。
上に挙げた個々のSOI構造I〜IXに加えて、本発明の第2の態様のプロセスはSOI構造I〜IXの特徴のいずれかまたは全ての組合せを有するSOI構造を作成するために用いることもできる。例えば、SOI構造のいくつかの実施形態は少なくとも8J/cmの接合強度を有し得ることが好ましく、いくつかの実施形態では接合強度が少なくとも10J/cmであることが好ましく、いくつかの実施形態では接合強度が少なくとも15J/cmであることが最も好ましい。同様に、SOI構造は、少なくとも1つの剥離面、少なくとも1つの正イオン空乏領域、少なくとも1つのパイルアップ領域及び/または厚さが10μm未満の半導体層を有し得ることが好ましい。
以下の非限定的実施例によって本発明をさらに説明する。
具体例1(対照例)
150mm径、500μm厚のシリコンウエハに、標準的な無改修の従来型イオンシャワー装置において、H イオンを2E16(すなわち2×1016)H イオン/cmのドーズ量及び60keVの注入エネルギーでイオン注入した。次いで、ウエハを酸素プラズマ内で処理して表面基を酸化した。次いで、100mm径のコーニング社EAGLE2000ガラスウエハを超音波層内でFischer Scientific Contrad 70 洗剤を用いて15分間洗浄し、続いて超音波層内で蒸留水洗浄を15分間行い、次いで10%硝酸溶液内で洗浄し、続いて蒸留水洗浄を再度行った。これらのウエハはいずれも最後に、クリーンルームにおいてスピン洗浄/乾燥機内で蒸留水を用いて洗浄した。
次いで2枚のウエハをウエハの間から空気を確実に逃すようにして接触させ、次いでウエハをボンダーに入れ、特許文献8の教示にしたがって接合させた。ガラスウエハを負電極上に置き、シリコンウエハを正電極上に置いた。2枚のウエハを525℃(シリコンウエハ)及び575℃(ガラスウエハ)に加熱した。1750Vの電圧をウエハ表面にかけて印加した。電圧を20分間印加し、20分経過後電圧をゼロにして、ウエハを室温まで冷却した。ウエハは容易に分離できた。剥離シリコン膜の断面のTEM(透過型電子顕微鏡)像を撮影した。TEM像が図7に示され、図7はシリコン膜が厚さ全体にわたって損傷を受け、シリコン膜がエレクトロニクス用途にはほとんど使用できなくなっていることを示す。
具体例2(本発明)
具体例1の実験を同じ実験パラメータを用い、ただし質量分離を可能にし、したがって所望の種H だけの注入を可能にする分析磁石を備える装置内で、反復した。この結果、損傷が実質的に破断域に限定され、この破断域は研磨またはエッチングによって除去できて、電子デバイスに有用な、良好な無損傷シリコン層が表れると考えられる。H イオン注入に続けてHeイオン注入を行う別の実験でも同様の結果が得られると考えられる。
本発明の範囲及び精神を逸脱しない様々な改変及び変更が本発明になされ得ることが当業者には明らかであろう。したがって、本発明の改変及び変更が添付される特許請求項及びそれらの等価物の範囲内に入れば、本発明はそのような改変及び変更を包含するとされる。
101 母体基板
103,105 母体基板外部表面
113 イオン注入域
115 剥離膜
307 プラズマチャンバ
309 プラズマ
311 イオン
313 注入チャンバ
315 ウエハ
401 質量分析型イオンシャワー装置
403 磁気分析器
405 磁場

Claims (14)

  1. 絶縁体上半導体構造を形成するプロセスにおいて、
    (I)第1の母体基板外部表面を有する、半導体材料からなる母体基板を提供する工程、及び
    (II)前記第1の母体基板外部表面の下のいくらかの深さにあるイオン注入域に前記第1の母体基板外部表面を通して第1の種に属する複数のイオンを、前記イオン注入域と前記第1の母体基板外部表面の間に挟み込まれた、剥離膜である前記半導体材料の少なくとも50nm厚部分の構造が実質的に損傷を受けないように、電磁分離によって純化された第1のイオンシャワーを用いることによって注入する工程、
    を有してなるプロセス。
  2. 前記工程(II)において、前記剥離膜の内のいくらか、少なくとも100nm厚部分、が実質的に損傷を受けないことを特徴とする請求項1に記載のプロセス。
  3. 前記剥離膜の前記無損傷部分の厚さが前記剥離膜の総厚の少なくとも50%であることを特徴とする請求項1または2に記載のプロセス。
  4. 前記工程(II)において、前記第1のイオンシャワーが実質的に、H ,H,H ,D ,D ,HD,H,HD ,He,He2+,O,O ,O2+及びO から選ばれる第1の種に属するイオンからなることを特徴とする請求項1から3のいずれか1項に記載のプロセス。
  5. 前記プロセスが、前記工程(II)とは別の、前記工程(II)から独立している、
    (III)前記第1の母体基板外部表面の下の前記深さにある前記イオン注入域に前記第1の母体基板外部表面を通して第2の種に属する複数のイオンを、前記剥離膜の少なくとも50nm厚部分の構造が実質的に損傷を受けないように電磁分離によって純化された第2のイオンシャワーを用いることによって注入する工程であって、前記第2の種に属する前記イオンが前記第1の種に属する前記イオンと異なる工程、
    をさらに含むことを特徴とする請求項1から4のいずれか1項に記載のプロセス。
  6. 前記イオン注入域が、前記第1のイオン種に属する前記イオンが注入された第1のイオン注入域及び前記第2のイオン種に属する前記イオンが注入された第2のイオン注入域を含み、前記第1のイオン注入域と前記第2のイオン注入域が実質的に重なり合うことを特徴とする請求項5に記載のプロセス。
  7. 前記第1のイオン注入域における前記第1の種のイオンの密度ピークと前記第2のイオン注入域における前記第2の種のイオンの密度ピークの間隔が約100nm未満であることを特徴とする請求項6に記載のプロセス。
  8. 前記第1の種に属する前記イオンがH であり、前記第2の種に属する前記イオンがHeであることを特徴とする請求項5から7のいずれか1項に記載のプロセス。
  9. 前記プロセスが、
    (V)前記イオン注入域内の場所において前記母体基板から前記剥離膜及び前記イオン注入域の前記半導体材料の少なくとも一部を分離する工程、
    をさらに含むことを特徴とする請求項1から8のいずれか1項に記載のプロセス。
  10. 前記プロセスが、
    (IV)前記第1の母体基板外部表面の受け基板との接合形成を含む工程、
    をさらに含み、
    (1)前記受け基板が酸化物ガラスまたは酸化物ガラス-セラミックからなり、
    (2)前記工程(IV)において、前記接合形成が、(a)前記母体基板と前記受け基板が押し合されて密着するような前記母体基板及び前記受け基板への力、(b)前記母体基板内の電位が前記受け基板内の電位より高くなるような前記母体基板及び前記受け基板内の電場及び(c)前記母体基板と前記受け基板の間の温度勾配を印加する工程によって実施されることを特徴とする請求項1から9のいずれか1項に記載のプロセス。
  11. 前記工程(II)において、前記第1のイオンシャワーの前記電磁分離が磁場を用いることによって行われることを特徴とする請求項1から10のいずれか1項に記載のプロセス。
  12. 絶縁体上半導体構造を形成するプロセスにおいて、
    (A1)母体基板及び受け基板を提供する工程であって、
    (1)前記母体基板が半導体材料からなり、前記受け基板との接合形成のための第1の母体基板外部表面(第1の接合形成面)及び第2の母体基板外部表面を有し、
    (2)前記受け基板が酸化物ガラスまたは酸化物ガラス-セラミックからなり、(i)前記母体基板との接合形成のための第1の受け基板外部表面(第2の接合形成面)及び(ii)第2の受け基板外部表面の、2つの外部表面を有する、
    工程;
    (A2)前記第1の母体基板外部表面の下のいくらかの深さにある前記母体基板のイオン注入域に前記第1の母体基板外部表面を通して第1の種に属する複数のイオンを、前記イオン注入域と前記第1の母体基板外部表面の間に挟み込まれた前記半導体材料の膜である剥離膜の少なくとも50nm厚部分の内部構造が実質的に損傷を受けないように、電磁分離によって純化された第1のイオンシャワーを用いることによって注入する工程;
    (B)前記工程(A1)及び(A2)後、前記第1の接合形成面と前記第2の接合形成面を接触させる工程;
    (C)前記母体基板と前記受け基板が前記第1の接合形成面及び前記第2の接合形成面において相互に接合するに十分な時間をかけて、同時に実施される、
    (1)前記第1の接合形成面と前記第2の接合形成面が押し合されて接触するように前記母体基板及び/または前記受け基板に力を印加する工程、
    (2)前記母体基板及び前記受け基板に概ね前記第2の受け基板外部表面から前記第2の母体基板外部表面への向きを有する電場をかける工程、及び
    (3)前記母体基板及び前記受け基板を加熱する工程であって、前記加熱は前記第2の母体基板外部表面及び前記第2の受け基板外部表面の平均温度がそれぞれ温度T及びTであることを特徴とし、前記温度は共通温度への冷却時に前記母体基板及び前記受け基板が異なる収縮を受け、よって前記イオン注入域において前記母体基板を弱化させる、加熱工程、
    及び
    (D)前記接合された母体基板と受け基板を冷却する工程及び前記イオン注入域において前記母体基板を分離する工程、
    を含み、
    前記酸化物ガラスまたは酸化物ガラス-セラミックは、前記工程(C)中に前記第2の接合形成面から離れて前記第2の受け基板外部表面に向かう方向に前記受け基板内を移動する、正イオンを含有することを特徴とする請求項1から11のいずれか1項に記載のプロセス。
  13. 前記工程(A2)の後であって、前記工程(B)の前に、前記母体基板の前記第1の接合形成面が前記第1の接合形成面の水素濃度を低減するための処理を施されることを特徴とする請求項12に記載のプロセス。
  14. 前記水素濃度低減処理が、酸素プラズマ処理、オゾン処理、Hによる処理、Hとアンモニアによる処理、Hと酸による処理、及びこれらの組合せから選ばれることを特徴とする請求項13に記載のプロセス。
JP2009513226A 2006-05-31 2007-05-24 高純度イオンシャワーを用いるsoi構造の作成 Expired - Fee Related JP5443977B2 (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US11/444,741 2006-05-31
US11/444,741 US7608521B2 (en) 2006-05-31 2006-05-31 Producing SOI structure using high-purity ion shower
PCT/US2007/012602 WO2007142910A2 (en) 2006-05-31 2007-05-24 Producing soi structure using high-purity ion shower

Publications (3)

Publication Number Publication Date
JP2009539256A true JP2009539256A (ja) 2009-11-12
JP2009539256A5 JP2009539256A5 (ja) 2010-12-16
JP5443977B2 JP5443977B2 (ja) 2014-03-19

Family

ID=38790751

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2009513226A Expired - Fee Related JP5443977B2 (ja) 2006-05-31 2007-05-24 高純度イオンシャワーを用いるsoi構造の作成

Country Status (7)

Country Link
US (2) US7608521B2 (ja)
EP (1) EP2022088A2 (ja)
JP (1) JP5443977B2 (ja)
KR (1) KR101441702B1 (ja)
CN (1) CN101461055B (ja)
TW (1) TWI348745B (ja)
WO (1) WO2007142910A2 (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012164975A (ja) * 2011-01-21 2012-08-30 Semiconductor Energy Lab Co Ltd Soi基板の作製方法
JP2016529704A (ja) * 2013-07-18 2016-09-23 ヴァリアン セミコンダクター イクイップメント アソシエイツ インコーポレイテッド 注入システムのイオンビーム品質を改善する方法

Families Citing this family (50)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080248629A1 (en) * 2007-04-06 2008-10-09 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor substrate
EP1986230A2 (en) * 2007-04-25 2008-10-29 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing SOI substrate and method of manufacturing semiconductor device
US7825007B2 (en) * 2007-05-11 2010-11-02 Semiconductor Energy Laboratory Co., Ltd. Method of joining a plurality of SOI substrates on a glass substrate by a heat treatment
EP1993128A3 (en) * 2007-05-17 2010-03-24 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing soi substrate
KR101404781B1 (ko) * 2007-06-28 2014-06-12 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치의 제조 방법
US8431451B2 (en) 2007-06-29 2013-04-30 Semicondutor Energy Laboratory Co., Ltd. Display device and method for manufacturing the same
JP5486781B2 (ja) * 2007-07-19 2014-05-07 株式会社半導体エネルギー研究所 半導体装置の作製方法
US7795114B2 (en) * 2007-08-10 2010-09-14 Semiconductor Energy Laboratory Co., Ltd. Manufacturing methods of SOI substrate and semiconductor device
JP5463017B2 (ja) * 2007-09-21 2014-04-09 株式会社半導体エネルギー研究所 基板の作製方法
JP5522917B2 (ja) * 2007-10-10 2014-06-18 株式会社半導体エネルギー研究所 Soi基板の製造方法
JP5490393B2 (ja) * 2007-10-10 2014-05-14 株式会社半導体エネルギー研究所 半導体基板の製造方法
JP5511173B2 (ja) * 2007-10-10 2014-06-04 株式会社半導体エネルギー研究所 半導体装置の作製方法
US8455331B2 (en) * 2007-10-10 2013-06-04 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of semiconductor device
JP5527956B2 (ja) * 2007-10-10 2014-06-25 株式会社半導体エネルギー研究所 半導体基板の製造方法
JP2009135430A (ja) * 2007-10-10 2009-06-18 Semiconductor Energy Lab Co Ltd 半導体装置の作製方法
JP5688203B2 (ja) * 2007-11-01 2015-03-25 株式会社半導体エネルギー研究所 半導体基板の作製方法
JP5548351B2 (ja) * 2007-11-01 2014-07-16 株式会社半導体エネルギー研究所 半導体装置の作製方法
US20090141004A1 (en) * 2007-12-03 2009-06-04 Semiconductor Energy Laboratory Co., Ltd. Display device and method for manufacturing the same
JP5459900B2 (ja) * 2007-12-25 2014-04-02 株式会社半導体エネルギー研究所 半導体装置の作製方法
EP2075850A3 (en) * 2007-12-28 2011-08-24 Semiconductor Energy Laboratory Co, Ltd. Photoelectric conversion device and manufacturing method thereof
JP5404064B2 (ja) 2008-01-16 2014-01-29 株式会社半導体エネルギー研究所 レーザ処理装置、および半導体基板の作製方法
JP5503876B2 (ja) * 2008-01-24 2014-05-28 株式会社半導体エネルギー研究所 半導体基板の製造方法
EP2105957A3 (en) * 2008-03-26 2011-01-19 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing soi substrate and method for manufacturing semiconductor device
SG160302A1 (en) * 2008-09-29 2010-04-29 Semiconductor Energy Lab Method for manufacturing semiconductor substrate
US8741740B2 (en) * 2008-10-02 2014-06-03 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing SOI substrate
US20100213466A1 (en) * 2009-02-26 2010-08-26 Hirschman Karl D Photosensors including semiconductor-on-insulator structure
JP2010239123A (ja) * 2009-03-12 2010-10-21 Semiconductor Energy Lab Co Ltd 半導体装置及びその作製方法
US8749053B2 (en) 2009-06-23 2014-06-10 Intevac, Inc. Plasma grid implant system for use in solar cell fabrications
SG176602A1 (en) * 2009-06-24 2012-01-30 Semiconductor Energy Lab Method for reprocessing semiconductor substrate and method for manufacturing soi substrate
US8278187B2 (en) * 2009-06-24 2012-10-02 Semiconductor Energy Laboratory Co., Ltd. Method for reprocessing semiconductor substrate by stepwise etching with at least two etching treatments
US8318588B2 (en) * 2009-08-25 2012-11-27 Semiconductor Energy Laboratory Co., Ltd. Method for reprocessing semiconductor substrate, method for manufacturing reprocessed semiconductor substrate, and method for manufacturing SOI substrate
KR101752901B1 (ko) * 2009-08-25 2017-06-30 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 기판의 재생 방법, 재생 반도체 기판의 제작 방법, 및 soi 기판의 제작 방법
US8062956B2 (en) * 2009-08-26 2011-11-22 Corning Incorporated Semiconductor on insulator and methods of forming same using temperature gradient in an anodic bonding process
KR101731809B1 (ko) * 2009-10-09 2017-05-02 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 기판의 재생 방법, 재생된 반도체 기판의 제조 방법, 및 soi 기판의 제조 방법
US8367519B2 (en) * 2009-12-30 2013-02-05 Memc Electronic Materials, Inc. Method for the preparation of a multi-layered crystalline structure
US20110207306A1 (en) * 2010-02-22 2011-08-25 Sarko Cherekdjian Semiconductor structure made using improved ion implantation process
TWI469368B (zh) * 2010-11-17 2015-01-11 Intevac Inc 在太陽能電池製造中供固態磊晶成長之直流電離子注入
US8196546B1 (en) * 2010-11-19 2012-06-12 Corning Incorporated Semiconductor structure made using improved multiple ion implantation process
US8008175B1 (en) 2010-11-19 2011-08-30 Coring Incorporated Semiconductor structure made using improved simultaneous multiple ion implantation process
US8558195B2 (en) 2010-11-19 2013-10-15 Corning Incorporated Semiconductor structure made using improved pseudo-simultaneous multiple ion implantation process
DE102010060910A1 (de) * 2010-11-30 2012-05-31 Roth & Rau Ag Verfahren und Vorrichtung zur Ionenimplantation
US9123529B2 (en) 2011-06-21 2015-09-01 Semiconductor Energy Laboratory Co., Ltd. Method for reprocessing semiconductor substrate, method for manufacturing reprocessed semiconductor substrate, and method for manufacturing SOI substrate
DE112012004373T5 (de) * 2011-10-18 2014-07-10 Fuji Electric Co., Ltd Verfahren zur trennung eines trägersubstrats von einem festphasengebundenen wafer und verfahren zur herstellung einer halbleitervorrichtung
US9324598B2 (en) 2011-11-08 2016-04-26 Intevac, Inc. Substrate processing system and method
US9499921B2 (en) * 2012-07-30 2016-11-22 Rayton Solar Inc. Float zone silicon wafer manufacturing system and related process
MY178951A (en) 2012-12-19 2020-10-23 Intevac Inc Grid for plasma ion implant
CN107154378B (zh) * 2016-03-03 2020-11-20 上海新昇半导体科技有限公司 绝缘层上顶层硅衬底及其制造方法
CN107154347B (zh) * 2016-03-03 2020-11-20 上海新昇半导体科技有限公司 绝缘层上顶层硅衬底及其制造方法
CN107154379B (zh) * 2016-03-03 2020-01-24 上海新昇半导体科技有限公司 绝缘层上顶层硅衬底及其制造方法
CN107359136B (zh) * 2017-08-09 2018-10-02 睿力集成电路有限公司 隔离沟槽的填充方法、设备及隔离沟槽的填充结构

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0676750A (ja) * 1992-08-27 1994-03-18 Ishikawajima Harima Heavy Ind Co Ltd イオン源
JP2000077287A (ja) * 1998-08-26 2000-03-14 Nissin Electric Co Ltd 結晶薄膜基板の製造方法
JP2001511953A (ja) * 1997-12-11 2001-08-14 コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ イオン注入処理方法
JP2004288549A (ja) * 2003-03-24 2004-10-14 Mitsui Eng & Shipbuild Co Ltd イオン注入装置
WO2005029576A2 (en) * 2003-02-18 2005-03-31 Corning Incorporated Glass-based soi structures
WO2006032947A1 (en) * 2004-09-21 2006-03-30 S.O.I.Tec Silicon On Insulator Technologies Thin layer transfer method wherein a co-implantation step is performed according to conditions avaoiding blisters formation and limiting roughness

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6410563A (en) * 1987-07-02 1989-01-13 Sumitomo Eaton Nova Electric charging suppressor of ion implanter
EP0525927B1 (en) * 1991-07-23 1995-09-27 Nissin Electric Company, Limited Ion source having a mass separation device
US5350926A (en) * 1993-03-11 1994-09-27 Diamond Semiconductor Group, Inc. Compact high current broad beam ion implanter
US6155909A (en) * 1997-05-12 2000-12-05 Silicon Genesis Corporation Controlled cleavage system using pressurized fluid
US6027988A (en) * 1997-05-28 2000-02-22 The Regents Of The University Of California Method of separating films from bulk substrates by plasma immersion ion implantation
JP3449198B2 (ja) * 1997-10-22 2003-09-22 日新電機株式会社 イオン注入装置
JP3456521B2 (ja) 1998-05-12 2003-10-14 三菱住友シリコン株式会社 Soi基板の製造方法
US6300227B1 (en) * 1998-12-01 2001-10-09 Silicon Genesis Corporation Enhanced plasma mode and system for plasma immersion ion implantation
US20020100880A1 (en) * 1999-10-15 2002-08-01 Jin-Liang Chen Apparatus for decelerating ion beams for reducing the energy contamination
US6458671B1 (en) * 2001-02-16 2002-10-01 Applied Materials Inc. Method of providing a shallow trench in a deep-trench device
JP4289837B2 (ja) * 2002-07-15 2009-07-01 アプライド マテリアルズ インコーポレイテッド イオン注入方法及びsoiウエハの製造方法
US7176108B2 (en) * 2002-11-07 2007-02-13 Soitec Silicon On Insulator Method of detaching a thin film at moderate temperature after co-implantation
CN100527416C (zh) * 2004-08-18 2009-08-12 康宁股份有限公司 应变绝缘体上半导体结构以及应变绝缘体上半导体结构的制造方法

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0676750A (ja) * 1992-08-27 1994-03-18 Ishikawajima Harima Heavy Ind Co Ltd イオン源
JP2001511953A (ja) * 1997-12-11 2001-08-14 コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ イオン注入処理方法
JP2000077287A (ja) * 1998-08-26 2000-03-14 Nissin Electric Co Ltd 結晶薄膜基板の製造方法
WO2005029576A2 (en) * 2003-02-18 2005-03-31 Corning Incorporated Glass-based soi structures
JP2006518116A (ja) * 2003-02-18 2006-08-03 コーニング インコーポレイテッド ガラスベースsoi構造
JP2004288549A (ja) * 2003-03-24 2004-10-14 Mitsui Eng & Shipbuild Co Ltd イオン注入装置
WO2006032947A1 (en) * 2004-09-21 2006-03-30 S.O.I.Tec Silicon On Insulator Technologies Thin layer transfer method wherein a co-implantation step is performed according to conditions avaoiding blisters formation and limiting roughness
JP2008513989A (ja) * 2004-09-21 2008-05-01 エス.オー.アイ.テック シリコン オン インシュレータ テクノロジーズ 気泡の形成を回避し、かつ、粗さを制限する条件により共注入工程を行う薄層転写方法

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012164975A (ja) * 2011-01-21 2012-08-30 Semiconductor Energy Lab Co Ltd Soi基板の作製方法
JP2016529704A (ja) * 2013-07-18 2016-09-23 ヴァリアン セミコンダクター イクイップメント アソシエイツ インコーポレイテッド 注入システムのイオンビーム品質を改善する方法
US10804075B2 (en) 2013-07-18 2020-10-13 Varian Semiconductor Equipment Associates, Inc. Method of improving ion beam quality in an implant system
US10825653B2 (en) 2013-07-18 2020-11-03 Varian Semiconductor Equipment Associates, Inc. Method of improving ion beam quality in an implant system

Also Published As

Publication number Publication date
JP5443977B2 (ja) 2014-03-19
CN101461055A (zh) 2009-06-17
US20070281399A1 (en) 2007-12-06
US7927970B2 (en) 2011-04-19
WO2007142910A2 (en) 2007-12-13
KR101441702B1 (ko) 2014-09-17
US7608521B2 (en) 2009-10-27
US20090149001A1 (en) 2009-06-11
WO2007142910A3 (en) 2008-05-08
TW200811994A (en) 2008-03-01
CN101461055B (zh) 2011-04-20
KR20090024220A (ko) 2009-03-06
TWI348745B (en) 2011-09-11
EP2022088A2 (en) 2009-02-11

Similar Documents

Publication Publication Date Title
JP5443977B2 (ja) 高純度イオンシャワーを用いるsoi構造の作成
JP2009539254A (ja) イオンシャワーを用いるsoi構造の作成
JP5152819B2 (ja) ガラスベースsoi構造
US7619283B2 (en) Methods of fabricating glass-based substrates and apparatus employing same
KR100776381B1 (ko) 접합웨이퍼의 제조방법 및 그 방법으로 제조된 접합웨이퍼
US20120003813A1 (en) Oxygen plasma conversion process for preparing a surface for bonding
US7262466B2 (en) Strained semiconductor-on-insulator structures and methods for making strained semiconductor-on-insulator structures
JP2010219566A (ja) 所望の基板への単結晶材料からなる薄層の移動方法
KR20130029110A (ko) 절연체 기판상의 실리콘 마감을 위한 방법
WO2012003157A1 (en) Semiconductor on glass substrate with stiffening layer and process of making the same
JP2008511137A (ja) 高歪ガラス/ガラス−セラミックを有する絶縁体上半導体構造
US20100227452A1 (en) Method for manufacturing soi substrate
WO2008121262A2 (en) Glass-ceramic-based semiconductor-on-insulator structures and method for making the same
KR101380514B1 (ko) 반도체 기판의 제조 방법
JP2006210898A (ja) Soiウエーハの製造方法及びsoiウェーハ
JP2008263010A (ja) Soi基板の製造方法
JP2012503879A (ja) ガラス−セラミックベース絶縁体上半導体構造及びその作成方法

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20100428

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20100428

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20101021

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20121012

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20121030

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20130130

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20130206

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20130228

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20130307

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20130401

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20130408

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20130430

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20131126

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20131220

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

LAPS Cancellation because of no payment of annual fees