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KR20130029110A - 절연체 기판상의 실리콘 마감을 위한 방법 - Google Patents

절연체 기판상의 실리콘 마감을 위한 방법 Download PDF

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KR20130029110A
KR20130029110A KR1020137002472A KR20137002472A KR20130029110A KR 20130029110 A KR20130029110 A KR 20130029110A KR 1020137002472 A KR1020137002472 A KR 1020137002472A KR 20137002472 A KR20137002472 A KR 20137002472A KR 20130029110 A KR20130029110 A KR 20130029110A
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KR
South Korea
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layer
semiconductor
damaged
glass
silicon
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KR1020137002472A
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Inventor
알렉 유센코
Original Assignee
코닝 인코포레이티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 코닝 인코포레이티드 filed Critical 코닝 인코포레이티드
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Abstract

절연체-상의-반도체 구조물 또는 유리-상의-반도체 (또는 다른 절연체 기판) 구조물 상의 이동된 층으로서 마감하기 위한 공정이, 유리 상에 매끄러운, 마감된 반도체 막을 남겨 놓으면서 반도체 층의 손상 표면 부분을 제거함으로써 제공된다. 손상 표면층은 산소 플라즈마로 처리되어, 손상 층을 산화하고, 손상 층을 산화층으로 전환한다. 산화층은 그 다음 습식 배스, 예컨대 불화수소산 배스에서 벗겨내어져, 반도체 층의 손상 부분을 제거한다. 손상 층은 절연체-상의-반도체 구조물 또는 유리-상의-반도체 구조물을 제조하는데 사용되는 박막 이동 공정으로 기인한 이온 주입 손상 층일 수 있다.

Description

절연체 기판상의 실리콘 마감을 위한 방법 {METHOD FOR FINISHING SILICON ON INSULATOR SUBSTRATES}
미국 출원의 우선권 주장 출원
본 출원은 2010년 6월 30일 출원된 가출원 번호 제 61/360300호 "METHOD FOR FINISHING SILICON ON INSULATOR SUBSTRATES"의 35 U.S.C.§ 119 하의 우선권의 이익을 주장한다.
기술 분야
본원 발명은 개략적으로는 절연체-상의-반도체 (SOI)기판 제조를 위한 향상된 마감 공정에 관한 것으로, 보다 구체적으로는 손상되지 않고 평활화된 표면을 제공하기 위하여, 박막 전달 공정을 이용하여 생산된 SOI 기판상의 반도체 필름의 손상된 표면 부분의 제거를 위한 마감공정에 관한 것이다.
현재까지, 절연체-상의-반도체 구조물에 가장 보편적으로 사용된 반도체 물질은 단결정 실리콘이었다. 이러한 구조물은 문헌에서 절연체-상의-실리콘 구조물로서 언급되어 있고, 약어 "SOI"는 이러한 구조물에 적용되어 왔다. 절연체-상의-실리콘 기술은 고성능 박막 트랜지스터, 태양광 전지 및 디스플레이에 있어 점점 중요해지고 있다. 절연체-상의-실리콘 웨이퍼는 절연 물질상에 실질적으로 두께 0.01-1의 단결정 실리콘의 얇은 층으로 구성된다. 여기에서 사용된 대로, SOI는 실리콘을 포함하는 것 외에 절연 물질상의 물질의 얇은 층을 포함하는 것으로 보다 광범위하게 해석될 것이다.
SOI 구조물을 획득하는 다양한 방법은 격자 정합성(lattice-matched) 기판상의 실리콘의 에피택셜 성장을 포함한다. 대안적인 공정은 Si02의 산화물 층이 실리콘 웨이퍼 위에 성장되고, 뒤이어 수 마이크론 또는 초과되는 두께를 갖는 단결정 실리콘 층에 이르도록 탑 웨이퍼의 폴리싱 또는 에칭이 이어지는 다른 실리콘 웨이퍼에 단결정 실리콘 웨이퍼의 본딩을 포함한다.
또 다른 방법은 "박막 전달" 방법을 포함하는데, 이 방법에는 핸들 또는 써포트 웨이퍼에 전달 및 결합되는 박막 실리콘 층의 분리(박락물)용 도너 웨이퍼에 약화된 층을 생성하기 위하여 가스 이온이 실리콘 도너 웨이퍼에 주입된다. 써포트 웨이퍼는 다른 실리콘 웨이퍼, 유리 시트 등이 될 수 있다. 가스 이온 주입을 수반하는 후자의 박막 전달 방법은 현재 절연 핸들 기판상에 박막을 생산하기 위한 전자의 방법에 대해 유리한 것으로 생각된다.
미국 특허 5,374,564는 "스마트 컷"으로 불리는 SOI 기판을 생산하기 위한 박막 전달 및 열 본딩 공정을 개시한다. 수소 이온 주입 방법에 의한 박막 박리 및 전달은 일반적으로 하기의 단계들로 이루어진다. 열 산화물 막은 단결정 실리콘 웨이퍼(도너 웨이퍼)상에 성장된다. 열 산화물 막은 SOI 구조의 결과로 절연체/지지 와이퍼와 단결정 막 층 사이에 매몰된 절연체 또는 배리어 층이 된다. 수소 이온은 그 다음 도너 웨이퍼로 주입되어 표면 아래에 결함(flaw)을 발생시킨다. 헬륨 이온도 수소 이온과 함께 공동-주입될 수 있다. 주입 에너지가 결함을 발생시키는 깊이를 결정하고, 용량이 이 깊이에서의 결함의 밀도를 결정한다. 도너 웨이퍼는 그 다음 접촉되도록 놓이고 다른 실리콘 웨이퍼 (절연 지지체, 리시버 또는 핸들 기판 또는 웨이퍼)와 실온에서 "예비-접착"되어 도너 웨이퍼와 지지 웨이퍼 사이에 잠정적인 접착(bond)을 형성한다. 그 다음 예비-접착된 웨이퍼는 약 600℃로 열-처리시켜 도너 웨이퍼로부터 실리콘 막 또는 얇은 층의 분리 결과 표면 아래에 결함의 성장을 야기한다. 그리고 난 후 어셈블리를 1000℃가 넘는 온도로 가열시켜서 실리콘을 지지 웨이퍼에 완전히 접착시킨다. 이러한 박막 전달 공정은 실리콘 막과 지지 웨이퍼 사이에 산화물 절연체 또는 베리어 층이 있는 실리콘 지지 웨이퍼에 접착된 실리콘의 박막이 있는 SOI 구조를 형성한다.
미국 특허 7,176,528에 기재된 대로, 박막 전달 기술은 더 최근에는 SOI 구조물에 적용되어 왔는데, 이때 지지 기판은 다른 실리콘 웨이퍼 대신 유리 또는 유리 세라믹 쉬트이다. 비록 실리콘 이외의 반도체 물질이 유리-위-반도체(SOG) 구조를 형성하기 위해 이용될 수도 있지만, 이러한 종류의 구조는 유리-위-실리콘(SiOG)로 더 언급된다. 유리는 실리콘 보다 더 값싼 핸들 기판을 제공한다. 또한, 유리의 투명한 성질로 인해, SOI를 위한 응용이 투명한 기판으로부터 이익을 얻을 수 있는 영역 예컨데, 디스플레이, 이미지 디텍터, 열전기 장치, 광전지 장치, 태양 전지, 광양자 장치 등 으로 확대될 수 있다.
반도체 물질 (예컨대, 실리콘)의 얇은 층은 무정형의, 다결정의, 또는 단결정의 형태일 수 있다. 무정형과 다결정 형태의 장치들은 그들의 단결정의 대응물보다 덜 비싸지만, 그들은 또한 낮은 전기적 퍼포먼스 특징을 나타낸다. 무정형 또는 다결정 층을 갖는 SOI 구조물을 만들기 위한 제조공정은 상대적으로 성숙되고, 그들을 채용한 최종 생산품의 퍼포먼스는 반도체 물질의 성질에 의해 제한된다. 저급 반도체인 비정질 및 다결정질 반도체 물질들과 대조적으로, 단결정 반도체 물질 (예컨데, 실리콘)은 비교적 높은 품질인 것으로 여겨진다. 따라서, 이러한 고급 단결정 반도체 물질의 사용은 고급, 고성능 디바이스의 제조를 가능하게 할 것이다.
SOI 및 SOG 기판을 제조하기 위한 박막 이동 제조 공정에서, 반도체 막 또는 층은 반도체 도너 웨이퍼로부터 박리되며, 절연 지지 기판, 예컨대 실리콘 웨이퍼 또는 유리 시트에 결합된다. 박리된 또는 "이동된" 반도체 막의 표면은 완전히 매끄럽지는 않다. 이동된 막은 일반적으로 약 10 ㎚의 표면 조도를 갖는다. 또한, 이동된 막의 상부, 예컨대, 이동된 막으로의 수십 나노미터(㎚) 깊이는, 높은 정도의 결정 구조 손상을 갖는다. 이러한 손상은 막 이동 공정을 가능하게 하는데 요구되는 높은 양의 이온 주입 및 열 유발된 박리의 결과이다. 주입 동안, 이온 종 (예컨대, 수소 이온, 또는 수소 및 헬륨 이온들)은 반도체 결정 격자로 가속화된다. 결정 격자를 통해 이동하는 동안, 이온들은 격자 내의 이들의 규칙적인 위치들로부터 반도체 원자들을 옮겨 놓는다 (displace). 따라서 옮겨진 반도체 원자들은 적절히 정돈된 격자에서 붕괴된 상태이거나 훼손된 상태로서, 즉 이들은 전체 단결정 미디어에 결함이거나 손상을 입힌다. 주입된 이온들은 결국 이들의 운동 에너지를 잃으며 격자 내에서 멈춘다. 이들 이온들은 또한 결정 격자 내의 결함인데, 이는 이들이 반도체 원자가 아니며 이들이 적절한 격자 위치에 있지 않기 때문이다. 따라서, 이온 주입 후에, 도너 실리콘 기판은 다양한 깊이 내에 및 다양한 깊이 주변에 수소 오염된 및 옮겨진 반도체 원자 손상된 결정 영역을 가질 것이다. 실리콘 박리층의 박리 후에, 이러한 오염된 및 손상된 영역의 일부는 이동된 반도체 막 또는 층 상에 남아있다. 그 결과, 이동된 반도체 막의 표면은 과도한 표면 조도 및 결정 손상을 나타낸다. 표면 조도 및 결정 손상은 이동된 층 상에 또는 층 내에 형성된 전기 디바이스의 제조 및 성능을 불리하게 초래한다. 따라서, 이동된 반도체 층 또는 막의 표면의 거친 및 손상 부분은 제거되어야 하며, 표면은 매끄러워져야 한다.
몇몇 공지된 표면 제거 및 다듬질 방법이 있다. 손상된 실리콘의 화학적 기계적 연마 (CMP) 제거는 미국 특허 제3,841,031호에 기재되어 있다. CMP 연마 공정은 연마 슬러리 흐름의 존재 하의 조절된 압력 및 온도 하에, 연마 표면에 대해 반도체 물질의 얇은 편평한 웨이퍼를 잡고 회전시키는 것을 포함한다. 그러나, 비교적 얇은 이동된 반도체 막을 비교적 두꺼운 기판상에서 연마하는 경우에는, 연마 작용이 이동된 막의 두께 균일성을 떨어뜨린다. 유리 표면 변화는 대략 마이크론(microns)이지만, 매끄러워질 막은 마이크론 두께의 단지 일부이다. 박막의 두께에 비해 비교적 큰 크기의 유리 표면 변화로 인해, 이동된 막의 몇몇 영역들은 막의 영역에 홀을 형성하는 일반적인 기계적 연마 공정으로 완전하게 연마될 수 있지만, 막의 다른 영역들은 전혀 연마되지 않을 수 있다. 유리-상의-실리콘을 매끄럽게 하기 위한 변경된 CMP 방법은, 유리 상의 높은 및 낮은 스팟 상에서 막을 균일하게 얇게 하기 위해, 예컨대 미국 특허 제7,312,154호에 기재된 바와 같이 작은 컴퓨터-제어된 연마 헤드를 사용한다. 이러한 방법은 유리하지 않으며, 이는 이러한 방법이 낮은 처리량을 가지며 부피 제조가 이러한 방법으로는 가능하지 않기 때문이다.
기계적 연마 공정의 다른 문제점은, 직사각형의 SOI 구조물 (예컨대, 날카로운 모서리를 갖는 것들)이 연마되는 경우 이들이 특히 좋지 못한 결과들을 나타낸다는 점이다. 실제로, 전술한 표면 비-균일성은, 중심에서의 표면 비-균일성에 비해, SOI 구조물의 모서리에서 증폭된다. 또한, 큰 SOI 구조물이 고려되는 경우 (예컨대, 광발전 어플리케이션용), 결과적으로 초래된 직사각형 SOI 구조물은 일반적인 연마 장비 (이들은 보통 300 ㎜의 표준 웨이퍼 크기용으로 설계됨)에 대해 너무 크다. 비용 또한 SOI 구조물의 상업적 적용에 있어 중요한 고려 사항이다. 그러나, 연마 공정은, 시간 및 돈 둘 모두와 관련하여 비용이 많이 든다. 비용 문제는 큰 SOI 구조물 크기를 수용하는데 비-관습적인 연마 기계가 요구되는 경우 상당히 악화될 수 있다.
실리콘 막의 손상된 부분의 제거는 또한 에칭 (습식 또는 건식)에 의해 수행될 수 있다. 실리콘의 습식 에칭에 있어서, KOH가 사용될 수 있다. 실리콘의 건식 에칭에 있어서, CF4 플라즈마에서의 가공이 사용될 수 있다. 그러나, 비록 에칭 기술이 손상된 실리콘의 제거를 제공한다 하더라도, 이들은 일반적으로 등각(conformal) 제거를 제공하며 (예컨대, 물질의 동일한 두께는 표면상의 낮은 스팟으로부터 제거됨에 따라 표면상의 높은 스팟으로부터 제거됨), 따라서 에칭된 실리콘 막의 표면은 거친 상태로 남아 있으며, 다듬질 효과는 달성되지 않는다.
실리콘의 등방성 에칭은 손상된 물질 제거 및 표면 다듬질 둘 모두를 제공할 것이다. 실리콘의 등방성 에칭은, 예컨대 소위 HNA 용액 (이는 플루오르화 수소산, 질산 및 아세트산의 혼합물이다)에서 수행될 수 있다. 그러나, HNA는 매우 위험하고 독성이며, 이에 따라 대규모의 제조에는 잘 맞지 않는다. 또한, 산화질소 (소기)는 HNA에서 실리콘 에칭의 부산물이다. 산화질소는 매우 공격적이며 독성으로, 대규모의 제조에 있어 적절하지 않게 한다.
또한, 절연체-상의-실리콘 (SOI) 기술에서, 열 산화/스트립 사이클은, 이동된 실리콘 막 보다 훨씬 얇은, 매우 얇은 상부 실리콘 막을 지닌 SOI 웨이퍼를 얻기 위해 사용되어 왔다. 열 산화는 900℃ 또는 그 초과의 온도를 필요로 하는 공정이다. 이는 SiOG의 경우에는 사용될 수 없는데, 이는 대부분의 유리가 오직 약 600℃까지의 온도를 견딜 수 있기 때문이다.
SOI 기판을 제조하는 공정에서 추가의 단계들, 예컨대 결합, 박리, 어닐링 및/또는 연마 단계들은, 주입-유발된 결정 손상의 일부 또는 전부 제거를 초래할 수 있다. 결합 및 박리 단계들은 보통 증가된 온도에서 수행되며, 이는 확산으로 인해 임의의 잔여 수소 이온을 격자 밖으로 밀어낸다. 가열 (예컨대, 어닐링)에 의해 주입-유발된 손상을 완전히 고치기 위해, 결정은 결정 반도체 물질의 융해 온도에 접근하는 온도로 가열되어야 한다. 실리콘의 경우, 융해 온도는 1412℃이며, 약 1100℃로 가열하는 것은 주입-후 결정 손상을 거의 완전히 고치기 위해 요구된다. 유리-상의-실리콘 디바이스를 제조하는 공정 동안, 약 600℃ 이상으로 온도를 어닐링하는 것은 금지되며, 이는 대부분의 유리가 이러한 높은 온도를 오직 견딜 수 있기 때문이다.
엑시머 레이저 어닐링을 사용한 박리된 반도체 층의 융해 및 재결정화는 국제공개 WO/2007/142911에 기재되어 있다. 엑시머 레이저 빔은 유리 기판을 시원한 온도에서 유지시키면서 반도체 층의 상부를 녹인다. 이러한 방법은 어닐링된 반도체 물질 내의 좋지 못한 전기적 특징을 초래하는데, 이는 단결정 물질의 융해된 부분이 너무 빨리 굳어지기 때문이다. 실리콘 성장의 정규적인 초크랄스키법 (Czochralski method)에서, 성장 속도는 대략 1 밀리미터/분이다. 대조적으로, 엑시머 레이저를 통해 융해되고 재결정화된 실리콘의 재-성장 속도는 약 10E14 배 더 빠르다. 초크랄스키법의 비교적 느린 성장 속도는, 거의 이상적인 결정 격자로 하여금 성장할 수 있게 한다. 더 빠른 성장 속도에서, 적절한 위치로 확산시키기 위한 개별적인 실리콘 원자들에 대한 충분한 시간이 없다. 따라서, 많은 실리콘 원자들은 불규칙한 위치에서 얼며, 이는 이들이 새롭게 형성된 격자 내의 구조적 결함임을 의미한다.
2009년 2월 24일자로 출원된 공통 소유된 미국 특허출원 제12/391,340호에서 (발명의 명칭: Semicondurtor on Insulator Made Using Improved Defect Healing Process), 유리-상의-실리콘 구조물의 손상된 단결정 실리콘층에 단일 결정 실리콘 물질의 상부의 손상된 부분을 비정질화하기에는 충분하지만 전체 단일 결정 실리콘 층을 비정질화하기에는 충분하지 않은 에너지 및 양으로 실리콘이 주입된다. 전-주입된(pre-implanted) 기판은 그 다음 약 550℃ 내지 650℃ 범위의 온도에서 어닐링되어 비정질 층을 단결정 층으로 변형시킨다. 실리콘층의 하부의 비-비정질화된 부분은 단일 결정 물질의 고체상 에피택셜(epitaxial) 재-성장을 위한 시드(seed)로서의 역할을 한다. 이러한 방법은 실리콘 막의 손상된 부분에서 구조적 결함의 양을 감소시키지만, 표면 조도를 많이 개선시키지는 않는다. 따라서, 막 마감에 요구되는 두 개의 작용 중 오직 하나가 이러한 방법으로 완수된다.
폴리실리콘 어닐링을 위해, 엑시머 레이저 기술이 효과적이며, 이는 폴리실리콘이 매우 낮은 정도의 구조적 결함을 지닌 결정에 근접될 수 있기 때문이다. 그러나, 단일 결정 반도체 층의 박리에 의해 얻어진 SOI에서, 반도체 물질의 초기 결함 수는 폴리실리콘에서 만큼 높지는 않다. 엑시머 레이저 어닐링 기술은 반도체 물질에서의 초기 결함의 일부 또는 전부를 고칠 수 있지만, 이는 어닐링 이전과 거의 동일하거나 심지어는 더 높은 농도의 새로운 결함을 도입시킨다. 따라서, 엑시머 레이저 어닐링 기술은 박리된 반도체 층의 전기적 성질에 있어 오직 미미한 개선을 초래한다.
레이저 어닐링의 추가적인 문제점은, 융해된 반도체 물질, 예컨대 실리콘이, 결정질 실리콘보다 상당히 밀도가 높다는 점이다 (각각 2.33 및 2.57 g/cm3). 융해된 실리콘이 엑시머 레이저 스캔 이후에 굳어지는 경우, 각각의 밀도들 사이의 차이가 재-융해된 실리콘 두께의 특질, 주기적인 변동을 초래한다. 따라서, 엑시머 레이저 어닐링된 막은 본질적으로 매끄럽지 않으며, 이는 불리하다.
상기에서 논의된 이유들로, 반도체 격자 구조물에 대한 손상을 제거하거나 그렇지 않으면 정정하는 전술한 기술들과 공정들 중 어느 것도 SOG 구조물의 제조의 맥락에서 만족스럽지 못해왔다. 따라서, (1) 이온 주입 동안 생성된 이동된 반도체 층의 표면에서 손상된 부분을 제거하고, (2) 이동된 반도체 층의 표면을 매끄럽게 (또는 마감)하기 위해, 본 기술분야에서 SOI 구조물의 마감, 그리고 특히 SOG 구조물의 마감을 위한 개선되고 경제적인 공정에 대한 필요성이 있다,
본원에 개시된 하나 이상의 특징들은 박막 이동 공정 또는 다른 층 형성 공정을 사용하여 얻어진 박리된 반도체 층의 이온 주입 손상 표면 부분 또는 층의 제거를 포함한다. 손상 층은 반도체 층을 지지하는 유리 기판을 분해시키거나 그렇지 않으면 손상시키지 않는 방식으로 제거된다. 본원에 개시된 하나 이상의 구현예들에 따라, 유리 구조물 상에 반도체를 형성하는 방법은, 이동된 반도체 막에 산소 플라즈마 처리를 가하여, 박리된 반도체 층의 부분 또는 일부인 이온 주입 손상 층을 산화시키는 단계; 및 그 다음 습식 배스 내에서, 예컨대 불화수소산 용액으로, 산화된 층을 스트리핑시켜(stripping), 이동된 박리된 반도체 층의 손상 부분을 제거하는 단계를 포함한다.
본원의 구현예에 따라, 유리 구조물 상에 반도체를 형성하는 방법은 하기 단계들을 포함할 수 있다: 반도체 도너 웨이퍼의 주입 표면에 이온 주입 공정을 가하여, 반도체 도너 웨이퍼의 박리층을 생성하는 단계; 박리층의 주입 표면을 유리 또는 유리-세라믹 기판에 결합시키는 단계; 박리층을 반도체 도너 웨이퍼로부터 분리시켜, 거친 이온 주입 손상 표면층을 박리층 상에 노출시키는 단계; 거친 손상 표면층에 산소 플라즈마를 가하여, 손상 표면층을 산화시키고, 손상 층을 산화층으로 변환시키는 단계; 및 산화층을 스트리핑시켜, 손상 층을 제거하고, 박리층 상의 평활화된 마감된 표면이 유리 또는 유리 세라믹 기판상에 결합된 채로 남아있게 하는 단계.
박리층은 단일 산화/스트립 단계에서 또는 다중 산화/스트립 단계 또는 사이클로, 박리층을 실질적으로 원하는 최종 또는 마감 두께로 가늘게 하기에 충분한 깊이로, 산화시키고 스트리핑될 수 있다.
박리층은 단일 산화/스트립 단계에서 전체 손상 층을 제거하기에 충분한 깊이로 산화되고 스트리핑될 수 있다. 대안적으로, 다중 산화/스트립 단계 또는 사이클이 적용되어 손상 층을 하나씩 제거할 수 있다.
산소 플라즈마 처리 파라미터는, 하나 이상의 균열된 표면으로부터 더 먼 반도체 물질의 하부 부분을 산화시키지 않으면서, 하나 이상의 분열된 표면에 가장 가까운 박리층의 상부 부분을 산화시키기에 충분한 범위이다.
산소 플라즈마 처리는 1 MHz 또는 그 미만, 1 MHz 내지 1 kHz, 또는 약 30 kHz 또는 그 미만의 주파수에서 생성된 플라즈마에서 수행될 수 있다.
반도체 도너 웨이퍼는 실리콘 (Si), 게르마늄-도핑된 실리콘 (SiGe), 실리콘 카바이드 (SiC), 게르마늄 (Ge), 갈륨 아서나이드 (GaAs), 갈륨 니트라이드 (GaN), GaP, 또는 InP로 형성될 수 있다.
본원의 다른 구현예들에 따라, 반도체 도너 웨이퍼의 주입 표면에 이온 주입 공정을 가하여, 반도체 도너 웨이퍼의 박리층을 생성하는 단계; 박리층의 주입 표면을 유리 기판에 결합시키는 단계; 박리층을 반도체 도너 웨이퍼로부터 분리시켜, 이온 주입 손상 층을 박리층의 표면상에 노출시키는 단계를 포함하는 유리 구조물 상에 반도체를 형성하는 것을 포함하는 방법이 제공되며, 하기 단계들을 특징으로 한다: 노출된 손상 층에 산소 플라즈마를 가하여, 노출된 손상 층을 산화시키고, 노출된 손상 층의 일부 또는 전부를 산화층으로 전환시키는 단계; 및 산화층을 스트리핑시켜, 손상 층의 일부 또는 전부를 제거하는 단계.
산소 플라즈마 처리 파라미터는, 반도체 박리층의 비손상된 하부 부분이 산화되지 않은 채로 남아있게 하면서, 노출된 손상 층의 일부 또는 전부를 산화시키기에 충분한 범위; 손상 층의 깊이를 약간 초과하거나 적어도 같은 깊이로 노출된 손상 층을 산화시키기에 충분한 범위 중 하나일 수 있으며; 또는 약 10 ㎚ 내지 약 20 ㎚ 범위의 깊이로 노출된 손상 층을 산화시키도록 선택될 수 있다.
플라즈마 처리는, 1 MHz 또는 그 미만의 주파수; 1 MHz 내지 1 kHz의 주파수; 약 30 kHz 또는 그 미만의 주파수; 약 13.56 MHz의 주파수; 또는 약 30 kHz의 주파수 중 하나에서 생성된 플라즈마에서 수행될 수 있다.
플라즈마 처리는 직류 플라즈마 (제로 주파수)에서 하기 중 하나 이상으로 수행될 수 있다: 약 1 Watt/cm2 내지 약 50 Watts/cm2 범위의 전력; 약 0.3 mTorr 내지 약 300 mTorr 범위의 압력; 및 약 0.5 분 내지 약 50 분 범위의 시간.
반도체 도너 웨이퍼는 하기로 이루어진 군으로부터 선택된 물질로 형성될 수 있다: 갈륨 니트라이드 (GaN), 실리콘 (Si), 게르마늄-도핑된 실리콘 (SiGe), 실리콘 카바이드 (SiC), 게르마늄 (Ge), 갈륨 아서나이드 (GaAs), GaP 및 InP.
손상 층의 일부는 산소 플라즈마 산화 단계 및 스트리핑 단계 후에 박리층 상에 남아있을 수 있으며, 공정은 하기 단계들을 추가로 포함할 수 있다: 손상 층의 잔여 부분에 산소 플라즈마를 가하여, 손상 층의 잔여 부분을 산화시키고, 노출된 손상 층의 잔여 부분의 일부 또는 전부를 산화층으로 전환시키는 단계; 및 산화층을 스트리핑시켜, 손상 층의 잔여 부분의 일부 또는 전부를 제거하는 단계. 손상 층의 잔여 부분을 산화시킬 때 산소 플라즈마 처리 파라미터는, 손상 층의 잔여 부분의 깊이를 약간 초과하거나 적어도 동일한 깊이로 손상 층의 잔여 부분을 산화시키기에 충분한 범위일 수 있다.
본원의 다른 구현예들에 따라, 도너 웨이퍼의 결합 표면과 손상 층 사이의 박리층을 규정하는, 내부에 약화된 손상 층을 갖는 반도체 도너 구조물을 제공하는 단계; 도너 반도체 구조물의 결합 표면을 절연 지지 기판에 결합시키는 단계; 지지 기판에 결합된 박리층을, 손상 층을 따라 도너 반도체 구조물로부터 분리시켜, 손상 표면을 분리된 박리층 상에 노출시키는 단계로서, 상기 손상 표면이 손상 표면 아래의 제 1 깊이에 손상을 포함하는 단계; 하나 이상의 손상 표면에 산소 플라즈마 처리를 가하여, 반도체 물질의 적어도 제 2 깊이로 손상 표면을 산화시키는 단계; 및 산화층을 제거하여, 손상 층을 반도체 층으로부터 제거하는 단계를 포함하는 방법이 제공된다. 절연 지지 기판은 유리 또는 유리-세라믹 기판이다.
다른 양태, 특징, 이점 등은, 본원의 설명이 하기 수반되는 도면들과 함께 취해지는 경우 당업계의 통상의 기술자에게 명백할 것이다.
비록 본원에 개시된 특징, 양태 및 구현예가 유리-상의-실리콘 (SiOG) 구조물 및 SiOG 구조물의 제조와 관련하여 논의될 수 있지만, 당업계의 통상의 기술자들은 이러한 개시 내용이 SiOG 구조물에 제한될 필요가 없으며 제한되지 않음을 이해할 것이다. 실제로, 본원에 개시된 가장 넓은 보호가능한 특징들 및 양태들은, 박막 이동 또는 다른 기술들이 유리 또는 유리-세라믹 지지체 또는 핸들 기판 상에 반도체 물질의 박막을 결합하거나 이동시켜 유리-상의-반도체 (SOG) 구조물을 제조하는, 임의의 공정에 적용할 수 있다. 그러나, 설명의 편의를 위해, 본원의 개시 내용은 주로 SiOG 구조물의 제조에 관하여 작성하였다. 본원에 작성된 SiOG 구조물에 대한 특정 참고문헌들은 개시된 구현예들의 설명을 용이하게 하기 위한 것이며, SiOG 기판에 대해 어떠한 방식으로도 청구항의 범위를 제한하고자 하지 않으며, 제한하여 해석되어서도 안된다. SiOG 기판의 제조를 위해 기재된 공정은 다른 SOG 기판의 제조와 동일하게 적용할 수 있으며, 절연체 기판이 다른 반도체 기판, 예컨대 실리콘 웨이퍼인 경우에는 절연체-상의-반도체 (SOI) 기판과 동일하게 적용할 수 있다. 본원에 사용되는 약어 SOI, SiOG 및 SOG는 일반적으로 유리-상의-반도체 (SOG) 구조물 뿐만 아니라, 이에 제한되는 것은 아니지만 단결정의 실리콘-상의-실리콘 (SOI) 구조물을 포함하는 절연체-상의-반도체 (SOI) 구조물을 나타내는 것으로서 여겨져야 한다.
도면을 참조하여 (여기서, 비슷한 숫자들은 비슷한 요소들을 나타냄), 본원에 개시된 하나 이상의 구현예들에 따른 SOG 구조물(100)이 도 1에 개략적으로 도시되어 있다. SOG 구조물(100)은 유리 기판(102) 및 반도체 층(104)을 포함할 수 있다. SOG 구조물(100)은, 예컨대 유기 발광 다이오드 (OLED) 디스플레이 및 액정 디스플레이 (LCDs), 집적회로, 광발전 장치, 태양전지, 열전 장치 등을 포함하는 디스플레이 어플리케이션을 위해, 박막 트랜지스터 (TFTs)의 제조와 관련하여 적합한 용도를 갖는다.
층(104)의 반도체 물질은 실질적으로 단결정 물질의 형태일 수 있다. 용어 "실질적으로"는, 반도체 물질이 일반적으로 본질적으로 또는 고의로 첨가된 적어도 몇몇 내부 또는 표면 결함, 예컨대 격자 결함을 함유한다는 사실을 고려하여, 층(104)을 설명하는데 사용된다. 용어 "실질적으로"는 또한 특정 도판트 (dopants)가 반도체 물질의 결정 구조물을 비틀거나 달리 영향을 줄 수 있다는 사실을 반영한다.
논의를 위해, 반도체 층(104)은 실리콘으로부터 형성되는 것으로 가정한다. 그러나, 반도체 물질이 실리콘-기재의 반도체 또는 임의의 다른 유형의 반도체, 예컨대 III-V, II-IV, II- IV-V 등 (반도체의 종류)일 수 있음이 이해된다.
오직 예로서, 레귤러 라운드 300 ㎜ 최고 등급 실리콘 웨이퍼는 SiOG 구조물 또는 기판의 제조를 위한 도너 웨이퍼 또는 기판(120)으로서 선택될 수 있다. 도너 웨이퍼는 각각 <001> 결정형 배향 및 8-12 Ohm/㎝를 지닐 수 있으며, Cz 성장, p-타입, 붕소 도핑된 웨이퍼일 수 있다. 결정 결합 입자 (Crystal Originated Particle) (COP)가 없는 웨이퍼가 선택될 수 있는데, 이는 COP가 막 이동 공정을 방해하거나 트랜지스터 작동을 방해할 수 있기 때문이다. 대안적으로, MEMC에 의해 제조된, 붕소 농도 10E15 ㎝-3 내지 10E16 ㎝-3의 웨이퍼를 지닌 표준 300 ㎜ 크기의 저(low) 도핑된 p-타입, Optia 타입 (순수한 실리콘 (perfect silicon) + 매직 디누디드 존 (magic denuded zone))이 사용될 수 있다. 웨이퍼에서 도핑 타입 및 레벨은, 차후 SiOG 기판상에 제조될 최종 트랜지스터에서 바람직한 임계 전압을 얻도록 선택될 수 있다. 가장 큰 이용가능한 웨이퍼 크기 300 ㎜가 선택될 수 있는데, 이는 이것이 경제적인 SiOG 대량 생산을 가능하게 할 것이기 때문이다. 180×230 ㎜의 직사각형 도너 웨이퍼 또는 도너 타일은 초기의 라운드 웨이퍼로부터 절단될 수 있다. 도너 타일 에지(edges)는, SEMI 표준 에지 프로파일과 비슷한 라운드 또는 챔퍼처리된(chamfered) 프로파일을 얻고 에지를 만들기 위해, 분쇄 도구, 레이저, 또는 다른 공지된 기술로 처리될 수 있다. 그 밖에 필요한 기계가공 단계, 예컨대 모서리 챔퍼링 또는 라운딩 및 표면 폴리싱이 또한 수행될 수 있다. 이러한 도너 웨이퍼 기판 또는 타일은 또한 본원의 추가의 구현예에 따른 직사각형 SOG 구조물을 제조하는데 사용될 수 있다. 대안적으로, 도너 웨이퍼는 라운드 웨이퍼로서 남겨질 수 있으며, 라운드 반도체 막/박리층을 정사각형 또는 라운드 유리 또는 유리 세라믹 기판으로 이동시키는데 사용될 수 있다.
도너 웨이퍼의 결합 표면은, 동시에 출원된, 동시 계류중인 미국 특허출원 제12/827,582호 (발명의 명칭 "Silicon On Glass Substrate With Stiffening Layer and Process of Making the Same")에 기재된 바와 같은, 스티프너 막으로 임의적으로 코팅될 수 있다.
유리 기판(102)은 유리, 유리-세라믹, 옥사이드 유리 또는 옥사이드 유리-세라믹으로부터 형성될 수 있다. 비록 요구되지 않지만, 본원에 기재된 구현예들은 약 1,000℃ 미만의 스트레인점(strain point)을 나타내는 옥사이드 유리 또는 유리-세라믹을 포함할 수 있다. 유리 제조 분야에서 관례적으로, 스트레인점은 유리 또는 유리-세라믹이 1014.6 푸아즈 (1013.6 Pa.s)의 점도를 갖는 온도이다. 옥사이드 유리 및 옥사이드 유리-세라믹 사이에, 유리는 제조하기 보다 간편하여, 이들을 더 광범위하게 이용가능하게 하며 덜 비싸다는 이점을 가질 수 있다. 예로서, 유리 기판은, 알칼리 토류 이온, 예컨대 코닝 인코포레이티드 유리 조성물 제1737호, 코닝 인코포레이티드 이글 2000™ 유리, 또는 코닝 인코포레이티드 XG™ 유리로 제조된 Gen 2 사이즈 기판을 함유하는 유리로부터 형성될 수 있다. 이들 코닝 인코포레이티드 융합 형성된 유리는, 예컨대 액정 디스플레이의 생산에, 특정한 용도를 갖는다. 또한, 유리 상의 액정 디스플레이 뒤판의 제조에 요구되는 이러한 유리들의 낮은 표면 조도 역시 본원에 기재된 바와 같은 효과적인 결합을 위해 유리하다. 이글 유리 (Eagle glass)는 또한 실리콘 박리/디바이스 층에 악영향을 줄 수 있는 중금속 및 다른 불순물들, 예컨대 비소, 안티몬, 바륨이 없다. 폴리실리콘 박막 트랜지스터를 갖는 평판 디스플레이의 제조를 위해 설계된 것으로서, Corning? 이글 유리는 실리콘의 CTE와 실질적으로 매치되는 조심스럽게 조절된 열팽창 계수 (CTE)를 가지며, 예컨대 이글 유리는 400℃에서 3.18×10-6 C-1의 CTE를 가지며, 실리콘은 400℃에서 3.2538×10-6의 CTE를 갖는다. 이글 유리는 또한, 더 깔끔한 박리가 필요한 온도 (일반적으로 약 500℃)보다 높은, 666℃의 비교적 높은 스트레인점을 가진다. 이러한 두 개의 특징들, 예컨대 박리 온도를 견디는 능력 및 실리콘과의 CTE 매치는, 코닝 이글 유리가 실리콘 층 이동 및 결합을 위한 기판으로서 좋은 선택이 되게 한다.
유리 기판(102)은 약 0.1 mm 내지 약 10 mm, 예컨대 약 0.5 mm 내지 약 3 mm의 영역의 두께를 가질 수 있다. 일반적으로, 유리 기판(102)은 결합 공정 단계뿐 아니라 SiOG 구조(100) 상에서 수행되는 이후의 공정을 통해 반도체 막(104)을 지지하기에 충분한 두께가 되어야만 한다. 유리 기판(102)의 두께에 이론적인 상한선이 있는 것은 아니지만, 유리 기판(102)의 두께가 두꺼워질수록, SOG 구조(100)를 형성하는 적어도 일부의 공정 단계를 완수하기가 어려울 것이므로, 지지 기능을 위해 요구되거나 궁극적인 SOG 구조(100)를 위해 바람직한 두께 이상은 유리하지 않을 수 있다.
유리 기판은 직사각형의 모양일 수 있으며 유리의 결합 표면상에 배열된 여러 도너 웨이퍼를 지지하도록 충분히 커질 수 있다. 이 경우, 단일 유리 시트의 표면상에 배열된 복수의 도너 웨이퍼를 포함하는, 하나 이상의 도너 웨이퍼-유리 어셈블리는 막 이동을 위해 로(furnace)/본더(bonder)로 위치될 수 있다. 도너 웨이퍼는 원형 반도체 도너 웨이퍼가 될 수 있거나 직사각형 반도체 도너 웨이퍼/타일이 될 수 있다. 최종 SOG 생성물은 단일 유리 시트와 함께 여기에 결합된 복수의 원형이거나 직사각형 실리콘 막을 포함할 것이다.
이제 참조는 도 2-7이 되며, 이는 하나 이상의 본 발명의 양태에 따라 도 1의 SOG 구조(100)를 제조하는 공정을 수행하여 형성될 수 있는 중간체 구조를 개략적으로 도시한 것이다.
우선 도 2로 돌아오면, 반도체 도너 웨이퍼(120)의 주입 표면(121)이 예컨대 연마, 세척 등에 의해 제조되어, 유리 또는 유리-세라믹 기판(102)에 결합하기에 적합한 상대적으로 평탄하고 균일한 주입 표면(121)을 생성한다. 결합을 위한 제조에서, 도너 웨이퍼(120)의 결합 표면(121)이 먼지 및 오염물을 제거하기 위해 일차로 세척되며 활성화된다. 도너 웨이퍼는 RCA 용액에서 도너 웨이퍼를 프로세싱함에 의해 세척될 수 있고 건조될 수 있다. 활성화는 도너 웨이퍼의 표면상에 흡착된 하이드록실 기 및 추가로 흡착된 물 분자의 형태이며, 이는 결합 표면상의 플라즈마 처리 수행에 의해 완료될 수 있다. 상술한 바와 같이 임의의 다른 적합한 반도체 물질이 사용될 수 있다고 하더라도, 논의를 위해, 반도체 도너 웨이퍼(120)는 실질적인 단일 결정 Si 웨이퍼가 될 수 있다.
또한, 지지 기판으로서 사용될 수 있는 유리 시트(102), 또는 다른 물질 기판이 먼지 및 오염물질을 제거하기 위해 세척될 수 있으며 결합을 위해 제조시 활성화될 수 있다. 습식 암모니아 공정은, 도너 웨이퍼(120)의 결합 표면(121)에 유리(102)의 강화된 결합을 위해, 유리를 세척하고, 표면을 유리 친수성이 되게 하고, 하이드록실 기(즉, 유리의 표면을 활성화)를 갖는 유리 표면으로 종결되도록 사용될 수 있다. 이후, 유리 시트는 초순수로 씻어주고 건조시킬 수 있다. 당업자는 적합한 세척 및 활성화 용액 및 도너 웨이퍼 및 유리(또는 다른 물질) 지지 기판용 절차를 어떻게 만들지 이해할 것이다.
박리층(122)은, 반도체 도너 웨이퍼(120)의 주입 표면(121) 아래에 약해진 영역 또는 막(123)을 생성하도록 주입 표면(121)으로 하여금 하나 이상의 이온 주입 공정을 거치게 함에 의해 도너 웨이퍼(120) 내에 생성된다. 본 발명의 구현예가 박리층(122)을 형성하는 임의의 특정 방법에 제한되는 것은 아니지만, 수소 이온(예컨대 H+ 및/또는 H2 + 이온)이, 실리콘 도너 웨이퍼(120) 내에 손상된/약화된 영역 또는 막(123)을 형성하도록 바람직한 깊이로 도너 웨이퍼(120)의 결합 표면(121)에 주입될 수 있다(도 2에서 화살표에 의해 나타내어진 바와 같이). 또한, 도너 웨이퍼의 결합 표면(121)으로의 헬륨 이온 및 수소 이온의 동시 주입법이, 약화된 막(123)을 형성하기 위해 사용될 수 있다. 이에 의해 박리층(122)은 약화된 막(123)과 도너 웨이퍼의 결합 표면(121) 사이에서 도너 웨이퍼(120) 내로 규정된다. 당업계에서 잘 이해되는 바와 같이, 이온 주입 에너지 및 밀도는, 임의의 적정한 두께가 달성될 수 있지만, 바람직한 박리층(122)의 두께, 예컨대 약 300-500 nm를 달성하고, 도너 웨이퍼의 결합 표면상에 있을 수 있는 임의의 추가적인 막, 예컨대 옥사이드 배리어 또는 Si3N4 보강 막을 수용하도록 조절될 수 있다. 이동된 막의 바람직한 두께(즉, 주입 깊이)를 위한 적합한 주입 에너지는 SRIM 시뮬레이션 툴을 사용하여 계산될 수 있다. 예를 들어, 도너 웨이퍼(120) 내로 100 nm Si3N4 배리어 막을 통해 60 keV의 에너지에서 주입된 H2 + 이온은 Si3N4 배리어 막이 함유된 박리층(122)을 형성할 것이다.
주입된 이온 종들의 성질에 상관없이, 박리층(122) 상의 주입 효과는 원자들의 규정 위치로부터 결정 격자 내 원자의 이동이다. 격자 내 원자가 이온에 의해 부딪힐 때, 원자는 위치에서 밀려나고 일차 결함, 빈격자점 및 격자간 원자가 생성되며, 이는 이른바 프렌켈의 쌍으로 불린다. 주입이 실온 근처에서 수행되면, 일차 결함의 요소들은 이동되고 많은 형태의 이차 결함, 예컨대 빈격자점 클러스터 등을 생성한다. 빈격자점 클러스터는 900℃를 초과하는 온도에서 어닐될 수 있다; 그러나, 상술한 바와 같이, 어닐링에 의해 주입-유도 손상을 완전히 치유하기 위해서, 박리층(122)은 반도체 물질의 용융 온도에 도달하는 온도로 가열되어야 할 것이며, 이는 유리 기판(102)을 휘게하거나 심지어 용융시킬 것이다(이는 제조 공정에서 후에 추가된다). 만약 어닐링이 더욱 낮은 온도, 예컨대 600℃에서 수행되는 경우, 박리층(122)은 여전히 결함, 예컨대 상술한 빈격자점 클러스터 및 다른 불순물-빈격자점 클러스터를 함유할 것이다. 이들 형태의 결함들 대부분은 전기적으로 활성이며, 반도체 격자 내 주요 캐리어에 대한 트랩으로서 작용한다. 따라서, 주입 후 결함이 존재하는 경우, 박리층(122)에서 자유로운 캐리어의 농도는 더욱 낮아진다. 또한, 결함이 가득한 반도체 물질의 전기적 저항성은 결함이 없는 반도체 물질과 비교하여 더욱 악화된다. 주입-유도 결함을 제거하기 위한 공정은 본 명세서에서 후술될 것이다.
이제 도 3을 참조하면, 이후 박리층(122)의 결합 표면(121)(그것에 대해 배리어 막(142)을 갖는)은 유리 지지 기판(102)에 사전-결합(pre-bonded)된다. 유리 및 도너 웨이퍼, 특히 직사각형 도너 웨이퍼 또는 타일의 예에서, 한 에지에서 이들을 초기에 접촉함에 의해 사전-결합될 수 있으며, 이에 의해 한 에지에서 결합 웨이브를 초기화하고, 공동이 없는 사전-결합을 확립하기 위해 도너 웨이퍼 및 지지 기판 전체에 결합 웨이브를 전파한다. 택일적으로, 사전-결합은 바람직한 포인트에서 유리 기판과 도너 타일 또는 웨이퍼의 짝짓기 및 결합 웨이브를 초기화하도록 접촉된 쌍의 바람직한 포인트에서 압력을 적용함에 의해 수행될 수 있다. 결합 웨이브는 약 10 내지 20초에서 전체 접촉된 표면을 가로질러 진행한다. 따라서, 최종 중간체 구조는 반도체 도너 웨이퍼(120)의 박리층(122), 도너 웨이퍼(120)의 잔여 부분(124), 및 유리 지지 기판(102)을 포함하는 스택이다.
이제 유리 기판(102)은 어셈블리를 가열함과 동시에, 도 3에서 + 및 - 기호로 도시되는 바와 같이, 중간체 어셈블리 전체에 전압을 적용함에 의한, 전기분해 공정(또한 여기서 양극(anodic) 결합 공정으로서 언급되는)을 사용하여, 박리층(122)에 결합될 수 있다. 택일적으로, 결합은 열적 결합 공정, 예컨대 "Smart Cut" 열적 결합 공정에 의해 달성된다. 적합한 양극 결합 공정에 대한 근거는 미국 특허 제7,176,528호에서 찾아볼 수 있으며, 전체 공지 내용은 여기에 참조 문헌으로서 포함된다. 이 공정의 부분은 아래에서 논의된다. 적합한 Smart Cut 열적 결합 공정에 대한 근거는 미국 특허 제5,374,564호에서 찾아볼 수 있으며, 전체 공지 내용은 여기에 참조 문헌으로서 포함된다.
여기에서 공지된 한 구현예에 따르면, 사전-결합된 유리-도너 웨이퍼 어셈블리는 결합 및 막 이동/박리를 위한 로/본더에 위치된다. 유리-도너 웨이퍼 어셈블리는 도너 웨이퍼의 잔여 부분이 새로 이동된 박리층 상에 슬라이딩되고, 이후 유리 기판 기판(102)상에 새로 생성된 실리콘 막(122)을 박리 및 스크레칭하는 것을 방지하기 위해 로 또는 본더에 수평으로 위치될 수 있다. 유리-도너 웨이퍼 어셈블리는 바닥, 유리 지지 기판(102)의 하방향 면에 실리콘 도너 웨이퍼(120)를 갖는 로에 배열될 수 있다. 이 배열에서, 실리콘 도너 웨이퍼의 잔여 부분(124)은 새로 박리되고 이동된 박리층(122)을 떠나 아래로 떨어지고, 이후 박리층(122)의 박리 또는 클리빙(cleaving)이 허용될 수 있다. 따라서, 유리 상에 새로 생성된 실리콘 막(박리층)의 스크레칭은 제한될 수 있다. 택일적으로, 유리-도너 웨이퍼 어셈블리는 유리 기판의 최상부에 도너 웨이퍼를 갖는 로에 수평으로 위치될 수 있다. 이러한 예에서, 도너 웨이퍼의 잔여 부분(124)은 유리 상에 새로 박리된 실리콘 막(122)을 스크레칭하는 것을 피하도록 유리 기판으로부터 조심스럽게 들어올려져야만 한다.
일단 사전-결합된 유리-실리콘 어셈블리가 로 내로 실리면, 로는 100-200℃로 가열되고 약 1 시간 동안, 예를 들어, 제1 가열 단계 동안 그 온도에서 유지될 수 있다. 이 제1 가열 단계는 실리콘과 유리 사이의 결합 강도를 증가시키고 따라서 결국 막 이동 수율을 개선한다. 후에 온도는 제2 가열 단계 동안 박리를 초래하도록 600℃까지 분당 약 10℃의 느린 속도에서 올라갈 수 있다. 너무 빠른 온도 상승은 기계적 스트레스를 초래하는 온도 기울기가 되는 결과로 나타날 수 있다. 스트레스는 캐니언, 시트 워페이지, 등으로서 SiOG 기판에 다양한 흠결을 초래할 수 있다. 온도가 약 300 내지 500℃에 도달하는 경우, 박리층(122)은 반도체 도너 웨이퍼(120)의 잔여 부분(124)로부터 분리되거나 박리된다. 결과는 유리 기판에 결합된 상대적으로 얇은 박리층(122)(반도체 도너 웨이퍼(120)의 반도체 물질로 형성)을 갖는 유리 기판(102)을 포함하는 SOG 구조(100)이다. 분리는 열적 스트레스에 기인하는 박리층(122)의 균열을 통해 달성될 수 있다. 택일적으로 또는 추가로, 기계적 스트레스 예컨대 워터 젯 커팅, 국지적 가열, 또는 화학적 에칭이 분리를 촉진하기 위해 사용될 수 있다.
예로서, 제2 가열 단계 동안 온도는 유리 기판(102)의 약 +/- 350℃의 스트레인 포인트, 보다 구체적으로 약 -250℃ 내지 0℃의 스트레인 포인트, 및/또는 약 -100℃ 내지 -50℃의 스트레인 포인트 이내가 될 수 있다. 유리의 타입에 의존하여, 이러한 온도는 약 500-600℃의 영역이 될 수 있다. 당업자는 여기에서 기술되고, 예를 들어, 미국 특허 제7,176,528호 및 제5,374,564호, 및 미국 공개 특허 출원 제2007/0246450호 및 제2007/0249139호에 기술된 바와 같이 박리를 위한 로 공정을 적절히 디자인할 수 있다.
박리 후, 새로이 형성된 SOG 기판(100) 및 도너 웨이퍼 또는 타일의 잔여 부분은, 예를 들어, 약 600℃로 온도를 증가시키고 약 12 시간 동안 불활성 대기하에서 기판(100)을 열적으로 처리함에 의해 선택적으로 어닐될 수 있다. 이 어닐링 단계 동안 주입-유도 결함은 부분적으로 어닐된다. 모든 결함을 어닐할 수는 없다. 몇몇 결함들은 600℃ 초과의 온도에서 안정한 반면, 단지 이글(Eagle) 유리 및 다른 유리들만이 약 600℃에 달하는 온도를 견딜 수 있다. 비-어닐된 결함들은 일반적으로 전기적으로 활성이며 SiOG 구조의 전기적 특성에 좋지 않은 영향을 미친다. 또한, 이 어닐링 단계 동안, 수소는 실리콘 도너 웨이퍼 및 박리층으로부터 완전히 제거된다. 이 방법으로 얻어진 SiOG 기판(100) 상의 Si 막은, 막이 디라미네이트된 벌크 실리콘 타일의 전기적 특성에 가까운 전기적 특성을 갖는다. 로는 냉각되고, SiOG 기판 및 도너 잔여 타일의 잔여 부분은 로(furnace)로부터 내려진다.
여기의 한 구현예에 따른, 양극(anodic) 결합이 사용될 수 있다. 양극 결합의 예에서, 전압 포텐셜(도 3에서 화살표 및 + 및 -에 의해 나타낸 바와 같이)은 제2 가열 단계 동안 중간체 어셈블리 전체에 적용된다. 예를 들어 포지티브 전극은 반도체 도너 웨이퍼(120)와 접촉하도록 위치되고 네거티브 전극은 유리 기판(102)에 접촉하도록 위치된다. 제2 가열 단계 동안 상승된 결합 온도에서 스택 전체에 전압 포텐셜의 적용은 도너 웨이퍼(120)에 인접한 유리 기판(102)에서 알칼리, 알칼린 토 이온(earth ion), 알칼린 금속 이온(변경 인자 이온; modifier ions)을 유도하여 반도체/유리 인터페이스를 떠나 더욱 유리 기판(102)으로 이동하도록 한다. 보다 구체적으로, 실질적인 모든 변경 인자 이온을 포함하는, 유리 기판(102)의 양이온은 반도체 도너 웨이퍼(120)의 더 높은 전압 포텐셜로부터 이동하여, 다음을 형성한다: (3) 변치않은 이온 농도(즉, 잔여 막(136)의 이온 농도는 오리지널 "벌크 유리" 기판(102)와 동일함)를 갖는 유리 기판(102)의 잔여 부분(136)에서 벗어나 있을 때; (1) 박리층(122)에 인접한 유리 기판(102)에서 감소된(또는 오리지널 유리(136/102)와 비교하여 상대적으로 낮은) 양이온 농도 막(132); (2) 감소된 양이온 농도 막에 인접한 유리 기판(102)에서 증강된(또는 오리지널 유리(136/102)와 비교하여 상대적으로 높은) 양이온 농도 막(134). 유리 지지 기판에서 감소된 양이온 농도 막(132)은 양이온이 산화물 유리 또는 산화물 유리-세라믹으로부터 박리층(122)으로 이동하는 것을 방지함에 의해 배리어 기능을 수행한다.
이제 도 4를 참조하면, 충분한 시간(예컨대 약 1 시간) 동안 온도, 압력 및 전압의 조건하에서 중간체 어셈블리가 고정된 후, 전압이 제거되고 중간체 어셈블리가 실온으로 냉각되는 것을 허용한다. 도너 웨이퍼(120)의 잔여 부분(124)은, 유리 기판(102)에 결합된 박리층을 떠나, 박리층(122)으로부터 제거된다. 그 결과는 SOG 구조 또는 기판(100), 즉, 유리 기판(102)에 결합된 반도체 물질의 상대적으로 얇은 박리층 또는 막(122)을 갖는 유리 기판(102)이다.
도 5에 도시된 바와 같이, 도너 웨이퍼의 잔여 부분(124)으로부터 박리층(122)의 분리 후, 결과적으로 얻은 SOG 구조(100)는 유리 기판(102) 및 여기에 결합된 반도체 물질의 박리층(122)을 포함한다. 박리 직후, 이동된 SOI 구조의 쪼개어지거나 박리된 표면(125)은, 일반적으로 도 4-6에서 점선(125)에 의해 개략적으로 도시된 바와 같은 과도한 표면 거칠기, 및 과도한 실리콘 막 두께를 보여준다. 이동된 중간체 구조의 박리층(122)은 두개의 막(122A, 122B)을 포함한다. 손상된 부분 또는 막(122A)인, 거칠게 쪼개진 표면(125)에 가장 가까운, 제1 러프는, 상술한 바와 같은 이온 주입 및 막 이동/박리 공정으로부터 얻어진 결과인 주입-유도 및 분리-유도 결함 및 손상을 포함하고, 이 손상은 이동된 실리콘 막(122)의 표면 아래 제1 손상된 깊이로 연장된다. 손상된 부분(122A) 아래, 제2 손상되지 않은 부분 또는 막(122B)은 실질적으로 임의의 주입-유도된 결함이 없다. 제1 막(122A) 내의 결함의 최고 농도는, 박리된 표면(125)에 제일 가까운 것으로 예측된다.
에너지 30 keV에서 단일 수소 임플란트를 사용하여 박막 이동 공정에서 얻어진 이동된 박리층 또는 막(122)의 손상 층(122A)의 투과전자현미경(TEM) 분석은 손상 층(122A)이 약 20 nm 내지 약 100 nm 두께, 예컨대 약 70 nm의 두께의 영역 내의 두께를 가짐을 나타낸다. 손상 막(122A)은, 수소 주입 에너지가 높아질수록 더 두꺼워지며 주입 에너지가 낮아질수록 더욱 얇아질 것이다. 손상 층(122A)은 단지 수소 이온 주입만이 사용되는 것보다 헬륨 이온 및 수소 이온 공-주입 기술이 사용되는 경우 더욱 얇아질 것이다. 수소 이온 및 헬륨 이온의 공-주입으로 형성된 손상 층(122A)의 두께는 일반적으로 약 10 nm 내지 약 20 nm 두께의 범위가 된다. 원자력현미경(AFM)을 사용하여 입증될 수 있는 바와 같이, 이동된 막으로서의 표면은 일반적으로 상당한 거칠기, 예를 들어 약 10 nm RMS의 거칠기를 갖는다. 막 이동 공정 조건에 의존하는, 표면 거칠기는 10 nm 보다 낮거나 높을 수 있지만, 이는 일반적으로 효율적인 추가의 SOG 구조(100) 상의 반도체 디바이스 제조에는 바람직하지 않게 높다.
이제 도 6을 참조하면, 여기의 한 구현예에 따른, 거친, 이동된 박리된 막/막(122)의 표면(125)은 산소 플라즈마로 처리된다. 산소 플라즈마 처리는 이동된 막(122)의 손상 층(122A)의 인접한 표면 영역을 산화시키고, 희생 Si02 막으로 이를 변환시킨다. 플라즈마 산화 공정은 반응성 이온 에칭(RIE) 타입 플라즈마 에칭 셋업에서 수행될 수 있다. 이 형태의 툴에서, SOG 기판이 실온 근처에 남아있다 하더라도, SOG 기판은 플라즈마 산화된다. SOG 기판에 열적-유도된 스트레스가 없기 때문에 이는 SiOG 기판에 유익하다. 선택적으로, 플라즈마 산화는 PECVD 툴을 사용하여 수행될 수 있으며, 이는 조절된 가열의 가공된 기판을 생성할 수 있다. 단지 유리 물질이 견딜 수 있는 온도, 즉, 약 600℃에 달하는 온도로 유리 기판을 가열하는 동안, PECVD 툴로, 플라즈마 산화는 상승된 온도에서 수행될 수 있다. 상승된 온도에서 플라즈마 산화는 더욱 빠른 산화물 성장 및 증가된 처리량을 허용한다. RF, 마이크로웨이브, 및 다른 형태의 플라즈마 장치 및 공정들도 역시 사용될 수 있다. 통상적인 실험을 거쳐, 당업자는, 바람직한 두께의 Si 또는 반도체 박리층을 전체 손상 층(122A)의 제거를 위한 충분한 깊이 또는 두께의 실리콘 산화층으로 변환하는데 필요한, 적합한 플라즈마 장치 및 조건, 예컨대 플라즈마 전력, 공정 시간, 산화 흐름, 및 챔버 내 압력을 선택할 수 있다.
여기의 구현예에 따른 피니싱 공정은 실리콘 박리층(122)의 이동된 표면(125)으로 하여금 산소 플라즈마 처리 공정을 거쳐 박리층(122)의 제1 손상 층(122A)과 적어도 같은 공간을 차지하거나 아래에 있는 박리층의 인접한 표면 영역을 충분히 산화시키는 단계를 포함할 수 있으며, 이에 의해 이동된 반도체 박리층(122)의 전체 손상 층(122A)을 희생 산화층(122A)으로 변환시킬 수 있다. 이후, 희생 산화층, 그러므로 전체적으로 이전에 손상된 Si 막(122A)은, 도 7에 도시된 바와 같이 불산(HF) 또는 다른 적합한 산 또는 에칭 용액에서 SOG 기판(100)을 배싱(bathing)함에 의해 벗겨진다. 따라서, 손상 층(122A)은 단일 산소 플라즈마 산화 처리 및 산화층 스트립 사이클에서 박리층(125)의 표면(125)으로부터 효과적으로 제거된다. 밑에 있는 Si 막(122B)는 정확한 깊이에서, 즉, Si 막(122B)의 표면에서 물질의 제거를 중단하기 위한 에칭 스탑으로서 작용한다.
당업자는 또한, 적합한 HF 농도, 또는 배스(bath)에서 다른 산 또는 부식액 농도, 및 에칭 시간을 적절하게 선택할 수 있다. 산화물 스트리핑 후, SiOG 기판은 세척되고 공정은 완료된다. 제조된 SiOG 기판은 손상된 부분이 없는 실리콘 막을 가지며 이동된 실리콘 막 표면의 거칠기가 개선된다. 제조된 SiOG 기판의 AFM 분석은, RMS 거칠기 및 피크-투-밸리(peak-to-valley) 거칠기 모두가 개선됨을 보여준다.
단일 플라즈마 산화 및 스트립 사이클에서 전체 손상 층(122A)의 제거는 단지 H 및 He 이온의 공-주입의 예에서만 달성될 수 있다. H 및 He 이온의 공-주입은 약 10 nm 내지 약 20 nm의 영역의 깊이를 갖는 손상 층(122A)을 생성한다. 플라즈마 공정 조건은 산화된 Si02 막의 두께 또는 깊이가 이동된 실리콘 막의 손상 층(122A)의 두께와 동일하거나 약간 초과, 즉, 약 10 nm 내지 약 20 nm 두께와 동일하거나 초과하도록 선택될 수 있으며, 단일 플라즈마 산화 단계에서 전체 손상 층(122A)이 산화되도록 한다. 산화될 정확한 두께를 결정하기 위해, 손상된 실리콘의 두께는 적절한 기술, 예를 들어, 투과형 전자 현미경을 사용하여 우선 측정될 수 있다.
손상 층(122A)의 전체 깊이를 Si02 희생 막(148)으로 변환하기 위해, SOG 기판(100)의 박리 표면(125)은 낮은 주파수 플라즈마에서 처리될 수 있다. 여기의 한 구현예에 따라, 산소 플라즈마 처리가 약 10 nm 내지 약 20 nm 두께의 깊이로 박리의 손상된 표면을 산화시키고 변환하기 위해서는, (손상 층을 완전히 제거하기에 필요한) 산소 플라즈마는 kHz 영역에서 상대적으로 낮은 주파수에서 생성된다. 이 산화의 깊이를 달성하기 위해, 산소 플라즈마는 1 MHz 또는 1 MHz 미만, 1 kHz 내지 1 MHz, 약 13.56 MHz, 또는 약 30 kHz의 주파수에서 생성될 수 있다. 그러나, 산소 플라즈마 처리가 수행되는 경우에 의존하여, 이 영역 내에서 단지 일부 주파수만이 법에 의해 허용될 수 있다. 미국에서는 예를 들어, 단지 13.56 MHz 플라즈마만이 법적으로 MHz 영역에서 사용될 수 있으며, 저 주파수 kHz 영역(즉, 저 주파수)에서 30 kHz는 여러 허용되는 주파수 중의 하나이다. DC 플라즈마, 즉, 제로 주파수 플라즈마가 또한, 미국에서 허용될 수 있다. 플라즈마는 약 0.5분 내지 약 50분의 시간 동안, 약 0.3 mTorr 내지 약 300 mTorr의 압력에서 약 1 Watt/cm2 내지 약 50 Watts/cm2의 영역에서 전력을 사용하여 생성될 수 있다. 당업자는 플라즈마 생성을 위해 안전하고 법적인 주파수를 어떻게 선택할지 이해할 것이다.
당업자는, 도 8 내지 도 10에서 보여진 것들과 유사한 검정 곡선을 사용하여 선택될 수 있는 적당한 깊이로 박리층(122)의 이동된 표면(125)을 산화/변환시키기 위한 적당한 플라즈마 조건을 적절히 선택할 수 있다. 도 8 내지 10은 세 가지 주요 플라즈마 공정 파라미터의 함수로서, 실리콘 막의 표면에서 변환된 산화층의 두께에 대한 검정 곡선을 보여준다. 도 8은 초 단위의 플라즈마 공정의 함수로서 박리된(as-exfoliated) 실리콘 막의 표면에서 얻어진 변환/산화된 막의 나노미터의 두께에 대한 검정 곡선이다. 도 8은 실리콘 막에서 산화된 막의 나노미터의 두께가 플라즈마 공정 시간과 함께 단조롭게 증가함을 보여준다. 도 9 및 도 10은, 각각, 플라즈마 압력의 함수로서 그리고 플라즈마 전력의 함수로서, 플라즈마 챔버에서 산화된 막의 두께에 대한 유사한 검정 곡선이다. 도 8 내지 10에서 검정 곡선은 30 kHz 플라즈마 제너레이터를 갖는 플라즈마 툴을 사용하여 얻어진다. 다른 형태의 여기를 갖는 플라즈마 툴, 예컨대 DC 제너레이터, 13.56 MHz 제너레이터, 또는 마이크로웨이브 제너레이터에 대한, 적합한 검정 곡선은 당업자에 의해 용이하게 얻어질 수 있다.
도 11은 여기의 구현예에 따른 공정에서 산화 성장 운동을 설명하는 도면이다. 도 11은 실리콘의 플라즈마 산화 및 이의 응용의 리뷰(Semicond. Sci. Technol. 8, by S Taylor, J F Zhang and W Eccleston, (1993) 1426-1433)에서 기재된 바와 같이, 플라즈마에서 공정 시간에 대한 산화물 두께를 도시한다. 도 1로부터 볼 수 있는 바와 같이, 10 nm 내지 1 마이크론의 산화된 막 두께는 플라즈마 산화에 의해 얻어질 수 있다. 이동된 실리콘 막의 손상된 부분(122A)의 두께는 일반적으로 10 nm 내지 100 nm의 영역이 된다. 도 11에서 도시에 의해 설명하는 바와 같이, 일반적으로 이동된 실리콘 막의 손상된 부분(122A)을 완전히 산화시킬 수 있는 플라즈마 공정 조건이 있다.
단지 수소 이온의 주입 동안 형성된 이동된 실리콘 막(122)의 표면상의 손상된 부분 또는 막(122A)의 두께는 일반적으로 20 nm 내지 100 nm의 범위의 두께를 갖는다. 일부 예에서, 이 두께의 실리콘 막의 손상된 부분(122A)의 완전한 산화를 허용하는 플라즈마 공정 조건은 얻어질 수 없다. 다른 여기의 구현예에 따른, 손상 층(122A)의 제1 부분은 제1 플라즈마 산화 단계에서 산화될 수 있다. 이후 손상 층(122A)의 제1 산화 부분은, 제1 플라즈마 산화 및 스트립 사이클을 완결한 제1 스트리핑 단계에서 상술한 바와 같이 벗겨진다. 이후 손상 층(122A)의 잔여 또는 제2 부분은 제2 플라즈마 산화 단계에서 산화될 수 있다. 도 7에서 설명하는 바와 같이 이후 손상 층(122A)의 잔여 또는 제2 산화 부분은, 손상 층(122A)의 잔여 부분을 완전히 제거하는 제2 플라즈마 산화 및 스트립 사이클을 완결한, 제2 스트리핑 단계에서 벗겨져, 단지 매끈하게, 완성된 손상되지 않은 Si 막(122B)만을 남긴다. 필요한 경우, 전체 손상 층을 제거하기 위해 3 또는 3 이상의 플라즈마 산화 및 스트립 사이클이 사용될 수 있음이 인식될 수 있다. 그러나, 요구되는 사이클의 수가 증가될수록, 여기서 기재된 바와 같은 공정은 다른 유용한 막 제거 및 매끄럽게 하는 기술을 넘는 이의 장점을 상실하기 시작할 것이다.
도 12 및 13은 컨트롤 샘플과 비교하여 여기의 구현예에 따른 공정 이전 및 이후의 다양한 시험 샘플의 이동된 표면의 평균 표면 조도를 보여주는 도면이다. 샘플 S1에서, 이동된 표면은 70분간 20 mTorr 및 650 watts에서 PECVD #201800 기기에서 산소 플라즈마 처리를 사용하여 산화되며 여기서 기재된 바와 같이 산화된 막은 벗겨진다. 샘플 S2는 이동된 표면으로서 처리되지 않은 컨트롤 샘플이다. 샘플 S3에서, 이동된 표면은 70분간 20 mTorr 및 650 watts에서 LPCVD #201798 머신에서 산소 플라즈마 처리를 사용하여 산화된다. 샘플 S4는 이동된 표면으로서 처리되지 않은 컨트롤 샘플이다. 도 12에서 볼 수 있는 바와 같이, 표면 거칠기는 여기에서 기재된 바와 같은 산소 플라즈마 산화 및 스트리핑 공정을 사용하여 개선된다. 도 13은 다양한 시험 샘플의 이동된 표면의 피크-투-밸리 표면 거칠기를 보여주는 도면이다.
주입 및 분리 손상 문제를 어드레싱하는 종래 기술과 비교하여, 본 발명의 구현예는 시행시 덜 비싸며 상대적으로 복잡하지 않고 간단하다. 예를 들어, 종래의 폴리싱 기술은 일반적으로 평방 피트당 1시간 이상의 폴리싱 시간을 필요로 하며, 결과적으로 단지 50 nm 또는 50 nm 미만의 물질만이 제거된다. 대조적으로, 본 발명의 하나 이상의 구현예의 기술은 플라즈마 챔버에서 몇 분만을 필요로 하며, 이후 산 스트립 단계가 따른다. 더욱이, 종래의 폴리싱 기술과 비교하여, 본 발명의 하나 이상의 방법들은 보다 높은 품질의 최종 생성물의 결과를 보여준다. 사실, 여기서 기재된 공정이 실행되지 않는다면, 기계적 폴리싱 공정은 일반적으로 박리층(122)의 두께 균일성의 저하로 나타난다. 이 장점은 약 100 나노미터 및 100 나노미터 미만의 매우 얇은 박리층에 보다 유리하다. 더욱이, 실리콘의 산화는 등방성 공정이다. 결과적으로, 이동된 실리콘(122)과 산화된 막(122A) 사이의 인터페이스는 이동된 실리콘 막의 표면과 비교하여 더욱 매끈하며, 이에 의해 산화층이 벗겨지는 경우 더욱 부드러운 표면을 생성한다. 여기서 기재된 바와 같은 플라즈마 산화 및 스트리핑 사이클 후, SiOG 내의 실리콘 막은 손상된 부분이 없었으며, 이는 더욱 매끄럽고 피니쉬된 표면을 갖는다. 플라즈마 공정 및 HF 스트립 모두는 당업자에게 용이하게 채택되고 용량 제조를 위한 스케일 업 할 수 있는 통상적인 제조 공정이다. 또한, 플라즈마 산화 및 습식 HF 스트립은 모두 실온 공정이 될 수 있으며, 이는 고온을 견딜 수 없는 SiOG 기판에 사용하기에 유리하다.
비록 여기서 본 발명이 구체적인 구현예들을 참조로 하여 기재되었으나, 이들 구현예들은 단지 본 발명의 원리 및 응용의 실례임이 이해될 것이다. 따라서, 수많은 변형예가 실례가 되는 구현예가 되도록 만들어질 수 있으며 첨부된 청구항에 의해 정의된 바와 같은 본 발명의 사상 및 범위를 벗어나지 않은 채, 다른 방식들이 고안될 수 있음이 이해될 것이다.
하기 수반된 도면들은 추가의 이해를 제공하도록 포함되며, 본 명세서에 포함되고, 본 명세서의 일부를 구성한다. 하기 도면들은 하나 이상의 구현예(들)을 설명하며, 설명과 함께 여러 구현예들의 원리 및 작용을 설명하기 위해 제공한다.
도 1은 기존의 박막 이동 공정을 사용하여 제조된 SOG 기판의 도식적인 측면도이다.
도 2는 기존의 박막 이동 공정에서 이온이 주입된 반도체 도너 웨이퍼의 도식적인 측면도이다.
도 3은 기존의 박막 이동 공정에서 유리 지지체 또는 핸들 기판에 결합된 주입된 반도체 도너 웨이퍼의 도식적인 측면도이다.
도 4는 기존의 박막 이동 공정에서 유리 기판에 결합된 반도체 박리층으로부터 분리된 반도체 도너 웨이퍼의 잔여 부분의 도식적인 측면도이다.
도 5는 기존의 박막 이동 공정을 사용하여 제조된 SOG 기판의 도식적인 측면도이다.
도 6은 본원에 기재된 일 구현예에 따라 산소 플라즈마 산화/전환 처리된 SOG 기판의 표면의 도식적인 측면도이다.
도 7은 본원에 기재된 바와 같이 생산된, 마감된 SOG 기판의 도식적인 측면도이다.
도 8은 산소 플라즈마 처리 시간의 함수로서 박리층에서의 전환된 산화층의 두게를 보여주는 플롯이다.
도 9는 산소 플라즈마 처리 압력의 함수로서 박리층에서의 전환된 산화층의 두께를 보여주는 플롯이다.
도 10은 산소 플라즈마 처리 전력의 함수로서 박리층에서 전환된 산화층의 두께를 보여주는 플롯이다.
도 11은 본원의 구현예에 따른 공정에서 산화 성장 동역학을 설명하는 플롯이다.
도 12는 대조구 샘플과 비교하여 본원의 구현예에 따른 처리 이전 및 이후의 여러 시험 샘플들의 이동된 표면의 평균 표면 조도를 보여주는 플롯이다.
도 13은 본원의 구현예에 따른 처리 이전 및 이후의 여러 시험 샘플들의 이동된 표면의 피크-대-밸리 표면 조도를 보여주는 플롯이다.

Claims (19)

  1. 반도체 도너 웨이퍼의 주입 표면에 이온 주입 공정을 가하여 반도체 도너 웨이퍼의 박리층을 생성하는 단계;
    박리층의 주입 표면을 유리 기판에 결합시키는 단계;
    박리층을 반도체 도너 웨이퍼로부터 분리시켜, 박리층의 표면상에 이온 주입 손상 층을 노출시키는 단계;
    노출된 손상 층에 산소 플라즈마를 가하여, 노출된 손상 층을 산화시키고 노출된 손상 층의 일부 또는 전부를 산화층으로 전환시키는 단계; 및
    산화층을 스트리핑시켜(stripping), 손상 층의 일부 또는 전부를 제거하는 단계를 포함하는,
    유리 구조물 상에 반도체를 형성하는 방법.
  2. 제 1항에 있어서, 산소 플라즈마 처리 파라미터가, 반도체 박리층의 비손상된 하부의 일부 또는 전부를 산화되지 않은 채로 남겨 두면서, 노출된 손상 층의 일부 또는 전부를 산화시키기에 충분한 범위인 방법.
  3. 제 2항에 있어서, 산소 플라즈마 처리 파라미터가, 손상 층의 깊이를 약간 초과하거나 적어도 같은 깊이로 노출된 손상 층을 산화시키기에 충분한 범위인 방법.
  4. 제 3항에 있어서, 산소 플라즈마 처리 파라미터가, 약 10 ㎚ 내지 약 20 ㎚ 범위의 깊이로 노출된 손상 층을 산화시키도록 선택되는 방법.
  5. 제 3항에 있어서, 플라즈마 처리가, 1 MHz 또는 그 미만의 주파수에서 생성된 플라즈마에서 수행되는 방법.
  6. 제 5항에 있어서, 플라즈마 처리가, 1 M 내지 1 kHz, 또는 약 30 kHz 또는 그 미만의 주파수에서 생성된 플라즈마에서 수행되는 방법.
  7. 제 5항에 있어서, 플라즈마 처리가, 13.56 MHz, 또는 30 kHz의 주파수에서 생성된 플라즈마에서 수행되는 방법.
  8. 제 5항에 있어서, 플라즈마 처리가, 직류 플라즈마 (제로 주파수)에서, 하기 중 하나 이상으로 수행되는 방법:
    약 1 Watt/cm2 내지 약 50 Watts/cm2 범위의 전력;
    약 0.3 mTorr 내지 약 300 mTorr 범위의 압력; 및
    약 0.5 분 내지 약 50 분 범위의 시간.
  9. 제 1항에 있어서, 반도체 도너 웨이퍼가, 갈륨 니트라이드 (GaN), 실리콘 (Si), 게르마늄-도핑된 실리콘 (SiGe), 실리콘 카바이드 (SiC), 게르마늄 (Ge), 갈륨 아서나이드 (GaAs), GaP 및 InP로 이루어진 군으로부터 취해지는 방법.
  10. 제 1항에 있어서, 손상 층의 일부가 산소 플라즈마 산화 단계 및 스트리핑 단계 후에 박리층 상에 남아있고, 추가로,
    손상 층의 잔여 부분에 산소 플라즈마를 가하여, 손상 층의 잔여 부분을 산화시키고, 노출된 손상 층의 잔여 부분의 일부 또는 전부를 산화층으로 전환시키는 단계; 및
    산화층을 스트리핑시켜, 손상 층의 잔여 부분의 일부 또는 전부를 제거하는 단계를 포함하는 방법.
  11. 제 10항에 있어서, 손상 층의 잔여 부분을 산화시킬 때 산소 플라즈마 처리 파라미터가, 손상 층의 잔여 부분의 깊이를 약간 초과하거나 적어도 같은 깊이로 손상 층의 잔여 부분을 산화시키기에 충분한 범위인 방법.
  12. 도너 웨이퍼의 결합 표면과 손상 층 사이에 박리층을 규정하는 약화된 손상 층을 내부에 갖는 반도체 도너 구조물을 제공하는 단계;
    도너 반도체 구조물의 상기 결합 표면을 절연 지지 기판에 결합시키는 단계;
    지지 기판에 결합된 박리층을, 손상 층을 따라 도너 반도체 구조물로부터 분리시켜, 손상된 표면을 박리층 상에 노출시키는 단계로서, 상기 손상된 표면이 손상된 표면 아래로 제 1 깊이의 손상을 포함하는 단계;
    하나 이상의 손상된 표면에 산소 플라즈마 처리를 가하여, 반도체 물질의 적어도 제 2 깊이로 손상 표면을 산화시키는 단계; 및
    산화층을 제거하여, 손상 층을 반도체 층으로부터 제거하는 단계를 포함하는,
    유리 구조물 상에 반도체를 형성하는 방법.
  13. 제 12항에 있어서, 산소 플라즈마 파라미터가, 제 2 깊이를 약간 초과하거나 적어도 같은 깊이로 노출된 손상 층을 산화시키기에 충분한 범위인 방법.
  14. 제 12항에 있어서, 산소 플라즈마 처리 파라미터가, 약 10 ㎚ 내지 약 20 ㎚ 범위의 깊이로 노출된 손상 층을 산화시키도록 선택되는 방법.
  15. 제 12항에 있어서, 플라즈마 처리가, 1 MHz 또는 그 이하의 주파수에서 생성된 플라즈마에서 수행되는 방법.
  16. 제 15항에 있어서, 플라즈마 처리가, 1 MHz 내지 1 kHz, 또는 약 30 kHz 또는 그 미만의 주파수에서 생성된 플라즈마에서 수행되는 방법.
  17. 제 16항에 있어서, 플라즈마 처리가, 13.56 MHz, 또는 30 kHz의 주파수에서 생성된 플라즈마에서 수행되는 방법.
  18. 제 15항에 있어서, 플라즈마 처리가 직류 플라즈마 (제로 주파수)에서, 하기 중 하나 이상으로 수행되는 방법:
    약 1 Watt/cm2 내지 약 50 Watts/cm2 범위의 전력;
    약 0.3 mTorr 내지 약 300 mTorr 범위의 압력; 및
    약 0.5 분 내지 약 50 분 범위의 시간.
  19. 제 12항에 있어서, 절연 지지 기판이 유리 또는 유리-세라믹 기판인 방법.
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