[go: up one dir, main page]
More Web Proxy on the site http://driver.im/

JP2009141287A - 半導体装置の製造方法および半導体装置 - Google Patents

半導体装置の製造方法および半導体装置 Download PDF

Info

Publication number
JP2009141287A
JP2009141287A JP2007319033A JP2007319033A JP2009141287A JP 2009141287 A JP2009141287 A JP 2009141287A JP 2007319033 A JP2007319033 A JP 2007319033A JP 2007319033 A JP2007319033 A JP 2007319033A JP 2009141287 A JP2009141287 A JP 2009141287A
Authority
JP
Japan
Prior art keywords
semiconductor device
protruding electrode
substrate
sealing resin
manufacturing
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2007319033A
Other languages
English (en)
Other versions
JP5025443B2 (ja
Inventor
Yoshiaki Shimizu
義明 清水
Toshiyuki Fukuda
敏行 福田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Corp
Original Assignee
Panasonic Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Panasonic Corp filed Critical Panasonic Corp
Priority to JP2007319033A priority Critical patent/JP5025443B2/ja
Priority to US12/331,467 priority patent/US8390117B2/en
Publication of JP2009141287A publication Critical patent/JP2009141287A/ja
Application granted granted Critical
Publication of JP5025443B2 publication Critical patent/JP5025443B2/ja
Priority to US13/777,670 priority patent/US8841772B2/en
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/565—Moulds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/10—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers
    • H01L25/105—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
    • H01L2225/06568—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking the devices decreasing in size, e.g. pyramidical stack
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1532—Connection portion the connection portion being formed on the die mounting surface of the substrate
    • H01L2924/1533—Connection portion the connection portion being formed on the die mounting surface of the substrate the connection portion being formed both on the die mounting surface of the substrate and outside the die mounting surface of the substrate
    • H01L2924/15331—Connection portion the connection portion being formed on the die mounting surface of the substrate the connection portion being formed both on the die mounting surface of the substrate and outside the die mounting surface of the substrate being a ball array, e.g. BGA

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)

Abstract

【課題】封止樹脂の上部を切削する加工を行うことなく、封止樹脂の表面から突起電極の平坦化された上部を露出させることが可能な半導体装置の製造方法を提供する。
【解決手段】金型７のキャビティ８の内面を突起電極４の上部に押し付けて突起電極４をクランプした状態で、キャビティ８内に樹脂を注入し、基板１の主面側を封止することにより、封止樹脂の表面から露出する突起電極の上部を、封止樹脂の表面に対して平坦化する。
【選択図】図３

Description

本発明は、半導体装置を多段に積層したＰＯＰ（Ｐａｃｋａｇｅ Ｏｎ Ｐａｃｋａｇｅ）と呼ばれる半導体装置に関する。
従来の積層型半導体装置は、基板の主面上に搭載された半導体素子を封止樹脂で封止し、その樹脂封止領域の外周に、積層する半導体装置と接続するための突起電極を形成して、上側に他の半導体装置が積層される半導体装置を製造していた。しかし、基板の主面上に樹脂封止領域と樹脂封止されていない領域があるため、基板に反りが発生し、半導体装置を積層する上で問題となっていた。
そこで、主面上に半導体素子と突起電極が配置された基板の主面側の全面を封止樹脂で封止し、封止樹脂の表面から突起電極の平坦化された上部を露出させる技術が提案されている。
具体的には、図１７に示すように、基板１０１の主面上に形成されている配線１０２の素子搭載領域から遠い側の端部上に突起電極１０３を形成し、次に、基板１０１の主面の素子搭載領域に半導体素子１０４を搭載して、配線１０２の素子搭載領域側の端部に金属細線１０５を介して半導体素子１０４の表面に形成されている図示しない電極を電気的に接続する。次に、基板１０１を金型のキャビティに載置して、基板１０１の主面側を、突起電極１０３が完全に埋まるように封止樹脂１０６で封止した後、封止樹脂１０６の上部を切削して、封止樹脂１０６の表面から突起電極１０３の平坦化された上部を露出させ、その後、基板１０１の主面とは反対側の面に形成されている外部端子（図示せず）上にボール電極１０７を設ける技術が提案されている（例えば、特許文献１参照。）。
また、他の従来例として、図１８に示すように、基板２０１の主面上に形成されている配線２０２の素子搭載領域から遠い側の端部上に突起電極２０３を形成し、次に、基板２０１の主面の素子搭載領域に半導体素子２０４を搭載して、配線２０２の素子搭載領域側の端部に金属細線２０５を介して半導体素子２０４の表面に形成されている図示しない電極を電気的に接続した後、基板２０１を金型のキャビティに載置する。この金型の上側キャビティには、突起電極２０３の上部が埋め込まれる弾性テープ２０８が予め貼り付けてあり、基板２０１の主面側を封止樹脂２０６で封止した後、弾性テープ２０８を剥がして、封止樹脂２０６の表面から突起電極２０３の上部を突出させ、その後、基板２０１の主面とは反対側の面に形成されている外部端子（図示せず）上にボール電極２０７を設ける技術が提案されている（例えば、特許文献２参照。）。
しかしながら、従来の半導体装置の製造方法では、封止樹脂の表面から突起電極の平坦化された上部を露出させるために、封止樹脂の上部を切削する加工工程が必要であり、製造タスクの面で問題があった。
また、弾性テープを用いて封止樹脂の表面から突起電極の上部を突出させる従来の半導体装置の製造方法では、封止樹脂の上部を切削しない分、製造タスクの面で有利であるが、積層する半導体装置がＢＧＡ（Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ）型の場合、封止樹脂の表面から突出する突起電極の上部にＢＧＡ型半導体装置のボール電極を搭載しなければならず、位置ずれが起こりやすいという問題があった。
特開２００２−３５９３２３号公報 特開２００４−３２７８５５号公報
本発明は、上記問題点に鑑み、封止樹脂の上部を切削する加工を行うことなく、封止樹脂の表面から突起電極の平坦化された上部を露出させることが可能で、積層するＢＧＡ型半導体装置のボール電極を突起電極の上部に搭載する際の位置精度の向上を図ることができる半導体装置の製造方法を提供することを目的とする。
また、本発明は、封止樹脂の表面から露出する突起電極の上部に凹部を設けるか、あるいは、封止樹脂の表面に凹部を設けて、その凹部から突起電極の上部を露出させることにより、積層するＢＧＡ型半導体装置のボール電極を突起電極の上部に搭載する際の位置精度をより向上させることができる半導体装置の製造方法および半導体装置を提供することを目的とする。
本発明の請求項１記載の半導体装置の製造方法は、基板の主面の素子搭載領域の外部に突起電極を形成する工程と、前記素子搭載領域に半導体素子を搭載して、前記基板と前記半導体素子を電気的に接続する工程と、主面上に前記突起電極と前記半導体素子が配置され、前記半導体素子に電気的に接続された前記基板を、金型のキャビティに載置し、前記金型のキャビティの内面を前記突起電極の上部に押し付けて前記突起電極をクランプする工程と、前記基板が載置された前記金型のキャビティ内に樹脂を注入し、前記基板の主面側を封止する封止樹脂を形成する工程と、を具備し、前記封止樹脂の表面から前記突起電極の上部が露出する半導体装置を製造する半導体装置の製造方法であって、前記金型のキャビティの内面により、前記封止樹脂の表面から露出する前記突起電極の上部を、前記封止樹脂の表面に対して平坦化することを特徴とする。
また、本発明の請求項２記載の半導体装置の製造方法は、請求項１記載の半導体装置の製造方法であって、前記封止樹脂の表面から露出する前記突起電極の上部の少なくとも一部に凹部を形成する工程をさらに具備することを特徴とする。
また、本発明の請求項３記載の半導体装置の製造方法は、請求項１記載の半導体装置の製造方法であって、前記封止樹脂の表面に凹部を形成し、その凹部の底面から前記突起電極の上部を露出させる工程をさらに具備することを特徴とする。
また、本発明の請求項４記載の半導体装置の製造方法は、請求項３記載の半導体装置の製造方法であって、前記封止樹脂の凹部から露出する前記突起電極の上部の少なくとも一部にさらに凹部を形成することを特徴とする。
また、本発明の請求項５記載の半導体装置の製造方法は、基板の主面の素子搭載領域の外部に突起電極を形成する工程と、前記素子搭載領域に半導体素子を搭載して、前記基板と前記半導体素子を電気的に接続する工程と、主面上に前記突起電極と前記半導体素子が配置され、前記半導体素子に電気的に接続された前記基板を、金型のキャビティに載置し、前記金型のキャビティの内面を前記突起電極の上部に押し付けて前記突起電極をクランプする工程と、前記基板が載置された前記金型のキャビティ内に樹脂を注入し、前記基板の主面側を封止する封止樹脂を形成する工程と、を具備し、前記封止樹脂の表面から前記突起電極の上部が露出する半導体装置を製造する半導体装置の製造方法であって、前記金型のキャビティの内面には凸部が設けられており、前記凸部により、前記封止樹脂の表面から露出する前記突起電極の上部の少なくとも一部に凹部を形成することを特徴とする。
また、本発明の請求項６記載の半導体装置の製造方法は、請求項５記載の半導体装置の製造方法であって、前記凸部により前記突起電極の凹部の内壁の少なくとも一部に先細りのテーパー形状、円弧形状あるいは段差形状を持たせることを特徴とする。
また、本発明の請求項７記載の半導体装置の製造方法は、基板の主面の素子搭載領域の外部に突起電極を形成する工程と、前記素子搭載領域に半導体素子を搭載して、前記基板と前記半導体素子を電気的に接続する工程と、主面上に前記突起電極と前記半導体素子が配置され、前記半導体素子に電気的に接続された前記基板を、金型のキャビティに載置し、前記金型のキャビティの内面を前記突起電極の上部に押し付けて前記突起電極をクランプする工程と、前記基板が載置された前記金型のキャビティ内に樹脂を注入し、前記基板の主面側を封止する封止樹脂を形成する工程と、を具備し、前記封止樹脂の表面から前記突起電極の上部が露出する半導体装置を製造する半導体装置の製造方法であって、前記金型のキャビティの内面には凸部が設けられており、前記凸部により前記封止樹脂の表面に凹部を形成し、その凹部の底面から前記突起電極の上部を露出させることを特徴とする。
また、本発明の請求項８記載の半導体装置の製造方法は、請求項７記載の半導体装置の製造方法であって、前記凸部により前記封止樹脂の凹部の内壁の少なくとも一部に先細りのテーパー形状、円弧形状あるいは段差形状を持たせることを特徴とする。
また、本発明の請求項９記載の半導体装置の製造方法は、請求項７もしくは８のいずれかに記載の半導体装置の製造方法であって、前記凸部により、さらに前記突起電極の上部の少なくとも一部に凹部を形成することを特徴とする。
また、本発明の請求項１０記載の半導体装置の製造方法は、請求項９記載の半導体装置の製造方法であって、前記凸部により前記突起電極の凹部の内壁の少なくとも一部に先細りのテーパー形状、円弧形状あるいは段差形状を持たせることを特徴とする。
また、本発明の請求項１１記載の半導体装置の製造方法は、請求項１ないし１０のいずれかに記載の半導体装置の製造方法であって、前記封止樹脂を形成する際の温度を、前記突起電極の融点よりも低い温度にすることを特徴とする。
また、本発明の請求項１２記載の半導体装置の製造方法は、請求項１ないし１０のいずれかに記載の半導体装置の製造方法であって、前記突起電極を、前記封止樹脂を形成する際の温度よりも高い融点を持つ材料で形成することを特徴とする。
また、本発明の請求項１３記載の半導体装置は、基板と、前記基板の主面上に搭載され前記基板に電気的に接続された半導体素子と、前記基板の主面上に形成された突起電極と、前記基板の主面側を封止する封止樹脂と、を備えた半導体装置であって、前記突起電極は、その上部が前記封止樹脂の表面から露出しており、かつその露出した上部の少なくとも一部に凹部を有することを特徴とする。
また、本発明の請求項１４記載の半導体装置は、請求項１３記載の半導体装置であって、前記突起電極の凹部の内壁の少なくとも一部に先細りのテーパー形状、円弧形状あるいは段差形状を有することを特徴とする。
また、本発明の請求項１５記載の半導体装置は、基板と、前記基板の主面上に搭載され前記基板に電気的に接続された半導体素子と、前記基板の主面上に形成された突起電極と、前記基板の主面側を封止する封止樹脂と、を備えた半導体装置であって、前記突起電極は、その上部が、前記封止樹脂の表面に形成されている凹部の底面から露出していることを特徴とする。
また、本発明の請求項１６記載の半導体装置は、請求項１５記載の半導体装置であって、前記封止樹脂の凹部の内壁の少なくとも一部に先細りのテーパー形状、円弧形状あるいは段差形状を有することを特徴とする。
また、本発明の請求項１７記載の半導体装置は、請求項１５もしくは１６のいずれかに記載の半導体装置であって、前記突起電極は、前記封止樹脂の凹部の底面から露出する上部の少なくとも一部に凹部を有することを特徴とする。
また、本発明の請求項１８記載の半導体装置は、請求項１７記載の半導体装置であって、前記突起電極の凹部の内壁の少なくとも一部に先細りのテーパー形状、円弧形状あるいは段差形状を有することを特徴とする。
本発明の好ましい形態によれば、封止樹脂の上部を切削する加工を行うことなく、封止樹脂の表面から突起電極の平坦化された上部を露出させることが可能で、積層するＢＧＡ型半導体装置のボール電極を突起電極の上部に搭載する際の位置精度の向上を図ることができる。
また、封止樹脂の表面から露出する突起電極の上部に凹部を設けるか、あるいは、封止樹脂の表面に凹部を設けて、その凹部から突起電極の上部を露出させることにより、積層するＢＧＡ型半導体装置のボール電極を凹部へ落とし込み、位置規制できるので、ＢＧＡ型半導体装置のボール電極を突起電極の上部に搭載する際の位置精度をより向上させることができる。また、凹部の大きさ（深さや広さ）を変更することで、積層する半導体装置の取り付け高さを変化させることができる。
（実施の形態１）
以下、本発明の半導体装置の製造方法および半導体装置の実施の形態１について図面を交えて説明する。
本実施の形態１における半導体装置の製造方法について、図１ないし図４に示す工程断面図を用いて説明する。なお、ここでは、複数の半導体装置を同時に樹脂成形するＭＡＰ方式について説明する。
まず、図１に示すように、基板１の主面の素子搭載領域３の周囲に形成されている配線２の素子搭載領域３から遠い側の端部上に突起電極４を形成する。なお、突起電極４は、半田ボールでもよいし、ＡｕやＮｉ、Ｃｕからなるめっきバンプでもよいし、樹脂コアに金属めっきを施したバンプでもよいし、Ａｕスタッドバンプに導電ペーストを上乗せしたような複合バンプでもよく、リフローにより形成する。
次に、図２に示すように、基板１の主面の素子搭載領域３に半導体素子５を搭載し、配線２の素子搭載領域３側の端部に金属細線６を介して半導体素子５の表面に形成されている図示しない電極を電気的に接続する。金属細線６のループ高さは、後述する突起電極４の封止樹脂の表面から露出する面の高さよりも低く設定する。
なお、本実施の形態１では、基板と半導体素子を金属細線を介して電気的に接続する構成の半導体装置について説明するが、基板の主面に対向する面にバンプが配置された半導体素子を、素子搭載領域に端子が形成された基板に搭載し、バンプを介して基板と半導体素子とを電気的に接続したいわゆるフリップチップ接続構造の半導体装置にも適用可能である。この場合、後述する突起電極４の封止樹脂から露出する面の高さは、半導体素子の上面の高さよりも高くするのが好ましい。
次に、図３に示すように、基板１を金型７のキャビティ８に載置して、金型７により基板１をクランプする。また、キャビティ８の上面は突起電極４よりも低い高さとなっており、基板１をクランプすると同時に、上側キャビティの内面により突起電極４の上部もクランプする。本実施の形態１では、金型７の突起電極４の上部に接触する部分は平坦であり、上側キャビティの内面を突起電極４の上部に押し付けることで、突起電極４の上部は、後述する封止樹脂の表面に対して平坦化される。
このように基板１と突起電極４をクランプした状態でキャビティ８内に樹脂を注入し、その注入した樹脂を熱硬化させ、封止樹脂を形成する。樹脂が熱硬化した時点で金型７を開放し、主面側の全面が封止樹脂により封止された基板１を取り出す。その結果、突起電極４の金型７に押し付けられていた部分が封止樹脂の表面から露出する。この封止樹脂から露出する突起電極４の上部が、当該半導体装置の上側に積層する他の半導体装置の下部電極に電気的に接続する上部電極となる。
なお、封止樹脂を形成する際の温度を、突起電極４の融点よりも低い温度にするか、あるいは、突起電極４を、封止樹脂を形成する際の温度よりも高い融点を持つ材料により形成するのが好ましい。
次に、金型から取り出した基板１の主面とは反対側の面の形成されている外部端子（図示せず）上にボール電極（半田ボールやＡｕバンプ等）１０を設けた後、個片化して、図４に示す、封止樹脂９の表面から突起電極４の平坦化された上部が露出するＢＧＡ型半導体装置１１を得る。
なお、突起電極の封止樹脂の表面から露出している面にプラズマを照射して、その面に不着している酸化膜および樹脂ワックス等の有機成分を除去すれば、半導体装置を積層する際の半田接合が良好になる。
またここでは、ＢＧＡ型半導体装置を製造する場合について説明したが、無論、ＬＧＡ（Ｌａｎｄ Ｇｒｉｄ Ａｒｒａｙ）型半導体装置の製造にも適用することができる。また、複数の半導体装置を同時に樹脂成形するＭＡＰ方式について説明したが、単数の半導体装置を個別に封止する個片成型方式にも適用することができる。
以上のように製造した半導体装置１１の上側にＢＧＡ型半導体装置１２を搭載する工程を説明するための工程断面図を図５に示す。図５に示すように、突起電極４の半導体装置１１の表面から露出する部分（上部電極）は平坦化されているので、その上部電極へ、積層するＢＧＡ型半導体装置１２のボール電極（下部電極）１３を搭載する際の位置精度が向上する。また、積層する半導体装置がＢＧＡ型の場合、半田ペーストを追加することなく直接実装することが可能になる。
以上のように、本実施の形態１によれば、半導体装置の上側を切削する加工を行うことなく、封止樹脂の表面から突起電極の平坦化された上部を露出させることができる。
なお、表面から突起電極の平坦化された上部が露出する封止樹脂を形成した後、パンチ加工、プレス加工、ザグリ加工もしくはレーザ加工のいずれかの加工法で封止樹脂の表面に凹部を形成して、その凹部の底面から突起電極の上部を露出させてもよい。
図６に封止樹脂の平坦な表面から突起電極の上部が露出する半導体装置を使用した積層型半導体装置の断面図を示し、図７に封止樹脂の表面に形成された凹部の底面から突起電極の上部が露出する半導体装置を使用した積層型半導体装置の断面図を示す。
図６に示す積層型半導体装置の積層状態に比べて、図７に示す示す積層型半導体装置では、積層するＢＧＡ型半導体装置のボール電極を凹部に取り込むことができるため、凹部の大きさ（深さや広さ）を変更することで、半導体装置の積層高さを変えることが可能となる。
なお、封止樹脂の表面に凹部を形成し、その凹部の底面から突起電極の上部を露出させる場合に限らず、封止樹脂の表面から露出する突起電極の上部の少なくとも一部にのみ凹部を形成してもよいし、封止樹脂の表面に凹部を形成し、その凹部の底面から突起電極の上部を露出させ、且つその露出する突起電極の上部の少なくとも一部にさらに凹部を形成してもよい。
（実施の形態２）
以下、本発明の半導体装置の製造方法および半導体装置の実施の形態２について、前述した実施の形態１と異なる点を、図８ないし図１０を用いて説明する。なお、前述した実施の形態１で説明した部材と同一の部材には同一符号を付している。
図８は、本実施の形態２における半導体装置の製造工程の一部を示す工程断面図であり、主面上に突起電極４と半導体素子５が配置され、半導体素子５に金属細線６を介して電気的に接続された基板１を、金型７のキャビティ８に載置した状態を示している。
図８に示すように、金型７の上側キャビティの内面には凸部１４が設けられており、基板１を金型７によりクランプする際に、突起電極４の上部に凸部１４を押し当てて、突起電極４をクランプする。本実施の形態２では、凸部１４の投影面積は、突起電極４の封止樹脂の表面から露出する部分の投影面積と同じ大きさである。
このように基板１と突起電極４をクランプした状態でキャビティ８内に樹脂を注入し、その注入した樹脂を熱硬化させ、封止樹脂を形成することにより、図９に示すように、突起電極４の封止樹脂９から露出する上部に凹部１５が形成される。本実施の形態２では、凸部１４は円柱形状であり、突起電極４の凹部１５の底面は平坦化される。
図１０に、図９に示す半導体装置１１の上側にＢＧＡ型半導体装置１２を搭載する工程を説明するための工程断面図を示す。図１０に示すように、突起電極４の半導体装置１１の表面から露出する部分（上部電極）に凹部１５が設けられているので、ＢＧＡ型半導体装置１２を積層する際に、ＢＧＡ型半導体装置１２のボール電極（下部電極）１３をその凹部１５に落とし込み、位置規制でき、積層する半導体装置を搭載する際の位置精度をより向上させることができる。さらに、凹部１５の大きさ（深さや広さ）を変更することで、積層する半導体装置の取り付け高さを変化させることができる。
なお、本実施の形態２では、凸部１４の投影面積が、突起電極４の封止樹脂９の表面から露出する部分の投影面積と同じ大きさである場合について説明したが、突起電極４の封止樹脂９の表面から露出する部分よりも投影面積が小さい凸部を設けてもよい。この場合、突起電極４の封止樹脂９の表面から露出する部分の一部に凹部が形成され、その凹部の周囲は封止樹脂９の表面に対して平坦化される。
また、金型に円柱形状の凸部を設けた場合について説明したが、凸部は円すい形状や半球形状、先細りの階段形状等であってもよく、凹部の内壁の少なくとも一部に先細りのテーパ形状、円弧形状あるいは段差形状を持たせることで、金型を開放する際の型離れ性を向上させることができる。
（実施の形態３）
以下、本発明の半導体装置の製造方法および半導体装置の実施の形態３について、前述した実施の形態１、２と異なる点を、図１１ないし図１３を用いて説明する。なお、前述した実施の形態１、２で説明した部材と同一の部材には同一符号を付している。
図１１は、本実施の形態３における半導体装置の製造工程の一部を示す工程断面図であり、主面上に突起電極４と半導体素子５が配置され、半導体素子５に金属細線６を介して電気的に接続された基板１を、金型７のキャビティ８に載置した状態を示している。
本実施の形態３は、金型７の上側キャビティの内面に設けた凸部１６の投影面積が、突起電極の封止樹脂の表面から露出する部分の投影面積よりも大きい点が、前述した実施の形態２と異なる。
図１１に示すように、基板１を金型７によりクランプする際に、突起電極４の上部に凸部１６を押し当てて、突起電極４をクランプし、その状態でキャビティ８内に樹脂を注入し、その注入した樹脂を熱硬化させ、封止樹脂を形成することにより、図１２に示すように、封止樹脂９の表面に凹部１７が形成され、その凹部１７の底面から突起電極４の上部が露出する。本実施の形態３では、凸部１６は円柱形状であり、突起電極４の上部は平坦化される。
図１３に、図１２に示す半導体装置１１の上側にＢＧＡ型半導体装置１２を搭載する工程を説明するための工程断面図を示す。図１３に示すように、封止樹脂９の表面に凹部１７が設けられ、その凹部１７の底面から突起電極４の上部（上部電極）が露出しているので、ＢＧＡ型半導体装置１２を積層する際に、ＢＧＡ型半導体装置１２のボール電極（下部電極）１３をその凹部１７に落とし込み、位置規制でき、積層する半導体装置を搭載する際の位置精度をより向上させることができる。さらに、封止樹脂９に凹部１７を設けたので、隣接するボール電極との半田ショートを防止することができる。また、凹部１７の大きさ（深さや広さ）を変更することで、積層する半導体装置の取り付け高さを変化させることができる。
なお、本実施の形態３では、金型に円柱形状の凸部を設けた場合について説明したが、凸部は円すい形状や半球形状、先細りの階段形状等であってもよく、凹部の内壁の少なくとも一部に先細りのテーパ形状、円弧形状あるいは段差形状を持たせることで、金型を開放する際の型離れ性を向上させることができる。
（実施の形態４）
以下、本発明の半導体装置の製造方法および半導体装置の実施の形態４について、前述した実施の形態１ないし３と異なる点を、図１４ないし図１６を用いて説明する。なお、前述した実施の形態１ないし３で説明した部材と同一の部材には同一符号を付している。
図１４は、本実施の形態４における半導体装置の製造工程の一部を示す工程断面図であり、主面上に突起電極４と半導体素子５が配置され、半導体素子５に金属細線６を介して電気的に接続された基板１を、金型７のキャビティ８に載置した状態を示している。
本実施の形態４は、金型７の上側キャビティの内面に設けた凸部１８が２段となっており、１段目により封止樹脂の表面に凹部を形成し、２段目により封止樹脂の凹部から露出する突起電極の上部にさらに凹部を形成する点が前述した実施の形態３と異なる。
図１４に示すように、基板１を金型７によりクランプする際に、突起電極４の上部に凸部１８を押し当てて、突起電極４をクランプし、その状態でキャビティ８内に樹脂を注入し、その注入した樹脂を熱硬化させ、封止樹脂を形成することにより、図１５に示すように、封止樹脂９の表面に凹部１９が形成され、その凹部１９の底面から突起電極４の上部が露出し、かつその露出している突起電極４の上部に凹部２０が形成される。本実施の形態４では、凸部１８は２段の円柱形状であり、突起電極４の上部は平坦化される。
図１６に、図１５に示す半導体装置１１の上側にＢＧＡ型半導体装置１２を搭載する工程を説明するための工程断面図を示す。図１６に示すように、封止樹脂９の表面に凹部１９が設けられ、その凹部１９の底面から突起電極４の上部（上部電極）が露出し、かつその露出している突起電極４の上部に凹部２０が設けられているので、ＢＧＡ型半導体装置１２を積層する際に、ＢＧＡ型半導体装置１２のボール電極（下部電極）１３を突起電極４の凹部２０に落とし込み、位置規制でき、積層する半導体装置を搭載する際の位置精度をより向上させることができる。さらに、封止樹脂９に凹部１９を設けたので、隣接するボール電極との半田ショートを防止することができる。また、凹部１９、２０の大きさ（深さや広さ）を変更することで、積層する半導体装置の取り付け高さを変化させることができる。
なお、本実施の形態４では、凸部１８が２段の円柱形状である場合について説明したが、封止樹脂９と突起電極４の少なくとも一方の凹部の内壁の少なくとも一部を先細りのテーパ形状、円弧形状あるいは段差形状にする凸部を用いることで、金型を開放する際の型離れ性を向上させることができる。
本発明にかかる半導体装置の製造方法および半導体装置によれば、封止樹脂の上部を切削する加工を行うことなく、封止樹脂の表面から突起電極の平坦化された上部を露出させることが可能で、積層するＢＧＡ型半導体装置のボール電極を突起電極の上部に搭載する際の位置精度の向上を図ることができ、半導体装置を多段に積層したＰＯＰに有用である。
本発明の実施の形態１における半導体装置の製造工程を説明するための工程断面図（その１） 本発明の実施の形態１における半導体装置の製造工程を説明するための工程断面図（その２） 本発明の実施の形態１における半導体装置の製造工程を説明するための工程断面図（その３） 本発明の実施の形態１における半導体装置の製造工程を説明するための工程断面図（その４） 本発明の実施の形態１における積層型半導体装置の製造工程を説明するための工程断面図 本発明の実施の形態１における積層型半導体装置の断面図 本発明の実施の形態１における積層型半導体装置の他例の断面図 本発明の実施の形態２における半導体装置の製造工程を説明するための工程断面図（その１） 本発明の実施の形態２における半導体装置の製造工程を説明するための工程断面図（その２） 本発明の実施の形態２における積層型半導体装置の製造工程を説明するための工程断面図 本発明の実施の形態３における半導体装置の製造工程を説明するための工程断面図（その１） 本発明の実施の形態３における半導体装置の製造工程を説明するための工程断面図（その２） 本発明の実施の形態３における積層型半導体装置の製造工程を説明するための工程断面図 本発明の実施の形態４における半導体装置の製造工程を説明するための工程断面図（その１） 本発明の実施の形態４における半導体装置の製造工程を説明するための工程断面図（その２） 本発明の実施の形態４における積層型半導体装置の製造工程を説明するための工程断面図 従来の半導体装置の製造方法を説明するための工程断面図 従来の半導体装置の製造方法の他例を説明するための工程断面図
符号の説明
１ 基板
２ 配線
３ 素子搭載領域
４ 突起電極
５ 半導体素子
６ 金属細線
７ 金型
８ キャビティ
９ 封止樹脂
１０ ボール電極
１１ 半導体装置
１２ 積層する半導体装置
１３ ボール電極
１４、１６、１８ 凸部
１５、１７、１９、２０ 凹部
１０１、２０１ 基板
１０２、２０２ 配線
１０３、２０３ 突起電極
１０４、２０４ 半導体素子
１０５、２０５ 金属細線
１０６、２０６ 封止樹脂
１０７、２０７ ボール電極
２０８ 弾性テープ

Claims (18)

  1. 基板の主面の素子搭載領域の外部に突起電極を形成する工程と、
    前記素子搭載領域に半導体素子を搭載して、前記基板と前記半導体素子を電気的に接続する工程と、
    主面上に前記突起電極と前記半導体素子が配置され、前記半導体素子に電気的に接続された前記基板を、金型のキャビティに載置し、前記金型のキャビティの内面を前記突起電極の上部に押し付けて前記突起電極をクランプする工程と、
    前記基板が載置された前記金型のキャビティ内に樹脂を注入し、前記基板の主面側を封止する封止樹脂を形成する工程と、
    を具備し、前記封止樹脂の表面から前記突起電極の上部が露出する半導体装置を製造する半導体装置の製造方法であって、
    前記金型のキャビティの内面により、前記封止樹脂の表面から露出する前記突起電極の上部を、前記封止樹脂の表面に対して平坦化することを特徴とする半導体装置の製造方法。
  2. 前記封止樹脂の表面から露出する前記突起電極の上部の少なくとも一部に凹部を形成する工程をさらに具備することを特徴とする請求項１記載の半導体装置の製造方法。
  3. 前記封止樹脂の表面に凹部を形成し、その凹部の底面から前記突起電極の上部を露出させる工程をさらに具備することを特徴とする請求項１記載の半導体装置の製造方法。
  4. 前記封止樹脂の凹部から露出する前記突起電極の上部の少なくとも一部にさらに凹部を形成することを特徴とする請求項３記載の半導体装置の製造方法。
  5. 基板の主面の素子搭載領域の外部に突起電極を形成する工程と、
    前記素子搭載領域に半導体素子を搭載して、前記基板と前記半導体素子を電気的に接続する工程と、
    主面上に前記突起電極と前記半導体素子が配置され、前記半導体素子に電気的に接続された前記基板を、金型のキャビティに載置し、前記金型のキャビティの内面を前記突起電極の上部に押し付けて前記突起電極をクランプする工程と、
    前記基板が載置された前記金型のキャビティ内に樹脂を注入し、前記基板の主面側を封止する封止樹脂を形成する工程と、
    を具備し、前記封止樹脂の表面から前記突起電極の上部が露出する半導体装置を製造する半導体装置の製造方法であって、
    前記金型のキャビティの内面には凸部が設けられており、前記凸部により、前記封止樹脂の表面から露出する前記突起電極の上部の少なくとも一部に凹部を形成することを特徴とする半導体装置の製造方法。
  6. 前記凸部により前記突起電極の凹部の内壁の少なくとも一部に先細りのテーパー形状、円弧形状あるいは段差形状を持たせることを特徴とする請求項５記載の半導体装置の製造方法。
  7. 基板の主面の素子搭載領域の外部に突起電極を形成する工程と、
    前記素子搭載領域に半導体素子を搭載して、前記基板と前記半導体素子を電気的に接続する工程と、
    主面上に前記突起電極と前記半導体素子が配置され、前記半導体素子に電気的に接続された前記基板を、金型のキャビティに載置し、前記金型のキャビティの内面を前記突起電極の上部に押し付けて前記突起電極をクランプする工程と、
    前記基板が載置された前記金型のキャビティ内に樹脂を注入し、前記基板の主面側を封止する封止樹脂を形成する工程と、
    を具備し、前記封止樹脂の表面から前記突起電極の上部が露出する半導体装置を製造する半導体装置の製造方法であって、
    前記金型のキャビティの内面には凸部が設けられており、前記凸部により前記封止樹脂の表面に凹部を形成し、その凹部の底面から前記突起電極の上部を露出させることを特徴とする半導体装置の製造方法。
  8. 前記凸部により前記封止樹脂の凹部の内壁の少なくとも一部に先細りのテーパー形状、円弧形状あるいは段差形状を持たせることを特徴とする請求項７記載の半導体装置の製造方法。
  9. 前記凸部により、さらに前記突起電極の上部の少なくとも一部に凹部を形成することを特徴とする請求項７もしくは８のいずれかに記載の半導体装置の製造方法。
  10. 前記凸部により前記突起電極の凹部の内壁の少なくとも一部に先細りのテーパー形状、円弧形状あるいは段差形状を持たせることを特徴とする請求項９記載の半導体装置の製造方法。
  11. 前記封止樹脂を形成する際の温度を、前記突起電極の融点よりも低い温度にすることを特徴とする請求項１ないし１０のいずれかに記載の半導体装置の製造方法。
  12. 前記突起電極を、前記封止樹脂を形成する際の温度よりも高い融点を持つ材料で形成することを特徴とする請求項１ないし１０のいずれかに記載の半導体装置の製造方法。
  13. 基板と、前記基板の主面上に搭載され前記基板に電気的に接続された半導体素子と、前記基板の主面上に形成された突起電極と、前記基板の主面側を封止する封止樹脂と、を備えた半導体装置であって、前記突起電極は、その上部が前記封止樹脂の表面から露出しており、かつその露出した上部の少なくとも一部に凹部を有することを特徴とする半導体装置。
  14. 前記突起電極の凹部の内壁の少なくとも一部に先細りのテーパー形状、円弧形状あるいは段差形状を有することを特徴とする請求項１３記載の半導体装置。
  15. 基板と、前記基板の主面上に搭載され前記基板に電気的に接続された半導体素子と、前記基板の主面上に形成された突起電極と、前記基板の主面側を封止する封止樹脂と、を備えた半導体装置であって、前記突起電極は、その上部が、前記封止樹脂の表面に形成されている凹部の底面から露出していることを特徴とする半導体装置。
  16. 前記封止樹脂の凹部の内壁の少なくとも一部に先細りのテーパー形状、円弧形状あるいは段差形状を有することを特徴とする請求項１５記載の半導体装置。
  17. 前記突起電極は、前記封止樹脂の凹部の底面から露出する上部の少なくとも一部に凹部を有することを特徴とする請求項１５もしくは１６のいずれかに記載の半導体装置。
  18. 前記突起電極の凹部の内壁の少なくとも一部に先細りのテーパー形状、円弧形状あるいは段差形状を有することを特徴とする請求項１７記載の半導体装置。
JP2007319033A 2007-12-11 2007-12-11 半導体装置の製造方法および半導体装置 Active JP5025443B2 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2007319033A JP5025443B2 (ja) 2007-12-11 2007-12-11 半導体装置の製造方法および半導体装置
US12/331,467 US8390117B2 (en) 2007-12-11 2008-12-10 Semiconductor device and method of manufacturing the same
US13/777,670 US8841772B2 (en) 2007-12-11 2013-02-26 Semiconductor device and method of manufacturing the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2007319033A JP5025443B2 (ja) 2007-12-11 2007-12-11 半導体装置の製造方法および半導体装置

Publications (2)

Publication Number Publication Date
JP2009141287A true JP2009141287A (ja) 2009-06-25
JP5025443B2 JP5025443B2 (ja) 2012-09-12

Family

ID=40871575

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2007319033A Active JP5025443B2 (ja) 2007-12-11 2007-12-11 半導体装置の製造方法および半導体装置

Country Status (1)

Country Link
JP (1) JP5025443B2 (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010153491A (ja) * 2008-12-24 2010-07-08 Shinko Electric Ind Co Ltd 電子装置及びその製造方法
US8710642B2 (en) 2011-03-25 2014-04-29 Fujitsu Semiconductor Limited Semiconductor device, method of manufacturing semiconductor device, and electronic apparatus

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003258009A (ja) * 2002-03-05 2003-09-12 Seiko Epson Corp 半導体装置及びその製造方法、回路基板並びに電子機器
JP2006344917A (ja) * 2005-06-10 2006-12-21 Sharp Corp 半導体装置、積層型半導体装置、および半導体装置の製造方法
WO2007083351A1 (ja) * 2006-01-17 2007-07-26 Spansion Llc 半導体装置およびその製造方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003258009A (ja) * 2002-03-05 2003-09-12 Seiko Epson Corp 半導体装置及びその製造方法、回路基板並びに電子機器
JP2006344917A (ja) * 2005-06-10 2006-12-21 Sharp Corp 半導体装置、積層型半導体装置、および半導体装置の製造方法
WO2007083351A1 (ja) * 2006-01-17 2007-07-26 Spansion Llc 半導体装置およびその製造方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010153491A (ja) * 2008-12-24 2010-07-08 Shinko Electric Ind Co Ltd 電子装置及びその製造方法
US8710642B2 (en) 2011-03-25 2014-04-29 Fujitsu Semiconductor Limited Semiconductor device, method of manufacturing semiconductor device, and electronic apparatus

Also Published As

Publication number Publication date
JP5025443B2 (ja) 2012-09-12

Similar Documents

Publication Publication Date Title
JP5579402B2 (ja) 半導体装置及びその製造方法並びに電子装置
US8610292B2 (en) Resin sealing method of semiconductor device
US7495179B2 (en) Components with posts and pads
JP3155741B2 (ja) Ｃｓｐのｂｇａ構造を備えた半導体パッケージ
TWI495055B (zh) 半導體晶片封裝體及其製造方法
US20080230887A1 (en) Semiconductor package and the method of making the same
JP3170199B2 (ja) 半導体装置及びその製造方法及び基板フレーム
JP2008306128A (ja) 半導体装置およびその製造方法
JPH088283A (ja) 基板利用パッケージ封入電子デバイスおよびその製造方法
JP2012238725A (ja) 半導体装置とその製造方法、およびそれを用いた半導体モジュール
US8889488B2 (en) Method for manufacturing semiconductor package
JP2009302505A (ja) 半導体装置、および半導体装置の製造方法
JP2011187574A (ja) 半導体装置及びその製造方法並びに電子装置
US6608372B2 (en) Surface mountable chip type semiconductor device and manufacturing method
JP4282724B2 (ja) マイクロボールマウンタ用の振込みマスク
JP2011253900A (ja) 半導体装置及びその製造方法
KR20100061469A (ko) 복수의 칩의 제조 방법 및 이에 상응하게 제조된 칩
JP5025443B2 (ja) 半導体装置の製造方法および半導体装置
US10784224B2 (en) Semiconductor devices with underfill control features, and associated systems and methods
JP3250900B2 (ja) 半導体装置及びその製造方法及びリードフレーム
TW200807583A (en) Chip package and manufacturing method threrof
JP2011040640A (ja) 半導体装置の製造方法
JP2012015446A (ja) 半導体装置の製造方法
JP6907765B2 (ja) ファンアウト・ウエハレベルパッケージの仮固定方法
JP4840305B2 (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20100913

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20110928

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20111004

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20111201

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20120522

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20120619

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20150629

Year of fee payment: 3

R151 Written notification of patent or utility model registration

Ref document number: 5025443

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R151

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313113

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250