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JP3170199B2 - 半導体装置及びその製造方法及び基板フレーム - Google Patents

半導体装置及びその製造方法及び基板フレーム

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JP3170199B2
JP3170199B2 JP08748296A JP8748296A JP3170199B2 JP 3170199 B2 JP3170199 B2 JP 3170199B2 JP 08748296 A JP08748296 A JP 08748296A JP 8748296 A JP8748296 A JP 8748296A JP 3170199 B2 JP3170199 B2 JP 3170199B2
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JP
Japan
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wiring board
wiring
substrate
substrate frame
semiconductor element
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賢治 宮島
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Toshiba Corp
Original Assignee
Toshiba Corp
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Publication date
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Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体装置に係
り、とくに銅張ガラエポ積層板などから構成され、改良
された基板フレームを使用した半導体装置及びその製造
方法に関する。
【０００２】
【従来の技術】従来半導体装置には、樹脂封止体を使用
したプラスチックタイプの非気密封止型とセラミックや
金属などのパッケージを使用した気密封止型に大別され
る。前者は、信頼性で若干見劣りするが、後者に比べ量
産性や経済性に優れているのでその実用性は高い。樹脂
封止型半導体装置の多くは、金属製のリードフレームと
これに搭載された半導体チップをエポキシ樹脂などのモ
ールド樹脂により樹脂封止されている。しかし、リード
フレームでは外部取出し電極となるアウターリードが変
形しやすかったり、複数の半導体素子を搭載するのには
適さなかったりなどの理由により、近年、銅張積層板等
から構成されたプリント配線板（ＰＣＢ：Printed Circ
uit Board)などの絶縁基板からなる配線基板を使用して
この上に半導体素子を搭載し、ワイヤボンデングなどに
より半導体素子の接続電極と配線基板の配線部とを電気
的に接続した後、従来技術の樹脂成形を施す手法が試み
られている。この銅張積層板は、配線基板が通常基板フ
レームで保持された状態か、配線基板の個片の形で供給
される。
【０００３】半導体素子をパッケージングする樹脂封止
体を形成する方法には、例えば、ポッティング法やトラ
ンスファモールド法などが知られている。ポッティング
法は、配線基板上に載置固定され、この配線基板の配線
部と電気的に接続された接続電極を有する半導体素子の
上からエポキシ系やシリコーン系などの液状樹脂を一定
量滴下し、これを加熱硬化させる方法である。この方法
により成形された樹脂封止体は、高価であり、製造時に
おいて定められた領域以上に広がる恐れがある。また、
望むような厚さにすることが困難である。トランスファ
モールド法は、熱硬化性樹脂の成形法であり、加熱室内
で材料を可塑化させ、これを配線基板上に載置固定され
この配線基板の配線部と電気的に接続された接続電極を
有する半導体素子をこの配線基板と共に配置した加熱さ
れた金型キャビティ内に圧力入して樹脂封止体を成形す
る方法である。
【０００４】図１４を参照して従来のポッティング法に
より形成され、配線基板に支持された半導体素子を有す
る半導体装置を説明する。図は、半導体素子を搭載した
配線基板の断面図である。図１４（ａ）の配線基板１
は、銅張積層板を成形して主面に配線パターン（インナ
ーリード）を形成したプリント配線板（ＰＣＢ）からな
る。銅張積層板は、ガラス繊維布にエポキシ樹脂を含浸
させ、積層させてなる積層体を加圧加熱して製造する。
積層板の表面に形成した銅箔は、エッチングされて配線
パターンに成形される。配線基板１の側面にはインナー
リード（図示せず）に電気的に接続され、外部回路と電
気的接続される複数の接続電極３が形成されている。接
続電極３は、ニッケル鍍金層又はニッケル鍍金層に金も
しくは半田層を形成した導電層から構成されている。半
導体素子２の主面にも接続電極（図示せず）が形成され
ており、この接続電極は、金やアルミニウム（Ａｌ）な
どのボンディングワイヤ４によって前記配線パターンと
電気的に接続されている。配線基板１の接続電極３は、
前記配線パターンと接続され、前記外部回路が半導体素
子２と電気的に接続されるようになっている。この半導
体素子２とボンディングワイヤ４の上にエポキシ樹脂な
どの液状樹脂が滴下される。液状樹脂は、硬化されて樹
脂封止体２０となる。
【０００５】図１４（ｂ）の配線基板１は、インナーリ
ード（図示せず）を有する銅張積層板のプリント配線板
からなる。配線基板１の裏面にはインナーリードに電気
的に接続され、外部回路と電気的接続されるハンダなど
のバンプ電極５が形成されている。この配線基板１の主
面のインナーリードと裏面に取り付けられたハンダバン
プ５とは、配線基板１に形成したスルーホール（図示せ
ず）の内表面に形成した接続電極（図示せず）を介して
電気的に接続される。このハンダバンプ５は、他の配線
基板が取り付けられた回路基板（図示せず）の配線パタ
ーンに接続される。半導体素子２の主面にも接続電極
（図示せず）が形成されており、この接続電極は、金や
アルミニウムなどのボンディングワイヤ４によって前記
インナーリードと電気的に接続されている。この半導体
素子２とボンディングワイヤ４の上にエポキシ樹脂など
の液状樹脂が滴下される。液状樹脂は、硬化されて樹脂
封止体２０となる。
【０００６】図１４（ｃ）の配線基板１は、インナーリ
ード（図示せず）を有する銅張積層板のプリント配線板
からなる。配線基板１の裏面にはインナーリードに電気
的に接続され、外部回路と電気的接続される金などの接
続電極３が形成されている。この配線基板１の主面のイ
ンナーリードは、配線基板１に形成したスルーホール
（図示せず）の内表面にまで延在する前記接続電極３と
電気的に接続されている。この接続電極３は、他の配線
基板が取り付けられた回路基板（図示せず）の配線パタ
ーンに直接接続されるようになっている。接続電極３
は、ニッケル鍍金層又はニッケル鍍金層に金もしくは半
田層を形成した導電層から構成されている。半導体素子
２の主面にも接続電極（図示せず）が形成されており、
この接続電極は、金やアルミニウムなどのボンディング
ワイヤ４によって前記インナーリードと電気的に接続さ
れている。この半導体素子２とボンディングワイヤ４の
上にエポキシ樹脂などの液状樹脂が滴下される。液状樹
脂は、硬化されて樹脂封止体２０となる。この他にボン
ディングワイヤを用いずに、半導体素子に取り付けたバ
ンプ電極を配線基板のインナーリードに接続するフリッ
プチップ法を利用する方法ある。
【０００７】
【発明が解決しようとする課題】このように、従来の配
線基板に半導体素子を支持するタイプの半導体装置で
は、ポッティング法による樹脂封止体を用いる方法があ
る。しかし、このポッティング樹脂封止により成形され
た樹脂封止体は、ポッティング樹脂そのものが高価（量
産性が劣り、樹脂効率が悪いなどの理由による）で有る
ばかりか、製造工程においても、定められた樹脂封止領
域以上に広がりやすく、配線基板を樹脂封止体の面積よ
り大きくして、樹脂封止体の被覆されていない領域を配
線基板の周辺部に形成する必要がある。また、このポッ
ティング法では樹脂の表面張力作用が強く働いたり、前
述の様に流れが生じたりする為、高さ方向（厚さ）の精
度か出しにくく、樹脂封止体を望むような厚さに制御す
ることが難しかった。一方、トランスファモールド法を
用いる方法もあるが、この方法では、金型を用いるの
で、樹脂封止体は、所期の樹脂封止領域内に形成するこ
とができ、また必要以上に厚くならず薄く形成すること
ができる。さらに、この方法では安価に製造することが
できる。しかし、この配線基板は、金型内に固定され樹
脂封止処理が行われ、樹脂封止後切断分離されるため、
モールド工程ではトランスファモールド金型に、切断工
程では切断金型とに、配線基板をしっかりと保持するの
に充分必要な部分（通常板厚の６〜８倍必要）を樹脂封
止体の周囲に形成する必要があった。しかし、このしっ
かり保持するのに必要な部分が逆に半導体装置における
小形化傾向の大きな障害になっている。
【０００８】また、半導体の組立工程に基板フレーム供
給する方法として、銅張積層板などのプリント配線板を
配線基板に使用し、これに半導体素子を搭載させ、つい
で半導体素子と配線基板との内部結線を行い、さらに樹
脂封止体を形成する半導体装置の組み立て処理における
配線基板の供給方法としては、基板フレームに複数の配
線基板を保持して供給する方法があるが、この搬送形態
でも前述の小形化傾向の障害を取り除けない。一方、基
板フレームに配線基板を搭載する方法としては、基板フ
レームの材料となるプリント配線板に配線基板領域を形
成し、この領域に半導体素子を搭載し、内部結線を行
い、樹脂封止を施して半導体装置を組み立てる処理を行
ってから基板フレームを切断して、配線基板毎に半導体
素子が搭載された複数の半導体装置を形成する方法があ
るが、この様な従来のいづれの方法によっても、配線基
板の周辺部に樹脂封止体の被覆されていない領域が形成
されており、この領域がこの種の半導体装置の小形化の
妨げになっている。本発明は、このような事情によりな
されたものであり、配線基板に樹脂封止された半導体素
子を搭載する半導体装置において、小形化されたパッケ
ージを有する半導体装置を提供し、そして最も自動化し
易く、量産性・低価格性・信頼性の高いトランスファモ
ールド工程に供与して最適である半導体装置の製造方法
及びこの製造方法に用いられる基板フレームを提供す
る。
【０００９】
【課題を解決するための手段】本発明は、配線基板の主
面に半導体素子が搭載された半導体装置において、この
半導体装置は、前記配線基板の主面上に形成され、前記
半導体素子を被覆するトランスファモールドにより形成
された側面に所定のテーパ角度を持つ樹脂封止体を備
え、前記配線基板の主面に接する前記樹脂封止体の側面
端部が前記配線基板の各辺の端部と接していることを特
徴とする。本発明の半導体装置の製造方法は、ガラス繊
維布を基材にした基板フレームに、配線パターンとこの
配線パターンに電気的に接続された複数の接続電極が形
成された配線基板領域を複数形成し、これらの配線基板
領域に沿ってこの基板フレームを打ち抜いて複数の配線
基板を形成する工程と、前記打ち抜いた配線基板を前記
基板フレームの元の位置にプッシュバックする工程と、
前記配線基板の主面上に半導体素子を載置固定する工程
と、前記半導体素子と前記配線パターンとを電気的に接
続する工程と、前記配線基板の主面及びその上の前記半
導体素子を被覆する側面に所定のテーパ角度を持つ樹脂
封止体をトランスファモールドによりその底面外周が前
記配線基板領域に沿うように形成する工程と、前記配線
基板を前記基板フレームから外す工程とを備えているこ
とを第１の特徴としている。また、本発明の半導体装置
の製造方法は、ガラス繊維布を基材にした基板フレーム
に、配線パターンとこの配線パターンに電気的に接続さ
れた複数の接続電極が形成された配線基板領域を複数形
成し、これらの配線基板領域に沿ってこの基板フレーム
を打ち抜いて複数の配線基板を形成する工程と、前記打
ち抜いた配線基板を前記基板フレームの元の位置に、前
記基板フレームの打ち抜き時に生じる前記配線基板と前
記基板フレームとの接触面のガラス繊維がもつれた状態
で前記配線基板と前記基板フレームとを保持するよう
に、プッシュバックする工程と、前記配線基板の主面上
に半導体素子を載置固定する工程と、前記半導体素子と
前記配線パターンとを電気的に接続する工程と、前記配
線基板の主面及びその上の前記半導体素子を被覆するよ
うに樹脂封止体をトランスファモールドによりその底面
外周が前記配線基板領域に沿うように形成する工程と、
前記配線基板を前記基板フレームから分離する工程とを
備えていることを第２の特徴としている。前記トランス
ファモールドにより形成された樹脂封止体の側面は、前
記配線基板の中央の垂直方向に対してある角度傾いてい
るようにしても良い。
【００１０】本発明の基板フレームは、複数の配線基板
領域を打ち抜いて複数の開口部を形成した絶縁基板と、
前記開口部にプッシュバックされ、配線パターンとこの
配線パターンに電気的に接続された複数の接続電極が形
成された複数の配線基板とを備え、前記基板と前記開口
部内の前記配線基板との境界領域上の前記配線パターン
が形成されていないマージン領域の所定の領域には前記
配線基板の保持を強化する仮止め部が形成されているこ
とを特徴とする。半導体装置は、樹脂封止体の各辺が配
線基板の各辺と一致しており、樹脂封止体が配線基板を
越えないようになっているので、半導体装置が従来より
小形化できるようになっている。また、組み立て工程に
おいて、基板フレームにはプッシュバック方式を用いて
いるので、上記のような半導体装置が製造可能であり、
また、基板フレームのプッシュバックされた配線基板領
域とフレーム部の境界領域に仮止め部をとくに配線パタ
ーンのない領域に設けたので、基板フレームの配線基板
に対する保持力が向上し前記工程が容易に行われるよう
になった。
【００１１】
【発明の実施の形態】以下、図１乃至図１３を参照して
発明の実施の形態を説明する。基板フレームには、例え
ば、プリント配線板を用いる。まず、耐熱性ガラス布を
基材にして、これにエキポシ樹脂を含浸させ、この基材
を積層し、両面に銅箔を張り付けた両面銅張積層板を使
用する。この両面銅張積層板にフォトエッチング、穴開
け、積層等を繰り返して所定の回路形成を行ってプリン
ト配線板を形成する。この後、所定形状にＱＦＮやＢＧ
Ａ基板向けの外形切断加工を行って配線基板を保持した
基板フレームを形成する。この外形切断は、プッシュバ
ック法で行われ、切断された個々の配線基板は、もう一
度基板フレームに戻される。図１は、この基板フレーム
の平面図である。基板フレーム１０には、その両側に基
板フレームを搬送するためのガイド孔６が所定の間隔で
形成され、さらにどちらか一方の側のガイド孔間には位
置決め孔７が形成されている。両側のガイド孔列の間の
基板フレーム１０の中央部分には、所定間隔に配線基板
１が配置されている。この配線基板１は、基板フレーム
１０を打ち抜いて形成され、そしてこの打ち抜きにより
形成された開口部に再びプッシュバックされている。基
板フレーム１０の厚さは、約０．４５ｍｍである。
【００１２】配線基板１と基板フレーム１０との境界に
はプッシュバックライン８が形成されている。配線基板
１は、中心部分に半導体素子が配置される領域であるア
イランド部９が形成され、このアイランド部９から少し
離れて配線パターンすなわちインナーリード１１が形成
されている。基板フレーム１０に配線基板１がプッシュ
バックされてから基板フレーム１０と配線基板１との境
界領域に仮止め部１２が補強のために形成される。この
発明の実施の形態では、仮止め部を設けているが、本発
明においては、仮止めは形成しなくても良い。すなわ
ち、仮止めは、必要に応じてなされる。仮止めは、仮止
め部を圧したり叩いたりすることにより形成される。仮
止め部は、配線パターンが形成されない領域（マージン
部）、例えば、配線基板のコーナー部近傍に形成するの
が良い。この存在により、境界領域が互いに接近するの
で、基板フレームが配線基板を保持する力を向上させ
る。仮止め部は、１か所に限らず、複数箇所に形成でき
る。その数は必要とする保持力により決められる。樹脂
封止体は、この配線基板１の上に形成され、その処理
は、配線基板が搭載された基板フレームが搬送された自
動機で行われる。
【００１３】次に、図２及び図３を参照しながらこの発
明の実施の形態の半導体装置を説明する。図２は、この
配線基板上に形成された半導体装置の断面図である。図
３は、図２の変形例を示す断面図である。図１の基板フ
レーム１０から形成された配線基板１の裏面には主面に
形成されたインナーリード（図示しない）に電気的に接
続され、外部回路と電気的接続されるハンダなどのバン
プ電極５が形成されている。配線基板１の主面には半導
体素子２が接合されている。この配線基板１の主面のイ
ンナーリードと裏面に取り付けられたハンダバンプ５と
は、配線基板１に形成したスルーホール（図示せず）の
内表面に形成した接続電極（図示せず）を介して電気的
に接続される。このハンダバンプ５は、外部回路に接続
するときに他の配線基板が取り付けられている回路基板
（図示せず）などの配線パターンに接続される。半導体
素子２の主面にも接続電極（図示せず）が形成されてお
り、この接続電極は、金やアルミニウムなどのボンディ
ングワイヤ４によって前記インナーリードと電気的に接
続されている。この半導体素子２とボンディングワイヤ
４にトランスファモールドにより形成されたエポキシ樹
脂などの樹脂封止体１３が被覆される。樹脂封止体１３
は、トランスファモールドにより金型で形成されるの
で、その側面はテーパ状になっている。
【００１４】例えば、テーパ角は、垂直方向に対して約
３０度傾斜している。樹脂封止体１３の底面の各辺は、
配線基板１の各辺に沿って配置されている。つまり、配
線基板１の主面と樹脂封止体１３の底面とは実質的に同
じ形状であり同サイズである。これは、後述のように金
型のキャビティの辺とプッシュバックラインとを一致さ
せるように基板フレームを金型に配置することによって
達成される。樹脂封止体の底面が少しでも配線基板の主
面を越えると、樹脂封止体が欠けたりするなど破損しや
すくなるので、この底面が前記主面より後退しても越え
ないようにすることが大事である。樹脂封止体の底面の
辺が配線基板の主面の辺より約０．１ｍｍの距離（ｄ）
程度は後退していても実質的に同一と見ることができる
（図３参照）。
【００１５】次に、図４乃至図７を参照しながら図２に
示す半導体装置の製造工程を説明する。図４及び図５
は、この半導体装置の製造工程断面図、図６は、この製
造工程で用いられる金型の断面図及び図７は、金型キャ
ビティ内の配線基板の配置を説明する平面図である。ま
ず、基板フレーム１０には図１に示すプリント配線板を
用意する（図４（ａ））。基板フレーム１０には間隔を
おいて配置された複数の配線基板領域が存在している。
この領域の主面にはインナーリードなどの配線パターン
（図示せず）が形成されている。次に、基板フレーム１
０に外形パンチングを施し、ダイ／ポンチにより配線基
板領域を打ち抜き、複数の配線基板１を形成する（図４
（ｂ））。打ち抜かれた配線基板１は、所定の力（Ｆ）
で基板フレーム１０にプッシュバックされる（図４
（ｃ））。この後、必要に応じてプッシュバックライン
８に沿った配線パターンが形成されていない配線基板１
のコーナー部などの領域を押圧して仮止め部を形成する
（仮止め部を形成しない場合も当然ある）。次に、半導
体素子２を配線基板１のアイランド部に載置し、接着剤
などで固定する。半導体素子２の表面に露出する接続電
極（図示せず）と配線基板１の主面上のインナーリード
（図示せず）とを金細線などのボンディングワイヤ４で
電気的に接続する （図５（ａ））。
【００１６】次に、基板フレーム１０を金型に配置固定
してから液状化されたモールド樹脂をそのキャビティ内
にトランスファモールドにより充填させ、硬化させて樹
脂封止体１３を形成する（図５（ｂ））。次に、配線基
板１の裏面にインナーリードに電気的に接続され、外部
回路と電気的に接続されるハンダなどのバンプ電極（ハ
ンダバンプ）５が形成される。この配線基板１の主面の
インナーリードと裏面に取り付けられたハンダバンプ５
とは、配線基板１に形成したスルーホール（図示せず）
の内表面に形成した接続電極（図示せず）を介して電気
的に接続される。このハンダバンプ５は、他の配線基板
が取り付けられた回路基板（図示せず）の配線パターン
に接続される（図５（ｃ））。このように半導体装置
は、配線基板が基板フレームに保持された状態で完成す
る。次に、この半導体装置を基板フレーム１０から取り
外す（図２）。ハンダバンプ５は、配線基板１を基板フ
レーム１０から取り外してから取り付けても良い。
【００１７】次に、図６及び図７を参照してトランスフ
ァモールド工程で用いる金型を説明する。金型のキャビ
ティ１８は、下型キャビティブロック１４及び上型キャ
ビティブロック１５により形成される。キャビティ１８
内には、配線基板１が保持された基板フレーム１０が載
置固定されている。下型及び上型キャビティブロック
は、下型キャビティホルダー１６及び上型キャビティブ
ロック１７により固定されている。キャビティ１８内の
配線基板１の上には半導体素子２及びボンディングワイ
ヤ４が載置されている。ボンディングワイヤ４は、半導
体素子２の接続電極（図示せず）と配線基板１の主面に
形成されたインナーリード１１とを電気的に接続する。
上型キャビティブロック１５のキャビティ１８を構成す
る凹部の周辺部は、プッシュバックライン８の上に乗る
ように基板フレーム１０を固定する。図７において、プ
ッシュバックライン８と点線で示したキャビティ１８の
領域を示すラインとは一致する筈であるが、位置関係を
明らかにするためにキャビティ１８のラインを幾分小さ
く表示した。エポキシ樹脂などからなるモールド樹脂
は、ランナー２７、ゲート１９からキャビティ１８内へ
圧入されて樹脂封止体が形成される。
【００１８】次に、図８乃至図１１を参照して基板フレ
ームに保持された仮止め部又は補強部を有する配線基板
について説明する。図は、いづれも基板フレームの部分
平面図である。図８は、プッシュバック方式により基板
フレーム１０に保持された配線基板１の４つのコーナー
に押圧により形成される仮止め部１２が形成されてい
る。配線基板１には、インナーリード１１及び半導体素
子を搭載させるアイランド部９が形成されている。仮止
め部１２の基板フレーム側には円形の切り欠き２１を有
し、配線基板１には、この切り欠き２１に向うように突
出部２２が形成されている。切り欠き２１と突出部２２
とは離れているので、保持力を強化する仮止め部１２の
仮止めされている部分は少ないが、切り欠き２１が基板
フレーム１０に加えられる歪みを吸収するするので、不
必要な応力で配線基板１が基板フレーム１０から外れる
ことは著しく少なくなる。突出部２２は、最終的に切り
離される。図９は、プッシュバック方式により基板フレ
ーム１０に保持された配線基板１の４つのコーナーに押
圧により形成される仮止め部１２が形成されている。配
線基板１には、インナーリード１１及び半導体素子を搭
載させるアイランド部９が形成されている。
【００１９】仮止め部１２の基板フレーム側には円形の
切り欠き２１を有し、配線基板１には、基板フレーム１
０に向うように突出部２２が形成されている。仮止め部
１２が殆ど突出部２２に形成されるので、とくに配線パ
ターンの領域を避ける必要はなく任意の領域に形成でき
る。突出部２２は、最終的に切り離される。図１０は、
プッシュバック方式により基板フレーム１０に保持され
た配線基板１の角切りされた４つのコーナーにはろう付
けや接着剤などを用いた補強部２３が形成されている。
配線基板１には、インナーリード１１及び半導体素子を
搭載させるアイランド部９が形成されている。補強部
は、配線パターンの領域を避けることができれば、とく
にコーナー部に限ることはない。図１１は、プッシュバ
ック方式により基板フレーム１０に保持された配線基板
１の角切りされた４つのコーナーに押圧により形成され
る仮止め部１２が形成されている。配線基板１には、イ
ンナーリード１１及び半導体素子を搭載させるアイラン
ド部９が形成されている。仮止め部は、配線パターンの
領域を避けることができれば、とくにコーナー部に限る
ことはない。図１０の補強部と図１１の仮止め部を併用
することもできる。
【００２０】次に、図１２を参照して半導体素子を配線
基板にフリップチップ接続する半導体装置を説明する。
図は、半導体装置の断面図である。配線基板１は、図１
の基板フレームから形成される。配線基板１にはスルー
ホール２５が形成されている。そして、配線基板１の主
面及び裏面のスルーホール２５周辺及びスルーホール内
表面には、ニッケル鍍金膜などからなる接続電極２６が
形成されている。配線基板１の裏面には接続電極２６に
電気的に接続され、外部回路と電気的接続される０．１
ｍｍ径程度のハンダバンプ５が形成されている。一方、
半導体素子２の主面にもその接続電極（図示せず）の上
に８０μｍ径程度のハンダバンプ２４が取り付けられて
いる。このハンダバンプ５は、他の配線基板が取り付け
られた回路基板（図示せず）の配線パターンに接続され
る。半導体素子２の主面側にも接続電極２６は延在して
おり、半導体素子２のハンダバンプ２４と接合されてい
る。この半導体素子２にトランスファモールドにより形
成されたエポキシ樹脂などの樹脂封止体１３が被覆され
る。樹脂封止体１３は、トランスファモールドにより金
型で形成されるので、その側面はテーパ状になってい
る。例えば、テーパ角は、垂直方向に対して約３０度傾
斜している。
【００２１】樹脂封止体１３の底面の各辺は、配線基板
１の各辺に沿って配置されている。つまり、配線基板１
の主面と樹脂封止体１３の底面とは実質的に同じ形状で
あり同サイズである。樹脂封止体の底面が少しでも配線
基板の主面を越えると、樹脂封止体が欠けたりするなど
破損しやすくなるので、この底面が前記主面より後退し
ても越えないようにすることが大事である。
【００２２】次に、図１３を参照して接続電極を配線基
板の側面に形成した半導体装置を説明する。図は、半導
体装置の平面図及びそのＡ−Ａ′線に沿う部分の断面図
である。配線基板１は、プッシュバック方式の基板フレ
ームから形成される。配線基板１には、プッシュバック
ライン８に沿ってニッケル鍍金膜などからなる接続電極
３が形成され、これは配線基板１の主面に形成されたイ
ンナーリード１１と電気的に接続されている。配線基板
１の中央部分には半導体素子２が形成されており、半導
体素子２の接続電極とインナーリード１１とはボンディ
ングワイヤ４で電気的に接続されている。樹脂封止体１
３の配線基板１と接する底面の端部は、配線基板１の辺
に沿って形成されている。即ち、樹脂封止体の底面の各
辺と配線基板の各辺とは一致している。
【００２３】さらに、本発明では、プッシュバック方式
の基板フレームを用いているので、半導体装置の組み立
て工程において配線基板を搬送する１つの基板フレーム
に良品だけを集めたり、同一品位の配線基板を集めるこ
とができる。したがって、前記組み立て工程が効率化す
る。また、基板フレームの厚みは、前述の発明の実施の
形態では、約０．４５ｍｍであるが、本発明では、０．
４５〜０．５５ｍｍ程度が適当である。従来のプッシュ
バック方式の基板フレームの厚さは、０．８ｍｍ程度で
あるが、本発明は、前記基板フレームがこの従来の厚さ
より薄くても半導体装置の組み立て工程に適用して十分
高い配線基板に対する保持力を維持させることができ
る。
【００２４】
【発明の効果】本発明の配線基板上に樹脂封止された半
導体装置は、十分小形化を達成することができる。ま
た、プリント配線板などからなるプッシュバック方式の
基板フレームを用いて組み立て工程を処理していくの
で、効率良く自動化を進めることができる。さらに、プ
ッシュバック方式の基板フレームの配線基板を保持する
能力を大きく向上させることができる。
【図面の簡単な説明】
【図１】本発明の基板フレームの平面図。
【図２】本発明の半導体装置の断面図。
【図３】本発明の半導体装置の断面図。
【図４】本発明の半導体装置の製造工程断面図。
【図５】本発明の半導体装置の製造工程断面図。
【図６】本発明の半導体装置の製造に用いる金型の断面
図。
【図７】図６の金型のキャビティ部分の平面図。
【図８】本発明の基板フレームの部分平面図。
【図９】本発明の基板フレームの部分平面図。
【図１０】本発明の基板フレームの部分平面図。
【図１１】本発明の基板フレームの部分平面図。
【図１２】本発明の半導体装置の断面図。
【図１３】本発明の半導体装置の平面図及び断面図。
【図１４】従来の半導体装置の断面図。
【符号の説明】
１・・・配線基板、 ２・・・半導体素子、 ３、２
６・・・接続電極、４・・・ボンディングワイヤ、
５、２４・・・ハンダバンプ、６・・・送り孔、 ７・
・・位置決め孔、 ８・・・プッシュバックライン、９
アイランド部、 １０・・・基板フレーム、 １１・・
・インナーリード、１２・・・仮止め部、 １３、２
０・・・樹脂封止体、１４・・・下型キャビティブロッ
ク、 １５・・・上型キャビティブロック、１６・・・
下型キャビティホルダー、 １７・・・上型キャビティ
ホルダー、１８・・・キャビティ、 １９・・・ゲー
ト、 ２１・・・切り欠き、２２・・・突出部、
２３・・・補強部、 ２５・・・スルーホール、２７
・・・ランナー。

Claims (10)

    (57)【特許請求の範囲】
  1. 【請求項１】 配線パターンとこの配線パターンに電気
    的に接続された複数の接続電極が表面に形成された配線
    基板と、 前記配線基板の主面に搭載され、前記配線パターンと電
    気的に接続された半導体素子と、 前記配線基板の主面上に形成され、前記半導体素子を被
    覆するトランスファモールドにより形成された側面に所
    定のテーパ角度を持つ樹脂封止体とを備え、 前記配線基板の主面に接する前記樹脂封止体の側面端部
    は、前記配線基板の各辺の端部と接していることを特徴
    とする半導体装置。
  2. 【請求項２】 ガラス繊維布を基材にした基板フレーム
    に、配線パターンとこの配線パターンに電気的に接続さ
    れた複数の接続電極が形成された配線基板領域を複数形
    成し、これらの配線基板領域に沿ってこの基板フレーム
    を打ち抜いて複数の配線基板を形成する工程と、 前記打ち抜いた配線基板を前記基板フレームの元の位置
    にプッシュバックする工程と、 前記配線基板の主面上に半導体素子を載置固定する工程
    と、 前記半導体素子と前記配線パターンとを電気的に接続す
    る工程と、 前記配線基板の主面及びその上の前記半導体素子を被覆
    し、側面に所定のテーパ角度を持つ樹脂封止体をトラン
    スファモールドによりその底面外周が前記配線基板領域
    の外周に沿うように形成する工程と、 前記配線基板を前記基板フレームから外す工程とを備え
    ていることを特徴とする半導体装置の製造方法。
  3. 【請求項３】 前記樹脂封止体を形成してから前記配線
    基板を前記基板フレームから外す工程の前又は後に前記
    配線基板の裏面に前記各接続電極を介してハンダバンプ
    を形成する工程をさらに備えていることを特徴とする請
    求項２に記載の半導体装置の製造方法。
  4. 【請求項４】 前記配線基板を前記基板フレームの元の
    位置にプッシュバックする工程に続いて前記半導体素子
    を載置固定する前に、前記基板フレームと前記配線基板
    との境界領域上の前記配線パターンが形成されていない
    領域内の所定の領域に前記配線基板の保持を強化する仮
    止め部を形成することを特徴とする請求項２又は請求項
    ３に記載の半導体装置の製造方法。
  5. 【請求項５】 前記樹脂封止体をトランスファモールド
    により形成する工程において、前記トランスファモール
    ドは、金型内で行われ、前記基板フレームは、前記配線
    基板の辺に沿ってキャビティの辺が配置されるようにこ
    の金型に装着されていることを特徴とする請求項２乃至
    請求項４のいづれかに記載の半導体装置の製造方法。
  6. 【請求項６】 ガラス繊維布を基材にした基板フレーム
    に、配線パターンとこの配線パターンに電気的に接続さ
    れた複数の接続電極が形成された配線基板領域を複数形
    成し、これらの配線基板領域に沿ってこの基板フレーム
    を打ち抜いて複数の配線基板を形成する工程と、 前記打ち抜いた配線基板を前記基板フレームの元の位置
    に、前記基板フレームの打ち抜き時に生じる前記配線基
    板と前記基板フレームとの接触面のガラス繊維がもつれ
    た状態で前記配線基板と前記基板フレームとを保持する
    ように、プッシュバックする工程と、 前記配線基板の主面上に半導体素子を載置固定する工程
    と、 前記半導体素子と前記配線パターンとを電気的に接続す
    る工程と、 前記配線基板の主面及びその上の前記半導体素子を被覆
    するように樹脂封止体をトランスファモールドによりそ
    の底面外周が前記配線基板領域の外周に沿うように形成
    する工程と、 前記配線基板を前記基板フレームから分離する工程とを
    備えていることを特徴とする半導体装置の製造方法。
  7. 【請求項７】 前記トランスファモールドにより形成さ
    れた樹脂封止体の側面は、前記配線基板の中央の垂直方
    向に対してある角度傾いていることを特徴とする請求項
    ６に記載の半導体装置の製造方法。
  8. 【請求項８】 複数の配線基板領域を打ち抜いて複数の
    開口部を形成した絶縁基板と、 前記開口部にプッシュバックされ、配線パターンとこの
    配線パターンに電気的に接続された複数の接続電極が形
    成された複数の配線基板とを備え、 前記基板と前記開口部内の前記配線基板との境界領域上
    の前記配線パターンが形成されていない領域内の所定の
    領域には前記配線基板の保持を強化する仮止め部が形成
    されていることを特徴とする基板フレーム。
  9. 【請求項９】 前記所定の領域には前記配線基板の保持
    を強化する補強部をさらに形成することを特徴とする請
    求項８に記載の基板フレーム。
  10. 【請求項１０】 前記仮止め部は、前記配線基板のコー
    ナー部に形成することを特徴とする請求項８に記載の基
    板フレーム。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
NO335920B1 (no) * 2006-06-30 2015-03-23 Defa As Kupévarmer

Families Citing this family (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3417247B2 (ja) * 1996-05-28 2003-06-16 株式会社デンソー 樹脂封止型電子装置の製造方法
FR2764111A1 (fr) * 1997-06-03 1998-12-04 Sgs Thomson Microelectronics Procede de fabrication de boitiers semi-conducteurs comprenant un circuit integre
JPH1154658A (ja) * 1997-07-30 1999-02-26 Hitachi Ltd 半導体装置及びその製造方法並びにフレーム構造体
US6114189A (en) * 1997-09-10 2000-09-05 Lsi Logic Corp. Molded array integrated circuit package
US6324069B1 (en) 1997-10-29 2001-11-27 Hestia Technologies, Inc. Chip package with molded underfill
US6038136A (en) * 1997-10-29 2000-03-14 Hestia Technologies, Inc. Chip package with molded underfill
US6495083B2 (en) 1997-10-29 2002-12-17 Hestia Technologies, Inc. Method of underfilling an integrated circuit chip
KR100244504B1 (ko) * 1997-11-15 2000-02-01 김영환 칩 사이즈 반도체 패키지의 제조방법
JP3819574B2 (ja) * 1997-12-25 2006-09-13 三洋電機株式会社 半導体装置の製造方法
JP3481117B2 (ja) * 1998-02-25 2003-12-22 富士通株式会社 半導体装置及びその製造方法
JPH11354689A (ja) 1998-06-04 1999-12-24 Oki Electric Ind Co Ltd フレーム状基板とその製造方法及び半導体装置の製造方法
JP2000012745A (ja) 1998-06-24 2000-01-14 Nec Corp 半導体パッケージおよびその製造方法
JP3127889B2 (ja) * 1998-06-25 2001-01-29 日本電気株式会社 半導体パッケージの製造方法およびその成形用金型
US6489183B1 (en) * 1998-07-17 2002-12-03 Micron Technology, Inc. Method of manufacturing a taped semiconductor device
JP3414663B2 (ja) * 1999-02-08 2003-06-09 沖電気工業株式会社 半導体装置の製造方法およびそれに用いられる基板フレーム
JP3878781B2 (ja) * 1999-12-27 2007-02-07 株式会社ルネサステクノロジ 半導体装置の製造方法
US6190943B1 (en) * 2000-06-08 2001-02-20 United Test Center Inc. Chip scale packaging method
US6487082B1 (en) * 2000-07-20 2002-11-26 Silicon Graphics, Inc. Printed circuit board component packaging
JP2002076040A (ja) * 2000-08-30 2002-03-15 Hitachi Ltd 半導体装置及びその製造方法
KR100410946B1 (ko) * 2001-05-16 2003-12-18 삼성전기주식회사 이미지 센서 모듈 및 그 제조 방법
DE10356885B4 (de) * 2003-12-03 2005-11-03 Schott Ag Verfahren zum Gehäusen von Bauelementen und gehäustes Bauelement
KR100652549B1 (ko) * 2005-07-11 2006-12-01 삼성전기주식회사 다각형, 라운드 및 원형 플립칩 볼 그리드 어레이 기판
TW200739831A (en) * 2006-04-12 2007-10-16 Phoenix Prec Technology Corp Carrier board structure with chip embedded therein and method for fabricating the same
CN103681557B (zh) * 2012-09-11 2017-12-22 恩智浦美国有限公司 半导体器件及其组装方法
CN106463474A (zh) * 2014-05-12 2017-02-22 天工方案公司 用于处理单片化射频单元的设备和方法

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06275764A (ja) * 1993-03-19 1994-09-30 Fujitsu Miyagi Electron:Kk リードフレーム及びそのリードフレームを用いた半導体装置の製造方法
US5474958A (en) * 1993-05-04 1995-12-12 Motorola, Inc. Method for making semiconductor device having no die supporting surface
US5336639A (en) * 1993-06-28 1994-08-09 Motorola, Inc. Method for securing a semiconductor chip to a leadframe
JP3632930B2 (ja) * 1993-12-27 2005-03-30 株式会社ルネサステクノロジ ボールグリッドアレイ半導体装置
US5527740A (en) * 1994-06-28 1996-06-18 Intel Corporation Manufacturing dual sided wire bonded integrated circuit chip packages using offset wire bonds and support block cavities

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
NO335920B1 (no) * 2006-06-30 2015-03-23 Defa As Kupévarmer

Also Published As

Publication number Publication date
KR100253870B1 (ko) 2000-04-15
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