JP2008205639A - 固体撮像装置及びその動作方法 - Google Patents

Abstract

【課題】常時広ダイナミックレンジに対応するだけでなく、ユーザが撮影場面に応じてダイナミックレンジを切り替えられる固体撮像装置及びその動作方法を提供する。
【解決手段】フォトダイオード、転送トランジスタ、フローティングディフュージョン、付加容量素子、容量結合トランジスタ及びリセットトランジスタを有する画素が半導体基板にアレイ状に複数個集積され、フローティングディフュージョンの容量が、フォトダイオードの容量よりも小さく、画素の出力として、全ての画素においてフォトダイオードＰＤに蓄積された光電荷の一部または全部をフローティングディフュージョンＦＤに転送して得られる第１信号Ｓ₁が出力される、あるいは、全ての画素においてフォトダイオードに蓄積された光電荷の全部をフローティングディフュージョンと付加容量素子Ｃ_Ｓを結合して得られるポテンシャルに転送して得られる第２信号Ｓ₁＋Ｓ₂が出力される構成である。
【選択図】図１

Description

本発明は固体撮像装置及びその動作方法に関し、特にＣＭＯＳ型あるいはＣＣＤ型の固体撮像装置及びその動作方法に関する。

ＣＭＯＳ（Complementary Metal-Oxide-Semiconductor）イメージセンサあるいはＣＣＤ（Charge Coupled Device）イメージセンサなどの画像入力イメージセンサは、その特性向上とともに、例えばデジタルカメラやカメラ付き携帯電話などの用途で需要が拡大してきている。

上記のイメージセンサは、さらなる特性向上が望まれており、その一つがダイナミックレンジを広くすることである。
例えば、特許文献１〜４などに広ダイナミックレンジ化を実現する固体撮像装置が開示されているが、これらの固体撮像装置は高感度かつ高Ｓ／Ｎ比を維持したままで広ダイナミックレンジ化を達成することが困難であり、この課題を解決するために特許文献５に記載の固体撮像装置が開発された。
特許文献５に記載の固体撮像装置においては、各画素のフォトダイオードから溢れた光電荷をフローティングディフュージョン及び静電容量素子に蓄積する構成となっており、光電荷がフォトダイオードから溢れなかった場合にはフォトダイオード内の光電荷で、溢れた場合にはフォトダイオード内の光電荷とフォトダイオードから溢れた光電荷を合わせて、各画素の信号を得る。

しかし、特許文献５に記載の固体撮像装置において、ＣＭＯＳプロセスにより製造した場合、上記のフォトダイオードから溢れた分の光電荷に対する暗電流成分が大きく、例えば要求されるレベルより３〜４桁程度も大きいという不利益があり、長時間での光電荷の蓄積に用いるには不向きとなり、これを抑制することが望まれていた。
暗電流成分の発生場所は、例えば、トランジスタのゲート直下の界面や素子分離絶縁膜の側面、あるいはシリコン表面に空乏層が触れている部分などである。

上記のような状況に鑑みて、高感度かつ高Ｓ／Ｎ比を維持しながら、暗電流成分を抑制し、広ダイナミックレンジ化を実現する固体撮像装置が開発され、特許文献６〜８に開示されている。
しかしながら、特許文献６〜８に記載の固体撮像装置のような、常時広ダイナミックレンジに対応したイメージセンサに限らず、ユーザが撮影場面に応じて対応できるダイナミックレンジを切り替えて用いることができるイメージセンサが求められていた。
特開２００３−１３４３９６号公報 特開２０００−１６５７５４号公報 特開２００２−７７７３７号公報 特開平５−９０５５６号公報 特開２００５−３２８４９３号公報 国際公開２００５／０８３７９０号パンフレット 特開２００５−３２８４９３号公報 特開２００６−２１７４１０号公報

解決しようとする問題点は、常時広ダイナミックレンジに対応するだけでなく、ユーザが撮影場面に応じて対応できるダイナミックレンジを切り替えて用いることが困難である点である。

本発明の固体撮像装置は、光を受光して光電荷を生成及び蓄積するフォトダイオードと、前記フォトダイオードから光電荷を転送する転送トランジスタと、前記転送トランジスタを通じて前記光電荷が転送されるフローティングディフュージョンと、前記フローティングディフュージョンを介して前記フォトダイオードに接続して設けられ、前記転送トランジスタを通じて前記フォトダイオードから転送される光電荷を蓄積する付加容量素子と、前記フローティングディフュージョンと前記付加容量素子とを結合または分割する容量結合トランジスタと、前記付加容量素子または前記フローティングディフュージョンに接続され、前記付加容量素子及び／または前記フローティングディフュージョン内の光電荷を排出するためのリセットトランジスタとを有する画素が半導体基板にアレイ状に複数個集積されており、前記フローティングディフュージョンの容量が、前記フォトダイオードの容量よりも小さい構成であり、前記画素の出力として、全ての前記画素において前記フォトダイオードに蓄積された光電荷の一部または全部を前記フローティングディフュージョンに転送して得られる第１信号が出力される、あるいは、全ての前記画素において前記フォトダイオードに蓄積された光電荷の全部を前記フローティングディフュージョンと前記付加容量素子を結合して得られる容量に転送して得られる第２信号が出力される。

上記の本発明の固体撮像装置は、フォトダイオードと、転送トランジスタと、フローティングディフュージョンと、付加容量素子と、容量結合トランジスタと、リセットトランジスタとを有する画素が半導体基板にアレイ状に複数個集積されている。
フォトダイオードは、光を受光して光電荷を生成及び蓄積する。
転送トランジスタは、フォトダイオードから光電荷を転送する。
フローティングディフュージョンは、転送トランジスタを通じて光電荷が転送される。
付加容量素子は、フローティングディフュージョンを介してフォトダイオードに接続して設けられ、転送トランジスタを通じてフォトダイオードから転送される光電荷を蓄積する。
容量結合トランジスタは、フローティングディフュージョンと付加容量素子のポテンシャルを結合または分割する。
リセットトランジスタは、付加容量素子またはフローティングディフュージョンに接続され、付加容量素子及び／またはフローティングディフュージョン内の光電荷を排出する。
ここで、フローティングディフュージョンの容量が、フォトダイオードの容量よりも小さい構成であり、また、画素の出力として、全ての画素においてフォトダイオードに蓄積された光電荷の一部または全部をフローティングディフュージョンに転送して得られる第１信号が出力される、あるいは、全ての画素においてフォトダイオードに蓄積された光電荷の全部をフローティングディフュージョンと付加容量素子を結合して得られる容量に転送して得られる第２信号が出力される。

上記の本発明の固体撮像装置は、好適には、前記画素の出力として、前記第１信号または前記第２信号のいずれかを選択するための切り替えスイッチを有する。

上記の本発明の固体撮像装置は、好適には、前記画素の出力として、隣接する２行の前記画素の前記第１信号または前記第２信号が、同一の水平ブランキング期間内に出力される。

上記の本発明の固体撮像装置は、好適には、前記画素の出力として、１つの前記画素から前記第１信号または前記第２信号が２回読み出され、得られた２つの前記第１信号または前記第２信号が合算され、または平均が取られて出力される。

上記の本発明の固体撮像装置は、好適には、前記フローティングディフュージョンの容量と前記付加容量素子の容量の和が、前記フォトダイオードの容量以上である。
さらに好適には、前記フローティングディフュージョンの容量が、前記付加容量素子の容量より小さい。

上記の本発明の固体撮像装置は、好適には、前記付加容量素子が、前記半導体基板に形成された不純物拡散層の容量により構成されている。

上記の本発明の固体撮像装置は、好適には、前記画素が、前記フローティングディフュージョンに接続するゲート電極を有する増幅トランジスタと、前記増幅トランジスタと直列に接続された前記画素を選択するための選択トランジスタをさらに有する。

また、固体撮像装置の動作方法は、光を受光して光電荷を生成及び蓄積するフォトダイオードと、前記フォトダイオードから光電荷を転送する転送トランジスタと、前記転送トランジスタを通じて前記光電荷が転送されるフローティングディフュージョンと、前記フローティングディフュージョンを介して前記フォトダイオードに接続して設けられ、前記転送トランジスタを通じて前記フォトダイオードから転送される光電荷を蓄積する付加容量素子と、前記フローティングディフュージョンと前記付加容量素子とを結合または分割する容量結合トランジスタと、前記付加容量素子または前記フローティングディフュージョンに接続され、前記付加容量素子及び／または前記フローティングディフュージョン内の光電荷を排出するためのリセットトランジスタとを有する画素が半導体基板にアレイ状に複数個集積されており、前記フローティングディフュージョンの容量が、前記フォトダイオードの容量よりも小さい構成である固体撮像装置の動作方法であって、蓄積期間において前記フォトダイオードにおいて光を受光して生成される光電荷を前記フォトダイオードに蓄積する工程と、前記画素の出力として、前記フォトダイオードに蓄積された光電荷の一部または全部を前記フローティングディフュージョンに転送して第１信号を得る、あるいは、前記フォトダイオードに蓄積された光電荷の全部を前記フローティングディフュージョンと前記付加容量素子を結合して得られる容量に転送して第２信号を得る工程とを有し、前記画素の出力として、前記第１信号あるいは前記第２信号を得る工程において、全ての前記画素において前記第１信号と前記第２信号のいずれか一方を得る。

上記の本発明の固体撮像装置の動作方法は、光を受光して光電荷を生成及び蓄積するフォトダイオードと、フォトダイオードから光電荷を転送する転送トランジスタと、転送トランジスタを通じて光電荷が転送されるフローティングディフュージョンと、フローティングディフュージョンを介してフォトダイオードに接続して設けられ、転送トランジスタを通じてフォトダイオードから転送される光電荷を蓄積する付加容量素子と、フローティングディフュージョンと付加容量素子とを結合または分割する容量結合トランジスタと、付加容量素子またはフローティングディフュージョンに接続され、付加容量素子及び／またはフローティングディフュージョン内の光電荷を排出するためのリセットトランジスタとを有する画素が半導体基板にアレイ状に複数個集積されており、フローティングディフュージョンの容量が、フォトダイオードの容量よりも小さい構成である固体撮像装置の動作方法である。
まず、蓄積期間においてフォトダイオードにおいて光を受光して生成される光電荷をフォトダイオードに蓄積し、次に、画素の出力として、フォトダイオードに蓄積された光電荷の一部または全部をフローティングディフュージョンに転送して第１信号を得る、あるいは、フォトダイオードに蓄積された光電荷の全部をフローティングディフュージョンと付加容量素子を結合して得られる容量に転送して第２信号を得る。
ここで、画素の出力として、第１信号あるいは第２信号を得る工程において、全ての画素において第１信号と第２信号のいずれか一方を得る。

上記の本発明の固体撮像装置の動作方法は、好適には、前記画素の出力として、前記第１信号あるいは前記第２信号を得る工程において、前記第１信号または前記第２信号のいずれかを選択するための切り替えスイッチに応じて、前記第１信号あるいは前記第２信号を得る。

上記の本発明の固体撮像装置の動作方法は、好適には、前記画素の出力として、前記第１信号あるいは前記第２信号を得る工程において、隣接する２行の前記画素の前記第１信号または前記第２信号を、同一の水平ブランキング期間内に得る。

上記の本発明の固体撮像装置の動作方法は、好適には、前記画素の出力として、前記第１信号あるいは前記第２信号を得る工程において、１つの前記画素から前記第１信号または前記第２信号を２回読み出し、得られた２つの前記第１信号または前記第２信号を合算し、または平均を取る。

本発明の固体撮像装置は、画素の出力として、全ての画素において第１信号あるいは第２信号が出力されるので、常時広ダイナミックレンジに対応するだけでなく、ユーザが撮影場面に応じて対応できるダイナミックレンジを切り替えて用いることできる。

本発明の固体撮像装置の動作方法は、画素の出力として、全ての画素において第１信号あるいは第２信号を得るので、常時広ダイナミックレンジに対応するだけでなく、ユーザが撮影場面に応じて対応できるダイナミックレンジを切り替えて用いることができる。

以下、本発明の固体撮像装置及びその動作方法の実施の形態について図面を参照して説明する。

第１実施形態
本実施形態に係る固体撮像装置は、広ダイナミックレンジに対応した構成を有するＣＭＯＳイメージセンサであり、図１は１つの画素（ピクセル）ＰＸの等価回路図である。
各画素は、光を受光して光電荷を生成及び蓄積するフォトダイオードＰＤ、フォトダイオードＰＤからの光電荷を転送する転送トランジスタＴｒ１、転送トランジスタＴｒ１を通じて光電荷が転送されるフローティングディフュージョンＦＤ、付加容量素子Ｃ_Ｓ、フローティングディフュージョンＦＤの容量と付加容量素子Ｃ_Ｓの容量とを結合または分割する容量結合トランジスタＴｒ２、フローティングディフュージョンＦＤに接続して形成され、フローティングディフュージョンＦＤ内の光電荷を排出するためのリセットトランジスタＴｒ３、ゲート電極がフローティングディフュージョンＦＤに接続して形成され、フローティングディフュージョンＦＤ内の光電荷を電圧信号に増幅変換する増幅トランジスタＴｒ４（ソースフォロワＳＦ）、及び、増幅トランジスタに直列に接続して形成され、画素を選択するための選択トランジスタＴｒ５を有して構成されており、いわゆる５トランジスタ型のＣＭＯＳイメージセンサである。例えば、上記の５つのトランジスタはいずれもｎチャネルＭＯＳトランジスタである。

本実施形態に係るＣＭＯＳイメージセンサは、受光面において上記の構成の画素がマトリクス状に複数個集積されており、各画素において、転送トランジスタＴｒ１、容量結合トランジスタＴｒ２、リセットトランジスタＴｒ３のゲート電極に、φ_T、φ_S、φ_Rの各駆動ラインが接続され、また、選択トランジスタＴｒ５のゲート電極には行シフトレジスタから駆動される画素選択ラインＳＬ（φ_X）が接続される。また、リセットトランジスタＴｒ３と選択トランジスタＴｒ５の一方のソース・ドレインに所定の電圧ＶＲが印加され、さらに、増幅トランジスタＴｒ４の出力側ソース・ドレインに出力ラインＶｏｕｔが接続され、列シフトレジスタにより制御されて電圧信号が出力される。
選択トランジスタＴｒ５、駆動ラインφ_Ｘについては、画素の選択、非選択動作ができるように、フローティングディフュージョンＦＤの電圧を適宜な値に固定できればよいから、それらを省略することも可能である。

図２は本実施形態のＣＭＯＳイメージセンサの１画素（１ピクセル）のレイアウト図の一例である。
フォトダイオードＰＤ、付加容量素子Ｃ_Ｓ及び５つのトランジスタＴｒ１〜Ｔｒ５を図のように配置し、さらに転送トランジスタＴｒ１（Ｔ）と容量結合トランジスタＴｒ２（Ｓ）の間のフローティングディフュージョンＦＤと増幅トランジスタＴｒ４（ソースフォロワＳＦ）のゲートを配線Ｗ１で接続し、さらにリセットトランジスタＴｒ３（Ｒ）と選択トランジスタＴｒ５（Ｘ）の間の拡散層に所定の電圧ＶＲの配線に接続して、図１に示す本実施形態の等価回路図に相当する回路を実現することができる。
このレイアウトにおいて、転送トランジスタＴｒ１のチャネルの幅は、フォトダイオードＰＤ側で広く、フローティングディフュージョンＦＤ側で狭くなるように形成されている。このため、フォトダイオードからフローティングディフュージョンへの光電荷の転送を滞りなく行うことができる。一方、フローティングディフュージョンＦＤ側で狭くすることで、フローティングディフュージョンＦＤの容量を小さくとることができ、フローティングディフュージョンＦＤ中に蓄積した電荷に対する電位の変動幅を大きくとることができる。

本実施形態のＣＭＯＳイメージセンサは、上記の構成において、フローティングディフュージョンＦＤの容量Ｃ_ＦＤが、フォトダイオードＰＤの容量Ｃ_ＰＤよりも小さい構成である。即ち、下記式（１）を満たす。
好ましくは、フローティングディフュージョンＦＤの容量Ｃ_ＦＤと付加容量素子の容量Ｃ_Ｓの和が、フォトダイオードＰＤの容量Ｃ_ＰＤ以上である。即ち、下記式（２）を満たす。
また、好ましくは、フローティングディフュージョンＦＤの容量Ｃ_ＦＤが、付加容量素子の容量Ｃ_Ｓより小さい。即ち、下記式（３）を満たす。

［数１］
Ｃ_ＦＤ＜Ｃ_ＰＤ ・・・（１）
Ｃ_ＦＤ＋Ｃ_Ｓ≧Ｃ_ＰＤ ・・・（２）
Ｃ_ＦＤ＜Ｃ_Ｓ ・・・（３）

本実施形態においては、例えば、半導体基板に形成された不純物拡散層の容量により構成されている。付加容量素子として、絶縁膜を介して１対の電極を対向させてなる構成としなくても十分な容量を確保することができる。もちろん、絶縁膜を介して１対の電極を対向させてなる構成としてもよい。

図３は、本実施形態に係るＣＭＯＳイメージセンサの各画素の一部（フォトダイオードＰＤ、転送トランジスタＴｒ１、フローティングディフュージョンＦＤ、容量結合トランジスタＴｒ２及び付加容量素子Ｃ_Ｓ）における模式的断面図であり、図２中のＡ−Ａ’における断面図に相当する。

例えば、ｎ型シリコン半導体基板（ｎ−ｓｕｂ）１０にｐ型ウェル（ｐ−ｗｅｌｌ）１１が形成されており、ｐ⁺型分離領域１２及びＬＯＣＯＳ法などによる素子分離絶縁膜１３によって各画素及び付加容量素子Ｃ_Ｓ領域などが区分されている。
ｐ型ウェル１１中にｎ型半導体領域１４が形成され、その表層にｐ⁺型半導体領域１５が形成され、このｐｎ接合により電荷転送埋め込み型のフォトダイオードＰＤが構成されている。

ｎ型半導体領域１４の端部においてｐ⁺型半導体領域１５よりはみ出して形成された領域があり、この領域から所定の距離を離間してｐ型ウェル１１の表層にフローティングディフュージョンＦＤとなるｎ⁺型半導体領域１６が形成され、さらにこの領域から所定の距離を離間してｐ型ウェル１１の表層に付加容量素子Ｃ_Ｓとなるｎ⁺型半導体領域１７が形成されている。

ここで、ｎ型半導体領域１４とｎ⁺型半導体領域１６に係る領域において、ｐ型ウェル１１上面に酸化シリコンなどからなるゲート絶縁膜１８を介してポリシリコンなどからなるゲート電極１９が形成され、ｎ型半導体領域１４とｎ⁺型半導体領域１６をソース・ドレインとし、ｐ型ウェル１１の表層にチャネル形成領域を有する転送トランジスタＴｒ１が構成されている。

また、ｎ⁺型半導体領域１６とｎ⁺型半導体領域１７に係る領域において、ｐ型ウェル１１上面に酸化シリコンなどからなるゲート絶縁膜１８を介してポリシリコンなどからなるゲート電極２０が形成され、ｎ⁺型半導体領域１６とｎ⁺型半導体領域１７をソース・ドレインとし、ｐ型ウェル１１の表層にチャネル形成領域を有する容量結合トランジスタＴｒ２が構成されている。

また、転送トランジスタＴｒ１、容量結合トランジスタＴｒ２及び付加容量素子Ｃ_Ｓを被覆して、酸化シリコンなどからなる絶縁膜２１が形成されており、ｎ⁺型半導体領域１６に達する開口部が形成され、プラグ２２が埋めこまれてその上層に上層配線２３が形成されている。上層配線２３は、例えば不図示の領域において増幅トランジスタＴｒ４のゲート電極（不図示）に接続されている。
また、転送トランジスタＴｒ１のゲート電極１９には駆動ラインφ_Tが接続して設けられており、また、容量結合トランジスタＴｒ２のゲート電極２０には駆動ラインφ_Sが接続して設けられている。

上記の他の要素であるリセットトランジスタＴｒ３、増幅トランジスタＴｒ４、選択トランジスタＴｒ５、各駆動ライン（φ_T，φ_S，φ_R，φ_X）及び出力ラインｏｕｔについては、図１の等価回路図に示す構成となるように、図３に示す半導体基板１０上の不図示の領域において構成されている。

次に、上記の構成の画素をアレイ状に集積したＣＭＯＳイメージセンサ全体の回路構成について説明する。
図４は本実施形態のＣＭＯＳイメージセンサの全体の回路構成を示す等価回路図である。
複数個（図面上は代表して４個）の画素ＰＸがアレイ状に配置されており、各画素ＰＸには行シフトレジスタＳＲ^Vで制御された駆動ライン（φ_T，φ_S，φ_R，φ_X）と、電源電圧ＶＲ及びグラウンドＧＮＤなどが接続されている。
各画素ＰＸは列シフトレジスタＳＲ^H及び駆動ライン（φ_S1+N1，φ_N1，φ_S1'+S2'+N2，φ_N2）で制御されて、後述のようにして各画素ＰＸから、駆動ラインφ_XCLRによってメモリをクリア可能に構成されたアナログメモリＡＭを経て、飽和前電荷信号（Ｓ₁）＋Ｃ_ＦＤノイズ（Ｎ₁）、Ｃ_ＦＤノイズ（Ｎ₁）、変調された飽和前電荷信号（Ｓ_１’）＋変調された過飽和電荷信号（Ｓ₂’）＋Ｃ_ＦＤ＋Ｃ_Ｓノイズ（Ｎ₂）及びＣ_ＦＤ＋Ｃ_Ｓノイズ（Ｎ₂）の各信号がそれぞれのタイミングで各出力ラインに出力される。

図５は上記のフォトダイオードＰＤ、転送トランジスタＴｒ１、フローティングディフュージョンＦＤ、容量結合トランジスタＴｒ２及び付加容量素子Ｃ_Ｓに相当する模式的なポテンシャル図である。
フォトダイオードＰＤは相対的に浅いポテンシャルの容量Ｃ_ＰＤを構成し、フローティングディフュージョンＦＤ及び付加容量素子Ｃ_Ｓは相対的に深いポテンシャルの容量（Ｃ_ＦＤ、Ｃ_Ｓ）を構成する。

ここで、転送トランジスタＴｒ１及び容量結合トランジスタＴｒ２は、φ_Tとφ_Sによるトランジスタのｏｎ／ｏｆｆに応じて２準位を取りうる。
例えば、転送トランジスタＴｒ１のｏｆｆ電位としては、フォトダイオードＰＤからフローティングディフュージョンＦＤへのオーバーフローを考慮して、半導体基板に印加される電圧に対して所定の電圧α_１を印加する。また、例えば、容量結合トランジスタＴｒ２のｏｆｆ電位としては、所定の電圧α_２（＝０Ｖ）を印加する。あるいは、α_１とα_２は同じ電圧を印加して同じ高さのポテンシャルとしてもよい。

図１の等価回路図と図５のポテンシャル図で説明される本実施形態のＣＭＯＳイメージセンサの広ダイナミックレンジに対応した動作方法について説明する。
図６は、ｏｎ／ｏｆｆの２準位で示す駆動ライン（φ_T，φ_S，φ_R，φ_X）に印加する電圧と、上記の駆動ラインφ_XCLR、及び駆動ライン（φ_S1+N1，φ_N1，φ_S1'+S2'+N2，φ_N2）に印加する電圧を示したタイミングチャートである。

図６のタイミングチャートに従って、図５に示すポテンシャルをどのように制御するか説明する。
図７（Ａ）〜（Ｄ）及び図８（Ｅ）〜（Ｈ）はタイミングチャートの各タイミングにおけるポテンシャル図に相当する。

まず、１つのフィールドにおける蓄積期間において光電荷ＱをＣ_ＰＤに蓄積する。
蓄積期間中図７（Ａ）に示すようにφ_Sとφ_RがｏｎとなってＣ_ＦＤとＣ_Ｓが結合して電源電圧ＶＲが印加された状態となっており、φ_Tがα_１準位となっているので、Ｃ_ＦＤ＋Ｃ_Ｓからなるポテンシャルには蓄積期間中にＣ_ＰＤから溢れた光電荷が電源電圧ＶＲに排出される。

次に、前ラインの出力期間Ｐ_ＯＰが終了する直後のタイミングで、駆動ライン（φ_S1+N1，φ_N1，φ_S1'+S2'+N2，φ_N2）とｏｎとすると同時に、駆動ラインφ_XCLRをｏｎとして、図４中に示すアナログメモリＡＭをクリアする。

次に、図７（Ｂ）に示すように、前ラインの出力期間Ｐ_ＯＰが終了し、当該ラインの水平ブランキング期間Ｐ_ＨＢが開始する時刻Ｔ_１において、φ_Xをｏｎとし、φ_Rをｏｆｆとする。
φ_Rをｏｆｆとすることで、いわゆるｋＴＣノイズがＣ_ＦＤ＋Ｃ_Ｓからなるポテンシャルに発生する。ここで、図４中のφ_N2をｏｎとして、このＣ_ＦＤ＋Ｃ_Ｓのリセットレベルの信号をノイズＮ₂として読み出す。

次に、時刻Ｔ_２において、図７（Ｃ）に示すように、φ_Sをｏｆｆ（α_２）とする。
φ_Sをｏｆｆとすることで、Ｃ_ＦＤ＋Ｃ_ＳからなるポテンシャルがＣ_ＦＤとＣ_Ｓのポテンシャルに分割される。ここで、図４中のφ_N1をｏｎとして、このＣ_ＦＤのリセットレベルの信号をノイズＮ₁として読み出す。

次に、時刻Ｔ_３において、図７（Ｄ）に示すように、φ_Tをｏｎとして、Ｃ_ＰＤに蓄積されていた光電荷Ｑの一部または全部をＣ_ＦＤに転送する。
ここで、本実施形態においては、上記のようにＣ_ＦＤ＜Ｃ_ＰＤと設計されていることから、蓄積された光電荷の全部ではＣ_ＦＤの容量を超えている場合がある。図７（Ｄ）においては、Ｃ_ＰＤに蓄積されていた光電荷ＱがＣ_ＦＤを超えた場合を示しており、従って光電荷Ｑの全部が転送されず、一部が転送されて、残部がＣ_ＰＤに残されたままとなる。

次に、時刻Ｔ_４において、図８（Ｅ）に示すように、上記のように残部がＣ_ＦＤに残された状態で、φ_Tをｏｆｆ（α_１）に戻す。これにより、光電荷ＱはＣ_ＦＤに転送された一部Ｑ_AとＣ_ＰＤに残された残部Ｑ_Bとに分割される。
ここで、図４中のφ_S1+N1をｏｎとし、第１信号として、Ｃ_ＦＤに転送された光電荷の一部Ｑ_Aに対応する信号Ｓ₁を読み出す。ここで読み出される信号は、後述のように光電荷の全部がＣ_ＦＤを飽和させていない量であった場合に、当該画素の出力として採用されることから、この信号を飽和前電荷信号とも称する。但し、図８（Ｅ）においては、光電荷の全部ではＣ_ＦＤを飽和させてしまっている。
また、上記において、Ｃ_ＦＤには光電荷の一部Ｑ_AとノイズＮ₁に対応する電荷が存在しており、実際に読みだされるのはＳ₁＋Ｎ₁となる。

次に、時刻Ｔ_５において、図８（Ｆ）に示すように、φ_Sをｏｎとし、さらに、φ_Tをｏｎとする。これにより、Ｃ_ＦＤとＣ_Ｓが結合したポテンシャルとし、Ｃ_ＰＤに蓄積されていた光電荷Ｑの全部をＣ_ＦＤ＋Ｃ_Ｓに転送する。
ここで、本実施形態においては、上記のようにＣ_ＦＤ＋Ｃ_Ｓ≧Ｃ_ＰＤと設計されていることから、蓄積された光電荷の全部が転送されてもＣ_ＦＤ＋Ｃ_Ｓを溢れさせることなく転送できる。また、Ｃ_ＰＤのポテンシャルがＣ_ＦＤ＋Ｃ_Ｓよりも浅く、転送トランジスタの準位がＣ_ＰＤより深くなっているので、Ｃ_ＰＤ中にあった光電荷Ｑを全てＣ_ＦＤ＋Ｃ_Ｓに転送する完全電荷転送を実現できる。

次に、時刻Ｔ_６において、図８（Ｇ）に示すように、φ_Tをｏｆｆ（α_１）に戻す。
ここで、図４中のφ_S1'+S2'+N2をｏｎとし、第２信号として、Ｃ_ＦＤ＋Ｃ_Ｓに転送された光電荷の全部Ｑに対応する信号Ｓ₁＋Ｓ₂を読み出す。ここで読み出される信号は、上記の飽和前電荷信号Ｓ₁に対して、Ｃ_ＦＤを超えた部分の信号である過飽和電荷信号Ｓ₂が足されたものとして、信号Ｓ₁＋Ｓ₂と表記する。
但し、ここではＣ_ＦＤ＋Ｃ_Ｓノイズが乗っており、さらにＣ_ＦＤ＋Ｃ_Ｓに広がった電荷から読み取っていることから、実際に読みだされるのはＳ₁’＋Ｓ₂’＋Ｎ₂（Ｓ₁’とＳ₂’はそれぞれＣ_ＦＤとＣ_Ｓの容量比率によって縮小変調されたＳ₁とＳ₂の値）となる。

次に、当該ラインの水平ブランキング期間Ｐ_ＨＢが終了する時刻Ｔ_７において、図８（Ｈ）に示すように、φ_Xをｏｆｆ、φ_RをｏｎとしてＣ_ＦＤ＋Ｃ_Ｓからなるポテンシャル内の光電荷を排出する。
この水平ブランキング期間Ｐ_ＨＢが終了する時刻Ｔ_７から時刻Ｔ_８までが当該ラインの出力期間Ｐ_ＯＰとなり、この期間中に上記のように出力された、飽和前電荷信号（Ｓ₁）＋Ｃ_ＦＤノイズ（Ｎ₁）、Ｃ_ＦＤノイズ（Ｎ₁）、変調された飽和前電荷信号（Ｓ_１’）＋変調された過飽和電荷信号（Ｓ₂’）＋Ｃ_ＦＤ＋Ｃ_Ｓノイズ（Ｎ₂）及びＣ_ＦＤ＋Ｃ_Ｓノイズ（Ｎ₂）の各信号がそれぞれのタイミングで各出力ラインに出力される。

図７及び図８は、上記のようにＣ_ＰＤに蓄積されていた光電荷ＱがＣ_ＦＤを超えた場合対応しており、Ｃ_ＰＤに蓄積されていた光電荷ＱがＣ_ＦＤを超えていない場合には、以下のようにして各信号が出力される。
図９（Ａ）〜（Ｄ）及び図１０（Ｅ）〜（Ｈ）は、Ｃ_ＰＤに蓄積されていた光電荷ＱがＣ_ＦＤを超えていない場合のタイミングチャートの各タイミングにおけるポテンシャル図に相当する。

まず、１つのフィールドにおける蓄積期間において光電荷ＱをＣ_ＰＤに蓄積し、図９（Ａ）に示すように、φ_Xをｏｆｆ、φ_Tをｏｆｆ（α_１）、φ_Sをｏｎ、φ_Rをｏｎとし、Ｃ_ＦＤ＋Ｃ_Ｓからなるポテンシャル内の光電荷を排出する。

次に、前ラインの出力期間Ｐ_ＯＰが終了する直後のタイミングで、図４中に示すアナログメモリＡＭをクリアした後、図９（Ｂ）に示すように、時刻Ｔ_１において、φ_Xをｏｎとし、φ_Rをｏｆｆとして、Ｃ_ＦＤ＋Ｃ_Ｓのリセットレベルの信号をノイズＮ₂として読み出す。

次に、時刻Ｔ_２において、図９（Ｃ）に示すように、φ_Sをｏｆｆ（α_２）とし、Ｃ_ＦＤのリセットレベルの信号をノイズＮ₁として読み出す。

次に、時刻Ｔ_３において、図９（Ｄ）に示すように、φ_Tをｏｎとして、Ｃ_ＰＤに蓄積されていた光電荷Ｑの全部をＣ_ＦＤに転送する。上記のように、Ｃ_ＰＤに蓄積されていた光電荷ＱがＣ_ＦＤを超えていない場合を示しており、従って光電荷Ｑの全部がＣ_ＦＤに転送される。

次に、時刻Ｔ_４において、図１０（Ｅ）に示すように、φ_Tをｏｆｆ（α_１）に戻し、第１信号として、Ｃ_ＦＤに転送された光電荷の全部Ｑに対応する飽和前電荷信号Ｓ₁を読み出す。上記において、実際に読みだされるのはＳ₁＋Ｎ₁となる。

次に、時刻Ｔ_５において、図１０（Ｆ）に示すように、φ_Sをｏｎとし、さらに、φ_Tをｏｎとし、Ｃ_ＦＤとＣ_Ｓが結合したポテンシャルとする。

次に、時刻Ｔ_６において、図１０（Ｇ）に示すように、φ_Tをｏｆｆ（α_１）に戻し、第２信号として、Ｃ_ＦＤ＋Ｃ_Ｓに転送された光電荷の全部Ｑに対応する信号Ｓ₁＋Ｓ₂を読み出す。但し、実際に読みだされるのはＳ₁’＋Ｓ₂’＋Ｎ₂（Ｓ₁’とＳ₂’はそれぞれＣ_ＦＤとＣ_Ｓの容量比率によって縮小変調されたＳ₁とＳ₂の値）となる。

次に、時刻Ｔ_７において、図１０（Ｈ）に示すように、φ_Xをｏｆｆ、φ_Rをｏｎとし、Ｃ_ＦＤ＋Ｃ_Ｓからなるポテンシャル内の光電荷を排出する。

上記のようにして、Ｃ_ＰＤに蓄積されていた光電荷ＱがＣ_ＦＤを超えた場合、超えていない場合のいずれの場合にも、飽和前電荷信号（Ｓ₁）＋Ｃ_ＦＤノイズ（Ｎ₁）、Ｃ_ＦＤノイズ（Ｎ₁）、変調された飽和前電荷信号（Ｓ_１’）＋変調された過飽和電荷信号（Ｓ₂’）＋Ｃ_ＦＤ＋Ｃ_Ｓノイズ（Ｎ₂）及びＣ_ＦＤ＋Ｃ_Ｓノイズ（Ｎ₂）の各信号が読み出され、各信号から、以下のようにして当該画素の出力を得る。

即ち、上記の出力から、飽和前電荷信号（Ｓ₁）＋Ｃ_ＦＤノイズ（Ｎ₁）とＣ_ＦＤノイズ（Ｎ₁）を差動アンプなどに入力し、差分を取ることでＣ_ＦＤノイズ（Ｎ₁）をキャンセルし、飽和前電荷信号（Ｓ₁）を得る。
一方、変調された飽和前電荷信号（Ｓ₁’）＋変調された過飽和電荷信号（Ｓ₂’）＋Ｃ_ＦＤ＋Ｃ_Ｓノイズ（Ｎ₂）とＣ_ＦＤ＋Ｃ_Ｓノイズ（Ｎ₂）を差動アンプなどに入力し、差分を取ってＣ_ＦＤ＋Ｃ_Ｓノイズ（Ｎ₂）をキャンセルし、さらにアンプなどによりＣ_ＦＤとＣ_Ｓの容量比率によって復元し、飽和前電荷信号（Ｓ₁）と同じゲインに調整することで、飽和前電荷信号と過飽和電荷信号の和（Ｓ₁＋Ｓ₂）を得る。

上記の変調された飽和前電荷信号（Ｓ₁’）＋変調された過飽和電荷信号（Ｓ₂’）の復元について説明する。
Ｓ₁’、Ｓ₂’、α（Ｃ_ＦＤからＣ_ＦＤ＋Ｃ_Ｓへの電荷分配比）は以下の数式により表される。

［数２］
Ｓ₁’＝Ｓ₁×α （４）
Ｓ₂’＝Ｓ₂×α （５）
α＝Ｃ_ＦＤ／（Ｃ_ＦＤ＋Ｃ_Ｓ） （６）

従って、Ｃ_ＦＤとＣ_Ｓの値から上記式（６）よりαを求め、それを上記式（４）及び（５）に代入することで、Ｓ₁＋Ｓ₂に復元し、別途取得されたＳ₁と同じゲインに調整することができる。

次に、上記のように得られたＳ₁とＳ₁＋Ｓ₂のどちらか一方を選択して最終的な出力とする。
ここでは、例えば、第１信号（飽和前電荷信号Ｓ₁）が、フローティングディフュージョンＣ_ＦＤの飽和信号以下である場合には、この第１信号を当該画素の出力とし、また、第１信号（飽和前電荷信号Ｓ₁）が、フローティングディフュージョンＣ_ＦＤの飽和信号を超えた場合には第２信号（飽和前電荷信号Ｓ₁＋過飽和電荷信号Ｓ₂）を前記画素の出力とする。
上記のような第１信号（飽和前電荷信号Ｓ₁）と第２信号（飽和前電荷信号Ｓ₁＋過飽和電荷信号Ｓ₂）の選択は、例えば基準電位を設定したコンパレータなどにＳ₁を入力し、その比較結果によってセレクタなどでＳ₁とＳ₁＋Ｓ₂のいずれかを選択して出力する。

上記の構成のＣＭＯＳイメージセンサにおいて、Ｓ₁とＳ₁＋Ｓ₂のいずれかの出力までをＣＭＯＳイメージセンサチップ上に形成してもよく、あるいは飽和前電荷信号（Ｓ₁）＋Ｃ_ＦＤノイズ（Ｎ₁）、Ｃ_ＦＤノイズ（Ｎ₁）、変調された飽和前電荷信号（Ｓ_１’）＋変調された過飽和電荷信号（Ｓ₂’）＋Ｃ_ＦＤ＋Ｃ_Ｓノイズ（Ｎ₂）及びＣ_ＦＤ＋Ｃ_Ｓノイズ（Ｎ₂）の各信号の出力までをＣＭＯＳイメージセンサチップ上に形成して差動アンプなどの回路をチップ外に配置するようにしてもよい。

図１１は、本実施形態に係るＣＭＯＳイメージセンサの模式構成を示すレイアウト図である。
受光面において上記の構成の画素ＰＸがマトリクス状に複数個集積されており、各画素ＰＸの出力線が、図４に示すような駆動ライン（φ_S1+N1，φ_N1，φ_S1'+S2'+N2，φ_N2）によって制御され、飽和前電荷信号（Ｓ₁）＋Ｃ_ＦＤノイズ（Ｎ₁）用の第１アナログメモリＡＭ_１、Ｃ_ＦＤノイズ（Ｎ₁）用の第２アナログメモリＡＭ_２、変調された飽和前電荷信号（Ｓ_１’）＋変調された過飽和電荷信号（Ｓ₂’）＋Ｃ_ＦＤ＋Ｃ_Ｓノイズ（Ｎ₂）用の第３アナログメモリＡＭ_３、Ｃ_ＦＤ＋Ｃ_Ｓノイズ（Ｎ₂）用の第４アナログメモリＡＭ_４を経て、Ｓ₁＋Ｎ₁、Ｎ₁、Ｓ_１’＋Ｓ₂’Ｎ₂及びＮ₂の各信号が出力され、上述のような演算処理を経て、第１信号（飽和前電荷信号Ｓ₁）と第２信号（飽和前電荷信号Ｓ₁＋過飽和電荷信号Ｓ₂）の各信号が出力される。さらに、以降の回路において、上述のようにＳ₁がフローティングディフュージョンＣ_ＦＤの飽和信号以下であるか比較し、セレクタなどでＳ₁とＳ₁＋Ｓ₂のいずれかを選択して出力する。
図１１のようなレイアウトにおいては、例えば、上記の第１アナログメモリＡＭ_１と第２アナログメモリＡＭ_２が受光面の１辺に沿って配置され、第３アナログメモリＡＭ_３と第４アナログメモリＡＭ_４が受光面の対向する１辺に沿って配置されている。

ここで、本実施形態のＣＭＯＳイメージセンサは、画素の出力として、全ての画素において第１信号（飽和前電荷信号Ｓ₁）あるいは第２信号（飽和前電荷信号Ｓ₁＋過飽和電荷信号Ｓ₂）を出力することができるように構成されている。
これは、例えば、ＣＭＯＳイメージセンサの動作モードとして、上記の第１信号と第２信号の両信号を出力して後にいずれか一方を選択する広ダイナミックレンジモードに対して、全ての画素において第１信号（飽和前電荷信号Ｓ₁）を出力する高感度モードと、全ての画素において第２信号（飽和前電荷信号Ｓ₁＋過飽和電荷信号Ｓ₂）を出力する低感度モードが設けられ、例えばユーザが撮影場面に応じてダイナミックレンジのモードを切り替えて用いるように構成されている。例えば、広ダイナミックレンジモードと、高感度モード及び低感度モードを選択するための切り替えスイッチが設けられ、どのモードで動作させるかユーザが選択することができる。

以下に、上記の全ての画素において第１信号（飽和前電荷信号Ｓ₁）を出力する高感度モードと、全ての画素において第２信号（飽和前電荷信号Ｓ₁＋過飽和電荷信号Ｓ₂）を出力する低感度モードの動作方法について説明する。

まず、高感度モードについて説明する。
図１２は、ｏｎ／ｏｆｆの２準位で示す駆動ライン（φ_T，φ_S，φ_R，φ_X）に印加する電圧と、上記の駆動ラインφ_XCLR、及び駆動ライン（φ_S1+N1，φ_N1）に印加する電圧を示したタイミングチャートである。
高感度モードにおいては、第１信号Ｓ₁のみを出力するので、駆動ライン（φ_S1'+S2'+N2，φ_N2）は使用しない。このため、図１１に示すＳ_１’＋Ｓ₂’＋Ｎ₂用の第３アナログメモリＡＭ_３とＮ₂用の第４アナログメモリＡＭ_４も使用しないので、下記の駆動のように読み出し時にクリアしなくてもよい。

図１２のタイミングチャートに従って、図５に示すポテンシャルをどのように制御するか説明する。
図１３（Ａ）〜（Ｃ）及び図１４（Ｄ）〜（Ｅ）はタイミングチャートの各タイミングにおけるポテンシャル図に相当する。

まず、１つのフィールドにおける蓄積期間において光電荷ＱをＣ_ＰＤに蓄積する。
蓄積期間の終了する直前に前ラインの出力期間Ｐ_ＯＰが設定され、出力期間Ｐ_ＯＰが開始される時刻Ｔ_０において、φ_Xをｏｆｆ、φ_Tをｏｆｆ（α_１）、φ_Sをｏｎ、φ_Rをｏｎとする。
φ_Tがα_１準位となっているので、蓄積期間中にＣ_ＰＤから溢れた光電荷はＣ_ＦＤ側に流れてくるが、図１３（Ａ）に示すように、時刻Ｔ_０においてφ_SをｏｎとしてＣ_ＦＤとＣ_Ｓが結合した状態とし、φ_Rをｏｎとして、Ｃ_ＦＤ＋Ｃ_Ｓからなるポテンシャル内の光電荷を排出する。

次に、前ラインの出力期間Ｐ_ＯＰが終了する直前のタイミングで、駆動ライン（φ_S1+N1，φ_N1）とｏｎとすると同時に、駆動ラインφ_XCLRをｏｎとして、図１１に示すＳ₁＋Ｎ₁用の第１アナログメモリＡＭ_１、Ｎ₁用の第２アナログメモリＡＭ_２をクリアする。

次に、図１３（Ｂ）に示すように、前ラインの出力期間Ｐ_ＯＰが終了し、当該ラインの水平ブランキング期間Ｐ_ＨＢが開始する時刻Ｔ_１において、φ_Xをｏｎとし、φ_Rをｏｆｆ、φ_Sをｏｆｆ（α_２）とする。
φ_Sをｏｆｆ（α_２）とすることで、Ｃ_ＦＤ＋Ｃ_ＳからなるポテンシャルがＣ_ＦＤとＣ_Ｓのポテンシャルに分割され、さらにφ_Rをｏｆｆとすることで、いわゆるｋＴＣノイズがＣ_ＦＤのポテンシャルに発生する。ここで、図４中のφ_N1をｏｎとして、このＣ_ＦＤのリセットレベルの信号をノイズＮ₁として読み出す。

次に、時刻Ｔ_２において、図１３（Ｃ）に示すように、φ_Tをｏｎとして、Ｃ_ＰＤに蓄積されていた光電荷Ｑの一部または全部をＣ_ＦＤに転送する。
ここで、本実施形態においては、上記のようにＣ_ＦＤ＜Ｃ_ＰＤと設計されていることから、蓄積された光電荷の全部ではＣ_ＦＤの容量を超えている場合がある。図１３（Ｃ）においては、Ｃ_ＰＤに蓄積されていた光電荷ＱがＣ_ＦＤ未満である場合を示しており、光電荷Ｑの全部が転送された状態を示している。

次に、時刻Ｔ_３において、図１４（Ｄ）に示すようにφ_Tをｏｆｆ（α_１）に戻す。
ここで、図４中のφ_S1+N1をｏｎとし、第１信号として、Ｃ_ＦＤに転送された光電荷Ｑに対応する信号Ｓ₁を読み出す。ここで、Ｃ_ＦＤには光電荷ＱとノイズＮ₁に対応する電荷が存在しており、実際に読みだされるのはＳ₁＋Ｎ₁となる。

次に、当該ラインの水平ブランキング期間Ｐ_ＨＢが終了する時刻Ｔ_４において、図１４（Ｅ）に示すように、φ_SをｏｎとしてＣ_ＦＤとＣ_Ｓが結合したポテンシャルとし、同時にφ_Xをｏｆｆ、φ_RをｏｎとしてＣ_ＦＤ＋Ｃ_Ｓからなるポテンシャル内の光電荷を排出する。
この水平ブランキング期間Ｐ_ＨＢが終了する時刻Ｔ_４から時刻Ｔ_５までが当該ラインの出力期間Ｐ_ＯＰとなり、この期間中に上記のように出力された、Ｓ₁＋Ｎ₁とＮ₁の各信号がそれぞれのタイミングで各出力ラインに出力され、上述の演算処理を経て、第１信号Ｓ₁が出力される。

本実施形態のＣＭＯＳイメージセンサにおいて、上記の高感度モードでは、Ｃ_ＰＤよりも容量の小さいＣ_ＦＤによって信号を読み出すので高感度となるが、Ｃ_ＰＤに蓄積されていた光電荷がＣ_ＦＤを超えた場合には全光電荷に対応する信号は得られず、Ｃ_ＰＤに蓄積されていた光電荷ＱがＣ_ＦＤ未満である場合に対応するモードとなっている。撮影対象が低照度であってユーザが高感度で撮影しようとしたときに選択することで、撮影対象に適した良好な画像を得ることができる。

次に、低感度モードについて説明する。
図１５は、ｏｎ／ｏｆｆの２準位で示す駆動ライン（φ_T，φ_S，φ_R，φ_X）に印加する電圧と、上記の駆動ラインφ_XCLR、及び駆動ライン（φ_S1'+S2'+N2，φ_N2）に印加する電圧を示したタイミングチャートである。
低感度モードにおいては、第２信号Ｓ₁＋Ｓ₂のみを出力するので、駆動ライン（φ_S1+N1，φ_N1）は使用しない。このため、図１１に示すＳ_１＋Ｎ_１用の第１アナログメモリＡＭ_１とＮ_１用の第２アナログメモリＡＭ_２も使用しないので、下記の駆動のように読み出し時にクリアしなくてもよい。

図１５のタイミングチャートに従って、図５に示すポテンシャルをどのように制御するか説明する。
図１６（Ａ）〜（Ｃ）及び図１７（Ｄ）〜（Ｅ）はタイミングチャートの各タイミングにおけるポテンシャル図に相当する。

まず、１つのフィールドにおける蓄積期間において光電荷ＱをＣ_ＰＤに蓄積する。
蓄積期間の終了する直前に前ラインの出力期間Ｐ_ＯＰが設定され、出力期間Ｐ_ＯＰが開始される時刻Ｔ_０において、φ_Xをｏｆｆ、φ_Tをｏｆｆ（α_１）、φ_Sをｏｎ、φ_Rをｏｎとする。
以降、低感度モードにおいては、φ_Sを常時ｏｎとしてＣ_ＦＤとＣ_Ｓが結合した状態とする。
φ_Tがα_１準位となっているので、蓄積期間中にＣ_ＰＤから溢れた光電荷はＣ_ＦＤ側に流れてくるが、図１６（Ａ）に示すように、時刻Ｔ_０においてφ_Rをｏｎとして、Ｃ_ＦＤ＋Ｃ_Ｓからなるポテンシャル内の光電荷を排出する。

次に、前ラインの出力期間Ｐ_ＯＰが終了する直前のタイミングで、駆動ライン（φ_S1'+S2'+N2，φ_N2）とｏｎとすると同時に、駆動ラインφ_XCLRをｏｎとして、図１１に示すＳ_１’＋Ｓ₂’＋Ｎ₂用の第３アナログメモリＡＭ_３とＮ₂用の第４アナログメモリＡＭ_４をクリアする。

次に、図１６（Ｂ）に示すように、前ラインの出力期間Ｐ_ＯＰが終了し、当該ラインの水平ブランキング期間Ｐ_ＨＢが開始する時刻Ｔ_１において、φ_Xをｏｎとし、φ_Rをｏｆｆとする。
φ_Rをｏｆｆとすることで、いわゆるｋＴＣノイズがＣ_ＦＤ＋Ｃ_Ｓのポテンシャルに発生する。ここで、図４中のφ_N２をｏｎとして、このＣ_ＦＤ＋Ｃ_Ｓのリセットレベルの信号をノイズＮ₂として読み出す。

次に、時刻Ｔ_２において、図１６（Ｃ）に示すように、φ_Tをｏｎとして、Ｃ_ＰＤに蓄積されていた光電荷Ｑの全部をＣ_ＦＤ＋Ｃ_Ｓのポテンシャルに転送する。
ここで、本実施形態においては、上記のようにＣ_ＦＤ＋Ｃ_Ｓ≧Ｃ_ＰＤと設計されていることから、蓄積された光電荷の全部が転送されてもＣ_ＦＤ＋Ｃ_Ｓを溢れさせることなく転送できる。また、Ｃ_ＰＤのポテンシャルがＣ_ＦＤ＋Ｃ_Ｓよりも浅く、転送トランジスタの準位がＣ_ＰＤより深くなっているので、Ｃ_ＰＤ中にあった光電荷Ｑを全てＣ_ＦＤ＋Ｃ_Ｓに転送する完全電荷転送を実現できる。

次に、時刻Ｔ_３において、図１７（Ｄ）に示すようにφ_Tをｏｆｆ（α_１）に戻す。
ここで、図４中のφ_S1'+S2'+N2をｏｎとし、第２信号として、Ｃ_ＦＤ＋Ｃ_Ｓに転送された光電荷の全部Ｑに対応する信号Ｓ₁＋Ｓ₂を読み出す。但し、実際に読みだされるのはＳ₁’＋Ｓ₂’＋Ｎ₂（Ｓ₁’とＳ₂’はそれぞれＣ_ＦＤとＣ_Ｓの容量比率によって縮小変調されたＳ₁とＳ₂の値）となる。

次に、時刻Ｔ_４において、図１７（Ｅ）に示すように、φ_Xをｏｆｆ、φ_Rをｏｎとし、Ｃ_ＦＤ＋Ｃ_Ｓからなるポテンシャル内の光電荷を排出する。
この水平ブランキング期間Ｐ_ＨＢが終了する時刻Ｔ_４から時刻Ｔ_５までが当該ラインの出力期間Ｐ_ＯＰとなり、この期間中に上記のように出力された、Ｓ₁’＋Ｓ₂’＋Ｎ₂とＮ₂の各信号がそれぞれのタイミングで各出力ラインに出力され、上述のような演算処理を経て、第２信号Ｓ₁＋Ｓ₂が出力される。
なお、低感度モードではＳ₁＋Ｓ₂のみの取り扱いとなり、Ｓ₁’＋Ｓ₂’とＳ₁のようにゲインの異なる信号を処理しないので、場合によってはＳ₁’＋Ｓ₂’のゲイン調整は行わなくてもよい。

本実施形態のＣＭＯＳイメージセンサにおいて、上記の低感度モードでは、Ｃ_ＰＤに蓄積されていた光電荷がＣ_ＦＤを超えた場合に対応するモードとなっている。撮影対象が高照度であってユーザが低感度で撮影しようとしたときに選択することで、撮影対象に適した良好な画像を得ることができる。

本実施形態のＣＭＯＳイメージセンサは、フローティングディフュージョンＦＤの容量Ｃ_ＦＤが、フォトダイオードＰＤの容量Ｃ_ＰＤよりも小さい（Ｃ_ＦＤ＜Ｃ_ＰＤ）構成であることから、容量の小さいＣ_ＦＤのみの信号による第１信号（飽和前電荷信号Ｓ₁）を得ることで、低照度領域の信号の高感度化及び高Ｓ／Ｎ比化を実現することができる。

さらに、フローティングディフュージョンＦＤの容量Ｃ_ＦＤと付加容量素子の容量Ｃ_Ｓの和が、フォトダイオードＰＤの容量Ｃ_ＰＤ以上である（Ｃ_ＦＤ＋Ｃ_Ｓ≧Ｃ_ＰＤ）ことから、第２信号（飽和前電荷信号Ｓ₁＋過飽和電荷信号Ｓ₂）を得ることで、上記の低照度領域のみならず、フォトダイオードＰＤの容量Ｃ_ＰＤの飽和量に相当する高照度領域まで高感度に信号を得ることができ、広ダイナミックレンジ化を実現できる。

特に、フローティングディフュージョンＦＤの容量Ｃ_ＦＤが、付加容量素子の容量Ｃ_Ｓより小さい（Ｃ_ＦＤ＜Ｃ_Ｓ）とすることで、低照度領域の感度をさらに高めることができる。
例えば、電子一個を検出できるようにＣ_ＦＤを０．４ｆＦと設定し、Ｃ_ＦＤ：Ｃ_Ｓを１：７と設定することで、Ｃ_ＰＤが３〜４ｆＦ程度の領域まで照度領域で高感度な信号を得ることができる。

また、本実施形態に係るＣＭＯＳイメージセンサでは、上記のような常時広ダイナミックレンジに対応するだけでなく、画素の出力として、全ての画素において第１信号あるいは第２信号を出力できるように構成されており、ユーザが撮影場面に応じて、第１信号を出力する高感度モードと第２信号を出力する低感度モードから対応できるダイナミックレンジを切り替えて用いることできる。

図１８は、本実施形態のＣＭＯＳイメージセンサの低照度領域の高感度化及び高Ｓ／Ｎ比化を説明するためのゲインアップとノイズ特性を示す模式図であり、それぞれ横軸が入射光量Ｌであり、縦軸が出力ＯＰである。
図１８（Ａ）は、従来例に相当するＣＭＯＳイメージセンサのゲインアップとノイズ特性であり、基本出力ａに対して、基本フロアノイズＢＮのレベルまでのノイズＮａがのっている。これの基本出力ａに対して、出力後段に配置したアンプで低照度領域を電気的に増幅した場合、ゲインアップ出力ｂが得られ、ノイズＮａが増幅されたノイズＮｂがのった信号となってしまう。
一方、図１８（Ｂ）は本実施形態のＣＭＯＳイメージセンサのゲインアップとノイズ特性であり、低感度モードでは高照度まで対応できる第２信号（飽和前電荷信号Ｓ₁＋過飽和電荷信号Ｓ₂）の出力ｃは得られ、高感度モードでは低照度領域を高感度化できる第１信号（飽和前電荷信号Ｓ₁）の出力ｄが得られる。いずれの信号も、基本フロアノイズＢＮのレベルまでのノイズＮｃ，Ｎｄがのっているが、第１信号（飽和前電荷信号Ｓ₁）の出力ｄのノイズＮｄはノイズＮｃを増幅したものではないので、低照度領域に対応する信号の高感度化及び高Ｓ／Ｎ比化を実現できる。

第２実施形態
図１９は、本実施形態に係るＣＭＯＳイメージセンサの模式構成を示すレイアウト図である。
第１実施形態においては、第１アナログメモリＡＭ_１〜第４アナログメモリＡＭ_４が受光面近傍に配置されていたが、本実施形態では、第１アナログメモリＡＭ_１と第２アナログメモリＡＭ_２のみが配置されている。
第１実施形態のＣＭＯＳイメージセンサでは、高感度モードと低感度モードのほかに広ダイナミックレンジモードに対応した構成であるので、第１アナログメモリＡＭ_１〜第４アナログメモリＡＭ_４が必要であったが、本実施形態のＣＭＯＳイメージセンサでは高感度モードと低感度モードのみに対応した構成である。
高感度モードと低感度モードのいずれの場合で駆動する場合でも、アナログメモリはそれぞれ２系統しか使用しない。従って、高感度モードでは第１アナログメモリＡＭ_１でＳ₁＋Ｎ₁を扱い、第２アナログメモリＡＭ_２でＮ₁を扱い、一方、低感度モードでは第１アナログメモリＡＭ_１でＳ₁’＋Ｓ₂’Ｎ₂を扱い、第２アナログメモリＡＭ_２でＮ₂を扱うことで、第１実施形態のＣＭＯＳイメージセンサにおける第３アナログメモリＡＭ_３と第４アナログメモリＡＭ_４を省略することができる。

第３実施形態
図２０は、本実施形態に係るＣＭＯＳイメージセンサの模式構成を示すレイアウト図である。
本実施形態においては、第１実施形態と同様に、第１アナログメモリＡＭ_１〜第４アナログメモリＡＭ_４の４系統のアナログメモリが受光面近傍に配置されている。
ここで、高感度モードと低感度モードのいずれの場合で駆動する場合でも、アナログメモリはそれぞれ２系統しか使用しないことから、画素の出力として、隣接する２行の画素の第１信号または第２信号が、同一の水平ブランキング期間内に出力されるように構成することができる。

例えば、高感度モードでは、第１アナログメモリＡＭ_１でｎ行目の画素のＳ₁＋Ｎ₁（ｎ）を、第２アナログメモリＡＭ_２でｎ行目の画素のＮ₁（ｎ）をそれぞれ記憶し、演算処理を経て第１信号Ｓ₁（ｎ）を得る。また、第３アナログメモリＡＭ_３でｎ＋１行目の画素のＳ₁＋Ｎ₁（ｎ＋１）を、第４アナログメモリＡＭ_４でｎ＋１行目の画素のＮ₁（ｎ＋１）をそれぞれ記憶し、演算処理を経て第１信号Ｓ₁（ｎ＋１）を得る。
回路構成は第１実施形態のＣＭＯＳイメージセンサと同様であるが、タイミングチャート上隣接するｎ＋１行の画素のＳ₁＋Ｎ₁（ｎ＋１）を読み出すタイミングで第３アナログメモリＡＭ_３に接続された出力線から出力し、また、タイミングチャート上隣接するｎ＋１行の画素のＮ₁（ｎ＋１）を読み出すタイミングで第４アナログメモリＡＭ_４に接続された出力線から出力することで、上記の信号を得ることができる。
得られた第１信号Ｓ₁（ｎ）と第１信号Ｓ₁（ｎ＋１）を同一の出力期間で出力することで、読み出しにかかる時間を短縮することができる。

低感度モードでも同様であり、第１アナログメモリＡＭ_１でｎ行目の画素のＳ₁’＋Ｓ₂’Ｎ₂（ｎ）を、第２アナログメモリＡＭ_２でｎ行目の画素のＮ₂（ｎ）をそれぞれ記憶し、第３アナログメモリＡＭ_３でｎ＋１行目の画素のＳ₁’＋Ｓ₂’＋Ｎ₂（ｎ＋１）を、第４アナログメモリＡＭ_４でｎ＋１行目の画素のＮ₂（ｎ＋１）をそれぞれ記憶して、演算処理を経て得られた第２信号Ｓ₁＋Ｓ₂（ｎ）と第２信号Ｓ₁＋Ｓ₂（ｎ＋１）を同一の出力期間で出力することで、読み出しにかかる時間を短縮することができる。

本実施形態のＣＭＯＳイメージセンサの高感度モードの動作方法について説明する。
図２１は、ｏｎ／ｏｆｆの２準位で示すｎ行目及びｎ＋１行目の駆動ライン（φ_X(n)，φ_T(n)，φ_X(n+1)，φ_T(n+1)，φ_R，φ_S）に印加する電圧と、上記の駆動ラインφ_XCLR、及び駆動ライン（φ_S1+N1(n)，φ_N1(n)，φ_S1+N1(n+1)，φ_N1(n+1)）に印加する電圧を示したタイミングチャートである。ここで、高感度モードでのφ_Sは実線ａで示している。
駆動ラインφ_S1+N1(n+1)とφ_N1(n+1)は、それぞれ、第１実施形態のφ_S1'+S2'+N2とφ_N2に相当する駆動ラインであり、読み出しタイミングによって読み出す信号がそれぞれＳ₁＋Ｎ₁（ｎ＋１）とＮ₁（ｎ＋１）となっている駆動ラインである。

まず、１つのフィールドにおける蓄積期間において光電荷ＱをＣ_ＰＤに蓄積する。
蓄積期間の終了する直前に前ラインの出力期間Ｐ_ＯＰが設定され、出力期間Ｐ_ＯＰが開始される時刻Ｔ_０において、φ_X(n)をｏｆｆ、φ_T(n)をｏｆｆ（α_１）、φ_X(n+1)をｏｆｆ、φ_T(n+1)をｏｆｆ（α_１）、φ_Sをｏｎ、φ_Rをｏｎとする。

次に、前ラインの出力期間Ｐ_ＯＰが終了する直前のタイミングで、駆動ライン（φ_S1+N1(n)，φ_N1(n)，φ_S1+N1(n+1)，φ_N1(n+1)）とｏｎとすると同時に、駆動ラインφ_XCLRをｏｎとして、第１アナログメモリＡＭ_１〜第４アナログメモリＡＭ_４をクリアする。

次に、前ラインの出力期間Ｐ_ＯＰが終了し、当該ラインの水平ブランキング期間Ｐ_ＨＢが開始する時刻Ｔ_１において、φ_X(n)をｏｎとし、φ_Rをｏｆｆ、φ_Sをｏｆｆ（α_２）とする。
φ_Sをｏｆｆ（α_２）とすることで、Ｃ_ＦＤ＋Ｃ_ＳからなるポテンシャルがＣ_ＦＤとＣ_Ｓのポテンシャルに分割され、さらにφ_Rをｏｆｆとすることで、いわゆるｋＴＣノイズがＣ_ＦＤのポテンシャルに発生する。ここで、φ_N1(n)をｏｎとして、このＣ_ＦＤのリセットレベルの信号をノイズＮ₁（ｎ）として読み出す。

次に、時刻Ｔ_２において、φ_T(n)をｏｎとして、ｎ行目の画素のＣ_ＰＤに蓄積されていた光電荷をＣ_ＦＤに転送し、時刻Ｔ_３においてφ_T(n)をｏｆｆ（α_１）に戻す。
ここで、φ_S1+N1(n)をｏｎとし、Ｓ₁＋Ｎ₁（ｎ）を読み出す。

次に、時刻Ｔ_４において、φ_X(n)をｏｆｆとし、次いでφ_XCLRをｏｎとして、駆動ラインをクリアした上で、時刻Ｔ_５において、φ_X(n+1)をｏｎとする。
次に、φ_N1(n+1)をｏｎとして、このＣ_ＦＤのリセットレベルの信号をノイズＮ₁（ｎ＋１）として読み出す。

次に、時刻Ｔ_６において、φ_T(n+1)をｏｎとして、ｎ＋１行目の画素のＣ_ＰＤに蓄積されていた光電荷をＣ_ＦＤに転送し、時刻Ｔ_７においてφ_T(n+1)をｏｆｆ（α_１）に戻す。
ここで、φ_S1+N1(n+1)をｏｎとし、Ｓ₁＋Ｎ₁（ｎ＋１）を読み出す。

次に、当該ラインの水平ブランキング期間Ｐ_ＨＢが終了する時刻Ｔ_８において、φ_SをｏｎとしてＣ_ＦＤとＣ_Ｓが結合したポテンシャルとし、同時にφ_X(n+1)をｏｆｆ、φ_RをｏｎとしてＣ_ＦＤ＋Ｃ_Ｓからなるポテンシャル内の光電荷を排出する。
この水平ブランキング期間Ｐ_ＨＢが終了する時刻Ｔ_８から時刻Ｔ_９までが、ｎ行目とｎ＋１行目の画素の出力期間Ｐ_ＯＰとなり、この期間中に上記のように出力された、Ｓ₁＋Ｎ₁（ｎ）とＮ₁（ｎ）、Ｓ₁＋Ｎ₁（ｎ＋１）とＮ₁（ｎ＋１）の各信号がそれぞれのタイミングで各出力ラインに出力され、上述の演算処理を経て、Ｓ₁（ｎ）とＳ₁（ｎ＋１）が出力される。

本実施形態のＣＭＯＳイメージセンサの低感度モードの動作方法について説明する。
図２１中において、一点鎖線ｂで示すタイミングでφ_Sを駆動する。
このとき、駆動ライン（φ_S1+N1(n)，φ_N1(n)，φ_S1+N1(n+1)，φ_N1(n+1)）は、それぞれ駆動ライン（φ_{S1'+S2'+N2(n)}，φ_N2(n)，φ_{S1'+S2'+N2(n+1)}，φ_N2(n+1)）に相当するラインとなり、図２１のタイミングチャートで駆動することで、Ｓ₁’＋Ｓ₂’＋Ｎ₂（ｎ）、Ｎ₂（ｎ）、Ｓ₁’＋Ｓ₂’＋Ｎ₂（ｎ＋１）、Ｎ₂（ｎ＋１）の各信号がそれぞれのタイミングで各出力ラインに出力され、上述の演算処理を経て、Ｓ₁＋Ｓ₂（ｎ）とＳ₁＋Ｓ₂（ｎ＋１）が出力される。

本実施形態のＣＭＯＳイメージセンサでは、隣接する２行の画素の第１信号または第２信号が、同一の水平ブランキング期間内に出力される、同一の出力期間で出力することで、読み出しにかかる時間を短縮することができる。

第４実施形態
図２２は、本実施形態に係るＣＭＯＳイメージセンサの模式構成を示すレイアウト図である。
本実施形態においては、第１実施形態と同様に、第１アナログメモリＡＭ_１〜第４アナログメモリＡＭ_４の４系統のアナログメモリが受光面近傍に配置されている。
ここで、高感度モードと低感度モードのいずれの場合で駆動する場合でも、アナログメモリはそれぞれ２系統しか使用しないことから、画素の出力として、１つの画素から第１信号または第２信号が２回読み出され、得られた２つの第１信号または第２信号が合算され、または平均が取られて出力されるように構成することができる。

例えば、高感度モードでは、第１アナログメモリＡＭ_１でＳ₁＋Ｎ₁を、第２アナログメモリＡＭ_２でＮ₁をそれぞれ記憶し、演算処理を経て１つめの第１信号Ｓ_1-aを得る。また、第３アナログメモリＡＭ_３で同じ画素のＳ₁＋Ｎ₁を、第４アナログメモリＡＭ_４でＮ₁をそれぞれ記憶し、演算処理を経て２つめの第１信号Ｓ_1-bを得る。
得られた２つの第１信号Ｓ_1-a，Ｓ_1-bは、ＡＤコンバータＡＤＣ１，ＡＤＣ２でデジタル化され、例えば合算されて第１信号Ｓ₁として出力される。あるいは、平均値をとってＳ₁としてもよい。
回路構成は第１実施形態のＣＭＯＳイメージセンサと同様であるが、タイミングチャート上、Ｓ₁＋Ｎ₁を読み出すタイミングで、同時に、あるいはタイミングをずらして、第１及び第３アナログメモリＡＭ₁，ＡＭ_３に接続された出力線から出力し、また、タイミングチャート上Ｎ₁を読み出すタイミングで、同時に、あるいはタイミングをずらして、第２及び第４アナログメモリＡＭ₂，ＡＭ_４に接続された出力線から出力することで、上記の信号を得ることができる。
得られた２つの第１信号Ｓ₁を同一の出力期間で出力することで、読み出しにかかる時間を短縮することができる。

本実施形態のＣＭＯＳイメージセンサの高感度モードの動作方法について説明する。
図２３は、ｏｎ／ｏｆｆの２準位で示すｎ行目及びｎ＋１行目の駆動ライン（φ_X，φ_T，φ_R，φ_S）に印加する電圧と、上記の駆動ラインφ_XCLR、及び駆動ライン（φ_S1+N1-a，φ_N1-a，φ_S1+N1-b，φ_N1-b）に印加する電圧を示したタイミングチャートである。
駆動ラインφ_S1+N1-aとφ_N1-aは、それぞれ、第１実施形態のφ_S1+N1とφ_N1に相当する駆動ラインであり、駆動ラインφ_S1+N1-bとφ_N1-bは、それぞれ、第１実施形態のφ_S1'+S2'+N2とφ_N2に相当する駆動ラインであり、読み出しタイミングによって読み出す信号がそれぞれＳ₁＋Ｎ₁とＮ₁となっている駆動ラインである。

まず、１つのフィールドにおける蓄積期間において光電荷ＱをＣ_ＰＤに蓄積する。
蓄積期間の終了する直前に前ラインの出力期間Ｐ_ＯＰが設定され、出力期間Ｐ_ＯＰが開始される時刻Ｔ_０において、φ_Xをｏｆｆ、φ_Tをｏｆｆ（α_１）、φ_Sをｏｎ、φ_Rをｏｎとする。

次に、前ラインの出力期間Ｐ_ＯＰが終了する直前のタイミングで、駆動ライン（φ_S1+N1-a，φ_N1-a，φ_S1+N1-b，φ_N1-b）とｏｎとすると同時に、駆動ラインφ_XCLRをｏｎとして、第１アナログメモリＡＭ_１〜第４アナログメモリＡＭ_４をクリアする。

次に、前ラインの出力期間Ｐ_ＯＰが終了し、当該ラインの水平ブランキング期間Ｐ_ＨＢが開始する時刻Ｔ_１において、φ_Xをｏｎとし、φ_Rをｏｆｆ、φ_Sをｏｆｆ（α_２）とする。
φ_Sをｏｆｆ（α_２）とすることで、Ｃ_ＦＤ＋Ｃ_ＳからなるポテンシャルがＣ_ＦＤとＣ_Ｓのポテンシャルに分割され、さらにφ_Rをｏｆｆとすることで、いわゆるｋＴＣノイズがＣ_ＦＤのポテンシャルに発生する。ここで、φ_N1-aをｏｎとして、このＣ_ＦＤのリセットレベルの信号をノイズＮ_1-aとして読み出す。同時に、φ_N1-bをｏｎとして、このＣ_ＦＤのリセットレベルの信号をノイズＮ_1-bとして読み出す。

次に、時刻Ｔ_２において、φ_Tをｏｎとして、Ｃ_ＰＤに蓄積されていた光電荷をＣ_ＦＤに転送し、時刻Ｔ_３においてφ_Tをｏｆｆ（α_１）に戻す。
ここで、φ_S1+N1-aをｏｎとし、Ｓ₁＋Ｎ_1-aを読み出す。同時に、φ_S1+N1-bをｏｎとし、Ｓ₁＋Ｎ_1-bを読み出す。

次に、時刻Ｔ_４において、φ_Xをｏｆｆと、φ_Rをｏｎ、φ_SをｏｎとしてＣ_ＦＤ＋Ｃ_Ｓからなるポテンシャル内の光電荷を排出する。
この水平ブランキング期間Ｐ_ＨＢが終了する時刻Ｔ_４から時刻Ｔ_５までが出力期間Ｐ_ＯＰとなり、この期間中に上記のように出力された、Ｓ₁＋Ｎ_1-aとＮ_1-a、Ｓ₁＋Ｎ_1-bとＮ_1-bがそれぞれのタイミングで各出力ラインに出力され、上述の演算処理を経て、Ｓ_1-aとＳ_1-bが出力され、さらに合算または平均がとられる。

本実施形態のＣＭＯＳイメージセンサは、低感度モードにおいても駆動可能であり、具体的にはφ_Sを常時ｏｎとする以外は上記と同様にして駆動することができる。

本実施形態のＣＭＯＳイメージセンサは、１つの画素から２つの信号を読み出し、合算あるいは平均して画素出力を得ているので、特に低照度でのノイズ削減に寄与する。
また、上記のようにノイズＮ_1-aとノイズＮ_1-bを同時に読み出し、また、Ｓ₁＋Ｎ_1-aとＳ₁＋Ｎ_1-bを同時に読み出すことで駆動の高速化を実現できる。

図２４は、本実施形態のＣＭＯＳイメージセンサのタイミングチャートの別の例である。
上記のようにノイズＮ_1-aとノイズＮ_1-bを同時ではなくタイミングをずらして読み出し、また、Ｓ₁＋Ｎ_1-aとＳ₁＋Ｎ_1-bをもタイミングずらして読み出すことで、上記の場合より若干時間がかかるが、読み出し時のノイズの混入を低減でき、高品質な信号を得ることができる。

以下、８００×６００画素のＳＶＧＡの場合について、上記の第１〜第４実施形態に係るＣＭＯＳイメージセンサの動作特性の水平ブランキング期間（μｓ）、読み出し行数（ｌｉｎｅｓ）、読み出し速度（ｆｐｓ（frame per second））について、第１実施形態で説明した広ダイナミックレンジモードでの動作特性と比較し、表１に示す。

表１に示すように、第１実施形態の高感度／低感度モードでは、水平ブランキング期間を広ダイナミックレンジモードより半減でき、読み出し速度を向上できる。
また、第３実施形態では読み出し行数を広ダイナミックレンジモードより半減できるので、読み出し速度を倍以上にまで高速化できる。
第４実施形態では水平ブランキング期間を広ダイナミックレンジモードより短縮して、読み出し速度を向上できる。

上記のように、本実施形態に係るＣＭＯＳイメージセンサによれば、次の効果を享受できる。
（１）高感度、低感度の２つの出力を有する広ダイナミックレンジＣＭＯＳイメージセンサの機能を保ったまま、駆動回路及び駆動タイミングを変えることで、従来の４ＴｒタイプのＣＭＯＳイメージセンサと同等の構成と画質でありながら、高感度モードと低感度モードからユーザが撮影場面に応じて対応できるダイナミックレンジを切り替えて用いることできる。
（２）デジタルスチルカメラにおいて、低感度モードをＩＳＯ１００、高感度モードをＩＳＯ４００〜８００程度に設計でき、従来の４Ｔｒ型のＣＭＯＳイメージセンサと比較して高感度でのノイズが少ない高品質の画像を得ることができる。
（３）高感度モード／低感度モードではＳ₁とＳ₁＋Ｓ₂の一方しか出力しないため、広ダイナミックレンジモードと比べて駆動タイミングを簡略化でき、水平ブランキング期間の短縮、全画面読み取り時間の短縮が可能である。

本発明は上記の説明に限定されない。
例えば、フローティングディフュージョンと付加容量素子の容量比は、設計などに応じて適宜変更できる。また、付加容量素子は、絶縁膜を介して１つの電極を対向させてなる構成の素子を適用することも可能である。
その他、本発明の要旨を逸脱しない範囲で種々の変更を行うことが可能である。

本発明の固体撮像装置は、デジタルカメラやカメラ付き携帯電話などに搭載されるＣＭＯＳイメージセンサやＣＣＤイメージセンサなどの広いダイナミックレンジが望まれているイメージセンサに適用できる。

本発明の固体撮像装置の動作方法は広いダイナミックレンジが望まれているイメージセンサの動作方法に適用できる。

図１は、本発明の第１実施形態に係るＣＭＯＳイメージセンサの１つの画素（ピクセル）ＰＸの等価回路図である。 図２は、本発明の第１実施形態に係るＣＭＯＳイメージセンサにおける１画素（１ピクセル）のレイアウト図の一例である。 図３は、本発明の第１実施形態に係るＣＭＯＳイメージセンサの各画素の一部における模式的断面図であり、図２中のＡ−Ａ‘’における断面図に相当する。 図４は、本発明の第１実施形態のＣＭＯＳイメージセンサの全体の回路構成を示す等価回路図である。 図５は、本発明の第１実施形態のＣＭＯＳイメージセンサのフォトダイオード、転送トランジスタ、フローティングディフュージョン、容量結合トランジスタ及び付加容量素子に相当する模式的なポテンシャル図である。 図６は、本発明の第１実施形態において図４に対応するＣＭＯＳイメージセンサの駆動ラインに印加する電圧を、ｏｎ／ｏｆｆの２準位で示したタイミングチャートである。 図７（Ａ）〜（Ｄ）は、本発明の第１実施形態に係るＣＭＯＳイメージセンサのフォトダイオード〜付加容量素子に相当する模式的なポテンシャル図である。 図８（Ｅ）〜（Ｈ）は、本発明の第１実施形態に係るＣＭＯＳイメージセンサのフォトダイオード〜付加容量素子に相当する模式的なポテンシャル図である。 図９（Ａ）〜（Ｄ）は、本発明の第１実施形態に係るＣＭＯＳイメージセンサのフォトダイオード〜付加容量素子に相当する模式的なポテンシャル図である。 図１０（Ｅ）〜（Ｈ）は、本発明の第１実施形態に係るＣＭＯＳイメージセンサのフォトダイオード〜付加容量素子に相当する模式的なポテンシャル図である。 図１１は、本発明の第１実施形態に係るＣＭＯＳイメージセンサの模式構成を示すレイアウト図である。 図１２は、本発明の第１実施形態における高感度モードでの駆動ラインに印加する電圧を示したタイミングチャートである。 図１３（Ａ）〜（Ｃ）は、本発明の第１実施形態に係るＣＭＯＳイメージセンサのフォトダイオード〜付加容量素子に相当する模式的なポテンシャル図である。 図１４（Ｄ）〜（Ｅ）は、本発明の第１実施形態に係るＣＭＯＳイメージセンサのフォトダイオード〜付加容量素子に相当する模式的なポテンシャル図である。 図１５は、本発明の第１実施形態における低感度モードでの駆動ラインに印加する電圧を示したタイミングチャートである。 図１６（Ａ）〜（Ｃ）は、本発明の第１実施形態に係るＣＭＯＳイメージセンサのフォトダイオード〜付加容量素子に相当する模式的なポテンシャル図である。 図１７（Ｄ）〜（Ｅ）は、本発明の第１実施形態に係るＣＭＯＳイメージセンサのフォトダイオード〜付加容量素子に相当する模式的なポテンシャル図である。 図１８は、本発明の第１実施形態のＣＭＯＳイメージセンサの低照度領域の高感度化及び高Ｓ／Ｎ比化を説明するためのゲインアップとノイズ特性を示す模式図である。 図１９は、本発明の第２実施形態に係るＣＭＯＳイメージセンサの模式構成を示すレイアウト図である。 図２０は、本発明の第３実施形態に係るＣＭＯＳイメージセンサの模式構成を示すレイアウト図である。 図２１は、本発明の第３実施形態における駆動ラインに印加する電圧を示したタイミングチャートである。 図２２は、本発明の第４実施形態に係るＣＭＯＳイメージセンサの模式構成を示すレイアウト図である。 図２３は、本発明の第４実施形態における駆動ラインに印加する電圧を示したタイミングチャートである。 図２４は、本発明の第４実施形態における駆動ラインに印加する電圧を示したタイミングチャートである。

符号の説明

１０…ｎ型半導体基板、１１…ｐ型ウェル、１２…ｐ⁺型分離領域、１３…素子分離絶縁膜、１４…ｎ型半導体領域、１５…ｐ⁺型半導体領域、１６，１７…ｎ⁺型半導体領域、１８…ゲート絶縁膜、１９，２０…ゲート電極、２１…絶縁膜、２２…プラグ、２３…上層配線、２４，２５，２６…ｎ⁺型半導体領域、２７…ゲート絶縁膜、２８，２９…ゲート電極、３０…プラグ、３１…上層配線、３２…プラグ、３３…上層配線、ＡＭ…アナログメモリ、ＡＭ_１…第１アナログメモリ、ＡＭ₂…第２アナログメモリ、ＡＭ₃…第３アナログメモリ、ＡＭ₄…第４アナログメモリ、Ｃ_ＦＤ，Ｃ_ＰＤ…容量、Ｃ_Ｓ…付加容量素子、Ｎ₁…Ｃ_ＦＤのリセットレベルの信号（ノイズ）、Ｎ₂…Ｃ_ＦＤ＋Ｃ_Ｓのリセットレベルの信号（ノイズ）、Ｖｏｕｔ…出力（ライン）、ＰＤ…フォトダイオード、ＰＸ…画素、Ｑ，Ｑ_A，Ｑ_B…光電荷、Ｓ₁…飽和前電荷信号、Ｓ₁’…変調された飽和前電荷信号、Ｓ₂…過飽和電荷信号、Ｓ₂’…変調された過飽和電荷信号、ＳＬ…選択ライン、ＳＲ^H…列シフトレジスタ、ＳＲ^V…行シフトレジスタ、Ｔ₁〜Ｔ₉…時刻、Ｔｒ１…転送トランジスタ、Ｔｒ２…容量結合トランジスタ、Ｔｒ３…リセットトランジスタ、Ｔｒ４…増幅トランジスタ、Ｔｒ５…選択トランジスタ、ＶＲ…電源電圧、φ_T，φ_S，φ_R，φ_X，φ_S1+N1，φ_N1，φ_S1'+S2'+N2，φ_N2，φ_XCLR…駆動ライン

Claims (12)

1. 光を受光して光電荷を生成及び蓄積するフォトダイオードと、
   前記フォトダイオードから光電荷を転送する転送トランジスタと、
   前記転送トランジスタを通じて前記光電荷が転送されるフローティングディフュージョンと、
   前記フローティングディフュージョンを介して前記フォトダイオードに接続して設けられ、前記転送トランジスタを通じて前記フォトダイオードから転送される光電荷を蓄積する付加容量素子と、
   前記フローティングディフュージョンと前記付加容量素子とを結合または分割する容量結合トランジスタと、
   前記付加容量素子または前記フローティングディフュージョンに接続され、前記付加容量素子及び／または前記フローティングディフュージョン内の光電荷を排出するためのリセットトランジスタと
   を有する画素が半導体基板にアレイ状に複数個集積されており、
   前記フローティングディフュージョンの容量が、前記フォトダイオードの容量よりも小さい構成であり、
   前記画素の出力として、全ての前記画素において前記フォトダイオードに蓄積された光電荷の一部または全部を前記フローティングディフュージョンに転送して得られる第１信号が出力される、あるいは、全ての前記画素において前記フォトダイオードに蓄積された光電荷の全部を前記フローティングディフュージョンと前記付加容量素子を結合して得られる容量に転送して得られる第２信号が出力される
   固体撮像装置。
2. 前記画素の出力として、前記第１信号または前記第２信号のいずれかを選択するための切り替えスイッチを有する
   請求項１に記載の固体撮像装置。
3. 前記画素の出力として、隣接する２行の前記画素の前記第１信号または前記第２信号が、同一の水平ブランキング期間内に出力される
   請求項１に記載の固体撮像装置。
4. 前記画素の出力として、１つの前記画素から前記第１信号または前記第２信号が２回読み出され、得られた２つの前記第１信号または前記第２信号が合算され、または平均が取られて出力される
   請求項１に記載の固体撮像装置。
5. 前記フローティングディフュージョンの容量と前記付加容量素子の容量の和が、前記フォトダイオードの容量以上である
   請求項１に記載の固体撮像装置。
6. 前記フローティングディフュージョンの容量が、前記付加容量素子の容量より小さい
   請求項５に記載の固体撮像装置。
7. 前記付加容量素子が、前記半導体基板に形成された不純物拡散層の容量により構成されている
   請求項１に記載の固体撮像装置。
8. 前記画素が、前記フローティングディフュージョンに接続するゲート電極を有する増幅トランジスタと、前記増幅トランジスタと直列に接続された前記画素を選択するための選択トランジスタをさらに有する
   請求項１に記載の固体撮像装置。
9. 光を受光して光電荷を生成及び蓄積するフォトダイオードと、前記フォトダイオードから光電荷を転送する転送トランジスタと、前記転送トランジスタを通じて前記光電荷が転送されるフローティングディフュージョンと、前記フローティングディフュージョンを介して前記フォトダイオードに接続して設けられ、前記転送トランジスタを通じて前記フォトダイオードから転送される光電荷を蓄積する付加容量素子と、前記フローティングディフュージョンと前記付加容量素子とを結合または分割する容量結合トランジスタと、前記付加容量素子または前記フローティングディフュージョンに接続され、前記付加容量素子及び／または前記フローティングディフュージョン内の光電荷を排出するためのリセットトランジスタとを有する画素が半導体基板にアレイ状に複数個集積されており、前記フローティングディフュージョンの容量が、前記フォトダイオードの容量よりも小さい構成である固体撮像装置の動作方法であって、
   蓄積期間において前記フォトダイオードにおいて光を受光して生成される光電荷を前記フォトダイオードに蓄積する工程と、
   前記画素の出力として、前記フォトダイオードに蓄積された光電荷の一部または全部を前記フローティングディフュージョンに転送して第１信号を得る、あるいは、前記フォトダイオードに蓄積された光電荷の全部を前記フローティングディフュージョンと前記付加容量素子を結合して得られる容量に転送して第２信号を得る工程と
   を有し、
   前記画素の出力として、前記第１信号あるいは前記第２信号を得る工程において、全ての前記画素において前記第１信号と前記第２信号のいずれか一方を得る
   固体撮像装置の動作方法。
10. 前記画素の出力として、前記第１信号あるいは前記第２信号を得る工程において、前記第１信号または前記第２信号のいずれかを選択するための切り替えスイッチに応じて、前記第１信号あるいは前記第２信号を得る
    請求項９に記載の固体撮像装置の動作方法。
11. 前記画素の出力として、前記第１信号あるいは前記第２信号を得る工程において、隣接する２行の前記画素の前記第１信号または前記第２信号を、同一の水平ブランキング期間内に得る
    請求項９に記載の固体撮像装置の動作方法。
12. 前記画素の出力として、前記第１信号あるいは前記第２信号を得る工程において、１つの前記画素から前記第１信号または前記第２信号を２回読み出し、得られた２つの前記第１信号または前記第２信号を合算し、または平均を取る
    請求項９に記載の固体撮像装置の動作方法。

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