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KR20220087678A - 이미지 센서 및 이미지 센싱 회로 - Google Patents

이미지 센서 및 이미지 센싱 회로 Download PDF

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KR20220087678A
KR20220087678A KR1020200177944A KR20200177944A KR20220087678A KR 20220087678 A KR20220087678 A KR 20220087678A KR 1020200177944 A KR1020200177944 A KR 1020200177944A KR 20200177944 A KR20200177944 A KR 20200177944A KR 20220087678 A KR20220087678 A KR 20220087678A
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KR
South Korea
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photoelectric conversion
conversion layer
substrate
disposed
pixel
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KR1020200177944A
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English (en)
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진영구
김영찬
Original Assignee
삼성전자주식회사
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Publication date
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Abstract

광전 변환층으로부터 오버플로우된 전하를 저장하는 이미지 센서가 제공된다. 이미지 센서는 제1 면 및 제1 면과 대향되고 빛이 입사되는 제2 면을 포함하는 기판, 기판 내의 광전 변환층, 기판 내에, 광전 변환층의 둘레에 배치된 소자 분리막, 소자 분리막 내에 배치된 저장 도전성 패턴, 기판의 제1 면에 배치된 전달 게이트, 광전 변환층과 소자 분리막 사이에 배치된 제1 불순물 주입 영역, 및 기판의 제1 면에 배치되고, 전달 게이트와 연결된 제2 불순물 주입 영역을 포함하고, 제1 불순물 주입 영역 및 제2 불순물 주입 영역은 전기적으로 연결된다.

Description

이미지 센서 및 이미지 센싱 회로{IMAGE SENSOR AND IMAGE SENSING CIRCUIT}
본 발명은 이미지 센서 및 이미지 센싱 회로에 대한 것이다.
이미지 센싱 장치(image sensing device)는 광학 정보를 전기 신호로 변환시키는 반도체 소자 중 하나이다. 이러한 이미지 센싱 장치는 전하 결합형(CCD; Charge Coupled Device) 이미지 센싱 장치와 씨모스형(CMOS; Complementary Metal-Oxide Semiconductor) 이미지 센싱 장치를 포함할 수 있다.
CMOS 형 이미지 센서는 CIS(CMOS image sensor)라고 약칭될 수 있다. CIS는 2차원적으로 배열된 복수개의 픽셀들을 구비할 수 있다. 픽셀들 각각은 예를 들어, 포토 다이오드(photodiode, PD)를 포함할 수 있다. 포토다이오드는 입사되는 광을 전기 신호로 변환해주는 역할을 할 수 있다.
최근 들어, 컴퓨터 산업과 통신 산업의 발달에 따라 디지털 카메라, 캠코더, 스마트폰, 게임 기기, 경비용 카메라, 의료용 마이크로 카메라, 로봇 등 다양한 분야에서 성능이 향상된 이미지 센서의 수요가 증대되고 있다.
본 발명이 해결하고자 하는 기술적 과제는, 광전 변환층으로부터 오버플로우된 전하를 저장하는 이미지 센서를 제공하는 것이다.
본 발명이 해결하고자 하는 다른 기술적 과제는, 광전 변환층으로부터 오버플로우된 전하를 리드아웃하는 이미지 센서를 제공하는 것이다.
본 발명이 해결하고자 하는 다른 기술적 과제는, 광전 변환층으로부터 오버플로우된 전하를 저장하는 이미지 센싱 회로를 제공하는 것이다.
본 발명이 해결하고자 하는 다른 기술적 과제는, 광전 변환층으로부터 오버플로우된 전하를 리드아웃하는 이미지 센싱 회로를 제공하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시예에 따른 이미지 센서는 제1 면 및 제1 면과 대향되고 빛이 입사되는 제2 면을 포함하는 기판, 기판 내의 광전 변환층, 기판 내에, 광전 변환층의 둘레에 배치된 소자 분리막, 소자 분리막 내에 배치된 저장 도전성 패턴, 기판의 제1 면에 배치된 전달 게이트, 광전 변환층과 소자 분리막 사이에 배치된 제1 불순물 주입 영역, 및 기판의 제1 면에 배치되고, 전달 게이트와 연결된 제2 불순물 주입 영역을 포함하고, 제1 불순물 주입 영역 및 제2 불순물 주입 영역은 전기적으로 연결될 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시예에 따른 이미지 센싱 회로는 이미지 신호를 생성하는 픽셀, 및 픽셀과 연결되는 리드아웃 회로를 포함하고, 픽셀은, 입사광을 제1 전하 및 제1 전하와 다른 제2 전하로 변환시키는 광전 변환층, 및 광전 변환층으로부터 제2 전하를 전달받아 저장하는 커패시터를 포함하고, 리드아웃 회로는, 광전 변환층에 인접하여 배치되고, 광전 변환층으로부터 제1 전하를 전달받는 전달 트랜지스터, 및 전달 트랜지스터 및 커패시터에 연결되고, 제1 전하 및 제2 전하를 전달받는 플로팅 디퓨전을 포함할 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시예에 따른 이미지 센서는 제1 면 및 제1 면과 제1 방향으로 대향되고 빛이 입사되는 제2 면을 포함하는 기판, 기판 내의 광전 변환층, 기판 내에, 광전 변환층을 따라 제1 방향으로 연장되는 커패시터, 기판의 제1 면에 배치된 전달 게이트, 기판의 제1 면에 배치되고, 전달 게이트와 연결된 제1 불순물 주입 영역, 및 기판의 제1 면 상에 배치되는 연결 구조체를 포함하고, 커패시터 및 제1 불순물 주입 영역은 연결 구조체를 통해 연결될 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시예에 따른 이미지 센서는 제1 면 및 제1 면과 대향되고 빛이 입사되는 제2 면을 포함하는 기판, 기판 내에 배치되는 제1 광전 변환층, 기판 내에, 제1 광전 변환층과 이격되어 배치된 제2 광전 변환층, 기판의 제1 면에 배치되고, 제2 광전 변환층에 연결된 제1 전달 게이트, 기판 내에, 제2 광전 변환층의 둘레에 배치된 저장 게이트, 기판 내에, 제2 광전 변환층과 저장 게이트의 사이에 배치된 제1 불순물 주입 영역, 및 기판의 제1 면에 배치되고, 제1 전달 게이트와 연결된 제2 불순물 주입 영역을 포함하고, 제1 및 제2 불순물 주입 영역은 전기적으로 연결될 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시예에 따른 이미지 센서는, 기판에 정의된 서로 다른 제1 픽셀 및 제2 픽셀과 기판 내에 배치되는 커패시터를 포함하고, 제1 픽셀은, 기판 내의 제1 광전 변환층, 기판 상에 배치된 제1 전달 게이트, 및 기판 상에, 제1 전달 게이트에 연결되는 제1 불순물 주입 영역을 포함하고, 제2 픽셀은, 기판 내의 제2 광전 변환층, 기판 상에 배치된 제2 전달 게이트, 및 기판 상에, 제2 전달 게이트에 연결되는 제2 불순물 주입 영역을 포함하고, 커패시터, 제1 불순물 주입 영역 및 제2 불순물 주입 영역은 전기적으로 연결될 수 있다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 몇몇 실시예에 따른 이미지 센싱 장치의 블록도이다.
도 2는 도 1의 이미지 센서의 개념적인 레이아웃을 도시한 도면이다.
도 3은 몇몇 실시예에 따른 이미지 센서의 픽셀 어레이 영역에 대한 도면이다.
도 4는 몇몇 실시예에 따른 픽셀 어레이 영역의 레이아웃이다.
도 5는 도 4의 A-A를 따라 절단한 픽셀 어레이 영역의 단면도이다.
도 6a 내지 도 6c는 몇몇 실시예에 따른 픽셀의 회로도이다.
도 7a 및 도 7b는 몇몇 실시예에 따른 픽셀의 회로도이다.
도 8은 몇몇 실시예에 따른 픽셀의 레이아웃이다.
도 9는 몇몇 실시예에 따른 픽셀 어레이 영역의 레이아웃이다.
도 10은 몇몇 실시예에 따른 픽셀 어레이 영역의 회로도이다.
도 11은 몇몇 실시예에 따른 픽셀 어레이 영역의 레이아웃이다.
도 12는 몇몇 실시예에 따른 픽셀 어레이 영역의 회로도이다.
도 13은 몇몇 실시예에 따른 픽셀 어레이 영역의 레이아웃이다.
도 14는 도 13의 B-B를 따라 절단한 픽셀 어레이 영역의 단면도이다.
도 15 및 도 16은 몇몇 실시예에 따른 픽셀 어레이 영역의 레이아웃이다.
도 17은 몇몇 실시예에 따른 픽셀 어레이 영역의 레이아웃이다.
도 18은 도 17의 C-C를 따라 절단한 픽셀 어레이 영역의 단면도이다.
도 19는 몇몇 실시예에 따른 픽셀 어레이 영역의 레이아웃이다.
도 20은 도 19의 D-D를 따라 절단한 픽셀 어레이 영역의 단면도이다.
도 21 및 도 22는 몇몇 실시예에 따른 픽셀 어레이 영역의 레이아웃이다.
도 23은 몇몇 실시예에 따른 픽셀 어레이 영역의 레이아웃이다.
도 24는 몇몇 실시예에 따른 픽셀의 레이아웃이다.
도 25는 몇몇 실시예에 따른 픽셀 어레이 영역의 단면도이다.
도 26은 몇몇 실시예에 따른 픽셀의 회로도이다.
도 27은 몇몇 실시예에 따른 픽셀 어레이 영역의 레이아웃이다.
도 28은 도 27의 E-E를 따라 절단한 픽셀 어레이 영역의 단면도이다.
도 29 및 도 30은 몇몇 실시예에 따른 픽셀 어레이 영역의 레이아웃이다.
도 31은 몇몇 실시예에 따른 이미지 센서의 픽셀 어레이 영역에 대한 도면이다.
도 32는 도 31의 F-F를 따라 절단한 픽셀 어레이 영역의 단면도이다.
도 33은 몇몇 실시예에 따른 멀티 카메라 모듈을 포함하는 전자 장치를 설명하기 위한 블록도이다.
도 34는 도 33의 카메라 모듈의 상세 블록도이다.
이하 첨부된 도면을 참조하여, 본 발명의 기술적 사상에 따른 실시예들에 대해 설명한다.
도 1은 몇몇 실시예에 따른 이미지 센싱 장치의 블록도이다.
도 1을 참조하면, 이미지 센싱 장치(1)는 이미지 센서(100)와 이미지 신호 프로세서(900)를 포함할 수 있다.
이미지 센서(100)는 빛을 이용하여 센싱 대상의 이미지를 센싱하여, 이미지 신호(IMS)를 생성할 수 있다. 몇몇 실시예에서, 생성된 이미지 신호(IMS)는 예를 들어, 디지털 신호일 수 있으나, 본 발명의 기술적 사상에 따른 실시예가 이에 제한되는 것은 아니다.
이미지 신호(IMS)는 이미지 신호 프로세서(900)에 제공되어 처리될 수 있다. 이미지 신호 프로세서(900)는 이미지 센서(100)의 버퍼부(170)로부터 출력된 이미지 신호(IMS)를 수신하고 수신된 이미지 신호(IMS)를 디스플레이에 용이하도록 가공하거나 처리할 수 있다.
몇몇 실시예에서, 이미지 신호 프로세서(900)는 이미지 센서(100)에서 출력된 이미지 신호(IMS)에 대해 디지털 비닝을 수행할 수 있다. 이 때, 이미지 센서(100)로부터 출력된 이미지 신호(IMS)는 아날로그 비닝 없이 픽셀 어레이(140)로부터의 로우(raw) 이미지 신호일 수도 있고, 아날로그 비닝이 이미 수행된 이미지 신호(IMS)일 수도 있다.
몇몇 실시예에서, 이미지 센서(100)와 이미지 신호 프로세서(900)는 도시된 것과 같이 서로 분리되어 배치될 수 있다. 예를 들어, 이미지 센서(100)가 제1 칩에 탑재되고, 이미지 신호 프로세서(900)가 제2 칩에 탑재되어 소정의 인터페이스를 통해 서로 통신할 수 있다. 하지만, 실시예들이 이에 제한되는 것은 아니며, 이미지 센서(100)와 이미지 신호 프로세서(900)는 하나의 패키지, 예컨대 MCP(multi-chip package)로 구현될 수 있다.
이미지 센서(100)는, 컨트롤 레지스터 블록(110), 타이밍 제네레이터(120), 로우(row) 드라이버(130), 픽셀 어레이(140), 리드 아웃 회로(150), 램프신호 생성기(160), 버퍼부(170)를 포함할 수 있다.
컨트롤 레지스터 블록(110)은 이미지 센서(100)의 동작을 전체적으로 제어할 수 있다. 특히, 컨트롤 레지스터 블록(110)은 타이밍 제네레이터(120), 램프신호 생성기(160) 및 버퍼부(170)에 직접적으로 동작 신호를 전송할 수 있다.
타이밍 제네레이터(120)는 이미지 센서(100)의 여러 구성 요소들의 동작 타이밍의 기준이 되는 신호를 발생할 수 있다. 타이밍 제네레이터(120)에서 발생된 동작 타이밍 기준 신호는 로우 드라이버(130), 리드 아웃 회로(150), 램프신호 생성기(160) 등에 전달될 수 있다.
램프신호 생성기(160)는 리드 아웃 회로(150)에 사용되는 램프 신호를 생성하고 전송할 수 있다. 예를 들어, 리드 아웃 회로(150)는 상관 이중 샘플러(CDS), 비교기 등을 포함할 수 있는데, 램프신호 생성기(160)는 상관 이중 샘플러(CDS), 비교기 등에 사용되는 램프 신호를 생성하고 전송할 수 있다.
버퍼부(170)는 예를 들어, 래치부를 포함할 수 있다. 버퍼부(170)는 외부로 제공할 이미지 신호(IMS)를 임시적으로 저장할 수 있으며, 이미지 신호(IMS)를 외부 메모리 또는 외부 장치로 전송할 수 있다.
픽셀 어레이(140)는 외부 이미지를 센싱할 수 있다. 픽셀 어레이(140)는 복수의 픽셀(또는 단위 픽셀)을 포함할 수 있다. 로우 드라이버(130)는 픽셀 어레이(140)의 로우(row)를 선택적으로 활성화시킬 수 있다.
리드 아웃 회로(150)는 픽셀 어레이(140)로부터 제공받은 픽셀 신호를 샘플링하고, 이를 램프 신호와 비교한 후, 비교 결과를 바탕으로 아날로그 이미지 신호(데이터)를 디지털 이미지 신호(데이터)로 변환할 수 있다.
도 2는 도 1의 이미지 센서의 개념적인 레이아웃을 도시한 도면이다.
도 2를 참조하면, 이미지 센서(100)는 제3 방향(Z)으로 적층된 제1 및 제2 영역(S1, S2)을 포함할 수 있다. 제1 및 제2 영역(S1, S2)은 도시된 것과 같이 제1 방향(X)과 제2 방향(Y)으로 연장될 수 있으며, 제1 및 제2 영역(S1, S2)에는 도 1에 도시된 블록들이 배치될 수 있다.
도면에 도시하지는 않았으나, 제2 영역(S2) 하부에는 메모리가 배치된 제3 영역이 배치될 수도 있다. 이 때, 제3 영역에 배치된 메모리는 제1 및 제2 영역(S1, S2)으로부터 이미지 데이터를 전송받아, 이를 저장하거나 처리하고, 이미지 데이터를 제1 및 제2 영역(S1, S2)으로 재전송할 수 있다. 이 때, 메모리는 DRAM(dynamic random access memory) 소자, SRAM(static random access memory) 소자, STT-MRAM(spin transfer torque magnetic random access memory) 소자 및 플래시(flash) 메모리 소자와 같은 메모리 소자를 포함할 수 있다. 메모리가 예를 들어, DRAM 소자를 포함하는 경우, 이미지 데이터를 상대적으로 고속으로 전송받아 처리할 수 있다. 또한, 몇몇 실시예에서, 메모리는 제2 영역(S2)에 배치될 수도 있다.
제1 영역(S1)은 픽셀 어레이 영역(PA) 및 제1 주변 영역(PH1)을 포함할 수 있고, 제2 영역(S2)은 로직회로 영역(LC) 및 제2 주변 영역(PH2)을 포함할 수 있다. 제1 및 제2 영역(S1, S2)은 순차적으로 상하로 적층되어 배치될 수 있다.
제1 영역(S1)에서, 픽셀 어레이 영역(PA)은 도 1을 참조하여 설명한 픽셀 어레이(도 1의 140)가 배치되는 영역일 수 있다. 픽셀 어레이 영역(PA)은 매트릭스(matrix) 형태로 배열된 복수의 단위 픽셀들을 포함할 수 있다. 각 픽셀은 포토 다이오드 및 트랜지스터들을 포함할 수 있다. 이에 관한 보다 구체적인 설명은 후술한다.
제1 주변 영역(PH1)은 복수의 패드들을 포함할 수 있으며, 픽셀 어레이 영역(PA)의 주변에 배치될 수 있다. 복수의 패드들은 외부 장치 등과 전기적 신호를 송수신할 수 있다.
제2 영역(S2)에서, 로직 회로 영역(LC)은 복수의 트랜지스터들을 포함하는 전자 소자들을 포함할 수 있다. 로직 회로 영역(LC)에 포함된 전자 소자들은 픽셀 어레이 영역(PA)과 전기적으로 연결되어, 픽셀 어레이 영역(PA)의 각 단위 픽셀(PX)에 일정한 신호를 제공하거나 출력 신호를 제어할 수 있다.
로직 회로 영역(LC)에는 예를 들어, 도 1을 참조하여 설명한 컨트롤 레지스터 블록(110), 타이밍 제네레이터(120), 로우 드라이버(130), 리드 아웃 회로(150), 램프신호 생성기(160), 버퍼부(170) 등이 배치될 수 있다. 로직 회로 영역(LC)에는 예를 들어, 도 1의 블록들에서, 픽셀 어레이(140) 이외의 블록들이 배치될 수 있다.
제2 영역(S2)에도 제1 영역(S1)의 제1 주변 영역(PH1)에 대응되는 영역에 제2 주변 영역(PH2)이 배치될 수 있으나, 실시예들이 이에 제한되는 것은 아니다.
도 3은 몇몇 실시예에 따른 이미지 센서의 픽셀 어레이 영역에 대한 도면이다. 도 4는 몇몇 실시예에 따른 픽셀 어레이 영역의 레이아웃이다. 도 5는 도 4의 A-A를 따라 절단한 픽셀 어레이 영역의 단면도이다.
도 3을 참조하면, 픽셀 어레이 영역(PA)은 복수 개의 픽셀(PX)을 포함할 수 있다. 여기서, 픽셀 어레이 영역(PA)은 이미지 센서(100)에 포함될 수 있다. 예를 들어, 픽셀 어레이 영역(PA)은 도 2의 픽셀 어레이 영역(PA)일 수 있고, 도 1의 픽셀 어레이(140)일 수 있다. 또한, 픽셀(PX)은 픽셀 어레이 영역(PA)에 포함된 단위 픽셀일 수 있다. 예를 들어, 복수의 픽셀(PX)은 제1 방향(X) 및 제2 방향(Y)을 따라 일정한 간격을 두고 배치될 수 있다. 하지만, 본 발명의 기술적 사상에 따른 실시예는 이에 제한되지 않는다.
도 3은 도 2의 픽셀 어레이 영역(PA)을 제3 방향(Z)으로 바라본 도면일 수 있다. 즉, 도 3의 픽셀 어레이 영역(PA)은 픽셀(PX)을 아래로부터 바라본 도면일 수 있다. 복수의 픽셀(PX)들은 제1 방향(X) 및 제2 방향(Y)을 따라서 규칙적으로 배열될 수 있다. 즉, 픽셀 어레이 영역(PA)은 하나의 픽셀(PX)을 포함할 수 있다.
도 4 및 도 5를 참조하면, 픽셀(PX)은 반도체 기판(220), 광전 변환층(PD), 트랜지스터(TR), 픽셀 분리 패턴(225) 등을 포함할 수 있다. 하지만 본 발명의 실시예는 이에 제한되지 않으며, 픽셀(PX)은 픽셀 분리 패턴(225)을 포함하지 않을 수 있다.
반도체 기판(220)은 예를 들어, 벌크 실리콘 또는 SOI(silicon-on-insulator)일 수 있다. 반도체 기판(220)은 실리콘 기판일 수도 있고, 또는 다른 물질, 예를 들어, 실리콘 게르마늄, 안티몬화 인듐, 납 텔루르 화합물, 인듐 비소, 인듐 인화물, 갈륨 비소 또는 안티몬화 갈륨을 포함할 수 있다. 또는, 반도체 기판(220)은 베이스 기판 상에 에피층이 형성된 것일 수도 있다. 반도체 기판(220)은 서로 반대되는 제1 면(SF1) 및 제2 면(SF2)을 포함할 수 있다. 몇몇 실시예에서, 반도체 기판(220)의 제2 면(SF2)은 광이 입사되는 수광면일 수 있다. 또한, 제1 면(SF1)은 반도체 기판(220)의 전면이고, 제2 면(SF2)은 반도체 기판(220)의 후면일 수 있다.
몇몇 실시예에서, 트랜지스터(TR)는 반도체 기판(220)의 제1 면(SF1)에 배치될 수 있다. 트랜지스터(TR)는 예를 들어, 이미지 센서의 단위 픽셀을 구성하는 다양한 트랜지스터들(예를 들어, 전송 트랜지스터, 리셋 트랜지스터, 소오스 팔로워 트랜지스터 및 선택 트랜지스터 등) 중 적어도 일부를 포함할 수 있다. 본 명세서에서, 트랜지스터(TR)은 이미지 센서(100)의 전송 트랜지스터인 것으로 예를 들어 설명한다.
트랜지스터(TR)는 게이트 절연막(222), 게이트 전극(223) 및 불순물 주입 영역(224_1)을 포함할 수 있다. 게이트 절연막(222)은 반도체 기판(220) 내에 형성된 트렌치를 따라 형성될 수 있다. 게이트 전극(223)은 게이트 절연막(222)에 의해 정의된 영역을 채울 수 있다. 불순물 주입 영역(224_1)은 반도체 기판(220) 내에 불순물이 도핑됨으로써 형성될 수 있다. 여기서, 게이트 전극(223)은 트랜지스터(TR)의 게이트 역할을 할 수 있고, 불순물 주입 영역(224_1)은 트랜지스터(TR)의 소오스/드레인 역할을 할 수 있다. 또한, 불순물 주입 영역(224_1)은 예를 들어 플로팅 디퓨전(floating diffusion)에 해당될 수 있다.
픽셀 분리 패턴(225)은 반도체 기판(220) 내에 배치될 수 있다. 픽셀 분리 패턴(225)는 복수의 단위 픽셀들을 정의할 수 있다. 단위 픽셀들은 평면적 관점에서 2차원적으로 배열될 수 있다. 예를 들어 픽셀 분리 패턴(225)은 평면적 관점에서 격자형으로 형성되어 단위 픽셀들을 서로 분리할 수 있다. 픽셀 분리 패턴(225)은 반도체 기판(220)이 패터닝되어 형성된 깊은 트렌치 내에 절연 물질이 매립되어 형성될 수 있다. 하지만 본 발명의 실시예는 이에 제한되지 않으며, 픽셀(PX)은 픽셀 분리 패턴(225)을 포함하지 않을 수 있다. 즉 픽셀 분리 패턴(225)은 반도체 기판(220) 내에 배치되지 않을 수도 있다.
몇몇 실시예에서, 픽셀 분리 패턴(225)은 절연 스페이서막(226) 및 도전 필링 패턴(227)을 포함할 수 있다. 절연 스페이서막(226)은 반도체 기판(220) 내의 트렌치의 측면을 따라 컨포멀하게 연장될 수 있다. 도전 필링 패턴(227)은 절연 스페이서막(226) 상에 형성되어 반도체 기판(220) 내의 트렌치의 일부를 채울 수 있다. 도전 필링 패턴(227)을 포함하는 픽셀 분리 패턴(225)은 후술하는 저장 게이트(SG)로 이용될 수 있다. 즉, 픽셀 분리 패턴(225)의 도전 필링 패턴(227)에 전압이 인가되어 저장 게이트(SG)의 기능을 할 수 있다. 또한, 픽셀 분리 패턴(225)이 생략되고 저장 게이트(SG)와 절연 스페이서막(228)이 픽셀 분리 패턴(225)의 기능을 수행할 수도 있다.
픽셀(PX)은 광전 변환층(PD)을 포함할 수 있다. 광전 변환층(PD)은 반도체 기판(220) 내에 형성될 수 있다. 광전 변환층(PD)은 외부로부터 입사되는 광의 양에 비례하여 전하를 생성할 수 있다. 광전 변환층(PD)은 반도체 기판(220) 내에 불순물이 도핑되어 형성될 수 있다. 예를 들어, 반도체 기판(220)이 p형 불순물로 도핑된 경우, 광전 변환층(PD)은 n형 불순물로 도핑될 수 있다. 즉 반도체 기판(220)에 도핑된 불순물의 타입은 광전 변환층(PD)에 도핑된 불순물의 타입과 다를 수 있다.
몇몇 실시예에서, 픽셀(PX)은 표면 절연층(210), 그리드 패턴(250), 제1 라이너(253), 컬러 필터(CF), 마이크로 렌즈(ML) 및 제2 라이너(254) 등을 포함할 수 있다.
표면 절연층(210)은 반도체 기판(220)의 제2 면(SF2) 상에 적층될 수 있다. 그리드 패턴(250), 제1 라이너(253), 컬러 필터(CF), 마이크로 렌즈(ML) 및 제2 라이너(254)는 표면 절연층(210)에 의해 정의되는 영역에 배치될 수 있다.
컬러 필터(CF)는 표면 절연층(210) 상에 형성될 수 있다. 컬러 필터(CF)는 각 단위 픽셀에 대응되도록 배열될 수 있다. 각 컬러 필터(CF)는 평면적 관점에서 2차원적으로 배열될 수 있다. 마이크로 렌즈(ML)는 컬러 필터(CF) 상에 형성될 수 있다. 마이크로 렌즈(ML)는 각 단위 픽셀에 대응되도록 배열될 수 있다. 마이크로 렌즈(ML)는 볼록한 형상을 가지며, 소정의 곡률 반경을 가질 수 있다. 이에 따라, 마이크로 렌즈(ML)는 광전 변환층(PD)에 입사되는 빛을 집광시킬 수 있다. 마이크로 렌즈(ML)는 예를 들어, 광투과성 수지를 포함할 수 있으나, 이에 제한되는 것은 아니다. 여기서 각 픽셀(PX)의 마이크로 렌즈(ML)는 각 픽셀의 일면을 덮을 수 있다.
그리드 패턴(250)는 컬러 필터(CF)들 사이에 형성될 수 있다. 그리드 패턴(250)은 표면 절연층(210) 상에 형성될 수 있다. 그리드 패턴(250)은 예를 들어, 금속 패턴(251) 및 저굴절률 패턴(252)을 포함할 수 있다. 금속 패턴(251) 및 저굴절률 패턴(252)은 표면 절연층(210) 상에 차례로 적층될 수 있다.
제1 라이너(253)는 표면 절연층(210) 및 그리드 패턴(250) 상에 형성될 수 있다. 제1 라이너(253)는 표면 절연층(210) 및 그리드 패턴(250)의 표면을 따라 연장될 수 있다. 제1 라이너(253)는 예를 들어, 알루미늄 산화물을 포함할 수 있으나, 이에 제한되는 것은 아니다.
제2 라이너(254)는 마이크로 렌즈(ML)의 표면을 따라 연장될 수 있다. 제2 라이너(254)는 예를 들어, 무기물 산화막(예를 들어, 실리콘 산화물, 티타늄 산화물, 지르코늄 산화물, 하프늄 산화물 및 이들의 조합)을 포함할 수 있으나, 이에 제한되는 것은 아니다.
몇몇 실시예에서, 픽셀(PX)은 배선간 절연층(230) 및 연결 구조체 등을 포함할 수 있다. 연결 구조체는 배선간 절연층(230) 내에 형성될 수 있다. 여기서 연결 구조체는 복수의 메탈층(ML) 및 복수의 컨택(MC) 등을 포함할 수 있다. 픽셀(PX)의 구성들과 이미지 센서(100)의 구성들은 연결 구조체를 통하여 전기적으로 연결될 수 있다.
몇몇 실시예에서, 픽셀 어레이 영역(PA1_1)의 픽셀(PX)은 P형 배리어(PB), 저장 다이오드(SD), 절연 스페이서막(228), 저장 게이트(SG) 및 불순물 주입 영역(224_2) 등을 포함할 수 있다.
도 4 및 도 5를 참조하면, 광전 변환층(PD)은 반도체 기판(220) 내에 배치될 수 있다. p형 불순물로 도핑된 반도체 기판(220)과 달리, 광전 변환층(PD)은 n형 불순물로 도핑될 있다. 광전 변환층(PD)은 마이크로 렌즈(ML)를 투과하여 입사된 빛을 받아들일 수 있다. 광전 변환층(PD)은 입사광을 전하로 변환시킬 수 있고, 생성된 전하를 내부에 저장시킬 수 있다. 광전 변환층(PD)은 반도체 기판(220)의 제1 면(SF1) 및 제2 면(SF2) 상에 노출되지 않을 수 있다.
P형 배리어(PB)는 반도체 기판(220) 내에 형성될 수 있다. P형 배리어(PB)는 광전 변환층(PD)으로부터 일정 간격만큼 이격되어 배치될 수 있다. 예를 들어, P형 배리어(PB)는 광전 변환층(PD)의 주위에 배치될 수 있고, 광전 변환층(PD)을 둘러쌀 수도 있다. 예를 들어, P형 배리어(PB)는 광전 변환층(PD)으로부터 제1 방향(X) 및 제2 방향(Y)으로 이격되어 형성될 수 있다. 또한 P형 배리어(PB)는 광전 변환층(PD)을 따라서 제3 방향(Z)으로 연장될 수 있다. 즉, P형 배리어(PB)는 수직(vertical)적으로 반도체 기판(220) 내에 형성될 수 있다. n형 불순물로 도핑된 광전 변환층(PD)과 달리, P형 배리어(PB)는 p형 불순물로 도핑될 수 있다.
절연 스페이서막(228) 및 저장 게이트(SG)는 반도체 기판(220) 내에 형성될 수 있다. 절연 스페이서막(228) 및 저장 게이트(SG)는 반도체 기판(220)에 대하여 수직적으로 형성될 수 있다. 또한, 절연 스페이서막(228) 및 저장 게이트(SG)는 P형 배리어(PB)와 이격되어 형성될 수 있다. 절연 스페이서막(228) 및 저장 게이트(SG)는 P형 배리어(PB)로부터 제1 방향(X) 및 제2 방향(Y)으로 이격되어 형성될 수 있다. 도 4를 참조하면, 절연 스페이서막(228) 및 저장 게이트(SG)는 픽셀(PX)의 일부 영역에 형성될 수 있다. 여기서, 절연 스페이서막(228) 및 저장 게이트(SG)의 상부는 반도체 기판(220)의 제1 면(SF1)으로부터 노출될 수 있다. 도면에서 절연 스페이서막(228) 및 저장 게이트(SG)가 반도체 기판(220)을 관통하는 것으로 도시되었으나, 본 발명의 실시예는 이에 제한되지 않는다.
절연 스페이서막(228)은 반도체 기판(220)의 제1 면(SF1) 및 제2 면(SF2)을 관통하는 트렌치 내에 형성될 수 있다. 즉 절연 스페이서막(228)은 반도체 기판(220) 내의 제3 방향(Z)으로 연장된 트렌치 내에 형성될 수 있다. 절연 스페이서막(228)은 반도체 기판(220)의 트렌치를 따라서 컨포말하게 형성될 수 있다. 저장 게이트(SG)는 절연 스페이서막(228) 상에 형성되어 반도체 기판(220) 내의 트렌치의 일부를 채울 수 있다. 여기서, 저장 게이트(SG)는 일종의 도전 패턴일 수 있다.
저장 다이오드(SD)는 P형 배리어(PB)와 저장 게이트(SG) 사이에 형성될 수 있다. 저장 다이오드(SD)는 P형 배리어(PB)와 저장 게이트(SG)로부터 일정 간격만큼 이격되어 형성될 수 있다. 저장 다이오드(SD)는 저장 게이트(SG)를 따라서 형성되거나, 광전 변환층(PD)을 따라서 형성될 수 있다. 예를 들어, 저장 다이오드(SD)는 저장 게이트(SG) 또는 광전 변환층(PD)을 따라서 제3 방향(Z)으로 수직적으로 형성될 수 있다. 또한 저장 다이오드(SD)는 P형 배리어(PB)에 대응되도록 형성될 수도 있으나, 본 발명의 실시예는 이에 제한되지 않는다. p형 불순물로 도핑된 P형 배리어(PB) 또는 반도체 기판(220)와 달리, 저장 다이오드(SD)는 n형 불순물로 도핑될 수 있다.
불순물 주입 영역(224_2)은 반도체 기판(220)의 제1 면(SF1)에 형성될 수 있다. 또한, 불순물 주입 영역(224_2)은 저장 다이오드(SD)와 인접하게 배치될 수 있고, 저장 다이오드(SD)를 덮을 수 있다.
트랜지스터(TR), 불순물 주입 영역(224_2) 및 저장 게이트(SG)는 배선간 절연층(230) 내에 배치된 메탈층(ML) 및 컨택(MC)에 연결될 수 있다. 예를 들어, 트랜지스터(TR), 불순물 주입 영역(224_2) 및 저장 게이트(SG)는 메탈층(ML) 및 컨택(MC)에 의해 전기적으로 연결될 수 있다. 트랜지스터(TR)는 광전 변환층(PD) 상에 배치될 수 있고, 광전 변환층(PD)과 인접하게 배치될 수 있으나, 본 발명의 실시예는 이에 제한되지 않는다.
또한, 픽셀(PX)은 리드아웃 회로(RC) 및 절연층(ISL)을 포함할 수 있다. 리드아웃 회로(RC)는 메탈층(ML) 및 컨택(MC)을 통해 트랜지스터(TR), 불순물 주입 영역(224_2) 및 저장 게이트(SG) 등과 연결될 수 있다. 리드아웃 회로(RC)는 광전 변환층(PD), 트랜지스터(TR), 저장 다이오드(SD) 및 저장 게이트(SG) 등이 형성되는 영역과 다른 영역에 배치될 수 있다. 즉, 리드아웃 회로(RC)는 다른 소자들이 배치되지 않는 픽셀(PX)의 다른 영역에만 형성될 수 있다. 여기서 리드아웃 회로(RC)는 절연층(ISL)에 의해 다른 소자들과 이격될 수 있다.
도 6a 내지 도 6c는 몇몇 실시예에 따른 픽셀의 회로도이다. 도 7a 및 도 7b는 몇몇 실시예에 따른 픽셀의 회로도이다.
이하, 도 4 내지 도 6a를 참조하여 픽셀 어레이 영역(PA1_1)의 픽셀(PX)의 동작을 설명한다.
도 4 내지 도 6a를 참조하면, 광전 변환층(PD)은 트랜지스터(TR)에 연결될 수 있다. 트랜지스터(TR)의 게이트 전극(223)은 전달 게이트(TG)에 해당될 수 있다. 또한, 불순물 주입 영역(224_1)은 플로팅 디퓨전(FD)에 해당될 수 있다. 플로팅 디퓨전(FD)은 배리어(BR)를 통하여 저장 게이트(SG)에 연결될 수 있다. 즉, 광전 변환층(PD)과 저장 게이트(SG)는 플로팅 디퓨전(FD)과 전기적으로 연결될 수 있다. 여기서 배리어(BR)는 불순물 주입 영역(224_2)에 해당될 수 있다.
광전 변환층(PD)에 마이크로 렌즈(ML)를 투과한 빛이 입사될 수 있고, 광전 변환층(PD)은 입사광을 전하로 변환시킬 수 있다. 변환된 전하는 광전 변환층(PD)에 저장될 수 있다. 이 경우, 변환된 전하가 과다한 경우에, 일부 전하는 광전 변환층(PD)으로부터 오버플로우될 수 있다. 즉, 오버플로우된 전하는 광전 변환층(PD)으로부터 반도체 기판(220)으로 전달될 수 있다.
광전 변환층(PD)에서 생성된 전하는 전달 게이트(TG)를 통해 플로팅 디퓨전(FD) 또는 불순물 주입 영역(224_1)에 전달될 수 있다. 광전 변환층(PD)에서 오버플로우된 전하는 P형 배리어(PB)를 통하여 저장 다이오드(SD)에 전달될 수 있다. 즉 저장 다이오드(SD)는 오버플로우된 전하를 저장할 수 있다. 이 때 저장 게이트(SG)에는 저장 게이트 전압(VSG)이 인가될 수 있다. 저장 게이트 전압(VSG)이 조절됨에 따라서, 저장 게이트(SG)에 인접한 저장 다이오드(SD)에 저장되는 전하량이 변경될 수 있다. 또한, 저장 게이트(SG)의 저장 게이트 전압(VSG)이 변경됨에 따라서 저장 다이오드(SD)에 저장된 전하가 플로팅 디퓨전(FD) 또는 불순물 주입 영역(224_1)에 전달될 수 있다. 이 때, 저장 다이오드(SD)에 저장된 전하는 메탈층(ML) 및 컨택(MC)을 통해 플로팅 디퓨전(FD)에 전달될 수 있다.
정리하면, 광전 변환층(PD)에서 생성된 전하는 전달 게이트(TG)를 이용하여 플로팅 디퓨전(FD)에 전달될 수 있고, 저장 다이오드(SD)를 통하여 플로팅 디퓨전(FD)에 전달될 수 있다. 여기서 저장 다이오드(SD)를 통하여 전달된 전하는 광전 변환층(PD)으로부터 오버플로우된 전하에 해당될 수 있다. 즉, 광전 변환층(PD)으로부터 생성된 전하는 두가지 경로를 통하여 리드아웃될 수 있다. 이와 같이, 광전 변환층(PD)으로부터 오버플로우된 전하를 저장하고 전달함으로써 광전하의 손실 없이 동적 범위가 확장될 수 있고, 플로팅 디퓨전의 전하 누설 문제가 감소될 수 있다.
플로팅 디퓨전(FD)에 전달된 전하는 소스 팔로워 트랜지스터(SF) 및 선택 트랜지스터(SEL)에 의해 이용될 수 있다. 그 결과, 선택 트랜지스터(SEL)는 픽셀 어레이(140)에 연결된 컬럼 라인으로 출력 전압(VOUT)을 출력할 수 있다. 또한, 픽셀(PX)은 플로팅 디퓨전(FD)에 연결된 다른 커패시터(C')를 포함할 수 있다. 커패시터(C')는 더블 컨버전 게이트(DCG)를 통하여 플로팅 디퓨전(FD)에 연결될 수 있다. 커패시터(C')는 플로팅 디퓨전(FD)에 전달되는 전하를 보조적으로 저장할 수 있다. 즉, 커패시터(C')와 저장 다이오드(SD) 및 저장 게이트(SG)는 서로 다르며, 구별될 수 있다.
도 4 내지 도 6b를 참조하면, 픽셀(PX)은 저장 게이트(SG)와 플로팅 디퓨전(FD) 사이의 스위치(SW)를 포함할 수 있다. 여기서 저장 게이트(SG)에 인접한 저장 다이오드(SD)는 반도체 기판(220) 또는 배선간 절연층(230) 내에 배치된 스위치(SW)와 연결될 수 있다. 또한, 스위치(SW)는 플로팅 디퓨전(FD)과 연결될 수 있다. 이를 통해, 광전 변환층(PD)으로부터 오버플로우된 전하는 저장 다이오드(SD)에 전달되고, 스위치(SW)를 통해 플로팅 디퓨전(FD)에 전달될 수 있다. 즉, 스위치(SW)는 저장 다이오드(SD)로부터 전달되는 전하의 양을 조절할 수 있다.
도 4 내지 도 6c를 참조하면, 픽셀(PX)은 커패시터(SC) 및 더블 컨버전 게이트(DCG)를 포함할 수 있다. 여기서 커패시터(SC)는 광전 변환층(PD)으로부터 오버플로우된 전하를 저장할 수 있다. 커패시터(SC)는 저장 게이트(SG) 및 저장 다이오드(SD)에 해당될 수 있다. 예를 들어, 도 6a의 저장 게이트(SG)에 인가되는 저장 게이트 전압(VSG)가 가변되는 반면에, 커패시터(SC)에 인가되는 커패시터 전압(VSC)은 고정될 수 있다. 하지만 본 발명의 실시예는 이에 제한되지 않으며, 커패시터(SC)는 실질적으로 저장 게이트(SG) 및 저장 다이오드(SD)와 동일할 수도 있다. 커패시터(SC)에 저장된 전하는 더블 컨버전 게이트(DCG)를 통해 플로팅 디퓨전(FD)에 전달될 수 있다.
도 7a 및 도 7b를 참조하면, 픽셀(PX)은 오버플로우 게이트(OG)를 더 포함할 수 있다. 오버플로우 게이트(OG)는 광전 변환층(PD)에 연결될 수 있다. 또한, 오버플로우 게이트(OG)의 일부는 전달 게이트(TG)에 연결될 수 있다. 오버플로우 게이트(OG)는 광전 변환층(PD)으로부터 생성된 오버플로우 전하를 의도적으로 제거할 수 있다. 여기서, 오버플로우 게이트(OG)는 선택적으로 동작할 수 있다. 즉, 오버플로우 게이트(OG)가 동작하는 경우에는 저장 다이오드(SD) 또는 커패시터(SC)에 오버플로우된 전하가 전달되지 않을 수 있고, 오버플로우 게이트(OG)가 동작하지 않는 경우에는 저장 다이오드(SD) 또는 커패시터(SC)에 오버플로우된 전하가 전달될 수 있다. 또한 오버플로우 게이트(OG)는 글로벌 리셋 동작을 수행할 수도 있다. 하지만 본 발명의 실시예는 이에 제한되지 않는다.
도 8은 몇몇 실시예에 따른 픽셀의 레이아웃이다.
도 8을 참조하면, 픽셀(PX)은 리드아웃 회로(RC)를 포함할 수 있다. 예를 들어, 리드아웃 회로(RC)는 플로팅 디퓨전(FD), 더블 컨버전 게이트(DCG), 제1 내지 제3 소스 드레인(S/D1, S/D2, S/D3), 리셋 게이트(RG), 소스 팔로워 트랜지스터(SF) 및 선택 트랜지스터(SEL) 등을 포함할 수 있다. 리드아웃 회로(RC)는 저장 다이오드(SD) 및 저장 게이트(SG)가 형성되지 않는 픽셀(PX)의 일부분에 형성될 수 있다. 또한, 리드아웃 회로(RC)는 절연층(ISL)에 의해 픽셀(PX)의 다른 소자들과 절연될 수 있다. 여기서 플로팅 디퓨전(FD)은 픽셀(PX)의 전달 게이트(TG)에 연결되고, 광전 변환층(PD)으로부터 형성된 전하는 리드아웃 회로(RC)에 전달될 수 있다. 이를 통해, 출력 전압(VOUT)이 출력될 수 있다.
도 9는 몇몇 실시예에 따른 픽셀 어레이 영역의 레이아웃이다. 도 10은 몇몇 실시예에 따른 픽셀 어레이 영역의 회로도이다.
도 9를 참조하면, 픽셀 어레이 영역(PA1_2)은 제1 픽셀(PX1), 제2 픽셀(PX2), 제3 픽셀(PX3) 및 제4 픽셀(PX4)을 포함할 수 있다. 제1 픽셀(PX1)은 제1 광전 변환층(PD1)을 포함할 수 있고, 제2 픽셀(PX2)은 제2 광전 변환층(PD2)을 포함할 수 있고, 제3 픽셀(PX3)은 제3 광전 변환층(PD3)을 포함할 수 있고, 제4 픽셀(PX4)은 제4 광전 변환층(PD4)을 포함할 수 있다. 여기서 각 픽셀(PX1, PX2, PX3, PX4)은 도 1 내지 도 8을 참조하여 설명한 픽셀(PX)과 같이, P형 배리어(PB) 및 저장 다이오드(SD)를 포함할 수 있다.
저장 게이트(SG) 및 절연 스페이서막(228)은 제1 픽셀(PX1), 제2 픽셀(PX2), 제3 픽셀(PX3) 및 제4 픽셀(PX4)의 경계에 형성될 수 있다. 즉, 제1 픽셀(PX1), 제2 픽셀(PX2), 제3 픽셀(PX3) 및 제4 픽셀(PX4)은 저장 게이트(SG) 및 절연 스페이서막(228)을 공유할 수 있다. 저장 게이트(SG)에 전압이 인가됨에 따라서, 광전 변환층(PD1, PD2, PD3, PD4)으로부터 오버플로우된 전하는 각 저장 다이오드(SD)에 저장되고, 각 플로팅 디퓨전(FD)에 전달될 수 있다.
도 10을 참조하면, 각각의 제1 픽셀(PX1), 제2 픽셀(PX2), 제3 픽셀(PX3) 및 제4 픽셀(PX4)의 플로팅 디퓨전(FD)은 저장 다이오드(SD) 또는 커패시터(C)에 연결될 수 있다. 즉, 각각의 제1 픽셀(PX1), 제2 픽셀(PX2), 제3 픽셀(PX3) 및 제4 픽셀(PX4)의 광전 변환층(PD1, PD2, PD3, PD4)으로부터 오버플로우된 전하는 저장 다이오드(SD) 또는 커패시터(C)에 전달되어 저장되고, 각각의 플로팅 디퓨전(FD)에 전달될 수 있다. 픽셀 어레이 영역(PA1_2)에서 복수의 픽셀들(PX1, PX2, PX3, PX4)이 저장 다이오드(SD) 또는 커패시터(C)를 공유할 수 있다. 하지만 본 발명의 실시예는 이에 제한되지 않는다.
도 11은 몇몇 실시예에 따른 픽셀 어레이 영역의 레이아웃이다. 도 12는 몇몇 실시예에 따른 픽셀 어레이 영역의 회로도이다.
도 11을 참조하면, 픽셀 어레이 영역(PA1_3)은 복수의 픽셀(PX)들을 포함할 수 있다. 각 픽셀(PX)은 제1 광전 변환층(PD1), 제1 광전 변환층(PD1)을 둘러싸는 P형 배리어(PB), P형 배리어(PB)를 둘러싸는 저장 다이오드(SD)를 포함할 수 있다.
저장 게이트(SG) 및 절연 스페이서막(228)은 복수의 픽셀(PX)들의 경계에 형성될 수 있다. 예를 들어, 저장 게이트(SG) 및 절연 스페이서막(228)은 본래의 픽셀 분리 패턴(225) 대신에 배치되어, 각 픽셀(PX)들을 정의할 수 있다. 저장 게이트(SG) 및 절연 스페이서막(228)은 각 픽셀(PX)의 저장 다이오드(SD)를 둘러싸도록 형성될 수 있다. 저장 게이트(SG)는 전압이 인가되어 일체적으로 동작할 수 있다.
도 12를 참조하면, 제1 픽셀(PX1) 내지 제n 픽셀(PXn)이 저장 다이오드(SD) 및 저장 게이트(SG)에 연결될 수 있다. 즉, 픽셀 어레이 영역(PA1_3) 전체에 걸친 복수의 픽셀들(PX1 내지 PXn)의 광전 변환층(PD)으로부터 오버플로우된 전하는 각 저장 다이오드(SD)에 저장되고, 각 플로팅 디퓨전(FD)에 전달될 수 있다. 하지만 본 발명의 실시예는 이에 제한되지 않는다.
이하, 도 13 및 도 14를 참조하여 다른 몇몇 실시예에 따른 이미지 센서(100)의 픽셀 어레이 영역(PA2_1)을 설명한다.
도 13은 몇몇 실시예에 따른 픽셀 어레이 영역의 레이아웃이다. 도 14는 도 13의 B-B를 따라 절단한 픽셀 어레이 영역의 단면도이다. 설명의 편의를 위해, 도 1 내지 도 12를 이용하여 설명한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 13 및 도 14를 참조하면, 픽셀(PX)은 전면 분리 패턴(FDTI)를 포함할 수 있다. 여기서, 도 1 내지 도 12를 참조하여 설명한 픽셀(PX)과 달리, 픽셀 어레이 영역(PA2_1)의 픽셀(PX)은 P형 배리어(PB)를 포함하지 않을 수 있다. 또한, 도 1 내지 도 12를 참조하여 설명한 픽셀(PX)과 달리, 픽셀(PX)은 픽셀 분리 패턴(225)을 포함하지 않을 수 있다. 도 13 이후의 도면을 참조하여 설명하는 픽셀(PX)은 픽셀 분리 패턴(225)을 포함하지 않는 것으로 가정하고 설명하도록 한다. 여기서, 저장 게이트(SG)와 절연 스페이서막(228)이 픽셀 분리 패턴(225)으로 사용될 수 있다.
전면 분리 패턴(FDTI)은 반도체 기판(220)의 제1 면(SF1)으로부터 연장될 수 있다. 전면 분리 패턴(FDTI)은 반도체 기판(220)의 제1 면(SF1)으로부터 연장된 트렌치 내에 형성될 수 있다. 또한, 전면 분리 패턴(FDTI)은 제1 면(SF1)으로부터 노출될 수 있으나, 제2 면(SF2)으로부터 노출되지 않을 수 있다. 전면 분리 패턴(FDTI)은 광전 변환층(PD) 및 저장 다이오드(SD) 사이에 형성될 수 있다. 즉, 전면 분리 패턴(FDTI)은 광전 변환층(PD)을 따라서 제3 방향(Z)으로 수직적으로 형성될 수 있다.
전면 분리 패턴(FDTI)은 절연 스페이서막 및 도전 패턴을 포함할 수 있다. 절연 스페이서막은 트렌치 상에 컨포말하게 형성될 수 있고, 도전 패턴은 절연 스페이서막 상에 트렌치 내를 채울 수 있다. 전면 분리 패턴(FDTI)의 하면은 광전 변환층(PD) 및 저장 다이오드(SD)의 하면보다 높게 형성될 수 있다. 즉, 전면 분리 패턴(FDTI)의 일부는 광전 변환층(PD)과 저장 다이오드(SD)의 사이에 배치될 수 있으나, 광전 변환층(PD)과 저장 다이오드(SD)의 사이에는 전면 분리 패턴(FDTI)의 다른 일부가 배치되지 않을 수 있다. 즉, 광전 변환층(PD)으로부터 오버플로우된 전하는 전면 분리 패턴(FDTI)으로부터 이격된 경로를 통해 저장 다이오드(SD)에 전달될 수 있다. 즉, 오버플로우된 전하는 저장 다이오드(SD)를 통해 리드아웃될 수 있다.
도 15 및 도 16은 몇몇 실시예에 따른 픽셀 어레이 영역의 레이아웃이다.
도 15를 참조하면, 픽셀 어레이 영역(PA2_2)의 픽셀(PX)은 전면 분리 패턴(FDTI)을 포함할 수 있다. 전면 분리 패턴(FDTI)은 광전 변환층(PD)과 저장 다이오드(SD) 사이에 형성될 수 있다.
저장 게이트(SG) 및 절연 스페이서막(228)은 복수의 픽셀(PX)들의 경계에 형성될 수 있다. 즉, 각각의 픽셀(PX)은 저장 게이트(SG) 및 절연 스페이서막(228)을 공유할 수 있다. 저장 게이트(SG)에 전압이 인가됨에 따라서, 광전 변환층(PD1, PD2, PD3, PD4)으로부터 오버플로우된 전하는 각 저장 다이오드(SD)에 저장되고, 각 플로팅 디퓨전(FD)에 전달될 수 있다.
도 16을 참조하면, 픽셀 어레이 영역(PA2_3)의 픽셀(PX)은 전면 분리 패턴(FDTI)을 포함할 수 있다. 전면 분리 패턴(FDTI)은 광전 변환층(PD)과 저장 다이오드(SD) 사이에 형성될 수 있다. 여기서 저장 다이오드(SD)는 광전 변환층(PD)과 전면 분리 패턴(FDTI)를 둘러싸도록 형성될 수 있다. 또한, 전면 분리 패턴(FDTI)은 광전 변환층(PD)을 둘러싸도록 형성될 수 있다.
저장 게이트(SG) 및 절연 스페이서막(228)은 복수의 픽셀(PX)들의 경계에 형성될 수 있다. 저장 게이트(SG) 및 절연 스페이서막(228)은 각 픽셀(PX)의 저장 다이오드(SD)를 둘러싸도록 형성될 수 있다. 저장 게이트(SG)는 전압이 인가되어 일체적으로 동작할 수 있다.
이하, 도 17 및 도 18을 참조하여 다른 몇몇 실시예에 따른 이미지 센서(100)의 픽셀 어레이 영역(PA2_4)을 설명한다.
도 17은 몇몇 실시예에 따른 픽셀 어레이 영역의 레이아웃이다. 도 18은 도 17의 C-C를 따라 절단한 픽셀 어레이 영역의 단면도이다. 설명의 편의를 위해, 도 1 내지 도 16을 이용하여 설명한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 17 및 도 18을 참조하면, 픽셀(PX)은 후면 분리 패턴(BDTI)를 포함할 수 있다. 여기서, 도 13 및 도 14를 참조하여 설명한 픽셀(PX)과 달리, 픽셀 어레이 영역(PA2_4)의 픽셀(PX)은 전면 분리 패턴(FDTI) 대신에 후면 분리 패턴(BDTI)을 포함할 수 있다.
후면 분리 패턴(BDTI)은 반도체 기판(220)의 제2 면(SF2)으로부터 연장될 수 있다. 후면 분리 패턴(BDTI)은 반도체 기판(220)의 제2 면(SF2)으로부터 연장된 트렌치 내에 형성될 수 있다. 또한, 후면 분리 패턴(BDTI)은 제2 면(SF2)으로부터 노출될 수 있으나, 제1 면(SF1)으로부터 노출되지 않을 수 있다. 후면 분리 패턴(BDTI)은 광전 변환층(PD) 및 저장 다이오드(SD) 사이에 형성될 수 있다. 즉, 후면 분리 패턴(BDTI)은 광전 변환층(PD)을 따라서 제3 방향(Z)으로 수직적으로 형성될 수 있다.
후면 분리 패턴(BDTI)은 절연 스페이서막 및 도전 패턴을 포함할 수 있다. 절연 스페이서막은 트렌치 상에 컨포말하게 형성될 수 있고, 도전 패턴은 절연 스페이서막 상에 트렌치 내를 채울 수 있다. 후면 분리 패턴(BDTI)의 상면은 광전 변환층(PD) 및 저장 다이오드(SD)의 상면보다 낮게 형성될 수 있다. 즉, 후면 분리 패턴(BDTI)의 일부는 광전 변환층(PD)과 저장 다이오드(SD)의 사이에 배치될 수 있으나, 광전 변환층(PD)과 저장 다이오드(SD)의 사이에는 후면 분리 패턴(BDTI)의 다른 일부가 배치되지 않을 수 있다. 즉, 광전 변환층(PD)으로부터 오버플로우된 전하는 후면 분리 패턴(BDTI)으로부터 이격된 경로를 통해 저장 다이오드(SD)에 전달될 수 있다. 즉, 오버플로우된 전하는 저장 다이오드(SD)를 통해 리드아웃될 수 있다.
이하, 도 19 및 도 20을 참조하여 다른 몇몇 실시예에 따른 이미지 센서(100)의 픽셀 어레이 영역(PA3_1)을 설명한다.
도 19는 몇몇 실시예에 따른 픽셀 어레이 영역의 레이아웃이다. 도 20은 도 19의 D-D를 따라 절단한 픽셀 어레이 영역의 단면도이다. 설명의 편의를 위해, 도 1 내지 도 18을 이용하여 설명한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 19 및 도 20을 참조하면, 픽셀 어레이 영역(PA3_1)의 픽셀(PX)은 광전 변환층(PD), P형 배리어(PB), 저장 다이오드(SD) 및 전체 분리 패턴(FLDTI)을 포함할 수 있다. P형 배리어(PB)는 광전 변환층(PD)의 주위의 일부분에 배치될 수 있다. 또한, 전체 분리 패턴(FLDTI)은 저장 다이오드(SD)를 감싸도록 배치될 수 있고, 광전 변환층(PD)으로부터 제1 방향(X)으로 이격될 수 있다.
전체 분리 패턴(FLDTI)은 절연 스페이서막(228) 및 저장 게이트(SG)를 포함할 수 있다. 전체 분리 패턴(FLDTI)은 반도체 기판(220)의 제1 면(SF1)으로부터 제2 면(SF2)까지 연장될 수 있다. 전체 분리 패턴(FLDTI)은 저장 다이오드(SD)를 감싸도록 형성될 수 있으나, 저장 다이오드(SD)의 일부는 전체 분리 패턴(FLDTI)에 의해 감싸지지 않을 수 있다. 예를 들어, 도 19를 참조하면 전체 분리 패턴(FLDTI)의 일부는 저장 다이오드(SD)의 일부를 노출시킬 수 있다. 이에 따라서, 저장 다이오드(SD)와 광전 변환층(PD) 간의 경로가 형성될 수 있다. 즉, 광전 변환층(PD)으로부터 오버플로우된 전하는 전체 분리 패턴(FLDTI)에 의해 노출된 경로를 통하여 저장 다이오드(SD)로 전달될 수 있다. 전체 분리 패턴(FLDTI)의 저장 게이트(SG)에 전압이 인가됨으로써 저장 다이오드(SD)에 저장되는 전하량이 조절될 수 있다.
도 21 및 도 22는 몇몇 실시예에 따른 픽셀 어레이 영역의 레이아웃이다.
도 21을 참조하면, 픽셀 어레이 영역(PA3_2)의 픽셀(PX)은 광전 변환층(PD), P형 배리어(PB), 저장 다이오드(SD) 및 전체 분리 패턴(FLDTI)을 포함할 수 있다. 전체 분리 패턴(FLDTI)은 저장 다이오드(SD)의 주위에 배치될 수 있고, 광전 변환층(PD)으로부터 제1 방향(X)으로 이격될 수 있다.
예를 들어, 전체 분리 패턴(FLDTI)은 제2 방향(Y)으로 연장되도록 형성될 수 있다. 전체 분리 패턴(FLDTI)의 일부는 광전 변환층(PD)과 저장 다이오드(SD) 사이에 배치될 수 있고, 전체 분리 패턴(FLDTI)의 다른 일부는 저장 다이오드(SD)로부터 제1 방향(X)으로 이격되어 배치될 수 있다. 광전 변환층(PD)으로부터 오버플로우된 전하는 전체 분리 패턴(FLDTI)의 오픈된 영역을 통하여 저장 다이오드(SD)에 전달될 수 있다.
도 22를 참조하면, 픽셀 어레이 영역(PA3_3)의 픽셀(PX)은 광전 변환층(PD), P형 배리어(PB), 저장 다이오드(SD) 및 전체 분리 패턴(FLDTI)을 포함할 수 있다. 전체 분리 패턴(FLDTI)은 저장 다이오드(SD)의 주위와 픽셀(PX)의 주위에 배치될 수 있다. 예를 들어, 전체 분리 패턴(FLDTI)은 픽셀(PX)의 주위를 둘러싸도록 형성될 수 있고, 저장 다이오드(SD)와 광전 변환층(PD) 사이에 형성될 수 있다. 광전 변환층(PD)으로부터 오버플로우된 전하는 저장 다이오드(SD)와 광전 변환층(PD) 사이의 전체 분리 패턴(FLDTI)의 오픈된 영역을 통해 저장 다이오드(SD)에 전달될 수 있다.
이하, 도 23 내지 도 26을 참조하여 다른 몇몇 실시예에 따른 이미지 센서(100)의 픽셀 어레이 영역(PA4)을 설명한다.
도 23은 몇몇 실시예에 따른 픽셀 어레이 영역의 레이아웃이다. 도 24는 몇몇 실시예에 따른 픽셀의 레이아웃이다. 도 25는 몇몇 실시예에 따른 픽셀 어레이 영역의 단면도이다. 도 26은 몇몇 실시예에 따른 픽셀의 회로도이다. 설명의 편의를 위해, 도 1 내지 도 12를 이용하여 설명한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 23 및 도 24를 참조하면, 픽셀 어레이 영역(PA4)의 픽셀(PX)은 제1 리드아웃 회로(RC1) 및 제2 리드아웃 회로(RC2)를 포함할 수 있다. 예를 들어, 픽셀(PX)은 광전 변환층(PD)으로부터 출력되는 전하를 수신하는 제1 리드아웃 회로(RC1) 및 제2 리드아웃 회로(RC2)를 포함할 수 있다. 제1 리드아웃 회로(RC1) 및 제2 리드아웃 회로(RC2)는 서로 다르고, 이격되어 배치될 수 있다.
예를 들어, 제1 리드아웃 회로(RC1)는 플로팅 디퓨전(FD), 더블 컨버전 게이트(DCG) 및 제1 소스 드레인(S/D1)을 포함할 수 있다. 또한, 예를 들어, 제2 리드아웃 회로(RC2)는 리셋 게이트(RG), 제2 소스 드레인(S/D2), 소스 팔로워 트랜지스터(SF), 제3 소스 드레인(S/D3), 선택 트랜지스터(SEL) 등을 포함할 수 있다. 하지만 본 발명의 실시예는 이에 제한되지 않으며, 제1 리드아웃 회로(RC1) 및 제2 리드아웃 회로(RC2)는 각각 다른 구성들을 포함할 수도 있다.
도 25 및 도 26을 참조하면, 픽셀 어레이 영역(PA4)의 픽셀(PX)은 반도체 기판(220) 상에 배치된 제1 리드아웃 회로(RC1) 및 제2 리드아웃 회로(RC2)를 포함할 수 있다. 제1 리드아웃 회로(RC1)는 반도체 기판(220) 및 배선간 절연층(230) 내에 구현될 수 있고, 제2 리드아웃 회로(RC2)는 반도체 기판(232) 및 배선간 절연층(231) 내에 구현될 수 있다. 제1 리드아웃 회로(RC1)와 제2 리드아웃 회로(RC2)는 인터커넥트(INC)를 통해 연결될 수 있다. 예를 들어, 인터커넥트(INC)는 Cu-Cu 본딩일 수 있다. 하지만 본 발명의 실시예는 이에 제한되지 않으며, 인터커넥트(INC)는 관통 비아 등을 포함할 수도 있다.
제1 리드아웃 회로(RC1)의 플로팅 디퓨전(FD)과 제2 리드아웃 회로(RC2)는 인터커넥트(INC)를 통해 연결될 수 있다. 즉, 배선간 절연층(230) 내에 전달 게이트(TG)와 플로팅 디퓨전(FD)이 구현되고, 다른 반도체 소자들은 제2 리드아웃 회로(RC2)에 의해 구현될 수 있다. 즉, 트랜지스터(TR')는 제2 리드아웃 회로(RC2)에 포함되고, 인터커넥트(INC)를 통해 트랜지스터(TR)와 연결될 수 있다.
이하, 도 27 내지 도 28을 참조하여 다른 몇몇 실시예에 따른 이미지 센서(100)의 픽셀 어레이 영역(PA5_1)을 설명한다.
도 27은 몇몇 실시예에 따른 픽셀 어레이 영역의 레이아웃이다. 도 28은 도 27의 E-E를 따라 절단한 픽셀 어레이 영역의 단면도이다. 설명의 편의를 위해, 도 1 내지 도 8을 이용하여 설명한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 27 및 도 28을 참조하면, 픽셀 어레이 영역(PA5_1)은 제1 광전 변환층(LPD), 제2 광전 변환층(SPD), 제1 게이트 전극(223_1'), 제2 게이트 전극(223_1), 저장 다이오드(SD), 절연 스페이서막(228) 및 저장 게이트(SG)를 포함할 수 있다.
제1 광전 변환층(LPD)과 제2 광전 변환층(SPD)은 반도체 기판(220) 내에서 서로 이격되어 형성될 수 있다. 또한, 트랜지스터(TR')의 제1 게이트 전극(223_1')은 제1 광전 변환층(LPD) 상에 형성될 수 있다. 또한, 트랜지스터(TR)의 제2 게이트 전극(223_1)은 제2 광전 변환층(SPD) 상에 형성될 수 있다. 예를 들어, 제1 게이트 전극(223_1')은 제1 광전 변환층(LPD)과 연결될 수 있고, 제2 게이트 전극(223_1)은 제2 광전 변환층(SPD)과 연결될 수 있다. 하지만 제2 게이트 전극(223_1)이 제2 광전 변환층(SPD) 상에 형성되지 않을 수도 있다. 이 경우, 제2 광전 변환층(SPD)이 저장 다이오드(SD)와 직접 연결되어 저장 게이트(SG)의 전압을 변경시킴으로써 전하가 이동할 수 있다. 또한, 제1 광전 변환층(LPD)과 제2 광전 변환층(SPD)가 플로팅 디퓨전을 공유함으로써 픽셀(PX)은 보다 소형화될 수 있다.
제1 광전 변환층(LPD)과 제2 광전 변환층(SPD)은 모두 n형 불순물로 도핑될 수 있다. 제1 광전 변환층(LPD)의 도핑되는 영역의 사이즈는 제2 광전 변환층(SPD)의 도핑되는 영역의 사이즈보다 클 수 있다.
저장 게이트(SG), 절연 스페이서막(228) 및 저장 다이오드(SD)는 제2 광전 변환층(SPD)에 인접하여 형성될 수 있다. 또한, 저장 다이오드(SD)는 절연 스페이서막(228)에 의해 제1 광전 변환층(LPD)과 분리되어 배치될 수 있다. 저장 게이트(SG) 및 절연 스페이서막(228)의 오픈된 부분은 제2 광전 변환층(SPD)과 인접할 수 있다. 저장 다이오드(SD)는 저장 게이트(SG)와 제2 광전 변환층(SPD) 사이에 형성될 수 있다.
제2 광전 변환층(SPD)으로부터 오버플로우된 전하는 저장 다이오드(SD)에 전달되어 리드아웃될 수 있다. 이 경우, 제1 광전 변환층(LPD)으로부터 오버플로우된 전하는 저장 다이오드(SD)에 전달되지 않을 수 있지만, 본 발명의 실시예는 이에 제한되지 않는다.
도 29 및 도 30은 몇몇 실시예에 따른 픽셀 어레이 영역의 레이아웃이다.
도 29를 참조하면, 픽셀 어레이 영역(PA5_2)은 픽셀 분리 패턴(DTI)을 포함할 수 있다. 픽셀 어레이 영역(PA5_2)의 픽셀은 픽셀 분리 패턴(DTI)과 저장 게이트(SG), 절연 스페이서막(228) 및 저장 다이오드(SD)에 의하여 정의될 수 있다. 즉, 저장 게이트(SG), 절연 스페이서막(228) 및 저장 다이오드(SD)는 제2 광전 변환층(SPD)로부터 오버플로우된 전하를 리드아웃하는 기능뿐만이 아니라, 픽셀을 정의할 수도 있다.
도 30을 참조하면, 픽셀 어레이 영역(PA5_3)은 저장 게이트(SG'), 절연 스페이서막(228') 및 저장 다이오드(SD')를 포함할 수 있다. 픽셀 어레이 영역(PA5_3)은 저장 게이트(SG'), 절연 스페이서막(228') 및 저장 다이오드(SD')는 저장 게이트(SG), 절연 스페이서막(228) 및 저장 다이오드(SD)와 다를 수 있다. 즉, 저장 게이트(SG), 절연 스페이서막(228) 및 저장 다이오드(SD)가 제2 광전 변환층(SPD)로부터 제2 방향(Y)으로 이격되어 형성되는 반면에, 저장 게이트(SG'), 절연 스페이서막(228') 및 저장 다이오드(SD')는 제2 광전 변환층(SPD)로부터 제1 방향(X)으로 이격되어 형성될 수 있다. 또한, 저장 게이트(SG), 절연 스페이서막(228) 및 저장 다이오드(SD)와 저장 게이트(SG'), 절연 스페이서막(228') 및 저장 다이오드(SD')는 픽셀 어레이 영역(PA5_3)의 픽셀을 정의하고, 픽셀들을 분리할 수 있다.
이하, 도 31 내지 도 32를 참조하여 다른 몇몇 실시예에 따른 이미지 센서(100)의 픽셀 어레이 영역(PA)을 설명한다.
도 31은 몇몇 실시예에 따른 이미지 센서의 픽셀 어레이 영역에 대한 도면이다. 도 32는 도 31의 F-F를 따라 절단한 픽셀 어레이 영역의 단면도이다. 설명의 편의를 위해, 도 1 내지 도 30을 이용하여 설명한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 31 및 도 32를 참조하면, 마이크로 렌즈(ML') 및 컬러 필터(CF')는 복수의 픽셀들(PX1, PX2, PX3, PX4)를 덮을 수 있다. 즉, 마이크로 렌즈(ML') 및 컬러 필터(CF')를 투과하여 입사된 빛은 복수의 픽셀들(PX1, PX2, PX3, PX4)의 광전 변환층(PD)에 도달할 수 있다. 각 픽셀의 광전 변환층(PD)으로부터 오버플로우된 전하는 각각의 저장 다이오드(SD)를 통하여 리드아웃될 수 있다.
이하, 도 33 및 도 34를 참조하여 다른 몇몇 실시예에 따른 전자 장치(2000)를 설명한다.
도 33은 몇몇 실시예에 따른 멀티 카메라 모듈을 포함하는 전자 장치를 설명하기 위한 블록도이다. 도 34는 도 33의 카메라 모듈의 상세 블록도이다. 설명의 편의를 위해, 도 1 내지 도 32를 이용하여 설명한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 33을 참조하면, 전자 장치(2000)는 카메라 모듈 그룹(2100), 어플리케이션 프로세서(2200), PMIC(2300), 외부 메모리(2400) 및 디스플레이(2500)를 포함할 수 있다.
카메라 모듈 그룹(2100)은 복수의 카메라 모듈(2100a, 2100b, 2100c)을 포함할 수 있다. 비록 도면에는 3개의 카메라 모듈(2100a, 2100b, 2100c)이 배치된 실시예가 도시되어 있으나, 실시예들이 이에 제한되는 것은 아니다. 몇몇 실시예에서, 카메라 모듈 그룹(2100)은 2개의 카메라 모듈만을 포함하도록 변형되어 실시될 수 있다. 또한, 몇몇 실시예에서, 카메라 모듈 그룹(2100)은 n개(n은 4 이상의 자연수)의 카메라 모듈을 포함하도록 변형되어 실시될 수도 있다.
여기서 3개의 카메라 모듈(2100a, 2100b, 2100c) 중 하나는 도 1 내지 도 32를 이용하여 설명한 이미지 센서(100)를 포함할 수 있다.
이하, 도 34를 참조하여, 카메라 모듈(2100b)의 상세 구성에 대해 보다 구체적으로 설명할 것이나, 이하의 설명은 실시예에 따라 다른 카메라 모듈들(2100a, 2100c)에 대해서도 동일하게 적용될 수 있다.
도 34를 참조하면, 카메라 모듈(2100b)은 프리즘(2105), 광학 경로 폴딩 요소(Optical Path Folding Element, 이하, ˝OPFE˝)(2110), 액츄에이터(2130), 이미지 센싱 장치(2140) 및 저장부(2150)를 포함할 수 있다.
프리즘(2105)은 광 반사 물질의 반사면(2107)을 포함하여 외부로부터 입사되는 광(L)의 경로를 변형시킬 수 있다.
몇몇 실시예에서, 프리즘(2105)은 제1 방향(X)으로 입사되는 광(L)의 경로를 제1 방향(X)에 수직인 제2 방향(Y)으로 변경시킬 수 있다. 또한, 프리즘(2105)은 광 반사 물질의 반사면(2107)을 중심축(2106)을 중심으로 A방향으로 회전시키거나, 중심축(2106)을 B방향으로 회전시켜 제1 방향(X)으로 입사되는 광(L)의 경로를 수직인 제2 방향(Y)으로 변경시킬 수 있다. 이때, OPFE(2110)도 제1 방향(X)및 제2 방향(Y)과 수직인 제3 방향(Z)로 이동할 수 있다.
몇몇 실시예에서, 도시된 것과 같이, 프리즘(2105)의 A방향 최대 회전 각도는 플러스(+) A방향으로는 15도(degree)이하이고, 마이너스(-) A방향으로는 15도보다 클 수 있으나, 실시예들이 이에 제한되는 것은 아니다.
몇몇 실시예에서, 프리즘(2105)은 플러스(+) 또는 마이너스(-) B방향으로 20도 내외, 또는 10도에서 20도, 또는 15도에서 20도 사이로 움직일 수 있고, 여기서, 움직이는 각도는 플러스(+) 또는 마이너스(-) B방향으로 동일한 각도로 움직이거나, 1도 내외의 범위로 거의 유사한 각도까지 움직일 수 있다.
몇몇 실시예에서, 프리즘(2105)은 광 반사 물질의 반사면(2106)을 중심축(2106)의 연장 방향과 평행한 제3 방향(예를 들어, Z방향)으로 이동할 수 있다.
OPFE(2110)는 예를 들어 m(여기서, m은 자연수)개의 그룹으로 이루어진 광학 렌즈를 포함할 수 있다. m개의 렌즈는 제2 방향(Y)으로 이동하여 카메라 모듈(2100b)의 광학 줌 배율(optical zoom ratio)을 변경할 수 있다. 예를 들어, 카메라 모듈(2100b)의 기본 광학 줌 배율을 Z라고할 때, OPFE(2110)에 포함된 m개의 광학 렌즈를 이동시킬 경우, 카메라 모듈(2100b)의 광학 줌 배율은 3Z 또는 5Z 이상의 광학 줌 배율로 변경될 수 있다.
액츄에이터(2130)는 OPFE(2110) 또는 광학 렌즈(이하, 광학 렌즈로 지칭)를 특정 위치로 이동시킬 수 있다. 예를 들어 액츄에이터(2130)는 정확한 센싱을 위해 이미지 센서(2142)가 광학 렌즈의 초점 거리(focal length)에 위치하도록 광학 렌즈의 위치를 조정할 수 있다.
이미지 센싱 장치(2140)는 이미지 센서(2142), 제어 로직(2144) 및 메모리(2146)를 포함할 수 있다. 이미지 센서(2142)는 광학 렌즈를 통해 제공되는 광(L)을 이용하여 센싱 대상의 이미지를 센싱할 수 있다. 몇몇 실시예에서, 이미지 센서(2142)는 앞서 설명한 이미지 센서(100)를 포함할 수 있다.
제어 로직(2144)은 카메라 모듈(2100b)의 전반적인 동작을 제어할 수 있다. 예를 들어, 제어 로직(2144)은 제어 신호 라인(CSLb)을 통해 제공된 제어 신호에 따라 카메라 모듈(2100b)의 동작을 제어할 수 있다.
메모리(2146)는 보정 데이터(2147)와 같은 카메라 모듈(2100b)의 동작에 필요한 정보를 저장할 수 있다. 보정 데이터(2147)는 카메라 모듈(2100b)이 외부로부터 제공된 광(L)을 이용하여 이미지 데이터를 생성하는데 필요한 정보를 포함할 수 있다. 보정 데이터(2147)는 예를 들어, 앞서 설명한 회전도(degree of rotation)에 관한 정보, 초점 거리(focal length)에 관한 정보, 광학 축(optical axis)에 관한 정보 등을 포함할 수 있다. 카메라 모듈(2100b)이 광학 렌즈의 위치에 따라 초점 거리가 변하는 멀티 스테이트(multi state) 카메라 형태로 구현될 경우, 보정 데이터(2147)는 광학 렌즈의 각 위치별(또는 스테이트별) 초점 거리 값과 오토 포커싱(auto focusing)과 관련된 정보를 포함할 수 있다.
저장부(2150)는 이미지 센서(2142)를 통해 센싱된 이미지 데이터를 저장할 수 있다. 저장부(2150)는 이미지 센싱 장치(2140)의 외부에 배치될 수 있으며, 이미지 센싱 장치(2140)를 구성하는 센서 칩과 스택된(stacked) 형태로 구현될 수 있다. 몇몇 실시예에서, 저장부(2150)는 EEPROM(Electrically Erasable Programmable Read-Only Memory)으로 구현될 수 있으나 실시예들이 이에 제한되는 것은 아니다.
도 33과 도 34를 함께 참조하면, 몇몇 실시예에서, 복수의 카메라 모듈(2100a, 2100b, 2100c) 각각은 액추에이터(2130)를 포함할 수 있다. 이에 따라, 복수의 카메라 모듈(2100a, 2100b, 2100c) 각각은 그 내부에 포함된 액추에이터(2130)의 동작에 따른 서로 동일하거나 서로 다른 보정 데이터(2147)를 포함할 수 있다.
몇몇 실시예에서, 복수의 카메라 모듈(2100a, 2100b, 2100c) 중 하나의 카메라 모듈(예를 들어, 2100b)은 앞서 설명한 프리즘(2105)과 OPFE(2110)를 포함하는 폴디드 렌즈(folded lens) 형태의 카메라 모듈이고, 나머지 카메라 모듈들(예를 들어, 2100a, 2100c)은 프리즘(2105)과 OPFE(2110)가 포함되지 않은 버티칼(vertical) 형태의 카메라 모듈일 수 있으나, 실시예들이 이에 제한되는 것은 아니다.
몇몇 실시예에서, 복수의 카메라 모듈(2100a, 2100b, 2100c) 중 하나의 카메라 모듈(예를 들어, 2100c)은 예를 들어, IR(Infrared Ray)을 이용하여 깊이(depth) 정보를 추출하는 버티컬 형태의 깊이 카메라(depth camera)일 수 있다. 이 경우, 어플리케이션 프로세서(1200)는 이러한 깊이 카메라로부터 제공받은 이미지 데이터와 다른 카메라 모듈(예를 들어, 2100a 또는 2100b)로부터 제공받은 이미지 데이터를 병합(merge)하여 3차원 깊이 이미지(3D depth image)를 생성할 수 있다.
몇몇 실시예에서, 복수의 카메라 모듈(2100a, 2100b, 2100c) 중 적어도 두 개의 카메라 모듈(예를 들어, 2100a, 2100c)은 서로 다른 관측 시야(Field of View, 시야각)를 가질 수 있다. 이 경우, 예를 들어, 복수의 카메라 모듈(2100a, 2100b, 2100c) 중 적어도 두 개의 카메라 모듈(예를 들어, 2100a, 2100c)의 광학 렌즈가 서로 다를 수 있으나, 이에 제한되는 것은 아니다.
또한, 몇몇 실시예에서, 복수의 카메라 모듈(2100a, 2100b, 2100c) 각각의 시야각은 서로 다를 수 있다. 이 경우, 복수의 카메라 모듈(2100a, 2100b, 2100c) 각각에 포함된 광학 렌즈 역시 서로 다를 수 있으나, 이에 제한되는 것은 아니다.
몇몇 실시예에서, 복수의 카메라 모듈(2100a, 2100b, 2100c) 각각은 서로 물리적으로 분리되어 배치될 수 있다. 즉, 하나의 이미지 센서(2142)의 센싱 영역을 복수의 카메라 모듈(2100a, 2100b, 2100c)이 분할하여 사용하는 것이 아니라, 복수의 카메라 모듈(2100a, 2100b, 2100c) 각각의 내부에 독립적인 이미지 센서(2142)가 배치될 수 있다.
다시 도 33을 참조하면, 어플리케이션 프로세서(2200)는 이미지 처리 장치(2210), 메모리 컨트롤러(2220), 내부 메모리(2230)를 포함할 수 있다. 어플리케이션 프로세서(2200)는 복수의 카메라 모듈(2100a, 2100b, 2100c)과 분리되어 구현될 수 있다. 예를 들어, 어플리케이션 프로세서(2200)와 복수의 카메라 모듈(2100a, 2100b, 2100c)은 별도의 반도체 칩으로 서로 분리되어 구현될 수 있다.
이미지 처리 장치(2210)는 복수의 서브 이미지 프로세서(2212a, 2212b, 2212c), 이미지 생성기(2214) 및 카메라 모듈 컨트롤러(2216)를 포함할 수 있다.
이미지 처리 장치(2210)는 복수의 카메라 모듈(2100a, 2100b, 2100c)의 개수에 대응하는 개수의 복수의 서브 이미지 프로세서(2212a, 2212b, 2212c)를 포함할 수 있다.
각각의 카메라 모듈(2100a, 2100b, 2100c)로부터 생성된 이미지 데이터는 서로 분리된 이미지 신호 라인(ISLa, ISLb, ISLc)를 통해 대응되는 서브 이미지 프로세서(2212a, 2212b, 2212c)에 제공될 수 있다. 예를 들어, 카메라 모듈(2100a)로부터 생성된 이미지 데이터는 이미지 신호 라인(ISLa)을 통해 서브 이미지 프로세서(2212a)에 제공되고, 카메라 모듈(2100b)로부터 생성된 이미지 데이터는 이미지 신호 라인(ISLb)을 통해 서브 이미지 프로세서(2212b)에 제공되고, 카메라 모듈(2100c)로부터 생성된 이미지 데이터는 이미지 신호 라인(ISLc)을 통해 서브 이미지 프로세서(2212c)에 제공될 수 있다. 이러한 이미지 데이터 전송은 예를 들어, MIPI(Mobile Industry Processor Interface)에 기반한 카메라 직렬 인터페이스(CSI; Camera Serial Interface)를 이용하여 수행될 수 있으나, 실시예들이 이에 제한되는 것은 아니다.
한편, 몇몇 실시예에서, 하나의 서브 이미지 프로세서가 복수의 카메라 모듈에 대응되도록 배치될 수도 있다. 예를 들어, 서브 이미지 프로세서(2212a)와 서브 이미지 프로세서(2212c)가 도시된 것처럼 서로 분리되어 구현되는 것이 아니라 하나의 서브 이미지 프로세서로 통합되어 구현되고, 카메라 모듈(2100a)과 카메라 모듈(2100c)로부터 제공된 이미지 데이터는 선택 소자(예를 들어, 멀티플렉서) 등을 통해 선택된 후, 통합된 서브 이미지 프로세서에 제공될 수 있다.
각각의 서브 이미지 프로세서(2212a, 2212b 및 2212c)에 제공된 이미지 데이터는 이미지 생성기(2214)에 제공될 수 있다. 이미지 생성기(2214)는 이미지 생성 정보(Generating Information) 또는 모드 신호(Mode Signal)에 따라 각각의 서브 이미지 프로세서(2212a, 2212b 및 2212c)로부터 제공된 이미지 데이터를 이용하여 출력 이미지를 생성할 수 있다.
구체적으로, 이미지 생성기(2214)는 이미지 생성 정보 또는 모드 신호에 따라, 서로 다른 시야각을 갖는 카메라 모듈들(2100a, 2100b 및 2100c)로부터 생성된 이미지 데이터 중 적어도 일부를 병합(merge)하여 출력 이미지를 생성할 수 있다. 또한, 이미지 생성기(2214)는 이미지 생성 정보 또는 모드 신호에 따라, 서로 다른 시야각을 갖는 카메라 모듈들(2100a, 2100b 및 2100c)로부터 생성된 이미지 데이터 중 어느 하나를 선택하여 출력 이미지를 생성할 수 있다.
몇몇 실시예에서, 이미지 생성 정보는 줌 신호(zoom signal or zoom factor)를 포함할 수 있다. 또한, 몇몇 실시예에서, 모드 신호는 예를 들어, 유저(user)로부터 선택된 모드에 기초한 신호일 수 있다.
이미지 생성 정보가 줌 신호(줌 팩터)이고, 각각의 카메라 모듈(2100a, 2100b 및 2100c)이 서로 다른 관측 시야(시야각)를 갖는 경우, 이미지 생성기(2214)는 줌 신호의 종류에 따라 서로 다른 동작을 수행할 수 있다. 예를 들어, 줌 신호가 제1 신호일 경우, 카메라 모듈(2100a)로부터 출력된 이미지 데이터와 카메라 모듈(2100c)로부터 출력된 이미지 데이터를 병합한 후, 병합된 이미지 신호와 병합에 사용하지 않은 카메라 모듈(2100b)로부터 출력된 이미지 데이터를 이용하여, 출력 이미지를 생성할 수 있다. 만약, 줌 신호가 제1 신호와 다른 제2 신호일 경우, 이미지 생성기(2214)는 이러한 이미지 데이터 병합을 수행하지 않고, 각각의 카메라 모듈(2100a, 2100b 및 2100c)로부터 출력된 이미지 데이터 중 어느 하나를 선택하여 출력 이미지를 생성할 수 있다. 하지만 실시예들이 이에 제한되는 것은 아니며, 필요에 따라 이미지 데이터를 처리하는 방법은 얼마든지 변형되어 실시될 수 있다.
몇몇 실시예에서, 이미지 생성기(2214)는 복수의 서브 이미지 프로세서(2212a, 2212b 및 2212c) 중 적어도 하나로부터 노출 시간이 상이한 복수의 이미지 데이터를 수신하고, 복수의 이미지 데이터에 대하여 HDR(high dynamic range) 처리를 수행함으로서, 다이나믹 레인지가 증가된 병합된 이미지 데이터를 생성할 수 있다.
카메라 모듈 컨트롤러(2216)는 각각의 카메라 모듈(2100a, 2100b 및 2100c)에 제어 신호를 제공할 수 있다. 카메라 모듈 컨트롤러(2216)로부터 생성된 제어 신호는 서로 분리된 제어 신호 라인(CSLa, CSLb 및 CSLc)를 통해 대응되는 카메라 모듈(2100a, 2100b 및 2100c)에 제공될 수 있다.
복수의 카메라 모듈(2100a, 2100b 및 2100c) 중 어느 하나는 줌 신호를 포함하는 이미지 생성 정보 또는 모드 신호에 따라 마스터(master) 카메라(예를 들어, 2100a)로 지정되고, 나머지 카메라 모듈들(예를 들어, 2100b 및 2100c)은 슬레이브(slave) 카메라로 지정될 수 있다. 이러한 정보는 제어 신호에 포함되어, 서로 분리된 제어 신호 라인(CSLa, CSLb 및 CSLc)를 통해 대응되는 카메라 모듈(2100a, 2100b 및 2100c)에 제공될 수 있다.
줌 팩터 또는 동작 모드 신호에 따라 마스터 및 슬레이브로서 동작하는 카메라 모듈이 변경될 수 있다. 예를 들어, 카메라 모듈(2100a)의 시야각이 카메라 모듈(2100c)의 시야각보다 넓고, 줌 팩터가 낮은 줌 배율을 나타낼 경우, 카메라 모듈(2100c)이 마스터로서 동작하고, 카메라 모듈(2100a)이 슬레이브로서 동작할 수 있다. 반대로, 줌 팩터가 높은 줌 배율을 나타낼 경우, 카메라 모듈(2100a)이 마스터로서 동작하고, 카메라 모듈(2100c)이 슬레이브로서 동작할 수 있다.
몇몇 실시예에서, 카메라 모듈 컨트롤러(2216)로부터 각각의 카메라 모듈(2100a, 2100b 및 2100c)에 제공되는 제어 신호는 싱크 인에이블 신호(sync enable) 신호를 포함할 수 있다. 예를 들어, 카메라 모듈(2100b)이 마스터 카메라이고, 카메라 모듈들(2100a, 2100c)이 슬레이브 카메라인 경우, 카메라 모듈 컨트롤러(2216)는 카메라 모듈(2100b)에 싱크 인에이블 신호를 전송할 수 있다. 이러한 싱크 인에이블 신호를 제공받은 카메라 모듈(2100b)은 제공받은 싱크 인에이블 신호를 기초로 싱크 신호(sync signal)를 생성하고, 생성된 싱크 신호를 싱크 신호 라인(SSL)을 통해 카메라 모듈들(2100a 및 2100c)에 제공할 수 있다. 카메라 모듈(2100b)과 카메라 모듈들(2100a 및 2100c)은 이러한 싱크 신호에 동기화되어 이미지 데이터를 어플리케이션 프로세서(2200)에 전송할 수 있다.
몇몇 실시예에서, 카메라 모듈 컨트롤러(2216)로부터 복수의 카메라 모듈(2100a, 2100b 및 2100c)에 제공되는 제어 신호는 모드 신호에 따른 모드 정보를 포함할 수 있다. 이러한 모드 정보에 기초하여 복수의 카메라 모듈(2100a, 2100b 및 2100c)은 센싱 속도와 관련하여 제1 동작 모드 및 제2 동작 모드로 동작할 수 있다.
복수의 카메라 모듈(2100a, 2100b 및 2100c)은 제1 동작 모드에서, 제1 속도로 이미지 신호를 생성(예를 들어, 제1 프레임 레이트의 이미지 신호를 생성)하여 이를 제1 속도보다 높은 제2 속도로 인코딩(예를 들어, 제1 프레임 레이트보다 높은 제2 프레임 레이트의 이미지 신호를 인코딩)하고, 인코딩된 이미지 신호를 어플리케이션 프로세서(2200)에 전송할 수 있다. 이때, 제2 속도는 제1 속도의 30배 이하일 수 있다.
어플리케이션 프로세서(2200)는 수신된 이미지 신호, 다시 말해서 인코딩된 이미지 신호를 내부에 구비되는 메모리(2230) 또는 어플리케이션 프로세서(2200) 외부의 스토리지(2400)에 저장하고, 이후, 메모리(2230) 또는 스토리지(2400)로부터 인코딩된 이미지 신호를 독출하여 디코딩하고, 디코딩된 이미지 신호에 기초하여 생성되는 이미지 데이터를 디스플레이할 수 있다. 예컨대 이미지 처리 장치(2210)의 복수의 서브 프로세서(2212a, 2212b, 2212c) 중 대응하는 서브 프로세서가 디코딩을 수행할 수 있으며, 또한 디코딩된 이미지 신호에 대하여 이미지 처리를 수행할 수 있다. 예를 들어 디스플레이(2500)에 디코딩된 이미지 신호에 기초하여 생성되는 이미지 데이터가 디스플레이될 수 있다.
복수의 카메라 모듈(2100a, 2100b 및 2100c)은 제2 동작 모드에서, 제1 속도보다 낮은 제3 속도로 이미지 신호를 생성(예를 들어, 제1 프레임 레이트보다 낮은 제3 프레임 레이트의 이미지 신호를 생성)하고, 이미지 신호를 어플리케이션 프로세서(2200)에 전송할 수 있다. 어플리케이션 프로세서(2200)에 제공되는 이미지 신호는 인코딩되지 않은 신호일 수 있다. 어플리케이션 프로세서(2200)는 수신되는 이미지 신호에 대하여 이미지 처리를 수행하거나 또는 이미지 신호를 메모리(2230) 또는 스토리지(2400)에 저장할 수 있다.
PMIC(2300)는 복수의 카메라 모듈(2100a, 2100b 및 2100c) 각각에 전력, 예컨대 전원 전압을 공급할 수 있다. 예를 들어, PMIC(2300)는 어플리케이션 프로세서(2200)의 제어 하에, 파워 신호 라인(PSLa)을 통해 카메라 모듈(2100a)에 제1 전력을 공급하고, 파워 신호 라인(PSLb)을 통해 카메라 모듈(2100b)에 제2 전력을 공급하고, 파워 신호 라인(PSLc)을 통해 카메라 모듈(2100c)에 제3 전력을 공급할 수 있다.
PMIC(2300)는 어플리케이션 프로세서(2200)로부터의 전력 제어 신호(PCON)에 응답하여, 복수의 카메라 모듈(2100a, 2100b 및 2100c) 각각에 대응하는 전력을 생성하고, 또한 전력의 레벨을 조정할 수 있다. 전력 제어 신호(PCON)는 복수의 카메라 모듈(2100a, 2100b 및 2100c)의 동작 모드 별 전력 조정 신호를 포함할 수 있다. 예를 들어, 동작 모드는 저전력 모드(low power mode)를 포함할 수 있으며, 이때, 전력 제어 신호(PCON)는 저전력 모드로 동작하는 카메라 모듈 및 설정되는 전력 레벨에 대한 정보를 포함할 수 있다. 복수의 카메라 모듈(2100a, 2100b 및 2100c) 각각에 제공되는 전력들의 레벨은 서로 동일하거나 또는 서로 상이할 수 있다. 또한, 전력의 레벨은 동적으로 변경될 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
1: 이미지 센싱 장치 100: 이미지 센서
PX: 픽셀 PD: 광전 변환층
223: 전달 게이트 PB: P형 배리어
SD: 저장 다이오드 SG: 저장 게이트

Claims (20)

  1. 제1 면 및 상기 제1 면과 대향되고 빛이 입사되는 제2 면을 포함하는 기판;
    상기 기판 내의 광전 변환층;
    상기 기판 내에, 상기 광전 변환층의 둘레에 배치된 소자 분리막;
    상기 소자 분리막 내에 배치된 저장 도전성 패턴;
    상기 기판의 제1 면에 배치된 전달 게이트;
    상기 광전 변환층과 상기 소자 분리막 사이에 배치된 제1 불순물 주입 영역; 및
    상기 기판의 제1 면에 배치되고, 상기 전달 게이트와 연결된 제2 불순물 주입 영역을 포함하고,
    상기 제1 불순물 주입 영역 및 상기 제2 불순물 주입 영역은 전기적으로 연결된 이미지 센서.
  2. 제 1항에 있어서,
    상기 기판 내에, 상기 광전 변환층과 상기 제1 불순물 주입 영역 사이에 배치된 제3 불순물 주입 영역을 더 포함하는 이미지 센서.
  3. 제 2항에 있어서,
    상기 광전 변환층 및 상기 제1 불순물 주입 영역의 불순물 타입은, 상기 제3 불순물 주입 영역의 불순물 타입과 다른 이미지 센서.
  4. 제 1항에 있어서,
    상기 소자 분리막 및 상기 저장 도전성 패턴은 상기 제1 면으로부터 상기 제2 면까지 연장되어, 상기 기판을 관통하는 이미지 센서.
  5. 제 1항에 있어서,
    상기 저장 도전성 패턴에 전압이 인가되는 이미지 센서.
  6. 제 1항에 있어서,
    상기 기판 내에, 상기 광전 변환층과 상기 제1 불순물 주입 영역 사이에 배치되는 분리 패턴을 더 포함하고,
    상기 분리 패턴은 상기 제1 면으로부터 연장되고, 상기 제1 면으로부터 노출되고, 상기 제2 면으로부터 노출되지 않는 이미지 센서.
  7. 제 6항에 있어서,
    상기 분리 패턴은 상기 광전 변환층의 상기 제2 면에 인접한 부분과 상기 제1 불순물 주입 영역의 상기 제2 면에 인접한 부분 사이에 배치되지 않는 이미지 센서.
  8. 제 1항에 있어서,
    상기 기판 내에, 상기 광전 변환층과 상기 제1 불순물 주입 영역 사이에 배치되는 분리 패턴을 더 포함하고,
    상기 분리 패턴은 상기 제2 면으로부터 연장되고, 상기 제2 면으로부터 노출되고, 상기 제1 면으로부터 노출되지 않는 이미지 센서.
  9. 제 8항에 있어서,
    상기 분리 패턴은 상기 광전 변환층의 상기 제1 면에 인접한 부분과 상기 제1 불순물 주입 영역의 상기 제1 면에 인접한 부분 사이에 배치되지 않는 이미지 센서.
  10. 제 1항에 있어서,
    상기 소자 분리막은 상기 제1 불순물 주입 영역의 일부를 둘러싸도록 배치되고, 상기 광전 변환층으로부터 이격되는 이미지 센서.
  11. 제 10항에 있어서,
    상기 소자 분리막은 상기 제1 면으로부터 상기 제2 면까지 연장되어, 상기 기판을 관통하는 이미지 센서.
  12. 이미지 신호를 생성하는 픽셀; 및
    상기 픽셀과 연결되는 리드아웃 회로를 포함하고,
    상기 픽셀은,
    입사광을 제1 전하 및 상기 제1 전하와 다른 제2 전하로 변환시키는 광전 변환층; 및
    상기 광전 변환층으로부터 상기 제2 전하를 전달받아 저장하는 커패시터를 포함하고,
    상기 리드아웃 회로는,
    상기 광전 변환층에 인접하여 배치되고, 상기 광전 변환층으로부터 상기 제1 전하를 전달받는 전달 트랜지스터; 및
    상기 전달 트랜지스터 및 상기 커패시터에 연결되고, 상기 제1 전하 및 상기 제2 전하를 전달받는 플로팅 디퓨전을 포함하는 이미지 센싱 회로.
  13. 제 12항에 있어서,
    상기 리드아웃 회로는 상기 플로팅 디퓨전에 연결되고, 상기 전달 트랜지스터로부터 전달된 제1 전하를 저장하는 보조 커패시터를 포함하는 이미지 센싱 회로.
  14. 제 12항에 있어서,
    상기 픽셀은 상기 커패시터에 전압을 인가하여 상기 제2 전하를 저장하거나 상기 저장된 제2 전하를 상기 리드아웃 회로에 전달하는 이미지 센싱 회로.
  15. 제 12항에 있어서,
    상기 제2 전하는 상기 광전 변환층으로부터 오버플로우(overflow)된 전하를 포함하는 이미지 센싱 회로.
  16. 제1 면 및 상기 제1 면과 제1 방향으로 대향되고 빛이 입사되는 제2 면을 포함하는 기판;
    상기 기판 내의 광전 변환층;
    상기 기판 내에, 상기 광전 변환층을 따라 상기 제1 방향으로 연장되는 커패시터;
    상기 기판의 제1 면에 배치된 전달 게이트;
    상기 기판의 제1 면에 배치되고, 상기 전달 게이트와 연결된 제1 불순물 주입 영역; 및
    상기 기판의 제1 면 상에 배치되는 연결 구조체를 포함하고,
    상기 커패시터 및 상기 제1 불순물 주입 영역은 상기 연결 구조체를 통해 연결되는 이미지 센서.
  17. 제 16항에 있어서,
    상기 커패시터는 상기 광전 변환층으로부터 상기 제1 방향과 교차하는 제2 방향으로 이격되고, 상기 제1 및 제2 방향과 교차하는 제3 방향으로 연장되는 이미지 센서.
  18. 제 16항에 있어서,
    상기 커패시터의 일부는 상기 기판의 제1 면 및 제2 면에 노출되는 이미지 센서.
  19. 제 16항에 있어서,
    상기 기판 내에, 상기 광전 변환층과 상기 커패시터 사이에 배치된 제2 불순물 주입 영역을 더 포함하고,
    상기 광전 변환층의 불순물 타입은, 상기 제2 불순물 주입 영역의 불순물 타입과 다른 이미지 센서.
  20. 제 19항에 있어서,
    상기 제2 불순물 주입 영역은 상기 광전 변환층을 따라 상기 제1 방향으로 연장되는 이미지 센서.
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