JP2012120106A - 固体撮像素子および撮像装置 - Google Patents

Abstract

【課題】第２の駆動モードでの取り扱い電荷量を確保す際に、第１の駆動モードでの暗時白線等のノイズによる画質劣化が問題となる。
【解決手段】画素部の飽和信号量を調整する基板バイアス調整部を利用し、第１の駆動モードと、第２の駆動モードとで、変換効率および出力回路ゲインを選択的に調整する機構により、第１の駆動モードでは、変換効率および出力回路ゲインを低く設定し、第２の駆動モードでは、変換効率および出力回路ゲインを高く設定する。
【選択図】図２

Description

本発明は、固体撮像素子および撮像装置に関する。

近年、デジタルスチルカメラやデジタルビデオカメラなど、撮像素子を用いて画像を撮像して保存できる撮像装置が広く普及している。このような撮像装置に用いる撮像素子としては、半導体で構成されるＣＣＤ型の固体撮像素子やＣＭＯＳ型の固体撮像素子が用いられている。

ＣＣＤ型の固体撮像素子は、半導体基板上に、行列状に２次元配列された複数の画素部（光電変換部）と、この画素部に読み出しゲート領域を介して、それぞれ隣接させた複数本の垂直転送部とを有している。そして、この垂直転送部の一端に隣接する水平転送部が設けられ、受光により各画素部で光電変換された信号電荷を垂直転送部と水平転送部とにより転送している。

水平転送部の終端部分にはフローティングディフュージョン部（以下、「ＦＤ部」という。）を有する出力部が設けられている。このＦＤ部は、水平転送部から転送される信号電荷に対応する電圧を出力可能に構成され、各画素部で蓄積した信号電荷を画像信号として出力部から出力している。

上述した構成を有するＣＣＤ型の固体撮像素子を備えたビデオカメラなどの撮像装置の中には、垂直転送部内で列方向に隣接する複数の画素部の信号電荷を加算して転送する複数画素加算駆動モードを有するものがある。

このような固体撮像素子では、素子の微細化や画素部多画素化等の目的から画素部の画素サイズの微細化が求められており、画素サイズの微細化に伴い垂直転送部の面積が小さくなっている。そのため、複数画素加算駆動モードにおいて、転送される信号電荷量が充分確保されず、転送不良が生じる場合がある。これにより、出力部から出力される画像信号の出力が低下する場合があった。

そこで、ＦＤ部における電荷‐電圧の変換効率や出力回路における出力回路ゲインを高め、画像信号の出力を増幅させることで画像信号の出力の低下を抑制する技術が提案されている。ところが、電荷‐電圧の変換効率や出力回路ゲインを高くすると、画像信号の出力とともにノイズまで増幅されてしまう。そのため、低照度時においては、暗時白線等のノイズが過剰に増幅されることになり、画質が劣化するという問題があった。

かかる問題を解決する技術として、特許文献１には、固体撮像素子とは独立した駆動系からのシステム制御により、電荷‐電圧の変換効率を切り替える技術が開示されている。

特開平１１−３３１７０６号公報

しかしながら、上述した特許文献１に記載の技術では、固体撮像素子とは独立した駆動系からのシステム制御により変換効率の切り替えるため、部品点数が多くなり、コストが上がるという問題がある。

本発明は、上記課題に鑑みてなされたものであり、その目的とするところは、画素部の飽和信号量を調整する基板バイアス調整部を利用して、垂直転送部の駆動モード毎に変換効率および出力回路ゲインの切り替えを、部品点数を増やすことなく、容易に実現可能な固体撮像素子および撮像装置を提供することにある。

そこで、請求項１に記載の本発明は、半導体基板上に、行列状に配列されて光電変換を行う複数の画素部と、前記複数の画素部から読み出された信号電荷を垂直転送する垂直転送部と、前記垂直転送部から転送された前記信号電荷を水平転送する水平転送部と、前記水平転送部から転送された前記信号電荷を電荷電圧変換する電荷電圧変換部およびこの電荷電圧変換部により変換された信号電圧を増幅する出力回路を有する出力部と、前記画素部の飽和信号量を調整するために、前記半導体基板に印加する基板バイアス電圧を制御する基板バイアス発生回路と、を備え、前記基板バイアス発生回路により、制御された前記基板バイアス電圧を、前記電荷電圧変換部下の領域に印加して前記電荷電圧部による変換効率または前記出力回路による前記信号電圧の増幅率を調整する固体撮像素子とした。

また、請求項２に記載の本発明は、請求項１に記載の固体撮像素子において、前記垂直転送部は、前記複数の画素部から読み出された信号電荷を独立に垂直転送する第１の駆動モードと、前記画素部から所定の繰り返し単位の画素のみの信号電荷を読み出した後、前記垂直転送部中で複数画素分の信号電荷を加算して転送する第２の駆動モードとを選択的に設定可能に構成されており、前記基板バイアス発生回路は、各前記駆動モード毎に、前記変換効率または前記増幅率を調整することとした。

また、請求項３に記載の本発明は、請求項２に記載の固体撮像素子において、前記基板バイアス発生回路は、前記第２の駆動モードにおける前記変換効率または前記増幅率を、前記第１の駆動モードにおける前記変換効率または前記増幅率よりも高くなるように調整することとした。

また、請求項４に記載の本発明は、請求項２に記載の固体撮像素子において、前記基板バイアス発生回路は、前記第１の駆動モードにおける前記変換効率または前記増幅率を、前記第２の駆動モードにおける前記変換効率または前記増幅率よりも高くなるように調整することとした。

また、請求項５に記載の本発明は、請求項１に記載の固体撮像素子において、前記基板バイアス発生回路は、前記電荷電圧変換部の静電容量を変えることにより、前記変換効率を調整することとした。

また、請求項６に記載の本発明は、請求項１に記載の固体撮像素子において、前記出力部は、前記基板バイアス電圧が印加されるように形成されており、前記基板バイアス発生回路は、前記出力回路における前記基板バイアス電圧を変えることにより、前記増幅率を調整することとした。

また、請求項７に記載の本発明は、請求項１に記載の固体撮像素子において、前記出力回路は、複数段のソースフォロワ回路により構成され、前記基板バイアス制御手段は、前記複数段のソースフォロワ回路の段数を切り替えることにより、前記増幅率を調整することとした。

また、請求項８に記載の本発明は、固体撮像素子と、前記固体撮像素子に被写体像を結像する光学系と、前記固体撮像素子を駆動させる駆動パルスを生成する駆動部と、前記固体撮像素子の出力画像信号を処理する信号処理回路と、を備え、前記固体撮像素子は、半導体基板上に、行列状に配列されて光電変換を行う複数の画素部と、前記複数の画素部から読み出された信号電荷を垂直転送する垂直転送部と、前記垂直転送部から転送された前記信号電荷を水平転送する水平転送部と、前記水平転送部から転送された前記信号電荷を電荷電圧変換する電荷電圧変換部およびこの電荷電圧変換部により変換された信号電圧を増幅する出力回路を有する出力部と、前記画素部の飽和信号量を調整するために、前記半導体基板に印加する基板バイアス電圧を制御する基板バイアス発生回路と、を備え、前記基板バイアス発生回路により、制御された前記基板バイアス電圧を、前記電荷電圧変換部下の領域に印加して前記電荷電圧部による変換効率または前記出力回路による前記信号電圧の増幅率を調整する撮像装置とした。

本発明によれば、基板バイアス発生回路により、制御された基板バイアス電圧を、電荷電圧変換部下の領域に印加して電荷電圧部による変換効率または出力回路による信号電圧の増幅率を調整するようにしたので、例えば、固体撮像素子の駆動モード毎に、変換効率や信号電圧の増幅率を調整することができる。

これにより、例えば、複数の画素部から読み出された信号電荷を独立に垂直転送する第１の駆動モード時には変換効率や信号電圧の増幅率を低くするように調整し、前記画素部から所定の繰り返し単位の画素のみの信号電荷を読み出した後、前記垂直転送部中で複数画素分の信号電荷を加算して転送する第２の駆動モード時には変換効率や信号電圧の増幅率を高くするように調整することができる。従って、変換効率および出力回路ゲインを高く設定した第２の駆動モードと、変換効率および出力回路ゲインを低く設定した第１の駆動モードを両立できるため、第２の駆動モードでは、感度特性の高い出力を実現できる一方、第１の駆動モードでは、過剰に信号出力を増幅することなく、特に暗時の画質劣化を防ぐことができる。

第１の実施形態に係る固体撮像素子の平面構成を示す図である。 第１の実施形態に係る固体撮像素子のＦＤ部および出力回路の構成を示す図である。 第１の実施形態に係る固体撮像素子の基板バイアス発生回路の構成を示す図である。 一般的な基板バイアス発生回路の構成を示す図である。 一般的な固体撮像素子の水平転送部および出力部の構成を示す図である。 第１の実施形態に係る撮像装置のブロック構成を示す図である。 変形例１に係る固体撮像素子のＦＤ部および出力回路の構成を示す図である。 第２の実施形態に係る固体撮像素子のＦＤ部および出力回路の構成を示す図である。 第２の実施形態に係る固体撮像素子の基板バイアス発生回路の構成を示す図である。 変形例１に係る固体撮像素子のＦＤ部および出力回路の構成を示す図である。 第３の実施形態に係る固体撮像素子のＦＤ部および出力回路の構成を示す図である。 変形例３に係る固体撮像素子のＦＤ部および出力回路の構成を示す図である。 第４の実施形態に係る固体撮像素子のＦＤ部および出力回路の構成を示す図である。 変形例４に係る固体撮像素子のＦＤ部および出力回路の構成を示す図である。

以下、発明を実施するための最良の形態（以下、実施形態とする）について説明する。なお、説明は以下の順序で行う。
１．第１の実施形態における固体撮像素子及び撮像装置の構成
２．第２の実施形態における固体撮像素子の構成
３．第３の実施形態における固体撮像素子の構成
４．第４の実施形態における固体撮像素子の構成

［１．第１の実施形態］
［１．１．固体撮像素子の全体構成］
まず、第１の実施形態の固体撮像素子の構成について図面を参照しながら説明する。図１は第１の実施形態に係る固体撮像素子の平面構成を示す図である。

図１に示すように、固体撮像素子１は、撮像領域２０と、水平転送部３０と、出力部４０と、基板バイアス発生回路５０とを有しており、これらは半導体基板１０上に形成される。以下、各部位について順次説明する。

撮像領域２０には、画素部２１と、読み出しゲート部２２と、垂直転送部２３と、素子分離領域２４がそれぞれ複数形成される。

画素部２１は、撮像領域２０内に複数設けられ、水平方向Ｘと垂直方向Ｙとに行列状に２次元配列される。本実施形態においては、画素部２１は、例えば、フォトダイオードからなり、被写体像による光を受光して、信号電荷に光電変換して蓄積する。

読み出しゲート部２２は、画素部２１と垂直転送部２３との間に配置され、画素部２１に蓄積された信号電荷を、垂直転送部２３へ読み出す。

垂直転送部２３は、行列状に配列された複数の画素部２１の各列に対応して設けられ、同一列に配置された複数の画素部２１から読み出した信号電荷を垂直方向Ｙへ順次転送する。本実施形態においては、垂直転送部２３は、例えば、４相の駆動パルスφＶ１，φＶ２，φＶ３，φＶ４が外部から入力されて駆動する。この垂直転送部２３は、外部（例えば、後述するタイミングジェネレータ）から印加される駆動パルスに応じて、複数の画素部２１から読み出された信号電荷を独立に垂直転送する第１の駆動モード、または、画素部２１から所定の繰り返し単位の画素のみの信号電荷を読み出した後、垂直転送部２３中で複数画素分の信号電荷を加算して転送する第２の駆動モードにより信号電荷を転送できるように形成されている。なお、駆動パルスとしては、４相の場合に限定されるものではない。

素子分離領域２４は、各画素部２１に隣接して設けられ、各画素部２１から隣接素子への信号電荷の移動を防止する。この素子分離領域２４は、撮像領域２０外でＧＮＤに接続される。

水平転送部３０は、垂直方向Ｙにおける撮像領域２０の端部、すなわち各垂直転送部２３の端部に配置される。この水平転送部３０は、例えば、２相の駆動パルスφＨ１，φＨ２が外部から入力されて駆動する。これにより、水平転送部３０は、垂直転送部２３のそれぞれにおいて垂直方向Ｙへ転送された信号電荷を、水平方向Ｘへ転送する。

出力部４０は、水平方向Ｘにおける水平転送部３０の端部に配置される。出力部４０は、例えば、ＦＤ部４１にて構成された電荷−電圧変換部を有し、水平転送部３０によって水平転送された信号電荷を電気信号に変換し、アナログ画像信号として出力する。なお、ＦＤ部４１は、本発明の「電荷電圧変換部」の一具体例に相当する。

具体的に説明すると、水平転送部３０および出力部４０は、図２に示すような構成を有している。すなわち、半導体基板１０内において、Ｎ型サブ領域１１上に、Ｐ型ウェル領域１２が形成されている。このＰ型ウェル領域１２は、画素部２１に蓄積される飽和信号量Ｑｓを決めるオーバーフローバリア（ＯＦＢ）を構成している。

半導体基板１０の表面における水平転送部３０では、Ｎ型チャネル領域１３が形成されており、Ｎ型チャネル領域１３の表面部にはＮ^-型のトランスファ（ＴＲ）領域１４が図の左右方向にて一定のピッチで形成され、このＴＲ領域１４間のチャネル領域がストレージ（ＳＴ）領域１５となっている。また、ＳＴ領域１５の上方にはポリシリコンからなる水平転送電極Ｈ１が、ＴＲ領域１４の上方にはポリシリコンからなる水平転送電極Ｈ２がそれぞれ絶縁膜（図示せず）を介して形成されている。かかる構成の水平転送部３０では、隣り合う水平転送電極Ｈ１，Ｈ２が対となり、この電極対（Ｈ１，Ｈ２）に対してその配列方向にて交互に２相の駆動パルスφＨ１，φＨ２が印加されることで２相駆動の水平転送が実現することとなる。

さらに、水平転送部３０の最終段にはポリシリコンからなる水平転送出力ゲート３１が形成されると共に、ＨＯＧ３１は接地電位であるＧＮＤに接続されている。なお、ＨＯＧ３１はその下のＮ型チャネル領域１３と共に水平転送出力ゲート（以下、「ＨＯＧ」という）３１を構成している。

ＨＯＧ３１に隣接してＮ^＋型のＦＤ部４１が形成され、このＦＤ部４１の横にチャネル領域４６を挟んでＮ^＋型のリセットドレイン部（以下、「ＲＤ部」という）４３が形成されている。更に、チャネル領域４６の上方に絶縁膜（図示せず）を介してリセットゲート部（以下、「ＲＧ部」という）４２が形成されている。

また、ＦＤ部４１はソースフォロワ回路からなる出力回路４４と接続されており、ＲＤ部４３は一定のドレイン電圧φＶｒｄが印加されている。なお、ＦＤ部４１の信号電荷の変化量をΔＱ、ＦＤ部４１の静電容量をＣとすると、出力回路４４から出力される電圧変化ΔＶは、ΔＶ＝ΔＱ／Ｃで表現することができる。

かかる構成の出力部４０では、水平転送部３０上の転送電極（Ｈ１，Ｈ２，ＬＨ）に駆動パルスを印加することによって、水平転送部３０に転送された信号電荷がＦＤ部４１に転送され、ＦＤ部４１に転送された信号電荷は、電荷量に応じた信号電圧に変換される。また、信号電圧は、出力回路４４により増幅された後。出力される。

なお、ＦＤ部４１で信号電圧に変換した後は、リセットゲート端子４５にリセットゲートパルスφＲＧを印加し、ＦＤ部４１に蓄積された信号電荷をＲＤ部４３に掃き捨てる。

さらに、固体撮像素子１における出力部４０では、ＦＤ部４１と、Ｐ型ウェル領域１２との間に、第１Ｐ型ウェル領域１７および第１Ｎ型ウェル領域１６を形成している。第１Ｐ型ウェル領域１７および第１Ｎ型ウェル領域１６は、それぞれＰ型ウェル領域１２またはＮ型サブ領域１１と独立して形成されている。すなわち、第１Ｎ型ウェル領域１６は、コンタクト領域１６ａを介して、基板バイアス電圧φＶｓｕｂとは異なる電圧φＮ１が印加されるように形成されている。また、第１Ｐ型ウェル領域１７は、コンタクト領域１２ａを介して、ＧＮＤに接地されるように形成されている。電圧φＮ１の印加は、固体撮像素子の基板バイアス発生回路５０により生成される。

基板バイアス発生回路５０は、図３に示すように、主としてエミッタフォロア回路５１と、基板バイアス調整部５２と、抵抗分割回路５３とを備えており、Ｐ型ウェル領域１２で構成されるオーバーフローバリア（ＯＦＢ）のポテンシャルバリアの高さを決定する基板バイアス電圧φＶｓｕｂを生成している。また、また、基板バイアス発生回路５０は、第１Ｎ型ウェル領域１６に印加する電圧φＮ１も生成する。

エミッタフォロア回路５１は、抵抗Ｒ１，Ｒ２と、トランジスタＴｒ１と、容量Ｃ１とを備えている。抵抗Ｒ１は、その一端が電源電圧Ｖｄｄに接続され、その他端がトランジスタＴｒ１のコレクタに接続されている。トランジスタＴｒ１は、そのエミッタが基板バイアス出力端子Ｖｓｕｂに接続され、そのベースが、基準電圧が印加される入力端子に接続されている。また、基板バイアス出力端子Ｖｓｕｂには、抵抗Ｒ２の一端と容量Ｃ１の一端が平行に接続され、抵抗Ｒ２の他端と容量Ｃ１の他端がそれぞれＧＮＤに接地されている。

基板バイアス調整部５２は、エミッタフォロア回路５１で生成される基板バイアス電圧φＶｓｕｂの値を調整する回路である。この基板バイアス調整部５２は、抵抗Ｒ３，Ｒ４およびトランジスタＴｒ２を備える第１スイッチ素子と、抵抗Ｒ５，Ｒ６およびトランジスタＴｒ３を備える第２スイッチ素子とにより構成されており、第１スイッチ素子または第２スイッチ素子のいずれかを動作させるようにしている。

第１スイッチ素子では、抵抗Ｒ３の一端がトランジスタＴｒ２のコレクタに接続され、トランジスタＴｒ２のエミッタがＧＮＤに接地されている。トランジスタＴｒ２のベースは、抵抗Ｒ４を介して外部端子に接続されている。かかる構成を有する第１スイッチ素子では、外部端子に所定の電圧を印加することで、トランジスタＴｒ２がオンする。これにより、抵抗Ｒ３およびトランジスタＴｒ２に電流が流れるため、第１スイッチ素子は所定の抵抗値を有する抵抗素子として機能する。

また、第２スイッチ素子では、抵抗Ｒ５の一端がトランジスタＴｒ３のコレクタに接続され、トランジスタＴｒ３のエミッタがＧＮＤに接地されている。トランジスタＴｒ３のベースは、抵抗Ｒ６を介して外部端子に接続されている。かかる構成を有する第２スイッチ素子では、外部端子に所定の電圧を印加することで、トランジスタＴｒ３がオンする。これにより、抵抗Ｒ４およびトランジスタＴｒ３に電流が流れるため、第１スイッチ素子は所定の抵抗値を有する抵抗素子として機能する。

抵抗分割回路５３は、電源電圧ＶｄｄとＧＮＤとの間で直列に接続された抵抗Ｒ７，Ｒ８，Ｒ９により構成されている。抵抗Ｒ８と抵抗Ｒ９との間に基板バイアス調整部５２の出力端子が接続され、抵抗Ｒ７と抵抗Ｒ８との間に出力端子が接続されている。かかる構成を有する抵抗分割回路５３では、基板バイアス調整部５２により生成される入力電圧に応じた電圧φＮ１が生成される。

なお、抵抗分割回路５３では、抵抗Ｒ３の抵抗値を抵抗Ｒ５の抵抗値よりも小さくしている。これにより、第１スイッチ素子を動作させることで画素部２１に蓄積する信号電荷の飽和量を大きくし、第２スイッチ素子を動作させることで画素部２１に蓄積する信号電荷の飽和量を小さくしている。

また、基板バイアス発生回路５０では、上述のとおり、基板バイアス電圧φＶｓｕｂと第１Ｎ型ウェル領域１６に印加する電圧φＮ１とが生成される。この電圧φＮ１は、上述した基板バイアス電圧φＶｓｕｂと同様に、電圧値を変更可能に形成されている。すなわち、基板バイアス調整部５２の第１スイッチ素子を動作させることで電圧φＮ１の電圧を高くすることができ、第２スイッチ素子を動作させることで電圧φＮ１の電圧を低くすることができる。

上述した構成を有する固体撮像素子１では、出力部４０における半導体基板１０内に、第１Ｎ型ウェル領域１６および第１Ｐ型ウェル領域１７を形成し、第１Ｎ型ウェル領域１６に電圧を印加する抵抗分割回路５３を基板バイアス発生回路５０内に形成するようにしたので、ＦＤ部４１の変換効率ηを変更することができる。

ここで、変換効率ηの原理について説明する。
ＦＤ部に関する全静電容量Ｃ_FDおよび電荷電圧変換効率（以下、単に「変換効率」という）ηは、次式（１），（２）で表わされる。
Ｃ_FD＝Ｃ_j＋Ｃ_H＋Ｃ_R＋Ｃ_D＋（１−ｇ）Ｃ_S・・・（１）
η＝ｑ／Ｃ_FD＊Ｇ［μＶ／ｅ］・・・（２）
ただし、
Ｃ_j：ＦＤ部と、第１Ｎ型ウェル領域（またはＮ型サブ領域）との間の接合静電容量
Ｃ_H：ＦＤ部とＨＯＧとの間の静電容量
Ｃ_R：ＦＤ部とＲＧとの間の静電容量
Ｃ_D：出力素子のドレイン領域とゲート電極間の静電容量
Ｃ_S：出力素子のソース領域とゲート電極間の静電容量
ｇ：出力回路初段のソースフォロワ回路のゲイン
ｑ：電子１個の電荷量
Ｇ：出力回路全体のゲイン

ＦＤ部４１と第１Ｎ型ウェル領域１６との間の逆バイアス電圧を制御することにより、空乏層幅を制御することができる。これにより、ＦＤ部４１の変換効率ηを制御することができる。すなわち、ＦＤ部４１と、第１Ｎ型ウェル領域１６（またはＮ型サブ領域１１）との間の接合静電容量Ｃ_jを制御することにより、ＦＤ部４１に関する全静電容量Ｃ_FDを制御し、結果として変換効率ηを制御する。

このように、本実施形態の固体撮像素子では、出力部４０ａおよび基板バイアス発生回路５０ａを備えることにより、第１Ｎ型ウェル領域１６の電位を独立して調整することができる。これにより、第１Ｎ型ウェル領域１６の電位に応じてＦＤ部４１の変換効率ηを制御することができる。

例えば、画素部２１から所定の繰り返し単位の画素のみの信号電荷を読み出した後、垂直転送部２３中で複数画素分の信号電荷を加算して転送する第２の駆動モードでは、第２スイッチ素子をオンさせることで、複数の画素部から読み出された信号電荷を独立に垂直転送する第１の駆動モードに対し、電圧φＮ１の値を高くすることができ、ＦＤ部４１と第１Ｎ型ウェル領域１６との間の逆バイアス電圧を高くすることができる。従って、空乏層幅がより広くなり、ＦＤ部４１と第１Ｎ型ウェル領域１６間の静電容量Ｃ_ｊを減少させることができ、第１の駆動モードに対し、変換効率ηを高めることができる。

一方、第１の駆動モードでは、第１スイッチ素子をオンさせることで、第２の駆動モードよりも電圧φＮ１の値を低くすることができ、空乏層幅を狭くすることができる。従って、ＦＤ部４１と第１Ｎ型ウェル領域１６との間の静電容量Ｃ_ｊを大きくすることができ、第２の駆動モードに対し変換効率ηを下げることができる。

このように本実施形態の固体撮像素子１では、既存の基板バイアス発生回路５０を用いることで、駆動モード毎に変換効率ηの切り替えを、部品点数増やすことなく、容易に実現することが可能となる。

このような本実施形態に係る固体撮像素子１に対して、出力部４０において第１Ｎ型ウェル領域１６および第１Ｐ型ウェル領域１７を備えておらず、基板バイアス発生回路５０において抵抗分割回路５３を備えていない固体撮像素子（図４，５参照）では、ＦＤ部４１下の領域の電位を独立に制御することができない。そのため、駆動モード毎に変換効率ηを切り替えることができない。

なお、本実施形態に係る固体撮像素子では、基板バイアス発生回路５０が備える基板バイアス調整部５２により電圧φＮ１の値を調整するようにしたが、電圧φＮ１の値の調整はこの方法に限定されない。例えば、図６に示すように、固体撮像素子が備える基準電圧発生回路６０と、固体撮像素子外部に設けられた電圧値切り替え手段により、電圧φＮ１の値を調整してもよい。

［１．４．第１の実施形態における撮像装置の構成］
（撮像装置の全体構成）
以下、このように構成された固体撮像素子１を備えた撮像装置について説明する。図７は上記固体撮像素子１を備えた撮像装置の構成を示す図である。

図７に示すように、撮像装置９０は、光学ブロック９１、固体撮像素子１、Ａ／Ｄ（アナログ／デジタル）変換回路９２、信号処理回路９３，制御部であるシステムコントローラ９４、入力部９５を具備する。また、この撮像装置９０には、光学ブロック９１内の機構を駆動するためのドライバ９６、固体撮像素子１を駆動させる駆動パルスを生成するタイミングジェネレータ（以下、「ＴＧ」という）９７などが設けられる。

光学ブロック９１は、被写体からの光を固体撮像素子１へ集光するためのレンズ、レンズを移動させてフォーカス合わせやズーミングを行うための駆動機構、メカシャッタ、絞りなどを具備している。ドライバ９６は、システムコントローラ９４からの制御信号に応じて、光学ブロック９１内の機構の駆動を制御する。

固体撮像素子１は、ＴＧ９７により生成された駆動パルス（φＶ１，φＶ２，φＶ３，φＶ４、φＨ１，φＨ２など）に基づいて駆動され、被写体からの入射光を電気信号に変換する。ＴＧ９７は、システムコントローラ９４の制御の下で駆動パルスを生成する。

Ａ／Ｄ変換回路９２は、固体撮像素子１から出力された画像信号をＡ／Ｄ変換してデジタル画像信号を出力する。

信号処理回路９３は、Ａ／Ｄ変換回路９２からのデジタル画像信号に対するＡＦ（Auto
Focus）、ＡＥ（Auto Exposure）、欠陥画素の補間処理などの各種カメラ信号処理を実行する。

システムコントローラ９４は、例えば、ＣＰＵ（Central Processing Unit）、ＲＯＭ（Read Only Memory）、ＲＡＭ（Random Access Memory）などから構成される。ＣＰＵはＲＯＭなどに記憶されたプログラムを実行することにより、この撮像装置の各部を統括的に制御し、また、その制御のための各種演算を実行する。入力部９５は、ユーザの操作入力を受け付ける操作キー、ダイアル、レバーなどを含み、操作入力に応じた制御信号をシステムコントローラ９４に出力する。

この撮像装置９０では、固体撮像素子１で受光され、光電変換された信号電荷に応じた画像信号が、順次Ａ／Ｄ変換回路９２に供給されてデジタル信号に変換され、信号処理回路９３により画質補正処理され、最終的に輝度信号と色差信号とに変換して出力される。信号処理回路９３から出力された画像データは、図示しないグラフィックインタフェース回路に供給されて表示用の画像信号に変換され、これにより図示しないモニタにカメラスルー画像が表示される。

［２．第２の実施形態］
次に、第２実施形態に係る固体撮像素子について図８，図９を参照して説明する。なお、本実施形態の特徴的な構成である出力部４０ｂおよび基板バイアス発生回路５０ｂ以外の構成については、上述した一般的な固体撮像素子と共通する構成については同一の符号を付して説明を省略する。

図８に示すように、本実施形態に係る固体撮像素子の出力部４０ｂでは、ＦＤ部４１に対して半導体基板の深さ方向の位置に、Ｐ型ウェル領域１２と独立した第２Ｐ型ウェル領域１８を形成している。この第２Ｐ型ウェル領域１８はコンタクト領域１８ａを介して電圧φＰ２が印加されるように形成されている。電圧φＮ１の印加は、本実施形態に係る固体撮像素子の基板バイアス発生回路５０ｂにより生成される。

すなわち、図９に示すように、本実施形態に係る固体撮像素子の基板バイアス発生回路５０ｂは、基板バイアス調整部５２と直列に接続された抵抗分割回路５４を備えている。抵抗分割回路５４は、ＧＮＤと電圧ＶＬとの間で直列に接続された抵抗Ｒ１０およびトランジスタＴｒ４により構成されている。

抵抗Ｒ１０の一端はＧＮＤに接続され、抵抗Ｒ１０他端はトランジスタＴｒ４のドレインに接続されている。トランジスタＴｒ４のソースは電圧ＶＬに接続され、抵抗Ｒ７と抵抗Ｒ８との間に出力端子が接続されている。かかる構成を有する抵抗分割回路５３では、基板バイアス調整部５２により生成される入力電圧に応じた電圧φＰ２が生成される。

本実施形態に係る基板バイアス発生回路５０ｂでは、基板バイアス電圧φＶｓｕｂと電圧φＰ２とが生成される。また、基板バイアス発生回路５０ｂで生成される電圧φＰ２は、上述した基板バイアス電圧φＶｓｕｂと同様に、電圧値を変更可能に形成されている。すなわち、基板バイアス調整部５２の第１スイッチ素子をオンさせることで電圧φＰ２の電圧を高くすることができ、第２スイッチ素子をオンさせることで電圧φＰ２の電圧を低くすることができる。

このように、本実施形態の固体撮像素子では、ＦＤ部４１に対して基板深さ方向の位置に、第２Ｐ型ウェル領域を形成し、この第２Ｐ型ウェル領域の電位制御を行うようにしたので、第２Ｐ型ウェル領域をニュートラル化することで静電容量がつき、変換効率ηを低下させることができる。すなわち、ＦＤ部４１と、Ｎ型ウェル領域またはＮ型サブ領域１１との間の接合静電容量Ｃ_jを制御することにより、ＦＤ部４１に関する全静電容量Ｃ_FDを制御し、結果として変換効率ηを制御することができる。

例えば、第２の駆動モードでは、第２スイッチ素子を動作させることで、トランジスタＴｒ４をオフにして第２Ｐ型ウェル領域１８に印加する電圧φＰ２を負の値とし、第２Ｐ型ウェル領域１８をニュートラルにすると、基板バイアス効果により、出力回路の増幅率（以下、「出力回路ゲイン」という。）が低下する。その結果、ＦＤ部４１の静電容量は、減少し、変換効率ηが上がる。

一方、第１の駆動モードでは、第１スイッチ素子を動作させることで、第２Ｐ型ウェル領域をニュートラルにするために、トランジスタをオンにして、ＦＤ部４１に負バイアスがかかるようにする。その結果、ＦＤ部４１の静電容量が増加し、変換効率ηが低下する。

このように本実施形態の固体撮像素子では、既存の基板バイアス発生回路５０を用いることで、駆動モード毎に変換効率ηの切り替えを、部品点数増やすことなく、容易に実現することが可能となる。

なお、本実施形態に係る固体撮像素子では、基板バイアス発生回路５０が備える基板バイアス調整部５２により電圧φＰ２の値を調整するようにしたが、電圧φＰ２の値の調整はこの方法に限定されない。例えば、図１０に示すように、固体撮像素子が備える基準電圧発生回路６０と、固体撮像素子外部に設けられた電圧値切り替え手段により、電圧φＰ２の値を調整してもよい。

［３．第３の実施形態］
次に、第３実施形態に係る固体撮像素子について図１１を参照して説明する。なお、本実施形態の特徴的な構成である出力部４０ｃおよび基板バイアス発生回路５０ｃ以外の構成については、上述した一般的な固体撮像素子と共通する構成については同一の符号を付して説明を省略する。

図１１に示すように、本実施形態に係る固体撮像素子の基板バイアス発生回路５０ｃは、基板バイアス調整部５２と直列に接続された抵抗分割回路５５を備えている。抵抗分割回路５５は、電源電圧Ｖｄｄと基準電圧Ｖｓｓとの間で直列に接続された抵抗Ｒ１１とトランジスタＴｒ５とにより構成されている。

抵抗Ｒ１１の一端は電源電圧Ｖｄｄに接続され、抵抗Ｒ１１の他端はトランジスタＴｒ５のドレインに接続されている。トランジスタＴｒ５のソースは電圧ＶＬに接続されている。かかる構成を有する抵抗分割回路５５では、基板バイアス調整部５２により生成される入力電圧に応じた電圧が生成される。

本実施形態に係る基板バイアス発生回路５０ｃでは、基板バイアス調整部５２の第１スイッチ素子をオンさせることで電圧φＰ２の電圧を高くすることができ、第２スイッチ素子をオンさせることで電圧φＰ２の電圧を低くすることができる。電圧φＰ２は、出力回路４４の段数を増減させるスイッチとして機能するトランジスタＴｒ６のベースに印加される。

このように、本実施形態の固体撮像素子では、出力回路４４（ソースフォロワ回路）のゲインｇは１より小さく、出力回路段数の増加により、出力回路全体のゲインを低下させることができる。

例えば、第２の駆動モードから第１の駆動モードへ切り替えたときには、スイッチとして機能するトランジスタＴｒ６がオンし、ソースフォロワ回路の段数が２段から３段に切り替わることで出力回路のゲインｇが下がることになる。このとき、Ｖｏｕｔ２から出力される電圧を信号出力として取り扱う。

一方、第１の駆動モードから第２の駆動モードへ切り替えたときには、トランジスタＴｒ６がオフとなり、ソースフォロワ回路の段数が３段から２段に切り替わることで出力回路のゲインｇが上がることになる。このとき、Ｖｏｕｔ１から出力される電圧を信号出力として取り扱う。

このように本実施形態の固体撮像素子では、既存の基板バイアス発生回路５０を用いることで、駆動モード毎に出力回路のゲインｇの切り替えを、部品点数増やすことなく、容易に実現することが可能となる。

なお、本実施形態に係る固体撮像素子では、基板バイアス発生回路５０が備える基板バイアス調整部５２により電圧φＰ２の値を調整するようにしたが、電圧φＰ２の値の調整はこの方法に限定されない。例えば、図１２に示すように、固体撮像素子が備える基準電圧発生回路６０と、固体撮像素子外部に設けられた電圧値切り替え手段により、電圧φＰ２の値を調整してもよい。

［４．第４の実施形態］
次に、第４実施形態に係る固体撮像素子について図１３を参照して説明する。なお、本実施形態の特徴的な構成である出力部４０ｄおよび基板バイアス発生回路５０ｄ以外の構成については、上述した一般的な固体撮像素子と共通する構成については同一の符号を付して説明を省略する。

図１３に示すように、出力回路４４ａの第３Ｐ型ウェル領域１９は、撮像領域２０や出力部４０等のＰ型ウェル領域１２とは分離して形成されている。また、基板バイアス発生回路５０ｄは、基板バイアス調整部５２と、上述した抵抗分割回路５４を備えている。

基板バイアス発生回路５０ｄは、エミッタフォロア回路５１と、基板バイアス調整部５２と、抵抗分割回路５４と、基準電圧発生回路６０とを備えている。かかる構成を有する基板バイアス発生回路５０ｄでは、抵抗分割回路５４を構成するトランジスタＴｒ４のゲートが基板バイアス調整部５２に接続されている。また、基準電圧発生回路６０の入力端子が抵抗Ｒ１０とトランジスタＴｒ４のドレインとの間に接続されており、基板バイアス調整部５２により調整された入力電圧に応じた出力電圧が基準電圧発生回路６０に入力されるようになっている。

例えば、第２の駆動モードから第１の駆動モードへ切り替えたときには、スイッチとして機能するトランジスタＴｒ６がオンとなり、ソースフォロワ回路の段数が２段から３段に切り替わることで出力回路のゲインｇが下がることになる。このとき、Ｖｏｕｔ２から出力される電圧を信号出力として取り扱う。

一方、第１の駆動モードから第２の駆動モードへ切り替えたときには、トランジスタＴｒ６がオフとなり、ソースフォロワ回路の段数が３段から２段に切り替わることで出力回路のゲインｇが上がることになる。このとき、Ｖｏｕｔ１から出力される電圧を信号出力として取り扱う。

このように本実施形態の固体撮像素子では、既存の基板バイアス発生回路５０を用いることで、駆動モード毎に出力回路のゲインｇの切り替えを、部品点数増やすことなく、容易に実現することが可能となる。

なお、本実施形態に係る固体撮像素子では、基板バイアス発生回路５０が備える基板バイアス調整部５２により電圧φＰ２の値を調整するようにしたが、電圧φＰ２の値の調整はこの方法に限定されない。例えば、図１４に示すように、固体撮像素子が備える基準電圧発生回路６０と、固体撮像素子外部に設けられた電圧値切り替え手段により、電圧φＰ２の値を調整してもよい。

このように、本発明によれば、基板バイアス調整部の利用による選択的な出力電圧により、駆動モード毎に、固体撮像素子内で、変換効率ηおよび出力回路ゲインを変えることができる。これにより、変換効率ηおよび出力回路ゲインを高く設定した第２の駆動モードと、変換効率ηおよび出力回路ゲインを低く設定した第１の駆動モードを両立できるため、第２の駆動モードでは、感度特性の高い出力を実現できる一方、第１の駆動モードでは、過剰に信号出力を増幅することなく、特に暗時の画質劣化を防ぐことが可能となる。

以上、本発明の好ましい実施形態について説明したが、本発明はかかる特定の実施形態に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。

１ 固体撮像素子
１０ 半導体基板
１１ Ｎ型サブ領域
１２ Ｐ型ウェル領域
１２ａ コンタクト領域
１３ Ｎ型チャネル領域
１４ トランスファ領域
１５ ストレージ領域
１６ 第１Ｎ型ウェル領域
１６ａ，１８ａ コンタクト領域
１７ 第１Ｐ型ウェル領域
１８ 第２Ｐ型ウェル領域
２０ 撮像領域
２１ 画素部
２２ 読み出しゲート部
２３ 垂直転送部
２４ 素子分離領域
３０ 水平転送部
３１ 水平転送出力ゲート
４０，４０ａ，４０ｂ，４０ｃ，４０ｄ 出力部
４１ フローティングディフュージョン部
４２ リセットゲート部
４３ リセットドレイン部
４４，４４ａ 出力回路
４５ リセットゲート端子
４６ チャネル領域
５０，５０ａ，５０ｂ，５０ｃ，５０ｄ 基板バイアス発生回路
５１ エミッタフォロア回路
５２ 基板バイアス調整部
５３，５４，５５ 抵抗分割回路
６０ 基準電圧発生回路

Claims (8)

1. 半導体基板上に、行列状に配列されて光電変換を行う複数の画素部と、
   前記複数の画素部から読み出された信号電荷を垂直転送する垂直転送部と、
   前記垂直転送部から転送された前記信号電荷を水平転送する水平転送部と、
   前記水平転送部から転送された前記信号電荷を電荷電圧変換する電荷電圧変換部およびこの電荷電圧変換部により変換された信号電圧を増幅する出力回路を有する出力部と、
   前記画素部の飽和信号量を調整するために、前記半導体基板に印加する基板バイアス電圧を制御する基板バイアス発生回路と、
   を備え、
   前記基板バイアス発生回路により、制御された前記基板バイアス電圧を、前記電荷電圧変換部下の領域に印加して前記電荷電圧部による変換効率または前記出力回路による前記信号電圧の増幅率を調整する固体撮像素子。
2. 前記垂直転送部は、前記複数の画素部から読み出された信号電荷を独立に垂直転送する第１の駆動モードと、前記画素部から所定の繰り返し単位の画素のみの信号電荷を読み出した後、前記垂直転送部中で複数画素分の信号電荷を加算して転送する第２の駆動モードとを第１の駆動モード選択的に設定可能に構成されており、
   前記基板バイアス発生回路は、各前記駆動モード毎に、前記変換効率または前記増幅率を調整する請求項１に記載の固体撮像素子。
3. 前記基板バイアス発生回路は、前記第２の駆動モードにおける前記変換効率または前記増幅率を、前記第１の駆動モードにおける前記変換効率または前記増幅率よりも高くなるように調整する請求項２に記載の固体撮像素子。
4. 前記基板バイアス発生回路は、前記第１の駆動モードにおける前記変換効率または前記増幅率を、前記第２の駆動モードにおける前記変換効率または前記増幅率よりも高くなるように調整する請求項２に記載の固体撮像素子。
5. 前記基板バイアス発生回路は、前記電荷電圧変換部の静電容量を変えることにより、前記変換効率を調整する請求項１に記載の固体撮像素子。
6. 前記出力部は、前記基板バイアス電圧が印加されるように形成されており、
   前記基板バイアス発生回路は、前記出力回路における前記基板バイアス電圧を変えることにより、前記増幅率を調整する請求項１に記載の固体撮像素子。
7. 前記出力回路は、複数段のソースフォロワ回路により構成され、
   前記基板バイアス制御手段は、前記複数段のソースフォロワ回路の段数を切り替えることにより、前記増幅率を調整する請求項１に記載の固体撮像素子。
8. 固体撮像素子と、
   前記固体撮像素子に被写体像を結像する光学系と、
   前記固体撮像素子を駆動させる駆動パルスを生成する駆動部と、
   前記固体撮像素子の出力画像信号を処理する信号処理回路と、を備え、
   前記固体撮像素子は、
   半導体基板上に、行列状に配列されて光電変換を行う複数の画素部と、
   前記複数の画素部から読み出された信号電荷を垂直転送する垂直転送部と、
   前記垂直転送部から転送された前記信号電荷を水平転送する水平転送部と、
   前記水平転送部から転送された前記信号電荷を電荷電圧変換する電荷電圧変換部およびこの電荷電圧変換部により変換された信号電圧を増幅する出力回路を有する出力部と、
   前記画素部の飽和信号量を調整するために、前記半導体基板に印加する基板バイアス電圧を制御する基板バイアス発生回路と、
   を備え、
   前記基板バイアス発生回路により、制御された前記基板バイアス電圧を、前記電荷電圧変換部下の領域に印加して前記電荷電圧部による変換効率または前記出力回路による前記信号電圧の増幅率を調整する撮像装置。

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