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JP2007524219A - 半導体装置、および薄層歪緩和バッファ成長方法 - Google Patents

半導体装置、および薄層歪緩和バッファ成長方法 Download PDF

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JP2007524219A JP2006500420A JP2006500420A JP2007524219A JP 2007524219 A JP2007524219 A JP 2007524219A JP 2006500420 A JP2006500420 A JP 2006500420A JP 2006500420 A JP2006500420 A JP 2006500420A JP 2007524219 A JP2007524219 A JP 2007524219A
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Abstract

本発明は、半導体基板を含み、その上部に少なくとも薄層歪緩和バッファを有し、本質的に３層のスタックから成っている半導体装置に関するものであり、その薄層歪緩和バッファは半導体装置のアクティブ部分でなく、さらに、薄層歪緩和バッファを形成する前記３層が本質的に一定のＧｅ濃度を有することを特徴としている。前記３層は以下の通りである：Ｓｉ１−ｘＧｅｘの第１エピタキシャル層、ｘはＧｅ濃度である；前記第１エピタキシャル層上の、Ｓｉ１−ｘＧｅｘ：Ｃの第２エピタキシャル層、Ｃの量は少なくとも０．３％である；前記第２層上のＳｉ１−ｘＧｅｘの第３エピタキシャル層。

Description

本発明は、半導体基板の最上部上への高移動度装置の作成に適した、エピタキシャル多層バッファに関する。また、本発明は、こうしたバッファの作成方法に関する。
シリコンの低価格、および、Ｓｉ／ＳｉＯ２システムの（構造的および電子的）特性により、デジタルエレクトロニクスは、長年にわたり、Ｓｉ／ＳｉＯ２ベースの技術が主流となってきた。無線通信および光通信において、新しいアプリケーションが注目されているため、従来のシリコンベースの装置は、もはや十分な高周波および光電子特性を提供しない。今日では、これら新しいアプリケーションに要求される機能性を、以下の２つの材料／システムが有している：ＩＩＩ−Ｖ族材料（ＩｎＰ、ＧａＡｓ、．．．）、およびＩＶ−ＩＶ族ヘテロ構造（ＳｉＧｅ／Ｓｉ）。
今日まで、高周波数および光アプリケーションは、ＧａＡｓウエハ上に成長したＩＩＩ−Ｖ族材料により、ほとんど決定的な差を生じさせているものの、ＳｉＯ２などの自然酸化物に欠けること、これらのウエハ上で可能な集積化が低レベルであるということが、主要な欠点である。
歪調整ＳｉＧｅ層と歪シリコン層を含むＳｉＧｅ／Ｓｉヘテロ構造は、ＳｉＧｅとＳｉとの間のヘテロ界面でのバンドオフセットにより、歪シリコンチャンネルへの電子伝達を改良し、それによって量子井戸内へ電子を閉じ込めている。バンド構造の変更は、ＳｉとＳｉＧｅとの間の格子不整合に起因している。
これらの新しいシステムの機能性と、シリコン技術（低価格、高生産性、および能力）の利点の双方から利益を得るための、１つの解決策は、Ｓｉ基板上に、ＩＩＩ−Ｖ族化合物またはＳｉＧｅ／Ｓｉを一体化することである。その場合の主な課題は、異なる格子定数を有する基板へ、これらの材料を付着させることである。薄膜と基板との間の格子不整合は、転位の形成および伝搬をエピ層にもたらすことになる。エピタキシャル層のアクティブ部分の各転位は、電子特性、および散乱に起因するキャリヤー伝達の劣化を招く。
エピタキシャル層の最上部に昇る転位の密度は、ＳｉＧｅに対しては１×１０１１ｃｍ−２、ＧａＡｓに対しては１×１０１０ｃｍ−２程度に高くなり得るが、これは、いかなるアプリケーションにとっても高過ぎる。高機能性材料を成長させるためには、エピタキシャル層のアクティブ部分の転位の密度を可能な限り低くし、好適には（この仕様は未だ確立されたものではないが）１×１０４ｃｍ−２より低くしておく必要がある。
Ｓｉ基板の最上部上で、いかなる欠陥もないＳｉＧｅおよびＩＩＩ−Ｖ族化合物を成長させる１つの解決策は、基板とヘテロシステムとの間に歪緩和ＳｉＧｅバッファ（ＳＲＢ）を挿入することである。ＳｉＧｅの特性は、それをＳＲＢアプリケーションのために適当な化合物にする。さらに、Ｓｉ基板上に、ＳＲＢ内のＧｅ含有率により決定される、０（純粋なＳｉ）〜４．１６％（１００％Ｇｅ）の格子不整合を伴うＳｉＧｅ層システムを適合させることは可能である。
かなり高い電子移動度、および低スレッディング転位密度を得ることはできるが、厚いグレーデッドバッファは、なお、以下のようないくつかの主要な経済的、および技術的な欠点を示している：成長時間、材料消費、Ｓｉマイクロエレクトロニクスとの一体化には大き過ぎるステップ高。これらの問題を克服するために、薄層歪緩和バッファ（ＴＳＲＢ）において、多くの努力がなされてきた。
エピタキシャル層は、エピタキシャル層に転位を導入することにより、臨界厚みにわたって緩和可能となるだけである。この臨界厚みは、主に、成長条件（成長速度、温度、…）により、および、エピ層および／またはヘテロ界面に存在する欠陥により決定されている。ＴＳＲＢは、この臨界厚みを減少させ、転位をヘテロ界面に閉じ込めるために、欠陥を使っている。
これを実行するには３つの主要な方法がある。すなわち、現場での欠陥作成、実験施設内での欠陥作成、および規格に準拠した基板。本発明では、現場法が用いられており、点欠陥内成長（ｇｒｏｗｎ−ｉｎ ｐｏｉｎｔ ｄｅｆｅｃｔ）時導入がミスフィット転位に対する核形成部位として機能し、臨界厚みをかなり減少させることができる。この方法の原理は、ＳＲＢの付着の間に欠陥を成長させることである。
数人の研究者が、分子線エピタキシー（ＭＢＥ）、超高真空化学蒸着法（ＵＨＶ−ＣＶＤ）、または、低エネルギープラズマ助長化学蒸着法（ＬＥＰＥＣＶＤ）を使用することにより、このタイプのＳＲＢに取り組んできた。これらの方法は、転位を低温エピ層内へ閉じ込める一方、非常に小さな厚み（２００ｎｍ）に対して最上部層の高緩和度（＞９０％）を導く。
これらの方法の主な欠点は、これらが、ＭＢＥ、ＵＨＶ−ＣＶＤ、またはＬＥＰＥＣＶＤシステムのみに適用可能なことである。ＲＰＣＶＤシステムのように、成長速度は成長温度に強くリンクされている；超低温での成長は、非常に遅いか、または不可能でさえある。
本発明に関連する特許は、マツシタ（Ｍａｔｓｕｓｈｉｔａ）による特許文献１である。これは、格子内で緩和され、ほぼ転位がない基質ＳｉＧｅＣ結晶層、および層内に分散したＳｉＣ微結晶を含む、アニールされたＳｉＧｅＣ結晶層が、ＳｉＧｅＣ結晶層が付着したＳｉ基板を熱アニールすることにより、Ｓｉ基板上に形成される方法を説明している。その後、Ｓｉ結晶層は、最小の転位を伴う歪Ｓｉ結晶層を形成するために、アニールされたＳｉＧｅＣ結晶層に付着される。本発明により提示された解決策との主な違いは、使われているスレッディング転位減少原理、および到達する緩和度の相違である。
オスティン（Ｏｓｔｅｎ）他は、厚いＳｉＧｅ層およびＳｉＧｅＣ層の付着により歪緩和バッファを作成している（非特許文献１）。この方法は、ステップで等級付けされたＧｅ含有率の、標準の厚さのバッファの変更である。ここで、層の緩和は、高い内部応力により開始される。この内部応力は、温度に依存する、準安定臨界層厚みを越えて成長することにより増加する。置換炭素は、基礎を成すＳｉ１−ｚＧｅｚ層（ｘ＞ｚ）を伴ったＳｉ１−ｘ−ｙＧｅｘＣｙの格子定数に合うように、さらに、転位グライドがＳｉＧｅＣ層内で遅れるのに従って、スレッディング転位が表面に達するのを避けるために使用される。置換炭素の使用は、炭素含有率に上限を設ける。この限界を越えて、格子間炭素が実行される。
ランゼロッティ(Ｌａｎｚｅｒｏｔｔｉ)他は、結果的にいかなる欠陥も持たない、ＳｉＧｅ／ＳｉＧｅＣ／ＳｉＧｅ層スタックから成るベースを伴うＨＢＴ装置を開示している（非特許文献２）。Ｇｅは、エミッタからコレクタへのトランジット時間を減少させるために導入され、一方、置換Ｃはベース内でのホウ素の外方拡散を減少させるのに使用される。総層スタックは欠陥を持つべきではないので、炭素濃度に上限を設定する置換炭素が必要である。Ｓｉキャップ層は、歪ＳｉＧｅ上で成長するので、完全に緩和している。この層スタックは、確かに、ＳＲＢとしては使用されない。ＳＲＢは、その最上部上に、Ｇｅが豊富な歪ＳｉＧｅまたはＩＩＩ／ＩＶ族層を伴う歪Ｓｉ層を付着させることを可能にする。これは、キャリヤーの移動度を高めるために、側部にある装置で実行される。欠陥は、ＳＲＢ製作処理に固有である。ＳＲＢは、アクティブ装置領域の一部でなくてもよい。この文書では、ＳｉＧｅ／ＳｉＧｅＣ／ＳｉＧｅ層スタックの総厚みは、層緩和のための臨界厚みより小さくなるべきである。矛盾するが、ＳＲＢ層は、緩和が可能となる程度に厚くなければならない。
国際特許公開第ＷＯ０１／７３８２７号公報 「低スレッディング転位濃度を伴う緩和Ｓｉ１−ｘＧｅｘ／Ｓｉ１−ｘ−ｙＧｅｘＣｙバッファ構造（Ｒｅｌａｘｅｄ Ｓｉ１−ｘＧｅｘ／Ｓｉ１−ｘ−ｙＧｅｘＣｙ ｂｕｆｆｅｒ ｓｔｒｕｃｔｕｒｅｓ ｗｉｔｈ ｌｏｗ ｔｈｒｅａｄｉｎｇ ｄｉｓｌｏｃａｔｉｏｎ ｄｅｎｓｉｔｙ）」、アプライドフィジックスレター(Ａｐｐｌ．Ｐｈｙｓ．Ｌｅｔｔ．)７０（２１）、１９９７年５月２６日、ｐｐ．２８１３−２８１５ 「炭素取込によるＳｉＧｅ ＨＢＴにおけるホウ素の外方拡散の抑止（Ｓｕｐｐｒｅｓｓｉｏｎ ｏｆ ｂｏｒｏｎ ｏｕｔｄｉｆｆｕｓｉｏｎ ｉｎ ＳｉＧｅ ＨＢＴｓ ｂｙ ｃａｒｂｏｎ ｉｎｃｏｒｐｏｒａｔｉｏｎ）」、国際電子装置ミーティング（Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ Ｍｅｅｔｉｎｇ）（ＩＥＤＭ）９６、１９９６年１２月８−１１日、ｐｐ．２４９−２５２（ＩＥＥＥ、ニューヨーク、１９９６）
本発明は、高移動度装置のための、改良された特徴を有する、ＳｉＧｅ歪緩和バッファ（ＴＳＲＢ）を開示し、半導体基板上でＴＳＲＢを成長させる、簡単で、信頼できる方法を提供することを目的としている。
本発明は、半導体基板を含み、その最上部上に薄層歪緩和バッファを含み、本質的に３層のスタックから成っている半導体装置に関する。薄層歪緩和バッファは半導体装置のアクティブ部分ではない。前記薄層歪緩和バッファを形作るこれらの３層は、同じ一定のＧｅ濃度を有している。３層は以下の通りである：
Ｓｉ１−ｘＧｅｘの第１エピタキシャル層、ｘはＧｅ濃度である；
前記第１エピタキシャル層上の、Ｓｉ１−ｘＧｅｘ：Ｃの第２エピタキシャル層、Ｃの量は少なくとも０．３％である；および、
前記第２層上の、Ｓｉ１−ｘＧｅｘの第３エピタキシャル層。
半導体装置の好適な実施例では、前記２エピタキシャル層の厚みは１〜２０ｎｍである。
さらに特定の実施例では、前記２エピタキシャル層の厚みは１〜１０ｎｍである。
理想的な実施例では、前記第２エピタキシャル層の厚みは５ｎｍである。
Ｇｅ濃度は、有利には５〜１００％である。
さらに特定の実施例では、Ｇｅ濃度は１０〜６５％である。
有利な実施例では、Ｃ濃度は０．５％より高い。好ましくは、Ｃ濃度は０．５％〜１％である。好適な実施例では、Ｃ濃度は０．８％である。
他の好適な実施例では、半導体装置は、ＴＳＲＢの最上部にＳｉＧｅ／Ｓｉヘテロ構造をさらに有している。ヘテロ構造は、歪調整ＳｉＧｅ層および歪シリコン層を含む。
代替的、かつ好適な実施例では、薄層歪緩和バッファは、その最上部に、ＩＩＩ−Ｖ族化合物を有している。
他の実施例では、半導体装置は、さらに、前記スタックの前記第１エピタキシャルＳｉＧｅ層の下に、追加エピタキシャルＳｉ１−ｘＧｅｘ：Ｃ層を含んでいる。有利には、半導体装置は、前記追加エピタキシャルＳｉ１−ｘＧｅｘ：Ｃ層の下に、追加エピタキシャルＳｉ１−ｘＧｅｘ層を含んでいる。
第２の対象として、本発明は、薄層歪緩和バッファの成長方法であって、
半導体基板を提供するステップと、
前記半導体基板の少なくとも一部分上に、第１エピタキシャル層ＳｉＧｅを、Ｇｅ濃度が前記第１層にわたって本質的に一定となるような形で付着させるステップと、
前記第１ＳｉＧｅエピタキシャル層の上部に、少なくとも０．３％の炭素を組み込んだＳｉＧｅを成長させることにより、第２層ＳｉＧｅ：Ｃを、第１層におけるのと同様にＧｅ濃度が前記ＳｉＧｅ：Ｃ層にわたって本質的に一定となるような形で付着させるステップと、
前記ＳｉＧｅ：Ｃ層の上部に、第２ＳｉＧｅエピタキシャル層を、Ｇｅ濃度が前記第３層にわたって本質的に一定となるような形で付着させるステップと
を含むことを特徴とする。
半導体基板は、有利には、シリコンである。
好ましくは、Ｇｅ濃度は、５〜１００％であり、さらに有利には、１０〜６５％である。
有利な実施例では、Ｃ濃度は０．５％より大きい。Ｃ濃度は、好ましくは０．５％〜１％である。好適な実施例では、Ｃ濃度は０．８％である。
特定の実施例によると、第１および第２先駆ガスが提供される。第１先駆ガスは、Ｓｉを含む化合物、または、ｚおよびｗが１〜４に等しいＳｉＨｚＣｌｗグループからの化合物を含み、第２先駆ガスは、Ｇｅを含む先駆化合物である。層は、前記先駆ガスを利用して付着される。
他の特定の実施例によると、いかなるＣを含む化合物であれ、炭素を含むガスが供給される。
他の実施例では、本方法は、前記半導体基板の少なくとも一部分上の、前記第１エピタキシャルＳｉＧｅ層の下に、追加エピタキシャルＳｉ１−ｘＧｅｘ：Ｃ層を付着する追加ステップを含んでいる。有利には、本方法は、前記半導体基板の少なくとも一部分上の、前記追加エピタキシャルＳｉ１−ｘＧｅｘ：Ｃ層の下に、追加エピタキシャルＳｉ１−ｘＧｅｘ層を付着する追加ステップを含んでいる。
他の実施例では、本方法は、前記第３エピタキシャル層の上部に、追加シリコンキャップ層を付着するステップをさらに含んでいる。
他の実施例では、本方法は、前記半導体基板および前記３つのエピタキシャル層から成る構造が、最高温度が前記ＳｉＧｅ層の融点によって定義される、８００℃以上の温度にさらされる追加ステップを含む。任意に、前記構造は、前記追加層の少なくとも１つをさらに含む。
好ましい実施例では、本方法は、薄層歪緩和バッファの上部に歪調整ＳｉＧｅ層を付着する追加ステップを含んでいる。
有利には、本方法は、前記歪調整ＳｉＧｅ層の上部に歪シリコン層を付着する、追加ステップを含んでいる。
他の実施例では、少なくとも前記３つのエピタキシャル層を付着するステップ、任意に、シリコンキャップ層を付着するステップおよび構造を８００℃以上の温度にさらすステップは、前記ステップ間において酸化雰囲気へさらすことなく実行される。
さらなる実施例では、少なくとも、前記３つのエピタキシャル層を付着するステップから歪シリコン層を付着するステップまでのステップは、前記ステップ間に酸化雰囲気へさらすことなく実行される。
さらなる実施例では、少なくとも前記３つのエピタキシャル層を付着するステップ、任意に、シリコンキャップ層を付着するステップおよび構造を８００℃以上の温度にさらすステップは、同じツール内で、前記ステップ間において酸化雰囲気へさらすことなく実行される。
好適な実施例では、少なくとも、前記３つのエピタキシャル層を付着するステップから歪シリコン層を付着するステップまでのステップは、同じツール内で、前記ステップ間に酸化雰囲気へさらすことなく実行される。
特定の実施例では、前記基板はブランケットウエハである。
代替的実施例では、前記基板はパターンドウエハである。
本発明は、例えばシリコンのような半導体基板の最上部上に高移動度装置（例えば、ＳｉＧｅ／歪Ｓｉシステム）を一体化するための薄層歪緩和バッファ（ＴＳＲＢ）に関する。以下の説明では、薄層歪緩和バッファおよびその取得方法の両方が説明されている。
ｙ（Ｃ濃度）が少なくとも０．３％、好ましくは０．５％〜１％の、Ｓｉ０．７８Ｇｅ０．２２／Ｓｉ０．７８Ｇｅ０．２２：Ｃｙ／Ｓｉ０．７８Ｇｅ０．２２多層システムに基づくＴＳＲＢを、エピタキシャル成長させる。ＴＳＲＢの急速熱アニーリング（１０００℃で３０秒）の後に、非常に滑らかな表面（ＲＭＳ〜１ｎｍ）を伴う、９１％の緩和が達成される。エピタキシャル層表面に達するいかなる転位も観測されない。転位核生成のための異種中心の生成のために、現場法でのＳｉＧｅの成長の間、炭素が取り込まれる。
図１では、その最上部にＳｉＧｅ／Ｓｉへテロシステムが付着されたシリコン基板上の、本発明に従う２３０ｎｍ ＴＳＲＢの完全な構造が示されている。ＴＳＲＢは、そのＳｉＧｅ／Ｓｉヘテロ構造およびＩＩＩ−Ｖ族化合物の双方の最上部での調整に適しているが、この説明における関心の的は、ＴＳＲＢ上でのＳｉＧｅ／Ｓｉ一体化にある。ＳｉＧｅ／Ｓｉへテロシステムは、装置のアクティブ部分を構成する。ＴＳＲＢは、装置のアクティブ部分としては使用されない。アクティブ層での電荷輸送は、ＴＳＲＢを貫通してではなく、平行に起こる。
薄層歪緩和バッファの成長前に、自然酸化物層が基板から取り除かれる。図１でのＴＳＲＢは、第１エピタキシャル層Ｓｉ０．７８Ｇｅ０．２２、第２エピタキシャル層Ｓｉ０．７８Ｇｅ０．２２：Ｃｙ、および第３エピタキシャル層Ｓｉ０．７８Ｇｅ０．２２から成る。前記第２Ｓｉ０．７８Ｇｅ０．２２層の厚みは１〜２０ｎｍで、理想的な値は５ｎｍである。３層すべてにおいて、Ｇｅ濃度は本質的に一定値を有している：一定のＧｅ濃度は、前記Ｇｅプロフィールにおいて、前記一定値から僅かに逸脱してもよいものとして理解されるべきである。図１の例では、Ｇｅ濃度２２％が使用されている。Ｇｅ濃度は、成長状態が３次元成長を回避できるのならば、原則的に５〜１００％の範囲のいかなる値でもよい。しかしながら、Ｇｅ濃度が高くなれば、有利な成長状態を保つことはより困難となる。
ＴＳＲＢのエピタキシャルデポジションのためには、いくつかの方法が予測可能である。例えばイプシロンワン(Ｅｐｓｉｌｏｎ−Ｏｎｅ)大気圧／減圧化学蒸着（ＡＰ／ＲＰＣＶＤ）エピタキシャルリアクターを使用してもよい。これは、長方形のクォーツチューブ内のランプ加熱されたグラファイトサセプタを伴う、単一ウエハ（許容ウエハサイズ：４インチから１２インチ）、水平およびロードロックリアクターである。Ｓｉを含む第１先駆ガス、およびＧｅを含む第２先駆ガスは、エピタキシャル層のデポジションに使用可能である。さらに、キャリヤーガス（例えば、Ｈ２）が、おそらく使用可能である。第１先駆ガスは、シラン、ジシラン（ｄｉｓｉｌａｎｅ）、またはより高いシラン、またはｚおよびｗが１〜４に等しいＳｉＨｚＣｌｗグループからの任意の化合物のような、しかしこれに限定されない、事実上Ｓｉを含むいかなる化合物でもよい。第２先駆ガスは、ＧｅＨ４、ＧｅＣｌ４、またはＧｅを含む任意の他の化合物のような、しかしこれに限定されない、Ｇｅを含むいかなる先駆化合物でもよい。ＴＳＲＢの成長には、以下の手順が使用可能である：
ウエハをロードロックから成長チャンバへロードすること、
ＨＦ水溶液での酸化物溶解などの任意の方法により、必要なら、その後に標準手順に従うエピタキシーツール内での現場焼き付けを用いて、あらゆる自然シリコン酸化物または微量の酸化物を取り除くこと。
ＳｉＧｅおよびＳｉＧｅ：Ｃに対してはおよそ６００℃で、Ｓｉに対してはおよそ６５０℃での、エピタキシャル層のデポジション。
炭素を加えるために、炭素を含むガスを供給する。これは、ｚおよびｗが１〜４に等しいＳｉＨｚ（ＣＨ３）ｗのような、しかしこれに限定されない、Ｃを含むいかなる化合物でもよい。少なくとも０．３％、理想的には０．５〜１％、の炭素が組み込まれる。
ＴＳＲＢは、本テキストで説明されているようにＡＰ／ＲＰ ＣＶＤにより成長可能であるが、本発明で指定されているような層構造を付着できるなら、分子線エピタキシー、低圧ＣＶＤ（ＬＰＣＶＤ）、プラズマ支援ＣＶＤ、および光支援ＣＶＤなどの、他のエピタキシャルＳｉ含有層付着手段も適当である。
代替的実施例では、半導体基板の少なくとも一部分の上の第１エピタキシャルＳｉＧｅ層の下に付着した追加エピタキシャルＳｉ１−ｘＧｅｘ：Ｃ層が存在してもよい。有利には、半導体基板の少なくとも一部分の上のＳｉ１−ｘＧｅｘ：Ｃ層の下に付着した追加エピタキシャルＳｉ１−ｘＧｅｘ層が存在している。
以下のステップでは、ＴＳＲＢは、Ｇｅ濃度に依存して、８００℃から融解温度までの範囲の高温にさらされる。純粋なＳｉの融解温度は１４１０℃であり、Ｓｉ１−ｘＧｅｘの融解温度は純粋なＧｅに対する９３７℃である。例えば、高速熱アニーリング手順のような方法が適用可能である。ＴＳＲＢの急速熱アニーリングに対しては、７００℃、５秒の中間ステップで、５０℃／秒の傾斜の温度プロフィールが選択される。サンプルは、窒素をキャリヤーガスとして、１０００℃で、３０秒間アニールされる。サンプルは、サンプル表面の酸化を避けるために、２０分間炉で冷却される。第２方法は、サンプルが、１０〜１５℃／秒の傾斜の温度プロフィールおよび水素をキャリヤーガスとして、１０５０℃で３０秒間アニールされる、イプシロンワン(Ｅｐｓｉｌｏｎ−Ｏｎｅ)エピタキシャルリアクターで使用される。
ＴＳＲＢ上への歪調整Ｓｉｌ−ｘＧｅｘ層の付着において、ＴＳＲＢは最初に洗浄され、その後、ＨＦ（２％）内への３０秒間のエッチング手順が行われる。その後、ＴＳＲＢは、窒素パージのために、１時間、イプシロンロードロックに置かれる。デポジション前に、８５０℃で３分間焼き付けされる。同じ結果を得るために、他の手順に従ってもよい。
本発明の方法の全ステップは、図２のフローチャートにまとめられている。
各層の表面は、ノマルスキー（Ｎｏｍａｒｓｋｙ）干渉顕微鏡を用いてチェックされる。偏光解析分光法は、ケーエルエーテンコール(ＫＬＡ−ＴＥＮＣＯＲ)のＡＳＥＴ−Ｆ５ツール（高度分光偏光解析技術（Ａｄｖａｎｃｅｄ Ｓｐｅｃｔｒｏｓｃｏｐｉｃ Ｅｌｌｉｐｓｏｍｅｔｒｙ Ｔｅｃｈｎｏｌｏｇｙ））を用いて、Ｇｅ含有量および層の厚みの測定に使用される。ＩＲ吸収スペクトルは、フーリエ変換赤外線吸収ツールにより測定される。二乗平均表面粗さは、ＡＦＭ（タッピングモード）によりチェックされる。過度に長い測定時間を避けるために、光拡散ツール（ＳＰ１／ケーエルエーテンコール(ＫＬＡ ＴＥＮＣＯＲ)）は、出力信号の低周波成分の測定に使用される。
前では、ブランケットウエハ、すなわち、シリコンウエハー表面にパターンを有しないものが考慮されていた。しかしながら、説明された方法は、パターン加工されたウエハ上のＴＳＲＢの成長のために変更可能である。後者のウエハには、シリコン、およびＳｉＯ２で満たされたシャロートレンチ絶縁体（ＳＴＩ）トレンチの両方が存在する。これらのＳＴＩ構造は、トランジスタ間の電気絶縁体として使用される。図３は、選択的ＴＳＲＢの最終構造を示している。また、ロコス(ＬＯＣＯＳ)など、他の絶縁構造が存在していてもよい。
ＴＳＲＢの選択的エピタキシャルデポジションの目的は、Ｓｉ１−ｘＧｅｘバッファ（および、歪シリコン）内へのＳＴＩトレンチの形成に起因する問題を避けることである。歪シリコンの熱不安定性、およびシリコンと異なるＳｉＧｅの化学反応性のために、このモジュールは、ＳｉＧｅ／Ｓｉの酸化、および溝形成後の抵抗剥離などの、若干の重要なステップを含んでいる。ＴＳＲＢおよび歪シリコンの選択的成長の結果、ＳＴＩモジュールは標準ステップを保持し、したがって、ＴＳＲＢ／歪Ｓｉシステムの一体化は、従来の非選択的成長の場合よりもはるかに簡単になる。
デポジションに使用されるシステムは、非選択的成長で使われるものと同じである。処理は以下のとおりである：
ａ）ＨＦ水溶液での酸化物溶解などの任意の方法により、必要なら、その後に標準手順に従うエピタキシーツール内での現場焼き付けを用いて、あらゆる自然シリコン酸化物または微量酸化物を除去すること。
ｂ）その後、ＴＳＲＢは、先駆ガスとして、ジクロロシラン（ＤＣＳ）、ジャーメイン エン(Ｇｅｒｍａｎｅ ｅｎ)モノメチルシラン（ＭＭＳ）を用いて、６５０℃で成長させられる。デポジションの間、ＨＣｌを用いることにより、ＴＳＲＢは、その後に選択的（すなわち、シリコン上にのみ）成長が可能となる。他のＳｉ、Ｃ、およびＧｅ先駆ガスも、デポジションが選択性のままである限り、使用可能であろう。
したがって、（酸化物構造を伴う）パターン形成されたウエハ上に、高緩和、滑らか、かつＴＳＲＢ表面に達するスレッディング転位がないという同じ特性で、ＴＳＲＢを選択的に付着することが可能となる：
ＴＳＲＢの選択的成長を用いることにより、ＴＳＲＢ＋歪シリコンは、ＳＴＩ形成の後付着され、したがって、ＳＴＩモジュールは変化しないままである（標準ＣＭＯＳ）。したがって、標準ＣＭＯＳ内へのＴＳＲＢの一体化処理フローは、はるかに簡単となる。したがって、ＴＳＲＢ／歪Ｓｉの酸化、およびＳＴＩ溝のエッチング後の抵抗剥離という、ＳＴＩモジュール内の重要なステップはスキップ可能となる。
図４は、Ｇｅ濃度に対する臨界厚みのグラフを最終的に示している。ボトムラインの下では、歪ＳｉＧｅはエネルギー的に好適な状態にある。このボトムラインの上の層では、緩和ＳｉＧｅはエネルギー的に好適な状態にある。転位の場合は、特定の活性化エネルギーに打ち勝たれなければならないという事実により、準安定領域が発生する。グラフのトップラインはまた、成長温度（高い温度−＞臨界厚みの減少）、および層の質（欠陥多−＞速い緩和）の関数である。この最後の効果は、炭素取り込みに起因する、内方成長ポイント欠陥を作成することにより影響を受ける。ポイント１は底部ＳｉＧｅ層の厚み、ポイント２は総ＳＲＢスタックの厚み、ポイント３はランゼロッティペーパー（Ｌａｍｚｅｒｏｔｔｉ ｐａｐｅｒ）におけるような層の厚みを表している。ポイント４は、理論上の臨界厚みを与える（カーブの下方：安定領域、歪ＳｉＧｅ）。
ＴＳＲＢ ＳｉＧｅエピタキシャル層を含む、システムのスキームを表す図である。 本発明の方法のステップを伴うフローチャートである。 選択的成長の場合のＴＳＲＢ構造を表す図である。 従来技術の解決法、および本発明の方法に従う、Ｇｅ濃度に対する臨界厚みを表す図である。

Claims (35)

  1. 半導体基板を含み、その上部に少なくとも薄層歪緩和バッファを有し、本質的に３層のスタックから成っている半導体装置は、前記薄層歪緩和バッファが前記半導体装置のアクティブ部分でなく、さらに、前記薄層歪緩和バッファを形成する前記３層が本質的に一定のＧｅ濃度を有することを特徴としており、前記３層は、
    Ｓｉ１−ｘＧｅｘであって、ｘはＧｅ濃度である第１エピタキシャル層と、
    前記第１エピタキシャル層上の、Ｓｉ１−ｘＧｅｘ：Ｃであって、Ｃの量は少なくとも０．３％である第２エピタキシャル層と、
    前記第２層上のＳｉ１−ｘＧｅｘの第３エピタキシャル層と
    であることを特徴とする半導体装置。
  2. 前記第２エピタキシャル層の厚みが１〜２０ｎｍであることを特徴とする請求項１に記載の半導体装置。
  3. 前記第２エピタキシャル層の厚みが１〜１０ｎｍであることを特徴とする請求項１に記載の半導体装置。
  4. 前記第２エピタキシャル層の厚みが５ｎｍであることを特徴とする請求項１に記載の半導体装置。
  5. Ｇｅ濃度が５〜１００％であることを特徴とする請求項１に記載の半導体装置。
  6. Ｇｅ濃度１０〜６５％であることを特徴とする請求項１に記載の半導体装置。
  7. Ｃ濃度が０．５％より高いことを特徴とする請求項１に記載の半導体装置。
  8. Ｃ濃度が０．５〜１％であることを特徴とする請求項１に記載の半導体装置。
  9. Ｃ濃度が０．８％であることを特徴とする請求項１に記載の半導体装置。
  10. 薄層歪緩和バッファの最上部に、ＳｉＧｅ／Ｓｉヘテロ構造をさらに有し、前記ヘテロ構造が歪調整されたＳｉＧｅ層および歪シリコン層を含むことを特徴とする請求項１から請求項９の何れか一項に記載の半導体装置。
  11. その最上部にＩＩＩ−Ｖ族化合物を有することを特徴とする請求項１から請求項９の何れか一項に記載の半導体装置。
  12. 前記第１エピタキシャルＳｉＧｅ層の下に追加エピタキシャルＳｉ１−ｘＧｅｘ：Ｃ層をさらに含むことを特徴とする請求項１から請求項９の何れか一項に記載の半導体装置。
  13. 前記追加エピタキシャルＳｉ１−ｘＧｅｘ：Ｃの下に、追加エピタキシャルＳｉ１−ｘＧｅｘをさらに含むことを特徴とする請求項１２に記載の半導体装置。
  14. 半導体基板を提供するステップと、
    前記半導体基板の少なくとも一部分上に、第１エピタキシャル層ＳｉＧｅを、Ｇｅ濃度が前記第１層にわたって本質的に一定となるような形で付着させるステップと、
    前記第１ＳｉＧｅエピタキシャル層の最上部上に、少なくとも０．３％の炭素を組み込んだＳｉＧｅを成長させることにより、前記第２層ＳｉＧｅ：Ｃを、前記第１層におけるのと同様にＧｅ濃度が前記ＳｉＧｅ：Ｃ層にわたって本質的に一定となるような形で付着させるステップと、
    前記ＳｉＧｅ：Ｃ層の最上部上に、第２ＳｉＧｅエピタキシャル層を、Ｇｅ濃度が前記第３層にわたって本質的に一定となるような形で付着させるステップと
    を含むことを特徴とする薄層歪緩和バッファの成長方法。
  15. 前記半導体基板がシリコンであることを特徴とする請求項１４に記載の方法。
  16. 前記Ｇｅ濃度が５〜１００％であることを特徴とする請求項１４に記載の方法。
  17. 前記Ｇｅ濃度が１０〜６５％であることを特徴とする請求項１４に記載の方法。
  18. 前記Ｃ濃度が０．５％より高いことを特徴とする請求項１４に記載の方法。
  19. 前記Ｃ濃度が０．５〜１％であることを特徴とする請求項１４に記載の方法。
  20. 前記Ｃ濃度が０．８％であることを特徴とする請求項１４に記載の方法。
  21. 第１および第２先駆ガスが設けられ、前記第１先駆ガスが、Ｓｉを含む化合物、または、ｚおよびｗが１〜４に等しいＳｉＨｚＣｌｗグループからの化合物を含み、第２先駆ガスが、Ｇｅを含む先駆化合物であり、前記層は、前記先駆ガスを利用して付着されることを特徴とする請求項１４に記載の方法。
  22. Ｃを含むいかなる化合物であれ、炭素を含むガスが供給されることを特徴とする請求項１４に記載の半導体装置。
  23. 前記半導体基板の少なくとも一部分上の、前記第１エピタキシャルＳｉＧｅ層の下に、追加エピタキシャルＳｉ１−ｘＧｅｘ：Ｃ層を付着する追加ステップを含むことを特徴とする請求項１４に記載の方法。
  24. 前記半導体基板の少なくとも一部分上の、前記追加エピタキシャルＳｉ１−ｘＧｅｘ：Ｃ層の下に、追加エピタキシャルＳｉ１−ｘＧｅｘ層を付着する追加ステップを含むことを特徴とする請求項２３に従う方法。
  25. 前記第３エピタキシャル層の上部に、追加シリコンキャップ層を付着するステップをさらに含むことを特徴とする請求項１４に記載の方法。
  26. 前記半導体基板および前記３つのエピタキシャル層から成る構造が、最高温度が前記ＳｉＧｅ層の融点によって定義される、８００℃以上の温度にさらされる追加ステップを含むことを特徴とする請求項１４に記載の方法。
  27. 前記構造は、少なくとも前記追加層の１つをさらに含むことを特徴とする請求項２６に記載の方法。
  28. 薄層歪緩和バッファの上部に歪調整ＳｉＧｅ層を付着する追加ステップを含むことを特徴とする請求項１４から請求項２７の何れか一項に記載の方法。
  29. 前記歪調整ＳｉＧｅ層の上部に歪シリコン層を付着する、追加ステップを含むことを特徴とする請求項２８に記載の方法。
  30. 前記３つのエピタキシャル層を付着させ、さらに、８００℃以上の温度にさらすステップが、異なるステップ間において酸化雰囲気へさらすことなく実行されることを特徴とする請求項２６に記載の方法。
  31. 前記３つのエピタキシャル層を付着させ、さらに追加シリコンキャップ層を付着させ、さらに８００℃以上の温度にさらすステップが、異なるステップ間において酸化雰囲気へさらすことなく実行されることを特徴とする請求項２５または請求項２６に記載の方法。
  32. 全てのステップが、異なるステップ間において酸化雰囲気へさらすことなく実行されることを特徴とする請求項２９に記載の方法。
  33. ステップが、異なるステップ間において酸化雰囲気へさらすことなく、同じツール内で実行されることを特徴とする請求項３２に記載の方法。
  34. 前記基板がブランケットウエハであることを特徴とする請求項１４に記載の方法。
  35. 前記基板がパターン加工されたウエハであることを特徴とする請求項１４に記載の方法。
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Families Citing this family (47)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6266379B1 (en) * 1997-06-20 2001-07-24 Massachusetts Institute Of Technology Digital transmitter with equalization
US6744079B2 (en) * 2002-03-08 2004-06-01 International Business Machines Corporation Optimized blocking impurity placement for SiGe HBTs
US7517768B2 (en) * 2003-03-31 2009-04-14 Intel Corporation Method for fabricating a heterojunction bipolar transistor
KR100605504B1 (ko) * 2003-07-30 2006-07-28 삼성전자주식회사 저전위밀도를 갖는 에피텍셜층을 포함하는 반도체 소자 및 상기 반도체 소자의 제조방법
ATE412999T1 (de) * 2003-09-05 2008-11-15 Epispeed S A Durch lepecvd und mocvd auf silizium hergestellte gaas/gaas-laser
US7202145B2 (en) * 2004-06-03 2007-04-10 Taiwan Semiconductor Manufacturing Company Strained Si formed by anneal
US20060081856A1 (en) * 2004-10-18 2006-04-20 Singh Narsingh B Novel wide bandgap material and method of making
US20060151787A1 (en) * 2005-01-12 2006-07-13 International Business Machines Corporation LOW CONCENTRATION SiGe BUFFER DURING STRAINED Si GROWTH OF SSGOI MATERIAL FOR DOPANT DIFFUSION CONTROL AND DEFECT REDUCTION
US20060292809A1 (en) * 2005-06-23 2006-12-28 Enicks Darwin G Method for growth and optimization of heterojunction bipolar transistor film stacks by remote injection
US20080050883A1 (en) * 2006-08-25 2008-02-28 Atmel Corporation Hetrojunction bipolar transistor (hbt) with periodic multilayer base
US20070054460A1 (en) * 2005-06-23 2007-03-08 Atmel Corporation System and method for providing a nanoscale, highly selective, and thermally resilient silicon, germanium, or silicon-germanium etch-stop
EP1763069B1 (en) 2005-09-07 2016-04-13 Soitec Method for forming a semiconductor heterostructure
US20070102834A1 (en) * 2005-11-07 2007-05-10 Enicks Darwin G Strain-compensated metastable compound base heterojunction bipolar transistor
US8530934B2 (en) 2005-11-07 2013-09-10 Atmel Corporation Integrated circuit structures containing a strain-compensated compound semiconductor layer and methods and systems related thereto
DE102006010273B4 (de) * 2006-03-02 2010-04-15 Forschungszentrum Jülich GmbH Verfahren zur Herstellung einer verspannten Schicht auf einem spannungskompensierten Schichtstapel mit geringer Defektdichte, Schichtstapel und dessen Verwendung
US20070262295A1 (en) * 2006-05-11 2007-11-15 Atmel Corporation A method for manipulation of oxygen within semiconductor materials
US7495250B2 (en) * 2006-10-26 2009-02-24 Atmel Corporation Integrated circuit structures having a boron- and carbon-doped etch-stop and methods, devices and systems related thereto
US7569913B2 (en) * 2006-10-26 2009-08-04 Atmel Corporation Boron etch-stop layer and methods related thereto
US7550758B2 (en) * 2006-10-31 2009-06-23 Atmel Corporation Method for providing a nanoscale, high electron mobility transistor (HEMT) on insulator
EP1928020B1 (en) 2006-11-30 2020-04-22 Soitec Method of manufacturing a semiconductor heterostructure
KR100833605B1 (ko) * 2007-01-30 2008-05-30 삼성전자주식회사 씨모스 이미지 센서 및 그 제조 방법
US8501600B2 (en) * 2010-09-27 2013-08-06 Applied Materials, Inc. Methods for depositing germanium-containing layers
EP2477211B1 (en) * 2011-01-17 2019-03-06 IMEC vzw Method for selective deposition of a semiconductor material
EP2701198A3 (en) * 2012-08-24 2017-06-28 Imec Device with strained layer for quantum well confinement and method for manufacturing thereof
EP2767620B1 (en) * 2013-02-15 2024-10-09 AZUR SPACE Solar Power GmbH P-doping of group-III-nitride buffer layer structure on a heterosubstrate
KR102021765B1 (ko) * 2013-06-17 2019-09-17 삼성전자 주식회사 반도체 장치
EP2819154B1 (en) * 2013-06-24 2021-04-21 IMEC vzw Method for forming a strained semiconductor structure
US9443728B2 (en) * 2013-08-16 2016-09-13 Applied Materials, Inc. Accelerated relaxation of strain-relaxed epitaxial buffers by use of integrated or stand-alone thermal processing
US9343303B2 (en) 2014-03-20 2016-05-17 Samsung Electronics Co., Ltd. Methods of forming low-defect strain-relaxed layers on lattice-mismatched substrates and related semiconductor structures and devices
CN103871902A (zh) 2014-03-24 2014-06-18 上海华力微电子有限公司 半导体处理工艺及半导体器件的制备方法
US9257557B2 (en) 2014-05-20 2016-02-09 Globalfoundries Inc. Semiconductor structure with self-aligned wells and multiple channel materials
US9276117B1 (en) * 2014-08-19 2016-03-01 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method and FinFET device
US10170549B2 (en) 2014-10-21 2019-01-01 Samsung Electronics Co., Ltd. Strained stacked nanosheet FETs and/or quantum well stacked nanosheet
US9490123B2 (en) 2014-10-24 2016-11-08 Globalfoundries Inc. Methods of forming strained epitaxial semiconductor material(S) above a strain-relaxed buffer layer
CN105869991B (zh) 2015-01-23 2018-05-11 上海华力微电子有限公司 用于改善SiGe厚度的均匀性的方法和系统
CN105990172B (zh) 2015-01-30 2018-07-31 上海华力微电子有限公司 嵌入式SiGe外延测试块的设计
CN105990342B (zh) 2015-02-13 2019-07-19 上海华力微电子有限公司 具有用于嵌入锗材料的成形腔的半导体器件及其制造工艺
CN104851884A (zh) 2015-04-14 2015-08-19 上海华力微电子有限公司 用于锗硅填充材料的成形腔
CN104821336B (zh) 2015-04-20 2017-12-12 上海华力微电子有限公司 用于使用保形填充层改善器件表面均匀性的方法和系统
US9558943B1 (en) * 2015-07-13 2017-01-31 Globalfoundries Inc. Stress relaxed buffer layer on textured silicon surface
US9524969B1 (en) 2015-07-29 2016-12-20 International Business Machines Corporation Integrated circuit having strained fins on bulk substrate
CN105097554B (zh) 2015-08-24 2018-12-07 上海华力微电子有限公司 用于减少高浓度外延工艺中的位错缺陷的方法和系统
CN106611793B (zh) * 2015-10-21 2021-07-06 三星电子株式会社 应变堆叠的纳米片fet和/或量子阱堆叠的纳米片
US9698266B1 (en) 2016-03-09 2017-07-04 International Business Machines Corporation Semiconductor device strain relaxation buffer layer
US9666486B1 (en) 2016-05-18 2017-05-30 International Business Machines Corporation Contained punch through stopper for CMOS structures on a strain relaxed buffer substrate
EP3929971A1 (en) 2020-06-24 2021-12-29 Imec VZW A method for inducing stress in semiconductor devices
CN114000120B (zh) * 2022-01-05 2022-03-15 武汉大学 一种基于cvd法的应变金刚石生长掺杂方法

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0982638A (ja) * 1995-09-14 1997-03-28 Toshiba Corp 半導体基板
JPH10308503A (ja) * 1997-04-30 1998-11-17 Internatl Business Mach Corp <Ibm> 絶縁体上にひずみ層を形成する方法
JP2002118254A (ja) * 2000-08-01 2002-04-19 Mitsubishi Materials Silicon Corp 半導体基板と電界効果型トランジスタ並びにＳｉＧｅ層の形成方法及びこれを用いた歪みＳｉ層の形成方法と電界効果型トランジスタの製造方法
JP2002270826A (ja) * 2001-03-08 2002-09-20 Sharp Corp 半導体装置
JP2003197544A (ja) * 2001-12-27 2003-07-11 Sumitomo Mitsubishi Silicon Corp 半導体基板及び電界効果型トランジスタ並びにこれらの製造方法
JP2004179462A (ja) * 2002-11-28 2004-06-24 Sumitomo Mitsubishi Silicon Corp 半導体基板の製造方法及び電界効果型トランジスタの製造方法並びに半導体基板及び電界効果型トランジスタ

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6399970B2 (en) * 1996-09-17 2002-06-04 Matsushita Electric Industrial Co., Ltd. FET having a Si/SiGeC heterojunction channel
US6350993B1 (en) * 1999-03-12 2002-02-26 International Business Machines Corporation High speed composite p-channel Si/SiGe heterostructure for field effect devices
JP4406995B2 (ja) * 2000-03-27 2010-02-03 パナソニック株式会社 半導体基板および半導体基板の製造方法
US6509586B2 (en) * 2000-03-31 2003-01-21 Fujitsu Limited Semiconductor device, method for fabricating the semiconductor device and semiconductor integrated circuit
AU2001263382A1 (en) * 2000-06-27 2002-01-08 Motorola, Inc. Semiconductor component and method of manufacturing
EP1309989B1 (en) * 2000-08-16 2007-01-10 Massachusetts Institute Of Technology Process for producing semiconductor article using graded expitaxial growth
US6805962B2 (en) * 2002-01-23 2004-10-19 International Business Machines Corporation Method of creating high-quality relaxed SiGe-on-insulator for strained Si CMOS applications
US7202139B2 (en) * 2002-02-07 2007-04-10 Taiwan Semiconductor Manufacturing Company , Ltd. MOSFET device with a strained channel
US20040235228A1 (en) * 2003-05-22 2004-11-25 Chidambaram Pr. System and method for depositing a graded carbon layer to enhance critical layer stability
US7169226B2 (en) * 2003-07-01 2007-01-30 International Business Machines Corporation Defect reduction by oxidation of silicon

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0982638A (ja) * 1995-09-14 1997-03-28 Toshiba Corp 半導体基板
JPH10308503A (ja) * 1997-04-30 1998-11-17 Internatl Business Mach Corp <Ibm> 絶縁体上にひずみ層を形成する方法
JP2002118254A (ja) * 2000-08-01 2002-04-19 Mitsubishi Materials Silicon Corp 半導体基板と電界効果型トランジスタ並びにＳｉＧｅ層の形成方法及びこれを用いた歪みＳｉ層の形成方法と電界効果型トランジスタの製造方法
JP2002270826A (ja) * 2001-03-08 2002-09-20 Sharp Corp 半導体装置
JP2003197544A (ja) * 2001-12-27 2003-07-11 Sumitomo Mitsubishi Silicon Corp 半導体基板及び電界効果型トランジスタ並びにこれらの製造方法
JP2004179462A (ja) * 2002-11-28 2004-06-24 Sumitomo Mitsubishi Silicon Corp 半導体基板の製造方法及び電界効果型トランジスタの製造方法並びに半導体基板及び電界効果型トランジスタ

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
JPN6010069293, Ｌａｎｚｅｒｏｔｔｉ， Ｌ．Ｄ． ｅｔ ａｌ．, "Ｓｕｐｐｒｅｓｓｉｏｎ ｏｆ ｂｏｒｏｎ ｏｕｔｄｉｆｆｕｓｉｏｎ ｉｎ ＳｉＧｅ ＨＢＴｓ ｂｙ ｃａｒｂｏｎ ｉｎｃｏｒｐｏｒａｔｉｏｎ", Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ Ｍｅｅｔｉｎｇ（ＩＥＤＭ）， １９９６．, 19961108, ｐ．２４９−２５２ *
JPN7010003965, Ｈ． Ｊ． Ｏｓｔｅｎ ａｎｄ Ｅ． Ｂｕｇｉｅｌ, "Ｒｅｌａｘｅｄ Ｓｉ１−ｘＧｅｘ／Ｓｉ１−ｘ−ｙＧｅｘＣｙ ｂｕｆｆｅｒ ｓｔｒｕｃｔｕｒｅｓ ｗｉｔｈ ｌｏｗ ｔｈｒｅａｄｉｎｇ ｄｉｓｌｏｃａｔｉｏｎ ｄｅｎｓｉｔｙ", Ａｐｐｌｉｅｄ Ｐｈｙｓｉｃｓ Ｌｅｔｔｅｒｓ, 19970526, ｖｏｌ．７０, ｐ．２８１３−２８１５ *

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