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JP2002118254A - 半導体基板と電界効果型トランジスタ並びにＳｉＧｅ層の形成方法及びこれを用いた歪みＳｉ層の形成方法と電界効果型トランジスタの製造方法 - Google Patents

半導体基板と電界効果型トランジスタ並びにＳｉＧｅ層の形成方法及びこれを用いた歪みＳｉ層の形成方法と電界効果型トランジスタの製造方法

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JP2002118254A
JP2002118254A JP2001165695A JP2001165695A JP2002118254A JP 2002118254 A JP2002118254 A JP 2002118254A JP 2001165695 A JP2001165695 A JP 2001165695A JP 2001165695 A JP2001165695 A JP 2001165695A JP 2002118254 A JP2002118254 A JP 2002118254A
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Japan
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layer
sige
strained
forming
composition
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一樹 水嶋
Ichiro Shiono
一郎 塩野
Kenji Yamaguchi
健志 山口
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Mitsubishi Materials Silicon Corp
Mitsubishi Materials Corp
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Mitsubishi Materials Silicon Corp
Mitsubishi Materials Corp
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Abstract

(57)【要約】 【課題】 半導体基板と電界効果型トランジスタ並びに
ＳｉＧｅ層の形成方法及びこれを用いた歪みＳｉ層の形
成方法と電界効果型トランジスタの製造方法において、
貫通転位密度を低くかつ表面ラフネスも小さくするこ
と。 【解決手段】 Ｓｉ基板上に、下地材料のＧｅ組成比か
らＧｅ組成比が漸次増加するＳｉＧｅの傾斜組成層と該
傾斜組成層の上面のＧｅ組成比で傾斜組成層上に配され
たＳｉＧｅの一定組成層とを交互に複数層積層状態にし
て構成されているＳｉＧｅバッファ層を備えている。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、高速ＭＯＳＦＥＴ
等に用いられる半導体基板と電界効果型トランジスタ並
びに歪みＳｉ層等を形成するために好適なＳｉＧｅ層の
形成方法及びこれを用いた歪みＳｉ層の形成方法と電界
効果型トランジスタの製造方法に関する。
【０００２】
【従来の技術】近年、Ｓｉ（シリコン）ウェーハ上にＳ
ｉＧｅ（シリコン・ゲルマニウム）層を介してエピタキ
シャル成長した歪みＳｉ層をチャネル領域に用いた高速
のＭＯＳＦＥＴ、ＭＯＤＦＥＴ、ＨＥＭＴが提案されて
いる。この歪みＳｉ−ＦＥＴでは、Ｓｉに比べて格子定
数の大きいＳｉＧｅによりＳｉ層に引っ張り歪みが生
じ、そのためＳｉのバンド構造が変化して縮退が解けて
キャリア移動度が高まる。したがって、この歪みＳｉ層
をチャネル領域として用いることにより通常の１．５〜
８倍程度の高速化が可能になるものである。また、プロ
セスとしてＣＺ法による通常のＳｉ基板を基板として使
用でき、従来のＣＭＯＳ工程で高速ＣＭＯＳを実現可能
にするものである。
【０００３】しかしながら、ＦＥＴのチャネル領域とし
て要望される上記歪みＳｉ層をエピタキシャル成長する
には、Ｓｉ基板上に良質なＳｉＧｅ層をエピタキシャル
成長する必要があるが、ＳｉとＳｉＧｅとの格子定数の
違いから、転位等により結晶性に問題があった。このた
めに、従来、以下のような種々の提案が行われていた。
【０００４】例えば、ＳｉＧｅのＧｅ組成比を一定の緩
い傾斜で変化させたバッファ層を用いる方法、Ｇｅ（ゲ
ルマニウム）組成比をステップ状（階段状）に変化させ
たバッファ層を用いる方法、Ｇｅ組成比を超格子状に変
化させたバッファ層を用いる方法及びＳｉのオフカット
ウェーハを用いてＧｅ組成比を一定の傾斜で変化させた
バッファ層を用いる方法等が提案されている（U.S.Pate
nt 5,442,205、U.S.Patent 5,221,413、PCT WO98/0085
7、特開平6-252046号公報等）。
【０００５】
【発明が解決しようとする課題】しかしながら、上記従
来の技術では、以下のような課題が残されている。すな
わち、上記従来の技術を用いて成膜されたＳｉＧｅの結
晶性は、貫通転位密度がデバイスとして要望されるレベ
ルには及ばない悪い状態であった。また、実際にデバイ
スを作製する際に不良原因となる表面ラフネスについて
も転位密度が低い状態で良好なものを得ることが困難で
あった。この表面ラフネスは、内部の転位のために生じ
た凹凸が表面にまで影響を及ぼしたものである。例え
ば、Ｇｅ組成比を傾斜させたバッファ層を用いる場合で
は、貫通転位密度を比較的低くすることができるが、表
面ラフネスが悪化してしまう不都合があり、逆にＧｅ組
成比を階段状にしたバッファ層を用いる場合では、表面
ラフネスを比較的少なくすることができるが、貫通転位
密度が多くなってしまう不都合があった。また、オフカ
ットウェーハを用いる場合では、転位が成膜方向ではな
く横に抜け易くなるが、まだ十分な低転位化を図ること
ができていない。
【０００６】本発明は、前述の課題に鑑みてなされたも
ので、貫通転位密度が低くかつ表面ラフネスも小さい半
導体基板と電界効果型トランジスタ並びにＳｉＧｅ層の
形成方法及びこれを用いた歪みＳｉ層の形成方法と電界
効果型トランジスタの製造方法を提供することを目的と
する。
【０００７】
【課題を解決するための手段】本発明は、前記課題を解
決するために以下の構成を採用した。すなわち、本発明
の半導体基板は、Ｓｉ基板上に、下地材料のＧｅ組成比
からＧｅ組成比が漸次増加するＳｉＧｅの傾斜組成層と
該傾斜組成層の上面のＧｅ組成比で傾斜組成層上に配さ
れたＳｉＧｅの一定組成層とを交互に複数層積層状態に
して構成されているＳｉＧｅバッファ層を備えているこ
とを特徴とする。また、本発明のＳｉＧｅ層の形成方法
は、Ｓｉ基板上にＳｉＧｅ層を成膜する方法であって、
前記Ｓｉ基板上に、下地材料のＧｅ組成比からＧｅ組成
比を漸次増加させたＳｉＧｅの傾斜組成層をエピタキシ
ャル成長する工程と、前記傾斜組成層の最終的なＧｅ組
成比で傾斜組成層上にＳｉＧｅの一定組成層をエピタキ
シャル成長する工程とを複数回繰り返して、Ｇｅ組成比
が成膜方向に傾斜をもって階段状に変化するＳｉＧｅ層
を成膜することを特徴とする。
【０００８】本発明者らは、ＳｉＧｅの成膜技術につい
て研究を行ってきた結果、結晶中の転位が以下のような
傾向を有することがわかった。すなわち、ＳｉＧｅ層を
成膜する際に、成膜中に発生する転位は成膜方向に対し
て斜め方向又は横方向（成膜方向に直交する方向：＜１
１０＞方向）のいずれかに走り易い特性を持っている。
また、転位は層の界面で横方向に走り易いが、組成が急
峻に変化する界面では、上記斜め方向に走り易くなると
共に多くの転位が高密度に発生すると考えられる。
【０００９】したがって、Ｇｅ組成比を単純な階段状に
して成膜すると、急峻な組成変化となる界面部分で多く
の転位が高密度に生じると共に、転位が成膜方向の斜め
方向に走り易く、貫通転位となるおそれが高いと考えら
れる。また、Ｇｅ組成比を単純に緩く傾斜させて成膜す
ると、上記斜め方向に走った転位が横方向に逃げるきっ
かけとなる部分（界面等）が無く、表面にまで貫通して
しまうと考えられる。
【００１０】これらに対し、本発明のＳｉＧｅ層の形成
方法では、下地材料（成長する際の下地がＳｉ基板の場
合はＳｉ、又は一定組成層の場合はＳｉＧｅ）のＧｅ組
成比からＧｅ組成比を漸次増加させたＳｉＧｅの傾斜組
成層をエピタキシャル成長する工程と、傾斜組成層の最
終的なＧｅ組成比で傾斜組成層上にＳｉＧｅの一定組成
層をエピタキシャル成長する工程とを複数回繰り返し、
また本発明の半導体基板では、傾斜組成層と一定組成層
とを交互に複数層積層状態にして構成されているＳｉＧ
ｅバッファ層を備えているので、傾斜組成層と一定組成
層とが交互に複数段形成されてＧｅ組成比が傾斜階段状
の層となり、転位密度が小さくかつ表面ラフネスが小さ
いＳｉＧｅ層を形成することができる。すなわち、界面
において転位が横方向に走り易くなり、貫通転位が生じ
難くなる。また、界面での組成変化が小さいので、界面
での転位発生が抑制され、傾斜組成層の層内で転位が均
等に発生して、表面ラフネスの悪化を抑制することがで
きる。
【００１１】本発明の半導体基板は、前記ＳｉＧｅバッ
ファ層が、前記傾斜組成層と前記一定組成層との２層を
一対としてこれを４から７対まで積層状態にして構成さ
れていることが好ましい。また、本発明のＳｉＧｅ層の
形成方法は、前記傾斜組成層及び前記一定組成層をエピ
タキシャル成長する工程を、４から７回までの回数で繰
り返すことが好ましい。すなわち、１回の傾斜組成層及
び一定組成層の形成を１ステップとすると、後述するよ
うに、ステップ数を増やしていくと貫通転位密度が低下
するステップ数があり、傾斜組成層及び一定組成層を４
から７ステップまでのステップで繰り返し形成した場
合、貫通転位密度を１ステップの半分以下に低下させる
ことができるためである。
【００１２】本発明の半導体基板は、前記ＳｉＧｅバッ
ファ層が、前記傾斜組成層と前記一定組成層との２層を
一対としてこれを３又は４対積層状態にして構成されて
いることが好ましい。また、本発明のＳｉＧｅ層の形成
方法は、前記傾斜組成層及び前記一定組成層をエピタキ
シャル成長する工程を、３又は４回繰り返すことが好ま
しい。すなわち、後述するように、表面ラフネスが最も
低下する最適なステップ数があり、傾斜組成層及び一定
組成層を３又は４ステップ繰り返し形成した場合、最も
表面ラフネスを低下させることができるためである。
【００１３】本発明の半導体基板は、前記ＳｉＧｅバッ
ファ層が、前記Ｓｉ基板側から前記傾斜組成層及び前記
一定組成層の厚さが漸次薄く設定することも効果的であ
る。また、本発明のＳｉＧｅ層の形成方法は、前記傾斜
組成層及び前記一定組成層をエピタキシャル成長する工
程において、それぞれ繰り返す毎に傾斜組成層及び一定
組成層の厚さを漸次薄くすることも効果的である。すな
わち、転位はＧｅ組成比が高いほど発生し易くなるの
で、同一厚さで成膜を繰り返した場合、上層ほど転位が
多く発生してしまうのに対し、本発明のように、繰り返
す毎に傾斜組成層及び一定組成層の厚さを漸次薄くする
ことにより、各層でより転位を均等に発生させることが
できる。
【００１４】本発明の半導体基板は、Ｓｉ基板上にＳｉ
Ｇｅ層が形成された半導体基板であって、上記本発明の
ＳｉＧｅ層の形成方法により前記ＳｉＧｅ層が形成され
ていることを特徴とする。すなわち、この半導体基板で
は、上記本発明のＳｉＧｅ層の形成方法によりＳｉＧｅ
層が形成されているため、転位密度が小さくかつ表面ラ
フネスが小さい良質なＳｉＧｅ層が得られ、例えば歪み
Ｓｉ層をＳｉＧｅ層上に形成するための基板として好適
である。
【００１５】本発明の半導体基板は、上記本発明の半導
体基板の前記ＳｉＧｅバッファ層上に直接又は他のＳｉ
Ｇｅ層を介して配された歪みＳｉ層を備えていることを
特徴とする。また、本発明の歪みＳｉ層の形成方法は、
Ｓｉ基板上にＳｉＧｅ層を介して歪みＳｉ層を形成する
方法であって、前記Ｓｉ基板上に、上記本発明のＳｉＧ
ｅ層の形成方法によりＳｉＧｅバッファ層をエピタキシ
ャル成長する工程と、該ＳｉＧｅバッファ層上に直接又
は他のＳｉＧｅ層を介して歪みＳｉ層をエピタキシャル
成長する工程とを有することを特徴とする。また、本発
明の半導体基板は、Ｓｉ基板上にＳｉＧｅ層を介して歪
みＳｉ層が形成された半導体基板であって、上記本発明
の歪みＳｉ層の形成方法により前記歪みＳｉ層が形成さ
れていることを特徴とする。
【００１６】上記半導体基板では、上記本発明の半導体
基板のＳｉＧｅバッファ層上に直接又は他のＳｉＧｅ層
を介して配された歪みＳｉ層を備え、また上記歪みＳｉ
層の形成方法では、上記本発明のＳｉＧｅ層の形成方法
によりエピタキシャル成長したＳｉＧｅバッファ層上に
直接又は他のＳｉＧｅ層を介して歪みＳｉ層をエピタキ
シャル成長し、また上記半導体基板では、上記本発明の
歪みＳｉ層の形成方法により歪みＳｉ層が形成されてい
るので、表面状態が良好なＳｉＧｅ層上にＳｉ層を成膜
でき、良質な歪みＳｉ層を形成することができる。例え
ば歪みＳｉ層をチャネル領域とするＭＯＳＦＥＴ等を用
いた集積回路用の基板として好適である。
【００１７】本発明の電界効果型トランジスタは、Ｓｉ
Ｇｅ層上にエピタキシャル成長された歪みＳｉ層にチャ
ネル領域が形成される電界効果型トランジスタであっ
て、上記本発明の半導体基板の前記歪みＳｉ層に前記チ
ャネル領域が形成されていることを特徴とする。また、
本発明の電界効果型トランジスタの製造方法は、ＳｉＧ
ｅ層上にエピタキシャル成長された歪みＳｉ層にチャネ
ル領域が形成される電界効果型トランジスタの製造方法
であって、上記本発明の歪みＳｉ層の形成方法により前
記歪みＳｉ層を形成することを特徴とする。また、本発
明の電界効果型トランジスタは、ＳｉＧｅ層上にエピタ
キシャル成長された歪みＳｉ層にチャネル領域が形成さ
れる電界効果型トランジスタであって、上記本発明の歪
みＳｉ層の形成方法により前記歪みＳｉ層が形成されて
いることを特徴とする。
【００１８】これらの電界効果型トランジスタ及び電界
効果型トランジスタの製造方法では、上記本発明の半導
体基板の前記歪みＳｉ層にチャネル領域が形成され、又
は上記本発明の歪みＳｉ層の形成方法により、チャネル
領域が形成される歪みＳｉ層が形成されるので、良質な
歪みＳｉ層により高特性な電界効果型トランジスタを高
歩留まりで得ることができる。
【００１９】
【発明の実施の形態】以下、本発明に係る第１実施形態
を、図１から図６を参照しながら説明する。
【００２０】図１は、本発明の半導体ウェーハ（半導体
基板）Ｗ０及び歪みＳｉ層を備えた半導体ウェーハ（半
導体基板）Ｗの断面構造を示すものであり、この半導体
ウェーハの構造をその製造プロセスと合わせて説明する
と、まず、図１に示すように、ＣＺ法で引上成長して作
製されたＳｉ基板１上に、Ｇｅ組成比ｘが０からｙ（例
えばｙ＝０．３）まで成膜方向に傾斜をもって階段状に
変化するＳｉ1-xＧｅxのステップ傾斜層（ＳｉＧｅバッ
ファ層）２を減圧ＣＶＤ法によりエピタキシャル成長す
る。なお、上記減圧ＣＶＤ法による成膜は、キャリアガ
スとしてＨ2を用い、ソースガスとしてＳｉＨ4及びＧｅ
Ｈ4を用いている。
【００２１】次に、ステップ傾斜層２上にＧｅ組成比が
一定であるＳｉ1-yＧｅyの緩和層３をエピタキシャル成
長して半導体ウェーハＷ０を作製する。さらに、Ｇｅ組
成比ｚ（本実施形態ではｚ＝ｙ）でＳｉ1-zＧｅzの緩和
層３上にＳｉをエピタキシャル成長して歪みＳｉ層４を
形成することにより、本実施形態の歪みＳｉ層を備えた
半導体ウェーハＷが作製される。なお、各層の膜厚は、
例えば、ステップ傾斜層２が１．５μｍ、緩和層３が
０．７〜０．８μｍ、歪みＳｉ層４が１５〜２２ｎｍで
ある。
【００２２】上記ステップ傾斜層２の成膜は、図２及び
図３に示すように、下地材料のＧｅ組成比からＧｅ組成
比を所定値まで漸次増加させたＳｉＧｅの傾斜組成層２
ａをエピタキシャル成長する工程と、傾斜組成層２ａの
最終的なＧｅ組成比で傾斜組成層２ａ上にＳｉＧｅの一
定組成層２ｂをエピタキシャル成長する工程とを複数回
繰り返して行われる。
【００２３】例えば、本実施形態では、傾斜組成層２ａ
及び一定組成層２ｂのエピタキシャル成長工程を４回繰
り返し行ってステップ傾斜層２を形成する。すなわち、
１回の傾斜組成層２ａ及び一定組成層２ｂのエピタキシ
ャル成長工程を１ステップとすると、まず最初のステッ
プとして第１の傾斜組成層２ａをＳｉ基板１上に、Ｇｅ
組成比を０から０．０７５まで漸次増加させて成長し、
その上にＧｅ組成比が０．０７５の第１の一定組成層２
ｂを形成する。次に、第２のステップとして、Ｇｅ組成
比０．０７５の第１の一定組成層２ｂ上に第２の傾斜組
成層２ａを、Ｇｅ組成比を０．０７５から０．１５まで
漸次増加させて成長し、その上にＧｅ組成比が０．１５
の第２の一定組成層２ｂを形成する。
【００２４】そして、第３のステップとして、Ｇｅ組成
比０．１５の第２の一定組成層２ｂ上に第３の傾斜組成
層２ａを、Ｇｅ組成比を０．１５から０．２２５まで漸
次増加させて成長し、その上にＧｅ組成比が０．２２５
の第３の一定組成層２ｂを形成する。さらに、最後のス
テップとして、Ｇｅ組成比０．２２５の第３の一定組成
層２ｂ上に第４の傾斜組成層２ａを、Ｇｅ組成比を０．
２２５から０．３まで漸次増加させて成長し、その上に
Ｇｅ組成比が０．３の第４の一定組成層２ｂを形成す
る。なお、各傾斜組成層２ａ及び各一定組成層２ｂの膜
厚は、いずれも同じに設定されている。
【００２５】上記傾斜組成層２ａ及び一定組成層２ｂの
エピタキシャル成長工程を、４回（ステップ数４）繰り
返して行ったのは、貫通転位密度及び表面ラフネスの両
方を低くすることができるからである。すなわち、この
エピタキシャル成長工程を繰り返した場合のステップ数
と成膜表面の貫通転位密度との関係は、実験結果によ
り、図４に示すように、貫通転位密度ではステップ数４
から７の間でステップ数１の半分以下になる。また、ス
テップ数と表面ラフネスとの関係は、実験結果により、
図５に示すように、ステップ数３又は４でほぼ最小とな
る。なお、図５中、表面ラフネスは、ＲＭＳ（Root Mea
n Square）で示している。
【００２６】図４及び図５に示すように、傾斜組成層２
ａ及び一定組成層２ｂのエピタキシャル成長工程は、ス
テップ数１の場合に比べて複数ステップ数の場合に貫通
転位密度も表面ラフネスも低くなるが、いずれも極小部
分を有する傾向をもっており、ステップ数を４に設定す
れば、貫通転位密度及び表面ラフネスの両方を効果的に
低くすることができる。
【００２７】本実施形態の半導体ウェーハＷ０及び歪み
Ｓｉ層を備える半導体ウェーハＷでは、下地材料（成長
する際の下地がＳｉ基板１の場合はＳｉ、又は一定組成
層２ｂの場合はＳｉＧｅ）のＧｅ組成比からＧｅ組成比
を漸次増加させたＳｉＧｅの傾斜組成層２ａをエピタキ
シャル成長する工程と、傾斜組成層２ａの最終的なＧｅ
組成比で傾斜組成層２ａ上にＳｉＧｅの一定組成層２ｂ
をエピタキシャル成長する工程とを複数回繰り返すの
で、傾斜組成層２ａと一定組成層２ｂとが交互に複数段
形成されてＧｅ組成比が傾斜階段状の層となり、上述し
たように転位密度が少なくかつ表面ラフネスが少ないＳ
ｉＧｅ層を形成することができる。
【００２８】すなわち、本実施形態では、上記成膜方法
により、格子緩和に必要な転位を均等に発生させると共
に、転位をできるだけ横方向に走らせて表面上に貫通し
て出ないようにＳｉＧｅ層を成膜することができるの
で、このように良好な表面状態を得ることができる。
【００２９】次に、本発明の上記歪みＳｉ層を備えた半
導体ウェーハＷを用いた電界効果型トランジスタ（ＭＯ
ＳＦＥＴ）を、その製造プロセスと合わせて図６を参照
して説明する。
【００３０】図６は、本発明の電界効果型トランジスタ
の概略的な構造を示すものであって、この電界効果型ト
ランジスタを製造するには、上記の製造工程で作製した
歪みＳｉ層を備えた半導体ウェーハＷ表面の歪みＳｉ層
４上にＳｉＯ2のゲート酸化膜５及びゲートポリシリコ
ン膜６を順次堆積する。そして、チャネル領域となる部
分上のゲートポリシリコン膜６上にゲート電極（図示
略）をパターニングして形成する。
【００３１】次に、ゲート酸化膜５もパターニングして
ゲート電極下以外の部分を除去する。さらに、ゲート電
極をマスクに用いたイオン注入により、歪みＳｉ層４及
び緩和層３にｎ型あるいはｐ型のソース領域Ｓ及びドレ
イン領域Ｄを自己整合的に形成する。この後、ソース領
域Ｓ及びドレイン領域Ｄ上にソース電極及びドレイン電
極（図示略）をそれぞれ形成して、歪みＳｉ層４がチャ
ネル領域となるｎ型あるいはｐ型ＭＯＳＦＥＴが製造さ
れる。
【００３２】このように作製されたＭＯＳＦＥＴでは、
上記製法で作製された歪みＳｉ層を備えた半導体ウェー
ハＷの歪みＳｉ層４にチャネル領域が形成されるので、
良質な歪みＳｉ層４により高特性なＭＯＳＦＥＴを高歩
留まりで得ることができる。
【００３３】次に、本発明に係る第２実施形態につい
て、図７及び図８を参照して説明する。
【００３４】第２実施形態と第１実施形態との異なる点
は、第１実施形態におけるステップ傾斜層２では、傾斜
組成層２ａ及び一定組成層２ｂの膜厚がそれぞれ同一に
設定されているのに対し、第２実施形態では、図７及び
図８に示すように、傾斜組成層１２ａ及び一定組成層１
２ｂをエピタキシャル成長する工程において、それぞれ
繰り返す毎に傾斜組成層１２ａ及び一定組成層１２ｂの
厚さを漸次薄くしてステップ傾斜層１２を形成している
点である。
【００３５】すなわち、本実施形態では、傾斜組成層１
２ａ及び一定組成層１２ｂのエピタキシャル成長工程に
おいて、第１の傾斜組成層１２ａ及び第１の一定組成層
１２ｂを成長した後に、第１の傾斜組成層１２ａ及び第
１の一定組成層１２ｂより薄く第２の傾斜組成層１２ａ
及び第２の一定組成層１２ｂを成長する。さらに、同様
にして第２の傾斜組成層１２ａ及び第２の一定組成層１
２ｂより薄く第３の傾斜組成層１２ａ及び第２の一定組
成層１２ｂを成長し、最後に第３の傾斜組成層１２ａ及
び第３の一定組成層１２ｂより薄く第４の傾斜組成層１
２ａ及び第４の一定組成層１２ｂを成長してステップ傾
斜層１２を形成する。
【００３６】すなわち、第１の傾斜組成層１２ａ及び第
１の一定組成層１２ｂをｌ1、第２の傾斜組成層１２ａ
及び第２の一定組成層１２ｂをｌ2、第３の傾斜組成層
１２ａ及び第３の一定組成層１２ｂをｌ3、第４の傾斜
組成層１２ａ及び第４の一定組成層１２ｂをｌ4とする
と、ｌ1＞ｌ2＞ｌ3＞ｌ4となるように積層する。なお、
転位が生じる限界膜厚はＧｅ組成比によって変わるが、
上記各層は、この限界膜厚よりは厚く設定され、格子緩
和に必要な転位を各層で均等に生じるようにしている。
また、各傾斜組成層１２ａにおけるＧｅ組成比の傾斜
は、それぞれ同じになるように設定されている。
【００３７】前述したように、転位はＧｅ組成比が高い
ほど発生し易くなるので、第１実施形態のように同一厚
さで成膜を繰り返した場合、上層ほど転位が多く発生し
てしまうのに対し、本実施形態のように、繰り返す毎に
傾斜組成層１２ａ及び一定組成層１２ｂの厚さを漸次薄
くすることにより、各層でより転位を均等に発生させる
ことができる。
【００３８】なお、本発明の技術範囲は上記実施の形態
に限定されるものではなく、本発明の趣旨を逸脱しない
範囲において種々の変更を加えることが可能である。例
えば、上記各実施形態の半導体ウェーハＷの歪みＳｉ層
４上に、さらにＳｉＧｅ層を備えた半導体基板も本発明
に含まれる。上記各実施形態では、傾斜組成層及び一定
組成層のエピタキシャル成長工程を繰り返す回数を４回
（ステップ数４）としたが、他の回数に設定しても良
い。なお、前述したように、貫通転位密度及び表面ラフ
ネスの両方を効果的に低下させる回数は、４回である
が、４から７回の回数に設定すれば、貫通転位密度をス
テップ数１の半分以下にすることができ、３又は４回に
設定すれば、表面ラフネスを最も小さくすることができ
る。
【００３９】また、上記実施形態では、ＭＯＳＦＥＴ用
の基板としてＳｉＧｅ層を有する半導体基板を作製した
が、他の用途に適用する基板としても構わない。例え
ば、本発明のＳｉＧｅ層の形成方法及び半導体基板を太
陽電池用の基板に適用してもよい。すなわち、上述した
各実施形態のいずれかのシリコン基板上に最表面で１０
０％ＧｅとなるようにＧｅ組成比を漸次増加させた傾斜
組成層のＳｉＧｅ層を成膜し、さらにこの上にＧａＡｓ
（ガリウムヒ素）を成膜することで、太陽電池用基板を
作製してもよい。この場合、低転位密度で高特性の太陽
電池用基板が得られる。
【００４０】
【実施例】次に、本発明に係る半導体基板を実際に作製
した際のＴＥＭ像の観察結果を説明する。
【００４１】まず、比較のために従来技術、すなわちＧ
ｅ組成比を直線的に増加させてＳｉＧｅ層を成膜する従
来技術（Ａ）及びＧｅ組成比を階段状に増加させてＳｉ
Ｇｅ層を成膜する従来技術（Ｂ）によって作製し、その
比較ウェーハのＴＥＭ像を観察した。
【００４２】従来技術（Ａ）では、ＴＥＭ像において転
位が比較的ランダムに形成されていることが観測され、
Ｇｅ組成比一定の上層にはほとんど転位が見られないこ
とから、転位が横（ウェーハのエッジ）方向に延びる機
構が働いていると考えられるが、同時に表面方向へ延び
る転位等も多数発生していることが観測された。
【００４３】一方、従来技術（Ｂ）では、組成を変化さ
せた場所に転位が集中して発生していることが観測さ
れ、また、その転位の密度がＴＥＭ像及びエッチピット
の観察結果からも非常に高いことがわかった。この場合
も、転位が横方向へ延びる機構が働いているものと考え
られるが、元々の転位の核形成密度も非常に多いため、
表面方向へ延びる転位等も多数発生し、貫通転位密度が
高くなってしまっているものと考えられる。
【００４４】これに対して上記実施形態により作製した
本発明の半導体ウェーハ、すなわち、Ｇｅ組成比を傾斜
階段状に増加させてＳｉＧｅ層を成膜したものでは、傾
斜組成層で転位が均一に発生し、比較的整った形状をし
て横方向に抜けている様子が観測された。これは、転位
が横方向へ延びる機構及び表面方向へ延びる転位等が働
いているものと考えられるが、表面方向へ延びる転位
が、組成傾斜途中で組成を一定にした界面の効果で、横
方向へと誘導されたためと考えられる。このように、本
発明の製法で作製された半導体ウェーハでは、従来技術
に比べて転位が界面に集中せず、均一に発生しているこ
とがＴＥＭ像から観察することができた。
【００４５】
【発明の効果】本発明によれば、以下の効果を奏する。
本発明の半導体基板によれば、傾斜組成層と一定組成層
とを交互に複数層積層状態にして構成されているＳｉＧ
ｅバッファ層を備え、また本発明のＳｉＧｅ層の形成方
法によれば、傾斜組成層をエピタキシャル成長する工程
と一定組成層をエピタキシャル成長する工程とを複数回
繰り返して、Ｇｅ組成比が成膜方向に傾斜をもって階段
状に変化するＳｉＧｅ層を成膜するので、界面での集中
的な転位発生を抑制し、さらに転位を横方向に走らせて
表面上に貫通して出ないようにすることができる。した
がって、格子緩和に必要な転位を均等に発生させて表面
ラフネスを低減させると共に、転位をできるだけ横方向
に走らせて貫通転位を低減させて成膜を施すことがで
き、貫通転位密度及び表面ラフネスの小さい良質な結晶
性を得ることができる。
【００４６】また、本発明の歪みＳｉ層を備えた半導体
基板によれば、上記本発明の半導体基板のＳｉＧｅバッ
ファ層上に直接又は他のＳｉＧｅ層を介して配された歪
みＳｉ層を備え、また本発明の歪みＳｉ層の形成方法に
よれば、上記本発明のＳｉＧｅ層の形成方法によりエピ
タキシャル成長したＳｉＧｅバッファ層上に直接又は他
のＳｉＧｅ層を介して歪みＳｉ層をエピタキシャル成長
するので、表面状態が良好なＳｉＧｅ層上にＳｉ層を成
膜でき、良質な歪みＳｉ層を形成することができる。
【００４７】また、本発明の電界効果型トランジスタに
よれば、上記本発明の半導体基板の前記歪みＳｉ層にチ
ャネル領域が形成され、また本発明の電界効果型トラン
ジスタの製造方法によれば、上記本発明の歪みＳｉ層の
形成方法により、チャネル領域となる歪みＳｉ層が形成
されているので、良質な歪みＳｉ層により高特性なＭＯ
ＳＦＥＴを高歩留まりで得ることができる。
【図面の簡単な説明】
【図１】 本発明に係る第１実施形態における半導体ウ
ェーハを示す断面図である。
【図２】 本発明に係る第１実施形態におけるステップ
傾斜層の膜厚に対しするＧｅ組成比を示すグラフであ
る。
【図３】 本発明に係る第１実施形態におけるステップ
傾斜層を示す断面図である。
【図４】 本発明に係る第１実施形態におけるステップ
数と貫通転位密度との関係を示すグラフである。
【図５】 本発明に係る第１実施形態におけるステップ
数と表面ラフネスとの関係を示すグラフである。
【図６】 本発明に係る第１実施形態におけるＭＯＳＦ
ＥＴを示す概略的な断面図である。
【図７】 本発明に係る第２実施形態におけるステップ
傾斜層の膜厚に対しするＧｅ組成比を示すグラフであ
る。
【図８】 本発明に係る第２実施形態におけるステップ
傾斜層を示す断面図である。
【符号の説明】
１ Ｓｉ基板 ２、１２ ステップ傾斜層（ＳｉＧｅバッファ層） ２ａ、１２ａ 傾斜組成層 ２ｂ、１２ｂ 一定組成層 ３ 緩和層 ４ 歪みＳｉ層 ５ ＳｉＯ2ゲート酸化膜 ６ ゲートポリシリコン膜 Ｓ ソース領域 Ｄ ドレイン領域 Ｗ０ 半導体ウェーハ（半導体基板） Ｗ 歪みＳｉ層を備えた半導体ウェーハ（半導体基板）
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/812 31/04 (72)発明者 塩野 一郎 埼玉県さいたま市北袋町１丁目297番地 三菱マテリアル株式会社総合研究所内 (72)発明者 山口 健志 埼玉県さいたま市北袋町１丁目297番地 三菱マテリアル株式会社総合研究所内 Ｆターム(参考） 5F045 AA06 AC01 AF03 BB16 CA05 DA52 DA53 DA58 5F051 AA01 CB12 GA04 5F052 KA01 5F102 FA00 GB01 GC01 GD01 GJ03 GK02 GK08 GK09 GL03 HC01 5F140 AA01 AB03 AC28 BA01 BA05 BA20 BB13 BC12 BE14 BF01 BF04 BK13

Claims (15)

    【特許請求の範囲】
  1. 【請求項１】 Ｓｉ基板上に、下地材料のＧｅ組成比か
    らＧｅ組成比が漸次増加するＳｉＧｅの傾斜組成層と該
    傾斜組成層の上面のＧｅ組成比で傾斜組成層上に配され
    たＳｉＧｅの一定組成層とを交互に複数層積層状態にし
    て構成されているＳｉＧｅバッファ層を備えていること
    を特徴とする半導体基板。
  2. 【請求項２】 請求項１に記載の半導体基板において、 前記ＳｉＧｅバッファ層は、前記傾斜組成層と前記一定
    組成層との２層を一対としてこれを４から７対まで積層
    状態にして構成されていることを特徴とする半導体基
    板。
  3. 【請求項３】 請求項１に記載の半導体基板において、 前記ＳｉＧｅバッファ層は、前記傾斜組成層と前記一定
    組成層との２層を一対としてこれを３又は４対積層状態
    にして構成されていることを特徴とする半導体基板。
  4. 【請求項４】 請求項１に記載の半導体基板において、 前記ＳｉＧｅバッファ層は、前記Ｓｉ基板側から前記傾
    斜組成層及び前記一定組成層の厚さが漸次薄く設定され
    ていることを特徴とする半導体基板。
  5. 【請求項５】 請求項１から４のいずれかに記載の半導
    体基板の前記ＳｉＧｅバッファ層上に直接又は他のＳｉ
    Ｇｅ層を介して配された歪みＳｉ層を備えていることを
    特徴とする半導体基板。
  6. 【請求項６】 ＳｉＧｅ層上の歪みＳｉ層にチャネル領
    域を有する電界効果型トランジスタであって、 請求項５に記載の半導体基板の前記歪みＳｉ層に前記チ
    ャネル領域を有することを特徴とする電界効果型トラン
    ジスタ。
  7. 【請求項７】 Ｓｉ基板上にＳｉＧｅ層を成膜する方法
    であって、 前記Ｓｉ基板上に、下地材料のＧｅ組成比からＧｅ組成
    比を漸次増加させたＳｉＧｅの傾斜組成層をエピタキシ
    ャル成長する工程と、 前記傾斜組成層の最終的なＧｅ組成比で傾斜組成層上に
    ＳｉＧｅの一定組成層をエピタキシャル成長する工程と
    を複数回繰り返して、Ｇｅ組成比が成膜方向に傾斜をも
    って階段状に変化するＳｉＧｅ層を成膜することを特徴
    とするＳｉＧｅ層の形成方法。
  8. 【請求項８】 請求項７に記載のＳｉＧｅ層の形成方法
    において、 前記傾斜組成層及び前記一定組成層をエピタキシャル成
    長する工程を、４から７回までの回数で繰り返すことを
    特徴とするＳｉＧｅ層の形成方法。
  9. 【請求項９】 請求項７に記載のＳｉＧｅ層の形成方法
    において、 前記傾斜組成層及び前記一定組成層をエピタキシャル成
    長する工程を、３又は４回繰り返すことを特徴とするＳ
    ｉＧｅ層の形成方法。
  10. 【請求項１０】 請求項７に記載のＳｉＧｅ層の形成方
    法において、 前記傾斜組成層及び前記一定組成層をエピタキシャル成
    長する工程は、それぞれ繰り返す毎に傾斜組成層及び一
    定組成層の厚さを漸次薄くすることを特徴とするＳｉＧ
    ｅ層の形成方法。
  11. 【請求項１１】 Ｓｉ基板上にＳｉＧｅ層を介して歪み
    Ｓｉ層を形成する方法であって、 前記Ｓｉ基板上に、請求項７から１０のいずれかに記載
    のＳｉＧｅ層の形成方法によりＳｉＧｅバッファ層をエ
    ピタキシャル成長する工程と、 該ＳｉＧｅバッファ層上に直接又は他のＳｉＧｅ層を介
    して歪みＳｉ層をエピタキシャル成長する工程とを有す
    ることを特徴とする歪みＳｉ層の形成方法。
  12. 【請求項１２】 ＳｉＧｅ層上にエピタキシャル成長さ
    れた歪みＳｉ層にチャネル領域が形成される電界効果型
    トランジスタの製造方法であって、 請求項１１に記載の歪みＳｉ層の形成方法により前記歪
    みＳｉ層を形成することを特徴とする電界効果型トラン
    ジスタの製造方法。
  13. 【請求項１３】 Ｓｉ基板上にＳｉＧｅ層が形成された
    半導体基板であって、 請求項７から１０のいずれかに記載のＳｉＧｅ層の形成
    方法により前記ＳｉＧｅ層が形成されていることを特徴
    とする半導体基板。
  14. 【請求項１４】 Ｓｉ基板上にＳｉＧｅ層を介して歪み
    Ｓｉ層が形成された半導体基板であって、 請求項１１に記載の歪みＳｉ層の形成方法により前記歪
    みＳｉ層が形成されていることを特徴とする半導体基
    板。
  15. 【請求項１５】 ＳｉＧｅ層上にエピタキシャル成長さ
    れた歪みＳｉ層にチャネル領域が形成される電界効果型
    トランジスタであって、 請求項１１に記載の歪みＳｉ層の形成方法により前記歪
    みＳｉ層が形成されていることを特徴とする電界効果型
    トランジスタ。
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TW090117828A TW517284B (en) 2000-08-01 2001-07-20 Semiconductor substrate, field effect transistor, process for forming SiGe layer, process for forming strained Si layer using the aforesaid process, and process for producing field effect transistor
KR1020010046230A KR100650454B1 (ko) 2000-08-01 2001-07-31 반도체 기판과 전계 효과형 트랜지스터 및 ＳｉＧｅ층의 형성 방법 및 이것을 이용한 변형 Ｓｉ층의 형성 방법과 전계 효과형 트랜지스터의 제조 방법
DE10137369A DE10137369B4 (de) 2000-08-01 2001-07-31 Halbleitersubstrat, Feldeffekt-Transistor, Verfahren zur Bildung einer SiGe-Schicht und Verfahren zur Bildung einer gespannten Si-Schicht unter Verwendung derselben, und Verfahren zur Herstellung eines Feldeffekt-Transistors
US09/917,923 US6525338B2 (en) 2000-08-01 2001-07-31 Semiconductor substrate, field effect transistor, method of forming SiGe layer and method of forming strained Si layer using same, and method of manufacturing field effect transistor
CN011247398A CN1216405C (zh) 2000-08-01 2001-08-01 半导体衬底、场效应晶体管、锗化硅层形成方法及其制造方法
TW91134816A TWI221311B (en) 2000-08-01 2002-11-29 Semiconductor substrate field effect transistor, and methods for producing the same

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Cited By (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6897129B2 (en) 2002-05-31 2005-05-24 Renesas Technology Corp. Fabrication method of semiconductor device and semiconductor device
JP2005244187A (ja) * 2004-01-30 2005-09-08 Toshiba Ceramics Co Ltd 歪みシリコンウエハおよびその製造方法
JP2005528795A (ja) * 2002-05-31 2005-09-22 ユニバーシティー オブ ワーウィク 格子整合半導体基板の形成
JP2005536876A (ja) * 2002-08-23 2005-12-02 アンバーウェーブ システムズ コーポレイション 減少した転位パイルアップを有する半導体ヘテロ構造および関連した方法
JP2006511096A (ja) * 2002-10-30 2006-03-30 アンバーウェーブ システムズ コーポレイション Ｃｍｏｓプロセス中に歪み半導基板層を保護する方法
JP2006518544A (ja) * 2003-01-07 2006-08-10 エス．オー．アイ．テック、シリコン、オン、インシュレター、テクノロジーズ 薄層を除去した後の多層構造を備えるウェハのリサイクル
US7198997B2 (en) 2002-11-28 2007-04-03 Sumitomo Mitsubishi Silicon Corporation Method for producing semiconductor substrate, method for producing field effect transistor, semiconductor substrate, and field effect transistor
JP2007088213A (ja) * 2005-09-22 2007-04-05 Tokyo Univ Of Agriculture & Technology 半導体薄膜素子およびその製造方法
US7247583B2 (en) 2004-01-30 2007-07-24 Toshiba Ceramics Co., Ltd. Manufacturing method for strained silicon wafer
US7250357B2 (en) 2004-09-09 2007-07-31 Toshiba Ceramics Co., Ltd. Manufacturing method for strained silicon wafer
JP2007522666A (ja) * 2004-02-13 2007-08-09 アイキューイー シリコン コンパウンズ エルティディ 化合物半導体装置とその製造方法
JP2007524219A (ja) * 2003-01-14 2007-08-23 アンテルユニヴェルシテール・ミクロ−エレクトロニカ・サントリュム・ヴェー・ゼッド・ドゥブルヴェ 半導体装置、および薄層歪緩和バッファ成長方法
US7405142B2 (en) 2003-02-04 2008-07-29 Sumco Corporation Semiconductor substrate and field-effect transistor, and manufacturing method for same
JP2009076920A (ja) * 2007-09-24 2009-04-09 Emcore Corp 多接合ソーラーセル及びその形成方法
US9362114B2 (en) 2008-12-15 2016-06-07 Sumco Corporation Epitaxial wafer and method of manufacturing the same

Families Citing this family (55)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003520444A (ja) * 2000-01-20 2003-07-02 アンバーウェーブ システムズ コーポレイション 高温成長を不要とする低貫通転位密度格子不整合エピ層
US6855649B2 (en) * 2001-06-12 2005-02-15 International Business Machines Corporation Relaxed SiGe layers on Si or silicon-on-insulator substrates by ion implantation and thermal annealing
US6515335B1 (en) * 2002-01-04 2003-02-04 International Business Machines Corporation Method for fabrication of relaxed SiGe buffer layers on silicon-on-insulators and structures containing the same
KR100460201B1 (ko) * 2002-04-08 2004-12-08 한국전자통신연구원 ＳｉＧｅ/Ｓｉ 이종 접합 전계 효과 트랜지스터 제조용 기판의 형성 방법
US20030227057A1 (en) 2002-06-07 2003-12-11 Lochtefeld Anthony J. Strained-semiconductor-on-insulator device structures
US6995430B2 (en) * 2002-06-07 2006-02-07 Amberwave Systems Corporation Strained-semiconductor-on-insulator device structures
US7594967B2 (en) * 2002-08-30 2009-09-29 Amberwave Systems Corporation Reduction of dislocation pile-up formation during relaxed lattice-mismatched epitaxy
GB0220438D0 (en) * 2002-09-03 2002-10-09 Univ Warwick Formation of lattice-turning semiconductor substrates
JP3851950B2 (ja) * 2002-11-19 2006-11-29 国立大学法人名古屋大学 シリコンゲルマニウム膜の作製方法、エピタキシャル成長用基板、多層膜構造体及びヘテロ接合電界効果トランジスタ
US6730576B1 (en) * 2002-12-31 2004-05-04 Advanced Micro Devices, Inc. Method of forming a thick strained silicon layer and semiconductor structures incorporating a thick strained silicon layer
EP1588406B1 (en) * 2003-01-27 2019-07-10 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor structures with structural homogeneity
US6995427B2 (en) * 2003-01-29 2006-02-07 S.O.I.Tec Silicon On Insulator Technologies S.A. Semiconductor structure for providing strained crystalline layer on insulator and method for fabricating same
DE10310740A1 (de) * 2003-03-10 2004-09-30 Forschungszentrum Jülich GmbH Verfahren zur Herstellung einer spannungsrelaxierten Schichtstruktur auf einem nicht gitterangepassten Substrat, sowie Verwendung eines solchen Schichtsystems in elektronischen und/oder optoelektronischen Bauelementen
US7026249B2 (en) * 2003-05-30 2006-04-11 International Business Machines Corporation SiGe lattice engineering using a combination of oxidation, thinning and epitaxial regrowth
US20050196925A1 (en) * 2003-12-22 2005-09-08 Kim Sang H. Method of forming stress-relaxed SiGe buffer layer
US7767619B2 (en) * 2004-07-09 2010-08-03 Sud-Chemie Inc. Promoted calcium-aluminate supported catalysts for synthesis gas generation
US20060088966A1 (en) * 2004-10-21 2006-04-27 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device having a smooth EPI layer and a method for its manufacture
CN1808268B (zh) * 2005-01-18 2010-10-06 中芯国际集成电路制造(上海)有限公司 用于应变硅mos晶体管的金属硬掩模方法和结构
US7176072B2 (en) * 2005-01-28 2007-02-13 Sharp Laboratories Of America, Inc Strained silicon devices transfer to glass for display applications
EP1705697A1 (en) * 2005-03-21 2006-09-27 S.O.I. Tec Silicon on Insulator Technologies S.A. Composition graded layer structure and method for forming the same
US9153645B2 (en) 2005-05-17 2015-10-06 Taiwan Semiconductor Manufacturing Company, Ltd. Lattice-mismatched semiconductor structures with reduced dislocation defect densities and related methods for device fabrication
US8324660B2 (en) 2005-05-17 2012-12-04 Taiwan Semiconductor Manufacturing Company, Ltd. Lattice-mismatched semiconductor structures with reduced dislocation defect densities and related methods for device fabrication
KR100712535B1 (ko) * 2005-09-26 2007-04-27 삼성전자주식회사 측부 성장을 억제할 수 있는 선택적 에피택셜 성장층을갖는 반도체 소자 및 그 제조방법
US7427765B2 (en) * 2005-10-03 2008-09-23 Jeol, Ltd. Electron beam column for writing shaped electron beams
US7777250B2 (en) * 2006-03-24 2010-08-17 Taiwan Semiconductor Manufacturing Company, Ltd. Lattice-mismatched semiconductor structures and related methods for device fabrication
US7785995B2 (en) * 2006-05-09 2010-08-31 Asm America, Inc. Semiconductor buffer structures
US7608526B2 (en) * 2006-07-24 2009-10-27 Asm America, Inc. Strained layers within semiconductor buffer structures
US8173551B2 (en) 2006-09-07 2012-05-08 Taiwan Semiconductor Manufacturing Co., Ltd. Defect reduction using aspect ratio trapping
WO2008039534A2 (en) 2006-09-27 2008-04-03 Amberwave Systems Corporation Quantum tunneling devices and circuits with lattice- mismatched semiconductor structures
US8502263B2 (en) 2006-10-19 2013-08-06 Taiwan Semiconductor Manufacturing Company, Ltd. Light-emitter-based devices with lattice-mismatched semiconductor structures
US7825328B2 (en) * 2007-04-09 2010-11-02 Taiwan Semiconductor Manufacturing Company, Ltd. Nitride-based multi-junction solar cell modules and methods for making the same
US8237151B2 (en) 2009-01-09 2012-08-07 Taiwan Semiconductor Manufacturing Company, Ltd. Diode-based devices and methods for making the same
US8304805B2 (en) * 2009-01-09 2012-11-06 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor diodes fabricated by aspect ratio trapping with coalesced films
WO2008124154A2 (en) 2007-04-09 2008-10-16 Amberwave Systems Corporation Photovoltaics on silicon
US7531854B2 (en) * 2007-05-04 2009-05-12 Dsm Solutions, Inc. Semiconductor device having strain-inducing substrate and fabrication methods thereof
US8329541B2 (en) 2007-06-15 2012-12-11 Taiwan Semiconductor Manufacturing Company, Ltd. InP-based transistor fabrication
US8344242B2 (en) * 2007-09-07 2013-01-01 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-junction solar cells
US7524740B1 (en) 2008-04-24 2009-04-28 International Business Machines Corporation Localized strain relaxation for strained Si directly on insulator
US8183667B2 (en) 2008-06-03 2012-05-22 Taiwan Semiconductor Manufacturing Co., Ltd. Epitaxial growth of crystalline material
US8274097B2 (en) 2008-07-01 2012-09-25 Taiwan Semiconductor Manufacturing Company, Ltd. Reduction of edge effects from aspect ratio trapping
US8981427B2 (en) 2008-07-15 2015-03-17 Taiwan Semiconductor Manufacturing Company, Ltd. Polishing of small composite semiconductor materials
WO2010033813A2 (en) 2008-09-19 2010-03-25 Amberwave System Corporation Formation of devices by epitaxial layer overgrowth
US20100072515A1 (en) 2008-09-19 2010-03-25 Amberwave Systems Corporation Fabrication and structures of crystalline material
US8253211B2 (en) 2008-09-24 2012-08-28 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor sensor structures with reduced dislocation defect densities
SG171987A1 (en) 2009-04-02 2011-07-28 Taiwan Semiconductor Mfg Devices formed from a non-polar plane of a crystalline material and method of making the same
US8504766B2 (en) 2010-04-15 2013-08-06 Netapp, Inc. Methods and apparatus for cut-through cache management for a mirrored virtual volume of a virtualized storage system
US8609453B2 (en) 2010-11-22 2013-12-17 International Business Machines Corporation Low cost solar cell manufacture method employing a reusable substrate
US9127345B2 (en) 2012-03-06 2015-09-08 Asm America, Inc. Methods for depositing an epitaxial silicon germanium layer having a germanium to silicon ratio greater than 1:1 using silylgermane and a diluent
US9171715B2 (en) 2012-09-05 2015-10-27 Asm Ip Holding B.V. Atomic layer deposition of GeO2
GB2519338A (en) * 2013-10-17 2015-04-22 Nanogan Ltd Crack-free gallium nitride materials
US9218963B2 (en) 2013-12-19 2015-12-22 Asm Ip Holding B.V. Cyclical deposition of germanium
CN105047748B (zh) * 2015-05-28 2017-08-11 中山大学 一种硅锗异质结太阳电池及其制备方法
US9607990B2 (en) 2015-08-28 2017-03-28 International Business Machines Corporation Method to form strained nFET and strained pFET nanowires on a same substrate
US10170660B2 (en) * 2015-12-22 2019-01-01 International Business Machines Corporation Digital alloy germanium heterojunction solar cell
US9666669B1 (en) 2015-12-22 2017-05-30 International Business Machines Corporation Superlattice lateral bipolar junction transistor

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5221413A (en) 1991-04-24 1993-06-22 At&T Bell Laboratories Method for making low defect density semiconductor heterostructure and devices made thereby
US5442205A (en) * 1991-04-24 1995-08-15 At&T Corp. Semiconductor heterostructure devices with strained semiconductor layers
JPH0982944A (ja) * 1995-09-18 1997-03-28 Toshiba Corp 歪シリコン電界効果トランジスタ及びその製造方法
US6039803A (en) 1996-06-28 2000-03-21 Massachusetts Institute Of Technology Utilization of miscut substrates to improve relaxed graded silicon-germanium and germanium layers on silicon

Cited By (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8878244B2 (en) 2002-05-31 2014-11-04 Renesas Electronics Corporation Semiconductor device having strained silicon film
JP2005528795A (ja) * 2002-05-31 2005-09-22 ユニバーシティー オブ ワーウィク 格子整合半導体基板の形成
US6897129B2 (en) 2002-05-31 2005-05-24 Renesas Technology Corp. Fabrication method of semiconductor device and semiconductor device
JP2005536876A (ja) * 2002-08-23 2005-12-02 アンバーウェーブ システムズ コーポレイション 減少した転位パイルアップを有する半導体ヘテロ構造および関連した方法
US7829442B2 (en) 2002-08-23 2010-11-09 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor heterostructures having reduced dislocation pile-ups and related methods
JP2006511096A (ja) * 2002-10-30 2006-03-30 アンバーウェーブ システムズ コーポレイション Ｃｍｏｓプロセス中に歪み半導基板層を保護する方法
US7198997B2 (en) 2002-11-28 2007-04-03 Sumitomo Mitsubishi Silicon Corporation Method for producing semiconductor substrate, method for producing field effect transistor, semiconductor substrate, and field effect transistor
JP2006518544A (ja) * 2003-01-07 2006-08-10 エス．オー．アイ．テック、シリコン、オン、インシュレター、テクノロジーズ 薄層を除去した後の多層構造を備えるウェハのリサイクル
JP2007524219A (ja) * 2003-01-14 2007-08-23 アンテルユニヴェルシテール・ミクロ−エレクトロニカ・サントリュム・ヴェー・ゼッド・ドゥブルヴェ 半導体装置、および薄層歪緩和バッファ成長方法
US7405142B2 (en) 2003-02-04 2008-07-29 Sumco Corporation Semiconductor substrate and field-effect transistor, and manufacturing method for same
US7247583B2 (en) 2004-01-30 2007-07-24 Toshiba Ceramics Co., Ltd. Manufacturing method for strained silicon wafer
JP2005244187A (ja) * 2004-01-30 2005-09-08 Toshiba Ceramics Co Ltd 歪みシリコンウエハおよびその製造方法
JP2007522666A (ja) * 2004-02-13 2007-08-09 アイキューイー シリコン コンパウンズ エルティディ 化合物半導体装置とその製造方法
US7250357B2 (en) 2004-09-09 2007-07-31 Toshiba Ceramics Co., Ltd. Manufacturing method for strained silicon wafer
JP2007088213A (ja) * 2005-09-22 2007-04-05 Tokyo Univ Of Agriculture & Technology 半導体薄膜素子およびその製造方法
JP2009076920A (ja) * 2007-09-24 2009-04-09 Emcore Corp 多接合ソーラーセル及びその形成方法
JP2014195118A (ja) * 2007-09-24 2014-10-09 Emcore Solar Power Inc 多接合ソーラーセル及びその形成方法
US9362114B2 (en) 2008-12-15 2016-06-07 Sumco Corporation Epitaxial wafer and method of manufacturing the same
US9991386B2 (en) 2008-12-15 2018-06-05 Sumco Corporation Epitaxial wafer and method of manufacturing the same

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