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KR100605504B1 - 저전위밀도를 갖는 에피텍셜층을 포함하는 반도체 소자 및 상기 반도체 소자의 제조방법 - Google Patents

저전위밀도를 갖는 에피텍셜층을 포함하는 반도체 소자 및 상기 반도체 소자의 제조방법 Download PDF

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KR100605504B1
KR100605504B1 KR1020030052897A KR20030052897A KR100605504B1 KR 100605504 B1 KR100605504 B1 KR 100605504B1 KR 1020030052897 A KR1020030052897 A KR 1020030052897A KR 20030052897 A KR20030052897 A KR 20030052897A KR 100605504 B1 KR100605504 B1 KR 100605504B1
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layer
semiconductor device
heterogeneous
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박문한
이화성
유재윤
이승환
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삼성전자주식회사
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Abstract

저전위밀도를 갖는 에피텍셜층을 포함하는 반도체 소자 및 상기 반도체 소자의 제조방법을 제공한다. 상기 반도체 소자는 기판, 상기 기판 상에 위치하고 상기 기판의 격자상수와 다른 격자상수를 갖는 이종 에피텍셜층(heteroepitaxial layer) 및 상기 이종 에피텍셜층에 삽입된 적어도 하나의 중간 에피텍셜층(intermediate epitaxial layer)을 포함한다. 상기 중간 에피텍셜층은 그에 접하고 있는 이종 에피텍셜층의 격자상수와 다른 격자상수를 갖고, 그 두께는 상기 이종 에피텍셜층보다 얇아 상기 이종 에피텍셜층의 변형(strain)을 흡수할 수 있다. 이와 같이 이종 에피텍셜층에 상기 이종 에피텍셜층보다 얇은 중간 에피텍셜층을 삽입함으로써, 저전위밀도를 가질 뿐 아니라 감소된 두께를 갖는 이종 에피텍셜층을 포함하는 다층 구조체를 얻을 수 있다.
에피텍셜층, 전위, 변형된 채널, SiGe

Description

저전위밀도를 갖는 에피텍셜층을 포함하는 반도체 소자 및 상기 반도체 소자의 제조방법{semiconductor device comprising epitaxial layer with low dislocation density and fabricating method of the semiconductor device}
도 1a 및 도 1b는 본 발명의 일 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 단면도들이다.
(도면의 주요 부위에 대한 부호의 설명)
200 : 이종 에피텍셜층 300 : 중간 에피텍셜층
400 : 균일 에피텍셜층 500 : 채널층
본 발명은 에피텍셜층을 포함하는 반도체 소자 및 상기 반도체 소자의 제조방법에 관한 것으로, 특히 저전위밀도를 갖는 에피텍셜층을 포함하는 반도체 소자 및 상기 반도체 소자의 제조방법에 관한 것이다.
최근에 캐리어 이동도(carrier mobility)의 향상을 위해 인장 변형된 실리콘(tensile strained Si)을 채널층으로 사용한 전계 효과 트렌지스터(field effect transistor; 이하 FET라 한다)에 대한 연구가 진행되고 있다.
일반적으로 상기 인장된 실리콘 채널층을 얻기 위해서는 실리콘 기판 상에 Si1-XGeX 버추얼 기판을 형성하고, 상기 Si1-XGeX 버추얼 기판을 열처리하여 이완(relax)시키고, 상기 이완된 Si1-XGeX 버추얼 기판 상에 실리콘 채널층을 형성한다. 이로써, 상기 이완된 Si1-XGeX 버추얼 기판과 상기 실리콘 채널층간의 격자 부정합에 따른 실리콘의 인장 변형(tensile strain)을 이용하여 인장 변형된 실리콘 채널층을 얻을 수 있다.
상기 Si1-XGeX 버추얼 기판을 상기 실리콘 기판 상에 형성함에 있어서, 상기 Si1-XGeX 버추얼 기판내에는 상기 실리콘 기판과의 격자 부정합에 의한 변형을 완화(relax)하기 위한 실전위(threading dislocation)가 발생하게 된다. 상기 버추얼 기판내에 발생된 실전위는 상기 버추얼 기판 상부에 축적되고(piled-up), 실리콘 채널층으로 전달되어(propagate) 캐리어 산란(carrier scattering)을 일으킨다. 상기 캐리어 산란은 높은 캐리어 이동도를 갖는 FET의 구현을 방해한다.
이를 해결하기 위해 미국특허 제 5659187호에서는 두께 1000Å당 0.025 내지 2%로 구배된 조성(graded composition)을 갖는 에피텍셜층을 버추얼 기판으로 사용함으로써 상기 에피텍셜층의 상부에서 실전위의 밀도를 줄이고자 하였다.
또한, 상기 에피텍셜층의 상부에 축적된(piled-up) 실전위를 화학적 기계적 연마(chemical mechanical polishing; CMP)에 의해 제거함으로써 상기 실전위 밀도를 줄이고자 하는 시도가 있었다.
그러나, 상술한 방법들에 의하더라도 상기 Si1-XGeX 버추얼 기판의 실전위 밀도는 106/㎠정도로 높다. 따라서, 향상된 캐리어 이동도를 갖는 FET를 구현하기위해서는 상기 실전위밀도를 더욱 낮출 필요가 있다. 또한, 적절한 캐리어 이동도를 갖는 인장 변형된 실리콘 채널층을 형성하기 위해서는 상기 Si1-XGeX 버추얼 기판의 X는 상기 버추얼 기판의 하면에서 0의 값을 갖고 상면에서는 0.2이상의 값을 갖도록 구배되어야 하는데, 상술한 바와 같이 두께 1000Å당 2%로 구배된 조성을 갖는 경우, 상기 버추얼 기판의 두께는 1um이상이어야 한다. 이는 포토공정에서 문제를 유발할 수 있다.
본 발명이 이루고자 하는 기술적 과제는 상술한 종래기술의 문제점을 해결하기 위한 것으로, 저전위밀도와 감소된 두께를 갖는 에피텍셜층을 포함하는 반도체 소자를 제공한다.
삭제
본 발명이 이루고자 하는 다른 기술적 과제는 상술한 종래기술의 문제점을 해결하기 위한 것으로, 상기 반도체 소자의 제조방법을 제공한다.
상기 기술적 과제를 이루기 위하여 본 발명은 반도체 소자를 제공한다. 상기 반도체 소자는 기판, 상기 기판 상에 위치하고 상기 기판의 격자상수와 다른 격자상수를 갖는 이종 에피텍셜층(heteroepitaxial layer) 및 상기 이종 에피텍셜층에 삽입된 적어도 하나의 중간 에피텍셜층(intermediate epitaxial layer)을 포함한다. 상기 중간 에피텍셜층은 그에 접하고 있는 이종 에피텍셜층의 격자상수와 다른 격자상수를 갖고, 그 두께는 상기 이종 에피텍셜층보다 얇아 상기 이종 에피텍셜층의 변형(strain)을 흡수할 수 있다.
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상기 기판은 실리콘 단결정으로 이루어질 수 있다.
상기 이종 에피텍셜층은 그의 하면에서 상면으로 구배된 조성(graded composition)을 가질 수 있다. 이 경우, 상기 반도체 소자는 상기 이종 에피텍셜층 상에 위치하고 일정한 조성(constant composition)을 갖는 균일 에피텍셜층(uniform epitaxial)을 더욱 포함하되, 상기 균일 에피텍셜층의 조성은 상기 이종 에피텍셜층의 상면의 조성과 동일한 것이 바람직하다.
이와는 달리, 상기 이종 에피텍셜층은 일정한 조성을 가질 수 있다.
상기 이종 에피텍셜층은 Si1-XGeX(0 < X < 1)로 이루어질 수 있다. 이 경우, 상기 기판은 실리콘 단결정으로 이루어지고, 상기 X는 상기 이종 에피텍셜층의 하면에서 0이고, 상기 이종 에피텍셜층의 상면으로 구배될 수 있다. 상기 X는 상기 상면에서 0.2이상인 것이 바람직하다.
이와는 달리, 상기 X는 일정할 수 있다. 이 경우, 상기 X는 0.2이상인 것이 바람직하다.
상기 중간 에피텍셜층은 일정한 조성을 가질 수 있다. 상기 중간 에피텍셜층은 Si, SiC, SiGeC로 이루어진 군으로 부터 선택되는 하나의 물질로 이루어질 수 있다. 상기 적어도 하나 이상인 중간 에피텍셜층의 두께의 총합은 상기 이종 에피텍셜층의 두께의 1/2이하인 것이 바람직하다.
상기 반도체 소자는 상기 이종 에피텍셜층 상에 위치하는 변형된(strained) 채널층을 더 포함할 수 있다.
상기 채널층은 인장 변형된 층(tensile strained layer)일 수 있다. 상기 채널층은 Si 또는 SiC로 이루어질 수 있다.
상기 다른 기술적 과제를 이루기 위하여 본 발명은 반도체 소자의 제조방법을 제공한다. 상기 반도체 소자의 제조방법은 기판을 제공하고, 상기 기판 상에 상기 기판과 다른 격자상수를 갖는 이종 에피텍셜층을 형성하되, 상기 이종 에피텍셜층 사이에(in-between) 적어도 하나의 중간 에피텍셜층을 삽입하여 형성하는 것을 포함한다. 상기 중간 에피텍셜층이 삽입된 이종 에피텍셜층을 열처리(anneal)하고, 상기 열처리된 이종 에피텍셜층 상에 상기 이종 에피텍셜층의 상면과 다른 격자상수를 갖는 채널층을 형성한다. 상기 중간 에피텍셜층은 그에 접하고 있는 이종 에피텍셜층의 격자상수와 다른 격자상수를 갖고, 그 두께는 상기 이종 에피텍셜층보다 얇아 상기 이종 에피텍셜층의 변형(strain)을 흡수할 수 있도록 형성한다.
상기 채널층을 형성하기 전에, 상기 이종 에피텍셜층이 형성된 기판을 CMP를 사용하여 연마하는 것이 바람직하다.
상기 적어도 하나의 중간 에피텍셜층을 삽입하여 이종 에피텍셜층을 형성하는 것은 UHV CVD(untrahigh vacuum CVD), RPCVD(reduced pressure CVD), LPCVD(low presure CVD), MBE(molecular beam epitaxy)로 이루어진 군에서 선택되는 하나를 사용하여 형성할 수 있다.
상기 이종 에피텍셜층은 그의 하면에서 상면으로 구배된 조성(graded composition)을 가질 수 있다. 이 경우, 상기 반도체 소자의 제조방법은 상기 이종 에피텍셜층과 상기 채널층 사이에 일정한 조성을 갖는 균일 에피텍셜층을 형성하는 것을 더욱 포함하되, 상기 균일 에피텍셜층의 조성은 상기 이종 에피텍셜층의 상면의 조성과 동일하게 형성하는 것이 바람직하다.
이와는 달리, 상기 이종 에피텍셜층은 일정한 조성을 갖도록 형성할 수 있다.
상기 이종 에피텍셜층은 Si1-XGeX(0 < X < 1)로 형성할 수 있다. 이 경우, 상기 기판은 실리콘 단결정 기판으로 제공하고, 상기 X는 상기 이종 에피텍셜층의 하면에서 0의 값을 갖고, 상기 이종 에피텍셜층의 상면으로 구배되도록 형성할 수 있다. 상기 X는 상기 상면에서 0.2이상의 값을 갖도록 형성하는 것이 바람직하다.
이와는 달리, 상기 X는 일정한 값을 갖도록 형성할 수 있다. 이 경우, 상기 X는 0.2이상의 값을 갖도록 형성하는 것이 바람직하다.
상기 중간 에피텍셜층은 일정한 조성을 갖도록 형성할 수 있다. 상기 중간 에피텍셜층은 Si, SiC, SiGeC로 이루어진 군에서 선택되는 하나의 물질로 형성할 수 있다. 상기 적어도 하나 이상인 중간 에피텍셜층의 두께의 총합은 상기 이종 에피텍셜층의 두께의 1/2이하로 형성하는 것이 바람직하다.
상기 채널층은 그 격자상수가 상기 이종 에피텍셜층의 상면의 격자상수보다 작은 물질로 형성할 수 있다. 상기 채널층은 Si 또는 SiC로 형성할 수 있다.
이하, 본 발명을 보다 구체적으로 설명하기 위하여 본 발명에 따른 바람직한 실시예를 첨부된 도면을 참고하여 보다 상세하게 설명한다. 그러나, 본 발명은 여기서 설명되어지는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다.
도 1a 및 도 1b는 본 발명의 일 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 단면도들이다.
도 1a을 참고하면, 기판(100)을 제공하고, 상기 기판(100) 상에 이종 에피텍셜층(heteroepitaxial layer; 200)을 형성하되, 상기 이종 에피텍셜층(200)은 그 사이에 적어도 하나의 중간 에피텍셜층(intermediate epitaxial layer; 300)을 삽입하여 형성한다. 이어서, 상기 적어도 하나의 중간 에피텍셜층(300)이 삽입된 이종 에피텍셜층(200)을 열처리(anneal)한다.
상기 기판(100)은 실리콘 단결정으로 이루어질 수 있다. 상기 중간 에피텍셜층을 삽입하여 상기 이종 에피텍셜층을 형성하는 것은 UHV CVD(untrahigh vacuum CVD), RPCVD(reduced pressure CVD), LPCVD(low presure CVD), MBE(molecular beam epitaxy)로 이루어진 군에서 선택되는 하나를 사용하여 형성할 수 있다.
상기 이종 에피텍셜층(200)은 상기 기판(100)과는 격자상수가 다른 물질로 형성한다. 일반적으로, 상기 이종 에피텍셜층(200)은 상기 기판(100)과의 격자 부정합에 의해 변형되고(strained), 이러한 변형은 이완되면서 상기 이종 에피텍셜층(200)에 전위(dislocation)를 도입하게(introduce)된다. 그러나, 상기 이종 에피텍셜층(200)에 상기 중간 에피텍셜층(300)을 삽입하여 형성함으로써, 상기 이종 에피텍셜층(200)에 전위가 도입되는 것을 방지할 수 있다. 이 때, 상기 중간 에피텍셜층(300)의 격자상수는 그에 접하고 있는 이종 에피텍셜층(200)의 격자상수와는 달라야 한다.
상기 이종 에피텍셜층(200)과 상기 중간 에피텍셜층(300)을 얇게 형성하는 경우를 가정해 보면, 상기 이종 에피텍셜층(200)과 상기 중간 에피텍셜층(300)의 면적 변형 에너지(areal strain energy)는 서로 같게 된다. 부연하면, 상기 이종 에피텍셜층(200)과 상기 중간 에피텍셜층(300)의 격자상수는 서로 다르므로, 상기 이종 에피텍셜층(200)과 상기 중간 에피텍셜층(300)은 서로 다른 방향으로 변형 즉, 각각 인장변형 또는 압축변형되고 이들의 변형 에너지는 서로 같게 된다. 이를 식으로 나타내면 다음과 같다.
Be1 2h1 = Be2 2h2
상기 식에서, B=2G(1+n)/(1-n), G=전단탄성계수(shear modulus), n=쁘아송 비(Poisson's ratio), e=격자 부정합(mismatch), h=층두께(layer thickness)이다. 상기 수학식을 참고하면, 상기 이종 에피텍셜층(200)의 두께(h2)가 두꺼워짐에 따라 상기 중간 에피텍셜층(300)에 인가되는 변형 에너지는 더욱 커진다. 따라서, 상기 이종 에피텍셜층(200)의 두께를 상기 중간 에피텍셜층(300)의 두께에 대해 충분히 두껍게 한다면, 상기 중간 에피텍셜층(300)은 상기 이종 에피텍셜층(200)으로부터 거의 모든 변형을 흡수하여 상기 이종 에피텍셜층(200)의 변형을 경감하게 된다. 결과적으로, 상기 중간 에피텍셜층(300)의 두께는 상기 이종 에피텍셜층(200)의 두께에 대해 얇아 상기 이종 에피텍셜층(200)의 변형을 흡수할 수 있어야 한다. 바람직하게는 상기 중간 에피텍셜층(300)의 두께는 상기 이종 에피텍셜층(200)의 두께에 대해 1/2이다. 상기 중간 에피텍셜층(300)이 하나 이상인 경우는 상기 중간 에피텍셜층(300)의 두께의 총합이 상기 이종 에피텍셜층(200)의 두께에 대해 1/2인 것이 바람직하다.
상기 열처리는 상기 중간 에피텍셜층(300)과 상기 이종 에피텍셜층(200)사이의 계면에서의 변형(strain)을 이완(relax)시킨다. 상기 열처리로 인한 변형이완은 상기 이종 에피텍셜층(200)으로부터 거의 모든 변형을 흡수한 상기 중간 에피텍셜층(300)에 전위를 발생시킨다. 그러나, 상기 중간 에피텍셜층(300)의 삽입으로 인해 변형이 경감된 이종 에피텍셜층(200)에는 전위의 도입이 억제된다. 따라서, 상기 이종 에피텍셜층(200)을 저전위밀도(low dislocation density)를 갖도록 형성할 수 있다. 상기 열처리는 950℃에서 1시간 이상인 것이 바람직하다.
상기 이종 에피텍셜층(200)은 상기 기판(100)과 접해있는 하면(200a)으로부터 상면(200b)으로 구배된 조성(graded composition)을 가질 수 있다. 이와는 달리, 상기 이종 에피텍셜층(200)은 상기 하면(200a)에서 상기 상면(200b)에 이르기 까지 일정한 조성을 가질 수 있다.
상기 이종 에피텍셜층(200)은 Si1-XGeX(0 < X < 1)로 형성할 수 있다.
상기 기판(100)이 실리콘 단결정 기판이고, 상기 이종 에피텍셜층(200)이 구배된 조성을 갖는 경우, 상기 X는 상기 이종 에피텍셜층의 하면(200a)에서 0의 값을 갖고 상기 상면(200b)으로 구배되도록 할 수 있다. 상기 X는 상기 상면(200b)에서 0.2이상의 값을 갖도록 형성하는 것이 바람직하다. 일반적으로, 상기 X를 상기 이종 에피텍셜층(200)의 두께 1000Å당 0.02이하로 구배시킴으로써, 상기 구배된 이종 에피텍셜층(200)에 도입된 전위밀도를 줄일 수 있다. 그러나, 상술한 바와 같이, 상기 이종 에피텍셜층(200)에 중간 에피텍셜층(300)을 삽입하여 형성함으로써 상기 이종 에피텍셜층(200)에 도입되는 전위를 억제할 수 있으므로, 상기 X를 상기 이종 에피텍셜층(200)의 두께 1000Å당 0.02이상으로 구배시킬 수 있다. 따라서, 상기 X가 상기 이종 에피텍셜층의 상면(200b)에서 0.2의 값을 갖는 경우, 상기 이종 에피텍셜층(200)의 두께를 1um이하로 낮출 수 있다.
이와는 달리, 상기 X는 상기 이종 에피텍셜층(200)은 상기 하면(200a)에서 상기 상면(200b)에 이르기 까지 일정한 값을 가질 수 있다. 상기 X는 0.2이상의 값을 가질 수 있다. 일반적으로 상기 이종 에피텍셜층(200)을 일정한 조성을 갖도록 형성하는 경우, 상기 이종 에피텍셜층의 상면(200b)으로 전파되는 전위밀도를 줄이기 위해 상기 이종 에피텍셜층(200)을 두껍게 형성한다. 그러나, 상술한 바와 같이 상기 중간 에피텍셜층(300)을 삽입하여 상기 이종 에피텍셜층(200)을 형성함으로써, 상기 이종 에피텍셜층(200)에 도입되는 전위를 억제할 수 있으므로 상기 이종 에피텍셜층(200)의 두께를 감소시킬 수 있다. 이와 같이, 상기 이종 에피텍셜층(200)의 두께를 줄이는 것은 후속하는 포토공정에서의 부담을 줄일 수 있다.
상기 중간 에피텍셜층(300)은 일정한 조성을 가질 수 있다. 상기 중간 에피텍셜층(300)은 Si, SiC, SiGeC로 이루어진 군에서 선택되는 하나의 물질로 형성할 수 있다.
도 1b를 참고하면, 상기 이종 에피텍셜층(200)이 형성된 기판(100)을 화학적 기계적 연마공정(chemical mechanical polishing; 이하, CMP라 한다)을 사용하여 연마하는 것이 바람직하다. 상술한 바와 같이, 상기 중간 에피텍셜층(300)을 삽입하여 상기 이종 에피텍셜층(200)을 형성함으로써 상기 이종 에피텍셜층(200)을 저전위밀도를 갖도록 형성할 수 있어 상기 이종 에피텍셜층의 상면(200b)으로 전위의 축적(pile-up)은 거의 없다고 예상되나, 상기 상면(200b)에 축적된 전위를 완전히 제거하기 위해서는 상기 CMP공정을 적용하는 것이 바람직하다.
이어서, 상기 연마된 이종 에피텍셜층(200) 상에 균일 에피텍셜층(uniform epitaxial layer; 400)을 형성하는 것이 바람직하다. 상기 균일 에피텍셜층(400)은 상기 이종 에피텍셜층(200)이 일정한 조성을 갖도록 형성하는 경우에는 생략될 수 있다. 상기 균일 에피텍셜층(400)은 일정한 조성을 갖도록 형성하되, 그 조성은 상기 이종 에피텍셜층의 상면(200b) 즉, 상기 이종 에피텍셜층(200)이 상기 균일 에피텍셜층(400)과 접하는 면의 조성과 동일하도록 형성한다.
상기 균일 에피텍셜층(400) 상에 채널층을 형성한다. 상기 채널층은 그 격자상수가 상기 균일 에피텍셜층(400)의 격자상수 즉, 상기 이종 에피텍셜층의 상면(200b)의 격자상수와 다른 물질로 형성한다. 이와는 달리, 상기 균일 에피텍셜 층(400)을 형성하지 않은 경우에는 상기 이종 에피텍셜층(200) 상에 상기 채널층을 형성한다. 이 경우, 상기 채널층은 그 격자상수가 상기 이종 에피텍셜층(200)의 격자상수와 다른 물질로 형성한다.
이로써, 상기 채널층은 상기 균일 에피텍셜층(400) 또는 상기 이종 에피텍셜층(200)과의 격자불일치로 인해 변형된 채널층(strained channel layer; 500)을 형성한다. 상기 채널층의 격자상수가 상기 균일 에피텍셜층(400) 또는 상기 이종 에피텍셜층(200)의 격자상수보다 작은 경우는 상기 변형된 채널층(500)은 인장 변형된 채널층(500)이다. 상기 채널층은 Si 또는 SiC로 형성할 수 있다. 상기 채널층(500)을 Si로 형성하고, 상기 채널층(500)과 접하는 균일 에피텍셜층(400) 또는 상기 이종 에피텍셜층(200)을 Si1-XGeX(0 < X < 1)으로 형성한 경우에는 상기 X는 0.2이상의 값을 갖는 것이 바람직하다. 그 이유는 상기 X가 0.2이상인 경우 상기 채널층(500)에서 적절한 캐리어 이동도를 갖기 때문이다.
상술한 바와 같이 본 발명에 따르면, 이종 에피텍셜층에 상기 이종 에피텍셜층보다 얇은 중간 에피텍셜층을 삽입함으로써, 저전위밀도를 가질 뿐 아니라 감소된 두께를 갖는 이종 에피텍셜층을 포함하는 반도체 소자를 얻을 수 있다.
삭제

Claims (40)

  1. 기판;
    상기 기판 상에 위치하고, 상기 기판의 격자상수와 다른 격자상수를 갖는 이종 에피텍셜층(heteroepitaxial layer);
    상기 이종 에피텍셜층에 삽입된 적어도 하나의 중간 에피텍셜층(intermediate epitaxial layer); 및
    상기 이종 에피텍셜층 상에 위치하는 변형된(strained) 채널층을 포함하되,
    상기 중간 에피텍셜층은 상기 이종 에피텍셜층의 변형을 흡수할 수 있도록, 그에 접하고 있는 상기 이종 에피텍셜층의 격자상수와 다른 격자상수를 갖고 그 두께는 상기 이종 에피텍셜층의 두께의 1/2 이하인 반도체 소자.
  2. 제 1 항에 있어서,
    상기 기판은 실리콘 단결정으로 이루어진 반도체 소자.
  3. 제 1 항에 있어서,
    상기 이종 에피텍셜층은 그의 하면에서 상면으로 구배된 조성(graded composition)을 갖는 반도체 소자.
  4. 제 3 항에 있어서,
    상기 이종 에피텍셜층 및 상기 변형된 채널층 사이에 위치하고, 일정한 조성(constant composition)을 갖는 균일 에피텍셜층(uniform epitaxial)을 더욱 포함하되,
    상기 균일 에피텍셜층의 조성은 상기 이종 에피텍셜층의 상면의 조성과 동일한 반도체 소자.
  5. 제 1 항에 있어서,
    상기 이종 에피텍셜층은 일정한 조성을 갖는 반도체 소자.
  6. 제 1 항에 있어서,
    상기 이종 에피텍셜층은 Si1-XGeX(0 < X < 1)로 이루어진 반도체 소자.
  7. 제 6 항에 있어서,
    상기 기판은 실리콘 단결정(single crystalline silicon)으로 이루어지고,
    상기 X는 상기 이종 에피텍셜층의 하면에서 0이고, 상기 이종 에피텍셜층의 상면으로 구배된 반도체 소자.
  8. 제 7 항에 있어서,
    상기 X는 상기 상면에서 0.2 이상인 반도체 소자.
  9. 제 6 항에 있어서,
    상기 X는 일정한 반도체 소자.
  10. 제 9 항에 있어서,
    상기 X는 0.2 이상인 반도체 소자.
  11. 제 1 항에 있어서,
    상기 중간 에피텍셜층은 일정한 조성을 갖는 반도체 소자.
  12. 제 1 항에 있어서,
    상기 중간 에피텍셜층은 Si, SiC, SiGeC로 이루어진 군으로 부터 선택되는 하나의 물질로 이루어진 반도체 소자.
  13. 삭제
  14. 삭제
  15. 제 1 항에 있어서,
    상기 채널층은 인장 변형된 층(tensile strained layer)인 반도체 소자.
  16. 제 1 항에 있어서,
    상기 채널층은 Si 또는 SiC로 이루어진 반도체 소자.
  17. 삭제
  18. 삭제
  19. 삭제
  20. 삭제
  21. 삭제
  22. 삭제
  23. 삭제
  24. 삭제
  25. 기판을 제공하고;
    상기 기판 상에 상기 기판과 다른 격자상수를 갖는 이종 에피텍셜층을 형성하되, 상기 이종 에피텍셜층 사이에(in-between) 적어도 하나의 중간 에피텍셜층을 삽입하여 형성하고,
    상기 중간 에피텍셜층이 삽입된 이종 에피텍셜층을 열처리(anneal)하고;
    상기 열처리된 이종 에피텍셜층 상에 상기 이종 에피텍셜층의 상면과 다른 격자상수를 갖는 채널층을 형성하는 것을 포함하되,
    상기 중간 에피텍셜층은 그에 접하고 있는 이종 에피텍셜층의 격자상수와 다른 격자상수를 갖고, 그 두께는 상기 이종 에피텍셜층보다 얇아 상기 이종 에피텍셜층의 변형(strain)을 흡수할 수 있도록 형성하는 반도체 소자의 제조방법.
  26. 제 25 항에 있어,
    상기 채널층을 형성하기 전에,
    상기 이종 에피텍셜층이 형성된 기판을 CMP를 사용하여 연마하는 것을 더욱 포함하는 반도체 소자의 제조방법.
  27. 제 25 항에 있어,
    상기 적어도 하나의 중간 에피텍셜층을 삽입하여 이종 에피텍셜층을 형성하는 것은
    UHV CVD(untrahigh vacuum CVD), RPCVD(reduced pressure CVD), LPCVD(low presure CVD), MBE(molecular beam epitaxy)로 이루어진 군에서 선택되는 하나를 사용하여 형성하는 반도체 소자의 제조방법.
  28. 제 25 항에 있어서,
    상기 이종 에피텍셜층은 그의 하면에서 상면으로 구배된 조성(graded composition)을 갖도록 형성하는 반도체 소자의 제조방법.
  29. 제 28 항에 있어서,
    상기 이종 에피텍셜층과 상기 채널층 사이에 일정한 조성을 갖는 균일 에피텍셜층을 형성하는 것을 더욱 포함하되,
    상기 균일 에피텍셜층의 조성은 상기 이종 에피텍셜층의 상면의 조성과 동일하게 형성하는 반도체 소자의 제조방법.
  30. 제 25 항에 있어서,
    상기 이종 에피텍셜층은 일정한 조성을 갖도록 형성하는 반도체 소자의 제조방법.
  31. 제 25 항에 있어서,
    상기 이종 에피텍셜층은 Si1-XGeX(0 < X < 1)로 형성하는 반도체 소자의 제조방법.
  32. 제 31 항에 있어서,
    상기 기판은 실리콘 단결정 기판으로 제공하고,
    상기 X는 상기 이종 에피텍셜층의 하면에서 0의 값을 갖고, 상기 이종 에피텍셜층의 상면으로 구배되도록 형성하는 반도체 소자의 제조방법.
  33. 제 32 항에 있어서,
    상기 X는 상기 상면에서 0.2이상의 값을 갖도록 형성하는 반도체 소자의 제조방법.
  34. 제 31 항에 있어서,
    상기 X는 일정한 값을 갖도록 형성하는 반도체 소자의 제조방법.
  35. 제 34 항에 있어서,
    상기 X는 0.2이상의 값을 갖도록 형성하는 반도체 소자의 제조방법.
  36. 제 25 항에 있어서,
    상기 중간 에피텍셜층은 일정한 조성을 갖도록 형성하는 반도체 소자의 제조방법.
  37. 제 25 항에 있어서,
    상기 중간 에피텍셜층은 Si, SiC, SiGeC로 이루어진 군에서 선택되는 하나의 물질로 형성하는 반도체 소자의 제조방법.
  38. 제 25 항에 있어서,
    상기 적어도 하나 이상인 중간 에피텍셜층의 두께의 총합은 상기 이종 에피텍셜층의 두께의 1/2이하로 형성하는 반도체 소자의 제조방법.
  39. 제 25 항에 있어서,
    상기 채널층은 그 격자상수가 상기 이종 에피텍셜층의 상면의 격자상수보다 작은 물질로 형성하는 반도체 소자의 제조방법.
  40. 제 25 항에 있어서,
    상기 채널층은 Si 또는 SiC로 형성하는 반도체 소자의 제조방법.
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Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006080278A (ja) * 2004-09-09 2006-03-23 Toshiba Ceramics Co Ltd 歪みシリコンウエハおよびその製造方法
KR100717503B1 (ko) * 2005-08-11 2007-05-14 동부일렉트로닉스 주식회사 반도체 소자 및 그 제조 방법
EP1763069B1 (en) * 2005-09-07 2016-04-13 Soitec Method for forming a semiconductor heterostructure
US7902046B2 (en) * 2005-09-19 2011-03-08 The Board Of Trustees Of The Leland Stanford Junior University Thin buffer layers for SiGe growth on mismatched substrates
US7923098B2 (en) * 2008-01-02 2011-04-12 The Board Of Regents Of The University Of Oklahoma Low-defect-density crystalline structure and method for making same
DE102010046215B4 (de) * 2010-09-21 2019-01-03 Infineon Technologies Austria Ag Halbleiterkörper mit verspanntem Bereich, Elektronisches Bauelement und ein Verfahren zum Erzeugen des Halbleiterkörpers.
WO2018089444A1 (en) * 2016-11-08 2018-05-17 Massachusetts Institute Of Technology Systems and methods of dislocation filtering for layer transfer

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CA2062134C (en) 1991-05-31 1997-03-25 Ibm Heteroepitaxial layers with low defect density and arbitrary network parameter
JPH06326954A (ja) * 1993-05-12 1994-11-25 Canon Inc 映像情報出力装置
JP2685030B2 (ja) * 1995-05-26 1997-12-03 日本電気株式会社 半導体装置及びその製造方法
US5891769A (en) * 1997-04-07 1999-04-06 Motorola, Inc. Method for forming a semiconductor device having a heteroepitaxial layer
US5906951A (en) * 1997-04-30 1999-05-25 International Business Machines Corporation Strained Si/SiGe layers on insulator
US6107653A (en) * 1997-06-24 2000-08-22 Massachusetts Institute Of Technology Controlling threading dislocation densities in Ge on Si using graded GeSi layers and planarization
US6329063B2 (en) * 1998-12-11 2001-12-11 Nova Crystals, Inc. Method for producing high quality heteroepitaxial growth using stress engineering and innovative substrates
US6350993B1 (en) * 1999-03-12 2002-02-26 International Business Machines Corporation High speed composite p-channel Si/SiGe heterostructure for field effect devices
JP2000281494A (ja) * 1999-03-26 2000-10-10 Sony Corp 酸化物の結晶成長方法および酸化物積層構造
JP2002093735A (ja) * 2000-09-13 2002-03-29 Sony Corp 半導体装置の製造方法
US6855649B2 (en) * 2001-06-12 2005-02-15 International Business Machines Corporation Relaxed SiGe layers on Si or silicon-on-insulator substrates by ion implantation and thermal annealing
WO2003001671A2 (en) * 2001-06-21 2003-01-03 Amberwave Systems Corporation Improved enhancement of p-type metal-oxide-semiconductor field-effect transistors
JP4228569B2 (ja) * 2001-11-28 2009-02-25 セイコーエプソン株式会社 電子デバイス用基板の製造方法及び電子デバイスの製造方法
JP3970011B2 (ja) * 2001-12-11 2007-09-05 シャープ株式会社 半導体装置及びその製造方法
US6515335B1 (en) * 2002-01-04 2003-02-04 International Business Machines Corporation Method for fabrication of relaxed SiGe buffer layers on silicon-on-insulators and structures containing the same
JP2003249641A (ja) * 2002-02-22 2003-09-05 Sharp Corp 半導体基板、その製造方法及び半導体装置
WO2003079415A2 (en) * 2002-03-14 2003-09-25 Amberwave Systems Corporation Methods for fabricating strained layers on semiconductor substrates
US6936869B2 (en) * 2002-07-09 2005-08-30 International Rectifier Corporation Heterojunction field effect transistors using silicon-germanium and silicon-carbon alloys
US7049627B2 (en) * 2002-08-23 2006-05-23 Amberwave Systems Corporation Semiconductor heterostructures and related methods
JP2004103805A (ja) * 2002-09-09 2004-04-02 Sharp Corp 半導体基板の製造方法、半導体基板及び半導体装置
US7071014B2 (en) * 2002-10-30 2006-07-04 Amberwave Systems Corporation Methods for preserving strained semiconductor substrate layers during CMOS processing
EP1439570A1 (en) * 2003-01-14 2004-07-21 Interuniversitair Microelektronica Centrum ( Imec) SiGe strain relaxed buffer for high mobility devices and a method of fabricating it
US6995078B2 (en) * 2004-01-23 2006-02-07 Chartered Semiconductor Manufacturing Ltd. Method of forming a relaxed semiconductor buffer layer on a substrate with a large lattice mismatch

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