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CN105990342B - 具有用于嵌入锗材料的成形腔的半导体器件及其制造工艺 - Google Patents

具有用于嵌入锗材料的成形腔的半导体器件及其制造工艺 Download PDF

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CN105990342B CN201510079513.0A CN201510079513A CN105990342B CN 105990342 B CN105990342 B CN 105990342B CN 201510079513 A CN201510079513 A CN 201510079513A CN 105990342 B CN105990342 B CN 105990342B
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Abstract

本发明涉及半导体工艺及器件。更具体地，本发明的实施例提供后续将用SiGe材料填充的成形腔。该成形腔包括与基板交界的凸区域。还提供了其他实施例。

Description

具有用于嵌入锗材料的成形腔的半导体器件及其制造工艺
技术领域
本发明涉及半导体工艺及器件。
背景技术
自从早年德州仪器的Jack Kilby博士发明了集成电路之时起，科学家和工程师已经在半导体器件和工艺方面作出了众多发明和改进。近50年来半导体尺寸已经有了明显的降低，这导致了不断增长的处理速度和不断降低的功耗。迄今为止，半导体的发展大致遵循着摩尔定律，摩尔定律大意是指密集集成电路中晶体管的数量约每两年翻倍。现在，半导体工艺正在朝着20nm以下发展，其中一些公司正在着手14nm工艺。这里提供一个参考，硅原子约为0.2nm，这意味着通过20nm工艺制造出的两个独立组件之间的距离仅仅约为一百个硅原子。
半导体器件制造因此变得越来越具有挑战性，并且朝着物理上可能的极限推进。华力微电子有限公司TM是致力于半导体器件和工艺研发的领先的半导体制造公司之一。
半导体技术的近期发展之一是将硅锗(SiGe)用在半导体制造中。例如，SiGe可被用于制造具有可调带隙的互补金属-氧化物-半导体(CMOS)。对于基于SiGe的工艺，尽管已经有一些常规技术，很遗憾这些技术出于以下提出的原因都是不足的。因此，需要改善的方法和系统。
发明内容
根据一实施例，本发明提供了一种包括基板的半导体器件，该基板包括硅材料。该器件还包括位于基板内的第一腔区域。该第一腔区域包括上端部分、中间部分以及基底部分。上端部分包括基本垂直的侧壁。中间部分包括与基板交界的凸侧壁。基底部分包括基本平坦的底部表面。该器件另外包括至少部分地位于第一腔区域内的填充材料，该填充材料包括硅和锗材料。
根据另一实施例，本发明提供了一种包括基板的半导体器件，该基板包括硅材料。该器件还包括位于基板内的第一腔区域。该第一腔区域包括上端部分、中间部分、以及基底部分。上端部分包括基本垂直的侧壁。中间部分包括与基板交界的凸侧壁。基底部分包括基本平坦的底部表面以及基本垂直的侧壁。该器件还包括至少部分地位于第一腔区域内的填充材料，该填充材料包括硅和锗材料。
根据又一实施例，本发明提供了一种用于制造半导体器件的方法。该方法包括提供基板，该基板基本包括硅材料。该方法还包括在该基板上限定腔区域。该方法另外包括蚀刻基板以在腔区域处形成腔，该腔包括上端部分和底端部分。该方法还包括在底端部分内形成氧化硅材料层。该氧化硅材料层与基板的底端侧壁交界。该方法还包括在上端部分的侧壁上形成隔离物。该方法还包括移除该氧化硅材料层以暴露基板的底端侧壁。该方法还包括通过选择性地蚀刻底端侧壁来扩大腔的底端部分以形成第一成形腔。该第一成形腔包括与底端侧壁交界的凸部。该方法还包括用填充材料来填充第一腔，该填充材料包括硅和锗材料。
附图简述
图1是图解SiGe材料的常规U形腔的简化示图。
图2是根据本发明的实施例图解具有侧开口的腔结构的简化示图。
图3是根据本发明的实施例图解具有侧开口的替换性腔结构的简化示图。
图4A-H是根据本发明的实施例图解用于制造腔结构的处理的简化示图。
图5A-H是根据本发明的实施例图解用于制造替换性腔结构的处理的简化示图。
通过参考以下附图可进一步理解各种实施例的性质和优势。在附图中，类似组件或特征可具有相同的附图标记。此外，同一类型的各种组件可通过加在附图标记之后的破折号和第二标记来区分，第二标记可在该些类似组件之间作出区分。若在说明书中仅使用了第一附图标记，则该描述适用于具有相同第一附图标记的这些类似组件中的任何组件，而不论第二附图标记如何。
具体实施方式
本发明涉及半导体工艺及器件。更具体地，本发明的实施例提供稍后将用SiGe材料填充的成形腔。该成形腔包括与基板交界的凸区域。还有其他实施例。
给出以下描述以使得本领域技术人员能够实施和使用本发明并将其结合到具体应用背景中。各种变型、以及在不同应用中的各种使用对于本领域技术人员将是容易显见的，并且本文定义的一般性原理可适用于范围广阔的实施例。由此，本发明并不限于本文中给出的实施例，而是应被授予与本文中公开的原理和新颖性特征相一致的最广义的范围。
在以下详细描述中，阐述了许多特定细节以提供对本发明的透彻理解。然而，对于本领域技术人员显而易见的是，本发明的实践可不必局限于这些具体细节。换言之，公知的结构和器件以框图形式示出而没有详细显示，以避免淡化本发明的发明点。
请读者注意与本说明书同时提交的且对公众查阅本说明书开放的所有文件及文献，且所有这样的文件及文献的内容以参考方式并入本文。除非另有明确说明，否则本说明书(包含任何所附权利要求、摘要和附图)中所揭示的所有特征皆可由用于达到相同、等效或类似目的的可替代特征来替换。因此，除非另有明确说明，否则所公开的每一个特征仅是一组等效或类似特征的一个示例。
而且，权利要求中未明确表示“用于执行特定功能的装置”、或“用于执行特定功能的步骤”的任意组件皆不应被理解为如35 USC第112章节第6段中所规定的“装置”或“步骤”条款。特别地，在此处的权利要求中使用“....的步骤”或“....的动作”并不表示涉及35USC §112第6段的规定。
注意，在使用到的情况下，标志左、右、前、后、顶、底、正、反、顺时针和逆时针仅仅是出于方便的目的所使用的，而并不暗示任何具体的固定方向。事实上，它们被用于反映对象的各个部分之间的相对位置和/或方向。
如上所提及的，随着半导体工艺成比例地缩小，存在许多挑战。缩减IC规模提供了许多优点，包括功耗降低和计算速度提升，因为电子从一个IC组件到另一个IC组件移动的距离更短。例如，对于CMOS器件，随着各种关键尺寸(例如，栅极氧化物的大小)的减小，载流子迁移率迅速下降，这不利地影响到器件性能。当用在各种应用中时，SiGe技术可通过改善载流子迁移率来改善器件性能。
对于某些类型的器件及其制造工艺，SiGe技术能明显改善器件性能。例如，IntelTM研发了在使用90nm工艺时对SiGe的使用，以改善逻辑单元的性能。随着制造工艺移到45nm、32nm和22nm，锗含量提升。在早期SiGe器件中，锗占到器件的不到15％。随着器件大小的减小，锗的量提升到40％甚至更高。例如，在CMOS器件中，SiGe材料嵌入在源极区域和漏极区域中。以往，为了提升SiGe材料的嵌入量，已经提出了U形和∑形腔(或者有时被称为凹槽)以用于嵌入SiGe材料。
作为示例，SiGe技术是指利用SiGe材料来改善器件性能的半导体器件和工艺。例如，SiGe可被用在异质结双极性晶体管(HBT)中，HBT相比于用来实现通信电路的常规硅双极性和硅CMOS提供了许多优势。众多特征的其中一个特征在于，Ge材料在这些器件中的使用改善了器件性能。然而，SiGe器件和工艺具有其挑战性。具体而言，在Si上生长晶格匹配的SiGe合金存在困难。在Si-STI界面上均匀生长SiGe是所期望的，因为其提升了CMOS器件的性能。例如，用于制造CMOS和其他类型器件的SiGe工艺可包括逻辑门图案化的各种滞留，诸如45/40nm、32/28nm、以及<22nm，并且维持逻辑门图案和几何非常重要。
图1是图解SiGe材料的常规U形腔的简化示图。半导体基板100包括用于容纳填充材料105的U形腔。例如，基板100包括基本上单种硅材料。填充材料105包括硅锗材料。如上文解释的，将锗材料添加到硅材料，改善了载流子迁移率和其他电气性能特性。例如，填充材料105稍后被用于形成CMOS器件。半导体基板100另外包括栅极材料101和102。例如，栅极材料包括金属栅极材料和/或多晶硅栅极材料。栅极材料101和102分别通过隔离物103和104来保护。
如上文所解释的，SiGe填充材料的重要方面是其大小或体积。较大的填充材料通常得到较佳的性能，并且应领会本发明的实施例增大了基板的腔大小，由此显著增大了SiGe填充材料的体积。
图2是根据本发明的实施例图解具有侧开口的腔结构的简化示图。此示图仅是示例，不应该不当地限制权利要求的范围。本领域技术人员将领会到有许多变体、替换方案、以及变型。在图2中，半导体器件200包括基板201。作为示例，半导体器件200是经部分加工的器件，其在稍后被进一步处理以包括附加组件。例如，半导体器件200被进一步处理以包括但不限于源极区域、漏极区域和栅极区域。
半导体器件200包括基板201。例如，基板201基本由硅材料构成。例如，基板是硅晶圆的一部分。半导体器件200还包括嵌入式区域202和203。在某些实现中，区域202和203包括多晶硅材料。例如，区域202和203稍后被处理以形成栅极区域。在一些实现中，区域202和203包括用于形成栅极区域的金属材料。区域202和203通过隔离物207和208保护。根据各种实施例，隔离物207和208包括氮化硅材料。特别地，隔离物207和208确保用于嵌入填充材料204的腔209的开口大小。例如，在一些实现中，开口大小可约为20nm到50nm。取决于器件尺寸，其他开口大小也是可能的。例如，在20/22nm(或更小的)工艺中，开口大小可能更小。确保腔的开口大小的益处之一是使得用填充材料204填充腔变为一项容易并且相容的过程。在没有隔离物的情况下，腔的开口可能变形为其他形状(例如，由于蚀刻的原因成为圆角或边)。
填充材料204包括硅锗(SiGe)材料。如上文所解释的，嵌入在基板201中的SiGe材料可改善各种电气特性，诸如载流子迁移率。如在图1中所图解的，在各种常规技术中，用于嵌入SiGe材料的腔是U形的。应领会，腔209的形状包括凸区域205和206，它们有效地增大了腔209的体积以及稍后将被填充到腔209中的SiGe材料的量。
应领会，SiGe材料可以各种方式沉积到腔209中，并由此可具有不同的组成。例如，SiGe材料可包括10％到50％的锗含量。另外，锗材料的浓度在腔区域内变化。
相比于∑形腔，腔209的形状提供约5％到10％的体积提升。腔209稍后用SiGe材料填充。相比于具有∑形腔的器件，具有填充到腔209中的SiGe材料的PMOS器件可提供2％或更大的PMOS性能改善。相比于常规腔形状，除了性能改善之外，根据本发明的实施例的腔形状还可提供更好的产量。通过相对较大的开口大小，可有效地控制填充到腔中的SiGe材料的量。根据本发明的实施例的图2中所图解的形状的腔还有其他益处。
图3是根据本发明的实施例图解具有侧开口的替换性腔结构的简化示图。此示图仅是示例，不应该不当地限制权利要求的范围。本领域技术人员将领会到许多变体、替换方案、以及变型。在图3中，半导体器件300包括基板301。作为示例，半导体器件300是经部分加工的器件，其在稍后被进一步处理以包括附加组件。例如，半导体器件300被进一步处理以包括但不限于源极区域、漏极区域和栅极区域。
半导体器件300包括基板301。例如，基板301基本由硅材料构成。例如，基板是硅晶圆的一部分。半导体器件300还包括嵌入式区域302和303。在某些实现中，区域302和303包括多晶硅材料。例如，区域302和303稍后被处理以形成栅极区域。在一些实现中，区域302和303包括用于形成栅极区域的金属材料。区域302和303通过隔离物307和308保护。在各种实施例中，隔离物307和308包括氮化硅材料。特别地，隔离物307和308确保用于嵌入填充材料304的腔309的开口大小。例如，在一些实现中，开口大小可约为20nm到50nm。取决于器件尺寸，其他开口大小也是可能的。例如，在20/22nm(或更小的)工艺中，开口大小可能更小。确保腔的开口大小的益处之一是使得用填充材料304填充腔变为一项容易并且相容的过程。在没有隔离物的情况下，腔的开口可能变形为其他形状(例如，由于蚀刻的原因成为圆角或边)。例如，隔离物307和308之间的开口的宽度与腔基底区域310的宽度大致相同。
填充材料304包括硅锗(SiGe)材料。如上文所解释的，嵌入在基板301中的SiGe材料可改善各种电气特性，诸如载流子迁移率。如在图1中所图解的，在各种常规技术中，用于嵌入SiGe材料的腔是U形的。应领会，腔309的形状包括凸区域305和306，它们有效地增大了腔309的体积以及稍后将被填充到腔309中的SiGe材料的量。另外，腔309包括基本平直的底部区域310。例如，底部区域310可有效地增大用于容纳附加填充材料的腔体积。
应领会，SiGe材料可以各种方式沉积到腔309中，并由此可具有不同的组成。例如，SiGe材料可包括10％到50％的锗含量。另外，锗材料的浓度在腔区域内变化。
相比于∑形腔，腔309的形状提供约5％到10％的体积提升。腔309稍后用SiGe材料填充。相比于具有∑形腔的器件，具有填充到腔309中的SiGe材料的PMOS器件可提供2％或更大的PMOS性能改善。相比于常规腔形状，除了性能改善之外，根据本发明的实施例的腔形状还可提供更好的产量。通过相对较大的开口大小，可有效地控制填充到腔中的SiGe材料的量。根据本发明的实施例的图3中所图解的腔形状还有其他益处。
图4A-H是根据本发明的实施例图解用于制造腔结构的处理的简化示图。这些示图仅提供示例，不应该不当地限制权利要求的范围。本领域技术人员将领会到有许多变体、替换方案、以及变型。例如，图4A-H中图解的各种步骤可增加、移除、替换、重复、修改、重新安排、和/或重叠，并且不应该不当地限制权利要求的范围。
如图4A中所示，提供了硅基板400。例如，硅基板400是半导体晶圆的一部分，在该半导体晶圆上制造了很多具有和基板400的结构(例如，腔)类似的结构的基板。在各种实施例中，硅基板400经历表面处理，诸如抛光、清洁和/或其他处理。
硅基板400随后被蚀刻以形成初始腔401，如图4B中所示。初始腔401的尺寸(例如，宽度、深度等)是基于要制造的半导体器件而预定义的。在各种实施例中，开口大小和形状通过光刻工艺来定义，并且初始腔401通过等离子体蚀刻工艺来形成。在某些实施例中，初始腔401的表面被进一步处理以移除源于蚀刻工艺的残留物。
在初始腔401内形成层402，如图4C所示。初始腔401具有上端部分401A和底端部分401B。层402形成在腔的底端部分401B上。在各种实施例中，层402包括氧化硅材料，后者促成如图4D中所示的隔离物403和404的形成。该氮化硅材料可以各种方式形成，诸如沉积、氧化等。
隔离物404和403可通过定向膜沉积工艺来形成。如上文所解释的，如图4E中所示的隔离物404和403帮助保持初始腔409以及稍后将形成的成形腔的开口大小和形状。隔离物403和404形成在腔的上端部分401A的侧壁上。在各种实施例中，隔离物403和404包括硅和氮材料(例如，SiN)。例如，隔离物403和404的化学组成特别被选择成不同于基板和层402的化学组成，隔离物403和404在基板和层402材料(例如，硅)被蚀刻掉以用于形成腔的凸部时能保持完好。在各种实施例中，基板材料的后续蚀刻是使用氟化氢(HF)材料来执行的，并且隔离物403和404对HF具有化学抵抗力。
包括氧化硅材料的层402在形成隔离物403和404之后被移除，如图4E所示。例如，层402通过利用HF作为蚀刻剂的一个或更多个湿蚀刻工艺来移除。蚀刻剂HF基本移除掉层402，并且其对隔离物403和404的影响最小。如在图4E中可见的，在层402被移除时隔离物403和404基本完好。一旦层402被移除，再次暴露出初始腔401的底端部分401B。
随后形成腔的凸区域401D和401C，如图4F中所示。如可见到的，凸区域401C和401D形成在腔401的底端部分401B上。有了隔离物403和404的保护，腔401的上端部分的侧壁没有被蚀刻掉。在各种实施例中，凸区域401C和401D通过蚀刻工艺来形成。取决于具体实现，可使用各种类型的蚀刻剂。在特定实施例中，使用四甲基氢氧化铵(TMAH)作为蚀刻剂，其有效地移除硅基板材料而不过多地影响隔离物403和404。取决于实现，也可使用其他类型的蚀刻剂。
随后，移除隔离物403和404，如图4G中所示。根据各种实施例，隔离物403和404包括可通过H3PO4材料来移除的SiN材料。例如，H3PO4选择性地移除隔离物403和404而不移除硅基板或腔材料。
随后在成形腔401内形成SiGe材料，如图4H中所示。例如，SiGi材料通过一个或更多个沉积工艺填充到腔401的底端部分401B中。例如，硅和锗气态物种的混合物通过气相沉积工艺被沉积到成形腔中。在各种实施例中，锗材料可占到填充材料420的约10％到40％。填充材料420还填充到该成形腔的凸区域中。作为示例，所填充的SiGe材料已经填满了腔401的底端部分401B。取决于实现，SiGe材料也可额外地填充到成形腔401的上端部分。在SiGe材料被填充到该成形腔中之后，还可执行其他工艺。例如，执行附加的步骤以形成作为CMOS电路的部分的源极区域、漏极区域以及栅极区域。
图5A-H是根据本发明的实施例图解用于制造替换性腔结构的处理的简化示图。这些示图仅仅是提供示例，不应该不当地限制权利要求的范围。本领域技术人员将领会到有许多变体、替换方案、以及变型。例如，图5A-H中图解的各种步骤可增加、移除、替换、重复、修改、重新安排、和/或重叠，并且不应该不当地限制权利要求的范围。如图5A中所示，提供了硅基板500。例如，硅基板500是半导体晶圆的一部分，在该半导体晶圆上制造了很多具有和基板500的结构(例如，腔)类似的结构的基板。在各种实施例中，硅基板500经历表面处理，诸如抛光、清洁和/或其他处理。
硅基板500随后被蚀刻以形成初始腔501，如图5B中所示。初始腔501的尺寸(例如，宽度、深度等)是基于要制造的半导体器件而预定义的。在各种实施例中，开口大小和形状通过光刻工艺来定义，并且初始腔501通过等离子体蚀刻工艺来形成。在某些实施例中，初始腔501的表面被进一步处理以移除源于蚀刻工艺的残留物。
在初始腔501内形成层502，如图5C所示。初始腔501具有上端部分501A和底端部分501B。层502形成在腔的底端部分501B上。在各种实施例中，层502包括氧化硅材料，后者促成如图5D中所示的隔离物503和504的形成。该氮化硅材料可以各种方式形成，诸如沉积、氧化等。
隔离物504和503可通过定向膜沉积工艺来形成。如上文所解释的，如图5E中所示的隔离物504和503帮助保持初始腔501以及稍后将形成的成形腔的开口大小和形状。隔离物503和504形成在腔的上端部分501A的侧壁上。在各种实施例中，隔离物503和504包括硅和氮材料(例如，SiN)。例如，隔离物503和504的化学组成特别被选择成不同于基板和层502的化学组成，隔离物503和504在基板和层502材料(例如，硅)被蚀刻掉以用于形成腔的凸部时能保持完好。在各种实施例中，基板材料的后续蚀刻是使用氟化氢(HF)材料来执行的，并且隔离物503和504对HF具有化学抵抗力。
包括氧化硅材料的层502在形成隔离物503和504之后被移除，如图5E所示。例如，层502通过利用HF作为蚀刻剂的一个或更多个湿蚀刻工艺来移除。蚀刻剂HF基本移除掉层502，并且其对隔离物503和504的影响最小。如在图5E中可见的，在层502被移除时隔离物503和504基本完好。一旦层502被移除，再次暴露出初始腔501的底端部分501B。
在层502被移除之后，形成底部层505。例如，底部层505被特别配置成帮助维持腔的底端形状和大小。例如，底部层505定位于腔的底端部分，并且只占腔的底端部分501B的较小部分；腔的底端部分501B的一部分未被底部层505覆盖，由此允许部分基板侧壁被移除以形成凸形部分。在各种实施例中，底部层505包括硅和氮材料(例如，SiN)。特别地，底部层505将保持完好，并由此保护其所覆盖的基板500的部分。例如，底部层505对于诸如HF材料之类的蚀刻剂具有化学抵抗力。
随后形成腔的凸区域501D和501C，如图5F中所示。如可见到的，凸区域501C和501D形成在腔501的底端部分501B上。有了隔离物503和504的保护，腔501的上端部分的侧壁没有被蚀刻掉。而且，如图5F所示，底部层505以及其下的硅基板500也在蚀刻过程中保持不受影响。在各种实施例中，凸区域501C和501D通过蚀刻工艺来形成。取决于具体实现，可使用各种类型的蚀刻剂。在特定实施例中，使用四甲基氢氧化铵(TMAH)作为蚀刻剂，其有效地移除硅基板材料而不过多地影响隔离物503和504。取决于实现，也可使用其他类型的蚀刻剂。
隔离物503和504以及底部层505随后被移除，如图5G中所示。根据各种实施例，隔离物和底部层505包括可通过H3PO4材料来移除的SiN材料。例如，H3PO4选择性地移除隔离物和底部层505而不移除硅基板500或腔材料。一旦移除了底部层505，成形腔501的附加区域500E现在被暴露出来并且可供用于容纳填充材料。
随后在成形腔501内形成SiGe材料，如图5H中所示。例如，SiGi材料通过一个或更多个沉积工艺填充到腔501的底端部分501B中。例如，硅和锗气态物种的混合物通过气相沉积工艺被沉积到成形腔中。在各种实施例中，锗材料可占到填充材料520的约10％到40％。填充材料520还填充到成形腔的凸区域501C和501E中以及底部区域500E中。作为示例，所填充的SiGe材料被填充到腔401的底端部分401B。取决于实现，SiGe材料也可额外地填充到成形腔501的上端部分。在SiGe材料被填充到该成形腔中之后，还可执行其他工艺。例如，执行附加的步骤以形成作为CMOS电路的部分的源极区域、漏极区域以及栅极区域。
如贯穿本申请的各部分所解释的，本发明的实施例提供了相比于现有技术和方法的许多优势。应领会，本发明的实施例与现有系统和工艺相兼容。例如，根据本发明的实施例描述的成形腔可使用现有装备来制造。根据本发明的实施例的成形腔可容易地使用于制造各种器件，诸如CMOS、PMOS、NMOS等等。
根据实施例，本发明提供了一种包括基板的半导体器件，该基板包括硅材料。该器件还包括位于基板内的第一腔区域。该第一腔区域包括上端部分、中间部分以及基底部分。上端部分包括基本垂直的侧壁。中间部分包括与基板交界的凸侧壁。基底部分包括基本平坦的底部表面。该器件另外包括至少部分地位于第一腔区域内的填充材料，该填充材料包括硅和锗材料。
根据另一实施例，本发明提供了一种包括基板的半导体器件，该基板包括硅材料。该器件还包括位于基板内的第一腔区域。该第一腔区域包括上端部分、中间部分、以及基底部分。上端部分包括基本垂直的侧壁。中间部分包括与基板交界的凸侧壁。基底部分包括基本平坦的底部表面以及基本垂直的侧壁。该器件还包括至少部分地位于第一腔区域内的填充材料，该填充材料包括硅和锗材料。
根据又一实施例，本发明提供了一种用于制造半导体器件的方法。该方法包括提供基板，该基板基本包括硅材料。该方法还包括在该基板上限定腔区域。该方法另外包括蚀刻基板以在腔区域处形成腔，该腔包括上端部分和底端部分。该方法还包括在底端部分内形成氧化硅材料层。该氧化硅材料层与基板的底端侧壁交界。该方法还包括在上端部分的侧壁上形成隔离物。该方法还包括移除该氧化硅材料层以暴露基板的底端侧壁。该方法还包括通过选择性地蚀刻底端侧壁来扩大腔的底端部分以形成第一成形腔。该第一成形腔包括与底端侧壁交界的凸部。该方法还包括用填充材料来填充第一腔，该填充材料包括硅和锗材料。
尽管上文是对特定实施例的全面描述，但是也可使用各种变型、替换构造和等效方案。除了上文描述的之外，还可存在其他实施例。因此，上述描述和说明不应当被解释为限制由所附权利要求限定的本发明的范围。

Claims (10)

1.一种用于制造半导体器件的方法，所述方法包括：
提供基板，所述基板基本由硅材料组成；
在所述基板上限定腔区域；
蚀刻所述基板以在所述腔区域处形成腔，所述腔包括上端部分和底端部分；
在所述底端部分内形成氧化硅材料层，所述氧化硅材料层与所述基板的底端侧壁交界；
在所述上端部分的侧壁上形成隔离物；
移除所述氧化硅材料层以暴露所述基板的所述底端侧壁；
通过选择性地蚀刻所述底端侧壁来扩大所述腔的所述底端部分以形成第一成形腔，所述第一成形腔包括与所述底端侧壁交界的凸部；以及
用填充材料来填充所述第一成形腔，所述填充材料包括硅和锗材料。
2.如权利要求1所述的方法，其特征在于，所述隔离物包括氮化硅材料。
3.如权利要求1所述的方法，其特征在于，还包括用HF材料蚀刻所述氧化硅材料。
4.如权利要求1所述的方法，其特征在于，还包括在距离所述第一成形腔的约50nm的邻域内形成第二腔。
5.如权利要求1所述的方法，其特征在于，还包括形成源极区域和栅极区域，所述源极区域与所述填充材料至少部分地重叠。
6.如权利要求1所述的方法，其特征在于，还包括移除所述隔离物。
7.如权利要求1所述的方法，其特征在于，所述隔离物包括硅和氮材料。
8.如权利要求1所述的方法，其特征在于，还包括用H3PO4移除所述隔离物材料。
9.如权利要求1所述的方法，其特征在于，所述第一成形腔由约20nm到50nm的开口直径来表征。
10.如权利要求1所述的方法，其特征在于，对所述侧壁的选择性蚀刻是使用四甲基氢氧化铵材料来执行的。
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