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JP2007012977A - 半導体装置 - Google Patents

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Abstract

【課題】 ＳＪ構造を有する半導体装置の更なる微細化を可能とする方法を提供する。
【解決手段】 第１導電型の第１の半導体層１１と、第１の半導体層１１の一方の面側に形成された第１の主電極２２と、第１の半導体層１１の他方の面側に形成され、面方向に交互に配置された第１導電型の第２の半導体層１２および第２導電型の第３の半導体層１３と、第２の半導体層１２および第３の半導体層１３の表面に形成された第２導電型の第４の半導体層１４と、第４の半導体層１４の表面に形成された第１導電型の第５の半導体層１５と、第４及び第５半導体層１４，１５を貫通し第２の半導体層１２に達するトレンチ内に絶縁膜を介して形成された制御電極と、トレンチの形成後にトレンチの底部にトレンチの底部を包み込むように形成された第１導電型の第６の半導体層１９と、第４及び第５の半導体層に接続された第２の主電極２１とを備える。
【選択図】 図１

Description

本発明は、スーパージャンクション（以下、「ＳＪ」と呼ぶ。）構造を有するＳＪＭＯＳＦＥＴ等の半導体装置に関する。
従来、ＳＪＭＯＳＦＥＴは、ｎ型コラム層とｐ型コラム層とを面方向に交互に配置したＳＪ構造を有する基板上にｐ型ボディ層（ベース拡散層）を形成し、更にｐ型ボディ層の表面にｎ型ソース拡散層を形成することにより製造されていた。しかし、コラム層を例えば２μｍ以下と微細化しようとすると、上述した構造では、ボディ層を十分に小さくすることができず、微細化には限界があった。
一方、微細化に適した構造として、トレンチゲート型のＳＪＭＯＳＦＥＴが知られている。しかし、トレンチゲート型の場合には、ｎ型コラム層及びｐ型コラム層の形成位置とトレンチゲートの形成位置とが面方向にずれた場合、又はトレンチを形成する際のエッチング等が意図した深さよりも深くなってｐ型コラム層に達してしまった場合に、ｐ型ボディ層からｎ型コラム層へのキャリア通路が形成されずに、半導体装置全体のオン抵抗が増大してしまうという問題がある。
この問題に関し、特許文献１には、トレンチゲートの底部を覆うｎ型コラム層とｐ型ボディ層とを繋ぐキャリア通路のほぼ全体を含む領域にｎ型シリコン領域を形成したＳＪＭＯＳＦＥＴが開示されている。
しかし、上述した特許文献１に開示されたＳＪＭＯＳＦＥＴにおいても、トレンチの面方向及び縦方向の位置ずれを考慮してｎ型シリコン領域を形成しなければならないため、ｎ型シリコン領域の幅及び深さが大きくならざるを得ず、結局、微細化には限界があった。
特開２００３−１２４４６４、段落００３８、図１
本発明は、更なる微細化を可能とするＳＪ構造を有する半導体装置を提供することを目的とする。
本発明に係る第１の半導体装置は、第１導電型の第１の半導体層と、前記第１の半導体層の一方の面側に形成された第１の主電極と、前記第１の半導体層の他方の面側に形成され、第１導電型の第２の半導体層およびこの第２の半導体層に対して面方向に周期的に配置された第２導電型の第３の半導体層と、前記第２の半導体層および第３の半導体層の表面に形成された第２導電型の第４の半導体層と、前記第４の半導体層の表面に形成された第１導電型の第５の半導体層と、前記第４及び第５半導体層を貫通し前記第２の半導体層に達するトレンチ内に絶縁膜を介して形成された制御電極と、前記トレンチの形成後に前記トレンチの底部に形成された第１導電型の第６の半導体層と、前記第４及び第５の半導体層に接続された第２の主電極とを備えてなることを特徴とする。
また、本発明に係る第２の半導体装置は、第１導電型の第１の半導体層と、前記第１の半導体層の一方の面側に形成された第１の主電極と、前記第１の半導体層の他方の面側に形成され、第１導電型の第２の半導体層およびこの第２の半導体層に対して面方向に周期的に配置された第２導電型の第３の半導体層と、前記第２の半導体層および第３の半導体層の表面に形成された第２導電型の第４の半導体層と、前記第４の半導体層の表面に形成された第１導電型の第５の半導体層と、前記第４及び第５半導体層を貫通し前記第２の半導体層に達するトレンチ内に絶縁膜を介して形成された制御電極と、前記第４及び第５の半導体層に接続された第２の主電極とを備え、前記第３の半導体層の前記第２の半導体層との配列方向の幅が、前記第２の半導体層の前記配列方向の幅又は前記トレンチの前記配列方向の幅よりも狭いことを特徴とする。
本発明に係る第３の半導体装置は、第１導電型の第１の半導体層と、前記第１の半導体層の一方の面側に形成された第１の主電極と、前記第１の半導体層の他方の面側に形成され、第１導電型の第２の半導体層およびこの第２の半導体層に対して面方向に周期的に配置された第２導電型の第３の半導体層と、前記第２の半導体層および第３の半導体層の表面に形成された第２導電型の第４の半導体層と、前記第４の半導体層の表面に形成された第１導電型の第５の半導体層と、前記第４及び第５半導体層を貫通し前記第２の半導体層に達する、底部の幅がそれ以外の部分の幅よりも狭いトレンチ内に絶縁膜を介して形成された制御電極と、前記第４及び第５の半導体層に接続された第２の主電極とを備えてなることを特徴とする。
本発明によれば、更なる微細化を可能とするＳＪ構造を有する半導体装置を提供することができる。
以下、図面を参照して本発明の実施の形態について説明する。
［第１の実施形態］
図１は、本発明の第１の実施形態に係るＳＪＭＯＳＦＥＴの概略構成を示す断面図であり、図２〜図９は、同ＳＪＭＯＳＦＥＴを製造工程順に示した断面図である。ここでは、第１、第２の導電型がそれぞれｎ型、ｐ型であるとして、ｐ型ベース層を持つｎチャネルＭＯＳＦＥＴを例に説明するが、第１、第２の導電型をそれぞれｐ型、ｎ型としても良い。
ｎ＋型シリコン基板１１はドレイン層を形成する。この基板１１の一方の面上に、ｎ型コラム層１２とｐ型コラム層１３とが一定の周期で面方向に交互に配置され、ＳＪ構造を形成している。ｎ型コラム層１２とｐ型コラム層１３の上面には、ｐ型ボディ層（ベース層）１４が形成され、このｐ型ボディ層１４の上にｎ＋型ソース層１５が形成されている。
ｎ＋型ソース層１５からｐ型ボディ層１４を貫通して、ｎコラム層１２に達する深さのトレンチ１６が形成され、このトレンチ１６にゲート絶縁膜１７を介してポリシリコン等からなるゲート電極１８が埋め込み形成されている。ｎ型コラム層１２のトレンチ１６の底部が臨む部分には、この底部を覆うようにｎ型拡散層１９が形成されている。
隣接するゲート電極１８の間には、ｎ＋型ソース層１５からｐ型ボディ層１４にまで達するコンタクトトレンチ２０が形成され、このコンタクトトレンチ２０に埋め込まれるようにアルミニウムのソース電極２１が形成され、ｎ＋型ソース層１５とｐ型ボディ層１４に同時にコンタクトを取っている。また、ｎ＋型シリコン基板１１の他方の面上には、アルミニウムからなるドレイン電極２２が形成されている。
具体的にこの実施の形態では、ｎ型及びｐ型コラム層１２，１３の配列方向の幅Ｗｎ，Ｗｐが２μｍ以下に形成され、ｎ型コラム層１２の幅Ｗｎは、ｐ型コラム層１３の幅Ｗｐよりも広く形成されている。これによって、トレンチ１６が面方向に多少ずれても、ゲート電極１８をｎコラム層１２上に確実に形成することが可能になる。
次に、この第１の実施形態に係るＳＪＭＯＳＦＥＴの製造工程について説明する。
まず、図２に示すように、ｎ＋型シリコン基板１１上にｎ型層１２′をエビタキシャル成長により形成する。次に、図３に示すように、例えばＲＩＥ（Reactive Ion Etching）等の異方性エッチングによってｎ型層１２′に深いトレンチ１３′を形成し、ｎコラム層１２を形成する。続いて、図４に示すように、トレンチ１３′に例えばエピタキシャル成長によりｐ型層を埋め込んでｐ型コラム１３を形成する。更に、図５に示すように、ｎ型コラム層１２及びｐ型コラム層１３に熱処理による影響を余り与えないようにするため、高加速度イオン・インプランテーションによりボロン等のｐ型不純物及び砒素等のｎ型不純物を順次打ち込んで熱拡散させることにより、ｐ型ボディ層１４及びｎ＋型ソース層１５を順次形成する。
次に、図６に示すように、例えば窒化膜等のマスク材１７′をフォトエッチングにより形成し、異方性エッチングによって、ｎ＋型ソース層１５からｐ型ボディ層１４を貫通して、ｎコラム層１２に達する深さのトレンチ１６を形成後、マスク材１７′を残したまま熱酸化を行って、図７に示すように、トレンチ１６の底面及び側壁を覆うゲート酸化膜１７を形成する。ゲート酸化膜１７を形成後、図８に示すように、トレンチ１６の底部にイオン・インプランテーションにより砒素等のｎ型不純物を打ち込み、熱処理によりｎ型拡散層１９を形成する。その後、図９に示すように、トレンチ１６内に例えばＣＶＤ等でポリシリコンを埋め込むと共に、トレンチ１６上部のポリシリコンをエッチバックして取り去って、これをゲート電極１８とし、更にトレンチ１６の溝上部に酸化膜を埋め込むことにより、ゲート電極１８の周りをゲート酸化膜１７で覆う。
最後に、図１に示すように、隣接するゲート電極１８の間に、異方性エッチングにより、ｎ＋型ソース層１５からｐ型ボディ層１４にまで達するコンタクトトレンチ２０を形成し、このコンタクトトレンチ２０にアルミニウム膜を埋め込むことにより、ソース電極２１を形成すると共に、ｎ＋型シリコン基板１１の裏面にアルミニウム膜を堆積してドレイン電極２２を形成することにより、本実施形態のＳＪＭＯＳＦＥＴを形成することができる。
図１０は、トレンチ１６の形成位置がｎコラム層１２及びｐコラム層１３の形成位置に対して面方向にずれた場合のＳＪＭＯＳＦＥＴの構成を示している。本実施形態によれば、ｎ型拡散層１９がトレンチ１６の底部に拡散によりセルフアライメントされて形成されるので、トレンチ１６の形成位置が多少ずれた場合でも、ｐ型ボディ層１４及びゲート酸化膜１７の界面に形成されたｎチャネルとｎコラム層１２とがｎ型拡散層１９を介して確実に連結され、ｎチャネルのキャリア通路を確保することができ、低いオン抵抗を確保することができる。
また、本実施形態によれば、ｐ型ボディ層１４へのコンタクトをコンタクトトレンチ２０の形成により実現しているので、ｐ型ボディ層１４及びｎ＋型ソース層１５と平面電極との接続形態に比べてゲート電極１８間の間隔を狭くすることができ、これによっても微細化を可能にすることができる。
［第２の実施形態］
図１１は、本発明の第２の実施形態に係るＳＪＭＯＳＦＥＴの構成を示す断面図である。
この実施形態では、ゲート酸化膜２７を介してゲート電極２８を埋め込むトレンチ２６の底部が先端を狭くしたＶ字型ないしはＵ字型を呈している点が先の実施形態とは異なっている。このように、先端の幅を開口側の幅よりも狭くすることにより、面方向のずれに対するマージンを先の実施形態よりも更に大きくとることができる。また、ｎ型拡散層２９の幅も、先の実施形態よりも狭くすることができる。これにより、更なる微細化が可能になる。
［第３の実施形態］
図１２は、本発明の第３の実施形態に係るＳＪＭＯＳＦＥＴの構成を示す断面図である。
上記第１及び第２の実施形態では、ｎコラム層１２上にゲート電極１８を形成したが、この実施形態では、ｐコラム層１３の上にゲート電極１８を形成している。ｐ型コラム層１３の幅Ｗｐは、ゲート電極用のトレンチ１６の幅Ｗｔよりも狭く設定される。これにより、トレンチ１６が面方向に多少ずれた場合でも、トレンチ１６の側面に形成されるｎチャネルとｎコラム層１２との接続を確保することができる。この場合、特にｎコラム層１２の幅Ｗｎとｐコラム層１３の幅Ｗｐの関係は規定されない。
なお、以上の説明では、ｎコラム層１２とｐコラム層１３の立体的な形状については、特に言及しなかったが、ｎコラム層１２とｐコラム層１３とは、例えば図１３に示すように、ストライプ状に交互に配置されていても良いし、例えば図１４に示すように、ｎコラム層１２の中に円柱状のｐコラム層１３が所定の間隔で縦横に配列されているような形態とすることもできる。
また、上記実施形態では、ｐ型コラム層を埋め込みにより形成したが、ｎ型エピタキシャル層を何層かに分けて形成する度にｐ型不純物を注入及び拡散することでｐ型コラム層を形成するようにしても良い。
また、上記実施形態では、ＭＯＳＦＥＴを例に挙げたが、ＳＪ構造を有するＩＧＢＴなどにも本発明を同様に適用可能であることは言うまでもない。
本発明の第１の実施形態に係るＳＪＭＯＳＦＥＴの断面図である。 図１のＭＯＳＦＥＴを製造工程順に示す断面図である。 図１のＭＯＳＦＥＴを製造工程順に示す断面図である。 図１のＭＯＳＦＥＴを製造工程順に示す断面図である。 図１のＭＯＳＦＥＴを製造工程順に示す断面図である。 図１のＭＯＳＦＥＴを製造工程順に示す断面図である。 図１のＭＯＳＦＥＴを製造工程順に示す断面図である。 図１のＭＯＳＦＥＴを製造工程順に示す断面図である。 図１のＭＯＳＦＥＴを製造工程順に示す断面図である。 図１のＭＯＳＦＥＴのゲート電極用トレンチが面方向にずれた場合を示す断面図である。 本発明の第２の実施形態に係るＳＪＭＯＳＦＥＴの断面図である。 本発明の第３の実施形態に係るＳＪＭＯＳＦＥＴの断面図である。 本発明の更に他の実施形態に係るＳＪＭＯＳＦＥＴの一部断面を示す斜視図である。 本発明の更に他の実施形態に係るＳＪＭＯＳＦＥＴの一部断面を示す斜視図である。
符号の説明
１１…ｎ＋型シリコン基板、１２…ｎ型コラム層、１３，１３′…ｐ型コラム層、１４…ｐ型ボディ層、１５…ｎ＋型ソース層、１６，２６…トレンチ、１７，２７…ゲート酸化膜、１８，２８…ゲート電極、１９，２９…ｎ型拡散層、２０…コンタクトトレンチ、２１…ソース電極、２２…ドレイン電極。

Claims (5)

  1. 第１導電型の第１の半導体層と、
    前記第１の半導体層の一方の面側に形成された第１の主電極と、
    前記第１の半導体層の他方の面側に形成され、第１導電型の第２の半導体層およびこの第２の半導体層に対して面方向に周期的に配置された第２導電型の第３の半導体層と、
    前記第２の半導体層および第３の半導体層の表面に形成された第２導電型の第４の半導体層と、
    前記第４の半導体層の表面に形成された第１導電型の第５の半導体層と、
    前記第４及び第５半導体層を貫通し前記第２の半導体層に達するトレンチ内に絶縁膜を介して形成された制御電極と、
    前記トレンチの形成後に前記トレンチの底部に形成された第１導電型の第６の半導体層と、
    前記第４及び第５の半導体層に接続された第２の主電極と
    を備えてなることを特徴とする半導体装置。
  2. 前記トレンチは、底部の幅をそれ以外の部分の幅よりも狭く形成してなるものであることを特徴とする請求項１記載の半導体装置。
  3. 前記第２の半導体層の前記第３の半導体層との配列方向の幅が前記第３の半導体層の前記配列方向の幅よりも広いことを特徴とする請求項１又は２記載の半導体装置。
  4. 第１導電型の第１の半導体層と、
    前記第１の半導体層の一方の面側に形成された第１の主電極と、
    前記第１の半導体層の他方の面側に形成され、第１導電型の第２の半導体層およびこの第２の半導体層に対して面方向に周期的に配置された第２導電型の第３の半導体層と、
    前記第２の半導体層および第３の半導体層の表面に形成された第２導電型の第４の半導体層と、
    前記第４の半導体層の表面に形成された第１導電型の第５の半導体層と、
    前記第４及び第５半導体層を貫通し前記第２の半導体層に達するトレンチ内に絶縁膜を介して形成された制御電極と、
    前記第４及び第５の半導体層に接続された第２の主電極と
    を備え、
    前記第３の半導体層の前記第２の半導体層との配列方向の幅が、前記第２の半導体層の前記配列方向の幅又は前記トレンチの前記配列方向の幅よりも狭い
    ことを特徴とする半導体装置。
  5. 第１導電型の第１の半導体層と、
    前記第１の半導体層の一方の面側に形成された第１の主電極と、
    前記第１の半導体層の他方の面側に形成され、第１導電型の第２の半導体層およびこの第２の半導体層に対して面方向に周期的に配置された第２導電型の第３の半導体層と、
    前記第２の半導体層および第３の半導体層の表面に形成された第２導電型の第４の半導体層と、
    前記第４の半導体層の表面に形成された第１導電型の第５の半導体層と、
    前記第４及び第５半導体層を貫通し前記第２の半導体層に達する、底部の幅がそれ以外の部分の幅よりも狭いトレンチ内に絶縁膜を介して形成された制御電極と、
    前記第４及び第５の半導体層に接続された第２の主電極と
    を備えてなることを特徴とする半導体装置。
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