JP2007173379A - 半導体装置および半導体装置の製造方法 - Google Patents
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Abstract
【課題】 破壊耐圧の高い半導体装置、およびこの半導体装置の製造方法を提供すること。
【解決手段】パワーＭＯＳＦＥＴ１は、ｐ型の第一のベース領域１０５と、第一のベース領域１０５中に形成され、第一のベース領域１０５よりも不純物濃度が高いｐ型の第二のベース領域１０６と、第一のベース領域１０５中に形成され、一部が第二のベース領域１０６上に設けられ、第一のベース領域１０５および第二のベース領域１０６に接合するとともに、第二のベース領域１０６よりも浅いｎ型のソース領域１０７と、を有する。ソース領域１０７は、第一のベース領域１０５と接合する第一のソース領域１０７Ａと、第一のソース領域１０７Ａに連続して設けられ、第二のベース領域１０６上に形成された第二のソース領域１０７Ｂとを有する。第二のソース領域１０７Ｂの第二のベース領域１０６との接合面は、第二のソース領域１０７Ｂ側に膨出している。
【選択図】 図１
Description
本発明は、半導体装置および半導体装置の製造方法に関する。
従来、パワーＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）や、ＩＧＢＴ（insulated gate bipolar transistor ）等の半導体装置が使用されている。
図９に、一般的な縦型パワーＭＯＳＦＥＴの構造を示す。このパワーＭＯＳＦＥＴは、一導電型（ｎ型）の半導体基板９０１上に一導電型（ｎ型）の電界緩和領域９０２を有する。そして、電界緩和領域９０２中には、逆導電型（ｐ型）のベース領域９０５が形成されている。
さらにベース領域９０５中には、ｎ型の導電型のソース領域９０７が設けられている。また、バックゲートコンタクトを取るため、Ｐ＋領域９０６が設けられている。
電界緩和領域９０２表面には、ゲート酸化膜（ゲート絶縁膜）９０３が形成され、さらにゲート酸化膜９０３上には、ゲート電極９０４が形成されている。
また、ソース領域９０７表面にはソース電極９１０が設けられ、半導体基板９０１の裏面にはドレイン電極９１１が設けられている。
このようなＭＯＳトランジスタ（パワーＭＯＳＦＥＴ）９では、半導体基板９０１と電界緩和領域９０２がドレインとなり、ゲート酸化膜９０３直下のベース領域９０５がチャネルとなる。
なお、図９において符号９０８は、層間絶縁膜であり、符号９０９は、表面保護膜である。
図９に、一般的な縦型パワーＭＯＳＦＥＴの構造を示す。このパワーＭＯＳＦＥＴは、一導電型（ｎ型）の半導体基板９０１上に一導電型（ｎ型）の電界緩和領域９０２を有する。そして、電界緩和領域９０２中には、逆導電型（ｐ型）のベース領域９０５が形成されている。
さらにベース領域９０５中には、ｎ型の導電型のソース領域９０７が設けられている。また、バックゲートコンタクトを取るため、Ｐ＋領域９０６が設けられている。
電界緩和領域９０２表面には、ゲート酸化膜（ゲート絶縁膜）９０３が形成され、さらにゲート酸化膜９０３上には、ゲート電極９０４が形成されている。
また、ソース領域９０７表面にはソース電極９１０が設けられ、半導体基板９０１の裏面にはドレイン電極９１１が設けられている。
このようなＭＯＳトランジスタ（パワーＭＯＳＦＥＴ）９では、半導体基板９０１と電界緩和領域９０２がドレインとなり、ゲート酸化膜９０３直下のベース領域９０５がチャネルとなる。
なお、図９において符号９０８は、層間絶縁膜であり、符号９０９は、表面保護膜である。
パワーＭＯＳＦＥＴ９において、ドレイン−ソース間の耐圧をこえる電圧がドレイン−ソース間に逆バイアスされた場合、アバランシェブレークダウンが発生する。アバランシェブレークダウンは一般的にベース領域のエッジで発生するため、アバランシェ電流は図９に示した矢印の経路となる。
ここで、パワーＭＯＳＦＥＴ９は、電界緩和領域９０２、ベース領域９０５、ソース領域９０７でＮＰＮの構造をもっている。アバランシェ電流が流れる場合、ベース領域９０５の抵抗により電圧が発生し、この電圧が所定値を超えると寄生のバイポーラトランジスタがオンし、局所的に大電流が流れ、素子破壊に至る。
ここで、パワーＭＯＳＦＥＴ９は、電界緩和領域９０２、ベース領域９０５、ソース領域９０７でＮＰＮの構造をもっている。アバランシェ電流が流れる場合、ベース領域９０５の抵抗により電圧が発生し、この電圧が所定値を超えると寄生のバイポーラトランジスタがオンし、局所的に大電流が流れ、素子破壊に至る。
そこで、図１０に示すような、パワーＭＯＳＦＥＴ８が提案されている（例えば、特許文献１参照）。
このパワーＭＯＳＦＥＴ８は、ドレイン層となる高濃度ｎ型領域８１と、ドレイン層となる低濃度ｎ型領域８２とを備えるものである。低濃度ｎ型領域８２中には、第一のベース領域８３が形成され、この第一のベース領域８３中にソース領域８４と、第一のベース領域８３よりも不純物濃度が高い第二のベース領域８５とが形成されている。
このパワーＭＯＳＦＥＴ８は、ドレイン層となる高濃度ｎ型領域８１と、ドレイン層となる低濃度ｎ型領域８２とを備えるものである。低濃度ｎ型領域８２中には、第一のベース領域８３が形成され、この第一のベース領域８３中にソース領域８４と、第一のベース領域８３よりも不純物濃度が高い第二のベース領域８５とが形成されている。
このようなパワーＭＯＳＦＥＴ８を製造する際には、低濃度ｎ型領域８２上にゲート酸化膜８６と多結晶シリコンを用いたゲート電極８７とを形成した後、ゲート電極８７に開口部を形成する。その後、この開口部を介して不純物を注入し、第一のベース領域８３を形成する。次に、第一のベース領域８３よりも不純物濃度が高い第二のベース領域８５する。その後、ソース領域８４を形成する。
ついで、層間絶縁膜８８、ソース電極８９、表面保護膜８０、ドレイン電極Ｄを設ける。
このようなパワーＭＯＳＦＥＴ８では、第一のベース領域８３よりも不純物濃度が高い第二のベース領域８５が、ソース領域８４よりも深く形成されているため、ベース部分の不純物濃度が高く、ｈＦＥが低減して、破壊耐量が向上するとされている。
ついで、層間絶縁膜８８、ソース電極８９、表面保護膜８０、ドレイン電極Ｄを設ける。
このようなパワーＭＯＳＦＥＴ８では、第一のベース領域８３よりも不純物濃度が高い第二のベース領域８５が、ソース領域８４よりも深く形成されているため、ベース部分の不純物濃度が高く、ｈＦＥが低減して、破壊耐量が向上するとされている。
しかしながら、近年、半導体装置に対し、高い信頼性が要求されており、破壊耐圧の向上が求められている。特許文献１に記載された技術では、こうした高水準の要求に応えることが困難である。
本発明によれば、半導体基板上に設けられた一導電型の層中に形成される逆導電型の第一のベース領域と、前記第一のベース領域中に形成され、第一のベース領域よりも不純物濃度が高い逆導電型の第二のベース領域と、前記第一のベース領域中に前記第二のベース領域に隣接して形成されるとともに、一部が前記第二のベース領域上に設けられ、前記第一のベース領域および第二のベース領域に接合し、前記第二のベース領域よりも浅い一導電型のソース領域と、を有し、前記ソース領域は、前記第一のベース領域と接合する第一のソース領域と、前記第一のソース領域に連続して設けられ、前記第二のベース領域上に形成された第二のソース領域と、を有し、前記第二のソース領域の第二のベース領域との接合面は、前記第二のソース領域側に膨出している半導体装置が提供される。
特許文献１に記載の技術では、図１０に示すように、ソース領域８４を、第二のベース領域８５と接合する第二のソース領域８４Ａと、第一のベース領域８３と接合する第一のソース領域８４Ｂとに区画すると、第二のベース領域８５と第二のソース領域８４Ａとの接合面は、第二のベース領域８５側に突出しているといえる。
これに対し、本発明では、第二のソース領域の第二のベース領域との接合面が、第二のソース領域側に膨出している。
第二のソース領域の第二のベース領域との接合面が、第二のソース領域側に膨出している分、特許文献１に記載の技術に比べ、第二のベース領域と第二のソース領域との接合面の直下の第二のベース領域の幅が広くなり、第二のベース領域の抵抗値を低く確保することができる。
これにより、より破壊耐圧の高い半導体装置を提供することが可能となる。
これに対し、本発明では、第二のソース領域の第二のベース領域との接合面が、第二のソース領域側に膨出している。
第二のソース領域の第二のベース領域との接合面が、第二のソース領域側に膨出している分、特許文献１に記載の技術に比べ、第二のベース領域と第二のソース領域との接合面の直下の第二のベース領域の幅が広くなり、第二のベース領域の抵抗値を低く確保することができる。
これにより、より破壊耐圧の高い半導体装置を提供することが可能となる。
また、本発明によれば、半導体基板上に設けられた一導電型の層中に、逆導電型の第一のベース領域を形成する工程と、前記第一のベース領域中に一導電型の領域を形成する工程と、前記第一のベース領域中に、前記一導電型の領域の一部に重なるとともに、前記一導電型の領域よりも深く、第一のベース領域よりも不純物濃度が高い逆導電型の第二のベース領域を形成する工程とを有し、第二のベース領域を形成する前記工程では、前記第一のベース領域中に逆導電型の不純物を注入し、前記不純物を拡散させて、前記一導電型の領域の一部に重なる前記第二のベース領域を形成することにより、前記一導電型の領域のうち、前記第二のベース領域が重なっていない部分をソース領域とする半導体装置の製造方法も提供することができる。
このような半導体装置の製造方法によれば、上述した半導体装置を製造することができる。
このような半導体装置の製造方法によれば、上述した半導体装置を製造することができる。
本発明によれば、破壊耐圧の高い半導体装置、およびこの半導体装置の製造方法が提供される。
以下、本発明の実施形態を図面に基づいて説明する。すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
（第一実施形態）
図１に本実施形態の半導体装置（パワーＭＯＳＦＥＴ）１の断面図を示す。図１の断面図は、パワーＭＯＳＦＥＴ１のＳｉ基板１０１、電界緩和領域１０２の表面と直交する（電界緩和領域１０２の積層方向と直交する）方向の断面図である。
まず、パワーＭＯＳＦＥＴ１の概要について説明する。
このパワーＭＯＳＦＥＴ１は、一導電型（ｎ型）の半導体基板（Ｓｉ基板１０１）上に設けられたｎ型の電界緩和領域１０２（一導電型の層）中に形成される逆導電型（ｐ型）の第一のベース領域１０５と、第一のベース領域１０５中に形成され、第一のベース領域１０５よりも不純物濃度が高い逆導電型の第二のベース領域１０６と、第一のベース領域１０５中に形成され、一部が第二のベース領域１０６上に設けられ、第一のベース領域１０５および第二のベース領域１０６に接合するとともに、第二のベース領域１０６よりも浅い一導電型（ｎ型）のソース領域１０７と、を有する。
ソース領域１０７は、第一のベース領域１０５と接合する第一のソース領域１０７Ａと、
第一のソース領域１０７Ａに連続して設けられ、第二のベース領域１０６上に形成された第二のソース領域１０７Ｂとを有する。電界緩和領域１０２の積層方向と直交する少なくともひとつの断面において、第二のソース領域１０７Ｂの第二のベース領域１０６との接合面は、第二のソース領域１０７Ｂ側に膨出している。
（第一実施形態）
図１に本実施形態の半導体装置（パワーＭＯＳＦＥＴ）１の断面図を示す。図１の断面図は、パワーＭＯＳＦＥＴ１のＳｉ基板１０１、電界緩和領域１０２の表面と直交する（電界緩和領域１０２の積層方向と直交する）方向の断面図である。
まず、パワーＭＯＳＦＥＴ１の概要について説明する。
このパワーＭＯＳＦＥＴ１は、一導電型（ｎ型）の半導体基板（Ｓｉ基板１０１）上に設けられたｎ型の電界緩和領域１０２（一導電型の層）中に形成される逆導電型（ｐ型）の第一のベース領域１０５と、第一のベース領域１０５中に形成され、第一のベース領域１０５よりも不純物濃度が高い逆導電型の第二のベース領域１０６と、第一のベース領域１０５中に形成され、一部が第二のベース領域１０６上に設けられ、第一のベース領域１０５および第二のベース領域１０６に接合するとともに、第二のベース領域１０６よりも浅い一導電型（ｎ型）のソース領域１０７と、を有する。
ソース領域１０７は、第一のベース領域１０５と接合する第一のソース領域１０７Ａと、
第一のソース領域１０７Ａに連続して設けられ、第二のベース領域１０６上に形成された第二のソース領域１０７Ｂとを有する。電界緩和領域１０２の積層方向と直交する少なくともひとつの断面において、第二のソース領域１０７Ｂの第二のベース領域１０６との接合面は、第二のソース領域１０７Ｂ側に膨出している。
以下に、パワーＭＯＳＦＥＴ１の詳細について説明する。
このパワーＭＯＳＦＥＴ１は、半導体基板であるｎ型のＳｉ基板１０１と、このＳｉ基板１０１上に形成されたｎ型の電界緩和領域１０２とを有する。
電界緩和領域１０２中には、前述した第一のベース領域１０５が形成され、この第一のベース領域１０５中に、ソース領域１０７、第二のベース領域１０６が形成されている。
このパワーＭＯＳＦＥＴ１は、半導体基板であるｎ型のＳｉ基板１０１と、このＳｉ基板１０１上に形成されたｎ型の電界緩和領域１０２とを有する。
電界緩和領域１０２中には、前述した第一のベース領域１０５が形成され、この第一のベース領域１０５中に、ソース領域１０７、第二のベース領域１０６が形成されている。
ソース領域１０７は、図示しないが電界緩和領域１０２の表面層にリング状に形成されている。
このソース領域１０７は、第一のソース領域１０７Ａよりも第二のソース領域１０７Ｂが内側に位置するように形成されている。第二のソース領域１０７Ｂの電界緩和領域１０２表面からの深さは、第一のソース領域１０７Ａの底面の電界緩和領域１０２表面からの深さよりも浅くなっている。
このソース領域１０７は、第一のソース領域１０７Ａよりも第二のソース領域１０７Ｂが内側に位置するように形成されている。第二のソース領域１０７Ｂの電界緩和領域１０２表面からの深さは、第一のソース領域１０７Ａの底面の電界緩和領域１０２表面からの深さよりも浅くなっている。
第二のベース領域１０６は、図１の断面図でみた場合に、ソース領域１０７に挟まれるようにソース領域１０７に隣接して形成されている。第二のソース領域１０７Ｂと、第二のベース領域１０６との接合面は、第二のソース領域１０７Ｂ側に向かって湾曲しており、第二のソース領域１０７Ｂ側に膨出している。
換言すると、第二のベース領域１０６は、第二のソース領域１０７Ｂに食い込むように形成され、電界緩和領域１０２表面側に向かって膨出している。
第二のベース領域１０６は、電界緩和領域１０２の表面層さらには、この表面層よりも深い位置にわたって形成されている。この第二のベース領域１０６は、ソース領域１０７よりも深く形成されており、第二のベース領域１０６の不純物濃度分布のピーク位置は、ソース領域１０７の不純物分布のピーク位置よりも深い位置（図１下方側）にある。
ここで、第二のベース領域１０６の不純物濃度は、ソース領域１０７の不純物濃度よりも高い。第二のベース領域１０６の不純物濃度は、例えば、１×１０１９ｃｍー３以上、１×１０21ｃｍー３以下である。
第二のベース領域１０６の断面形状（Ｓｉ基板１０１、電界緩和領域１０２の表面と直交する方向の断面形状）は、略楕円形状となっている。
また、図１の断面図に示すように、第二のベース領域１０６の幅寸法（図１横方向の寸法）は、ソース領域１０７の幅寸法よりも小さくなっている。
換言すると、第二のベース領域１０６は、第二のソース領域１０７Ｂに食い込むように形成され、電界緩和領域１０２表面側に向かって膨出している。
第二のベース領域１０６は、電界緩和領域１０２の表面層さらには、この表面層よりも深い位置にわたって形成されている。この第二のベース領域１０６は、ソース領域１０７よりも深く形成されており、第二のベース領域１０６の不純物濃度分布のピーク位置は、ソース領域１０７の不純物分布のピーク位置よりも深い位置（図１下方側）にある。
ここで、第二のベース領域１０６の不純物濃度は、ソース領域１０７の不純物濃度よりも高い。第二のベース領域１０６の不純物濃度は、例えば、１×１０１９ｃｍー３以上、１×１０21ｃｍー３以下である。
第二のベース領域１０６の断面形状（Ｓｉ基板１０１、電界緩和領域１０２の表面と直交する方向の断面形状）は、略楕円形状となっている。
また、図１の断面図に示すように、第二のベース領域１０６の幅寸法（図１横方向の寸法）は、ソース領域１０７の幅寸法よりも小さくなっている。
電界緩和領域１０２の表面には、ゲート絶縁膜１０３が形成されている。このゲート絶縁膜１０３は、電界緩和領域１０２、第一のベース領域１０５、第一のソース領域１０７Ａに接している。
このゲート絶縁膜１０３上には、ゲート電極１０４が形成されている。ゲート絶縁膜１０３、ゲート電極１０４には、それぞれ開口部１０３Ａ，１０４Ａが形成され、ゲート電極１０４および開口部１０３Ａ，１０４Ａの周縁部を覆うように層間絶縁膜（絶縁膜）１０９が設けられている。層間絶縁膜１０９にも、開口部１０９Ａが形成され、この開口部１０９Ａからソース領域１０７の第二のソース領域１０７Ｂ、第二のソース領域１０７Ｂ間の第二のベース領域１０６が露出する。
層間絶縁膜１０９上には、ソース電極１１０が設けられ、層間絶縁膜１０９により、ソース電極１１０と、ゲート電極１０４とが絶縁されている。
ソース電極１１０は、層間絶縁膜１０９に形成された開口部１０９Ａを介して第二のソース領域１０７Ｂ、第二のベース領域１０６に接触している。
このゲート絶縁膜１０３上には、ゲート電極１０４が形成されている。ゲート絶縁膜１０３、ゲート電極１０４には、それぞれ開口部１０３Ａ，１０４Ａが形成され、ゲート電極１０４および開口部１０３Ａ，１０４Ａの周縁部を覆うように層間絶縁膜（絶縁膜）１０９が設けられている。層間絶縁膜１０９にも、開口部１０９Ａが形成され、この開口部１０９Ａからソース領域１０７の第二のソース領域１０７Ｂ、第二のソース領域１０７Ｂ間の第二のベース領域１０６が露出する。
層間絶縁膜１０９上には、ソース電極１１０が設けられ、層間絶縁膜１０９により、ソース電極１１０と、ゲート電極１０４とが絶縁されている。
ソース電極１１０は、層間絶縁膜１０９に形成された開口部１０９Ａを介して第二のソース領域１０７Ｂ、第二のベース領域１０６に接触している。
このようなパワーＭＯＳＦＥＴ１は、以下のようにして製造される。図２〜図７を参照して説明する。
図２に示すように、ｎ型の不純物が１×１０１９／ｃｍ３程度ドープされたＳｉ基板１０１を用意し、このＳｉ基板１０１上にエピタキシャル成長により、電界緩和領域１０２を形成する。
電界緩和領域１０２は、ｎ型のＳｉ層であり、その不純物濃度は、１×１０１５〜１×１０１６／ｃｍ３程度である。
次に、９００℃、Ｈ２ガスとＯ２ガスとの混合ガス雰囲気中で電界緩和領域１０２の表面を酸化し、電界緩和領域１０２表面に約５００Åのシリコン酸化膜Ｓを形成する。このシリコン酸化膜Ｓは、ゲート絶縁膜１０３となるものである。
その後、減圧ＣＶＤによりポリシリコン膜Ｐをシリコン酸化膜Ｓ表面に約４０００Åの厚さに堆積させ、次に９２０℃のＰＣｌ３雰囲気中でリンを熱拡散し、ポリシリコン膜Ｐをｎ型にする（図３参照）。
次に、フォトリソグラフィー技術を用いてポリシリコン膜Ｐおよびシリコン酸化膜ＳをＲＩＥ（Reactive Ion Etching）で選択的にエッチングし、ポリシリコン膜Ｐおよびシリコン酸化膜Ｓに開口部１０３Ａ，１０４Ａを形成する。これにより、開口部１０３Ａ，１０４Ａが形成されたゲート絶縁膜１０３、ゲート電極１０４が得られる（図４参照）。
図２に示すように、ｎ型の不純物が１×１０１９／ｃｍ３程度ドープされたＳｉ基板１０１を用意し、このＳｉ基板１０１上にエピタキシャル成長により、電界緩和領域１０２を形成する。
電界緩和領域１０２は、ｎ型のＳｉ層であり、その不純物濃度は、１×１０１５〜１×１０１６／ｃｍ３程度である。
次に、９００℃、Ｈ２ガスとＯ２ガスとの混合ガス雰囲気中で電界緩和領域１０２の表面を酸化し、電界緩和領域１０２表面に約５００Åのシリコン酸化膜Ｓを形成する。このシリコン酸化膜Ｓは、ゲート絶縁膜１０３となるものである。
その後、減圧ＣＶＤによりポリシリコン膜Ｐをシリコン酸化膜Ｓ表面に約４０００Åの厚さに堆積させ、次に９２０℃のＰＣｌ３雰囲気中でリンを熱拡散し、ポリシリコン膜Ｐをｎ型にする（図３参照）。
次に、フォトリソグラフィー技術を用いてポリシリコン膜Ｐおよびシリコン酸化膜ＳをＲＩＥ（Reactive Ion Etching）で選択的にエッチングし、ポリシリコン膜Ｐおよびシリコン酸化膜Ｓに開口部１０３Ａ，１０４Ａを形成する。これにより、開口部１０３Ａ，１０４Ａが形成されたゲート絶縁膜１０３、ゲート電極１０４が得られる（図４参照）。
その後、ゲート電極１０４をマスクとして開口部１０３Ａ，１０４Ａからボロンをドーズ量２．０×１０１３ｃｍ−２、加速電圧７０ｋｅＶでイオン注入し、１１００℃のＮ２雰囲気中で６０分間熱処理を行い、ｐ型の第一のベース領域１０５を形成する。
次に、フォトリソグラフィー技術を用いて、開口部１０３Ａ，１０４Ａから露出した電界緩和領域１０２表面（ここでは、第一のベース領域１０５表面となる）上にフォトレジスト（図示略）を形成する。このフォトレジストおよびゲート電極１０４をマスクとして、開口部１０３Ａ，１０４Ａからヒ素をドーズ量２．０×１０１５ｃｍ−２、加速電圧５０ｋｅＶで、イオン注入し、８５０℃のＮ２雰囲気中で３０分熱処理を行なう。これにより、ｎ型のソース領域１０７となる一導電型の領域１１１を形成する（図５参照）。
次に、フォトリソグラフィー技術を用いて、開口部１０３Ａ，１０４Ａから露出した電界緩和領域１０２表面（ここでは、第一のベース領域１０５表面となる）上にフォトレジスト（図示略）を形成する。このフォトレジストおよびゲート電極１０４をマスクとして、開口部１０３Ａ，１０４Ａからヒ素をドーズ量２．０×１０１５ｃｍ−２、加速電圧５０ｋｅＶで、イオン注入し、８５０℃のＮ２雰囲気中で３０分熱処理を行なう。これにより、ｎ型のソース領域１０７となる一導電型の領域１１１を形成する（図５参照）。
その後、常圧ＣＶＤで、層間絶縁膜１０９となるＢＰＳＧ（Ｂｏｒｏｐｈｏｓｐｈｏｓｉｌｉｃａｔｅ ｇｌａｓｓ）をゲート電極１０４および電界緩和領域１０２表面に約８０００Åの厚さで堆積させる。その後、フォトリソグラフィー技術を用いてＢＰＳＧを選択的にエッチングし、開口部（コンタクトホール）１０９Ａが形成された層間絶縁膜１０９とする。
次に、層間絶縁膜１０９をマスクとして開口部１０９ＡからＢＦ２をドーズ量１×１０１4ｃｍ−２〜１×１０１６ｃｍ−２、好ましくは、５．０×１０１５ｃｍ−２、加速電圧７０ｋｅＶでイオン注入する。その後、８５０℃のＮ２雰囲気中で３０分熱処理を行い、不純物を拡散させて、第二のベース領域１０６を形成する（図６参照）。
ここで、不純物の拡散により、一導電型の領域１１１の一部に第二のベース領域１０６が重なることとなる。これにより、ソース領域１０７の第二のソース領域１０７Ｂが形成され、第二のベース領域１０６と、ソース領域１０７との形成が略同時に行なわれることとなる。すなわち、一導電型の領域１１１の他の一部（第二のベース領域１０６が重なっていない部分）が、ソース領域１０７となる。
なお、第二のベース領域１０６の不純物濃度分布は、図７に示すように、中心部から、外側に向かって不純物濃度が徐々に薄くなっている（図７中、色の濃い部分が濃度の高い部分であり、色の薄い部分が濃度の低い部分である）。
次に、層間絶縁膜１０９をマスクとして開口部１０９ＡからＢＦ２をドーズ量１×１０１4ｃｍ−２〜１×１０１６ｃｍ−２、好ましくは、５．０×１０１５ｃｍ−２、加速電圧７０ｋｅＶでイオン注入する。その後、８５０℃のＮ２雰囲気中で３０分熱処理を行い、不純物を拡散させて、第二のベース領域１０６を形成する（図６参照）。
ここで、不純物の拡散により、一導電型の領域１１１の一部に第二のベース領域１０６が重なることとなる。これにより、ソース領域１０７の第二のソース領域１０７Ｂが形成され、第二のベース領域１０６と、ソース領域１０７との形成が略同時に行なわれることとなる。すなわち、一導電型の領域１１１の他の一部（第二のベース領域１０６が重なっていない部分）が、ソース領域１０７となる。
なお、第二のベース領域１０６の不純物濃度分布は、図７に示すように、中心部から、外側に向かって不純物濃度が徐々に薄くなっている（図７中、色の濃い部分が濃度の高い部分であり、色の薄い部分が濃度の低い部分である）。
その後、層間絶縁膜１０９上および層間絶縁膜１０９の開口部１０９Ａを埋めるように、アルミ合金をスパッタし、堆積させる。次に、フォトリソグラフィー技術を用い、エッチングにより、アルミ合金を選択的に除去し、ソース電極１１０を形成する。
以下に、このようなパワーＭＯＳＦＥＴ１の効果について説明する。
本実施形態のパワーＭＯＳＦＥＴ１では、第二のベース領域１０６と第二のソース領域１０７Ｂとの接合面が、第二のソース領域１０７Ｂ側（電界緩和領域１０２表面側）に膨出している。
これに対し、図１０に示すような特許文献１に記載の技術では、第二のベース領域８５と第二のソース領域８４Ａとの接合面は、第二のベース領域８５（電界緩和領域１０２裏面）側に突出している。
第二のソース領域１０７Ｂの第二のベース領域１０６との接合面が、第二のソース領域１０７Ｂ側に膨出している分、図１０に示すような特許文献１に記載の技術に比べ、第二のベース領域１０６と第二のソース領域１０７Ｂとの接合面の直下の第二のベース領域１０６の幅が広くなり、第二のベース領域１０６の抵抗値を低く確保することができる。
これにより、より破壊耐圧の高いパワーＭＯＳＦＥＴ１を提供することができる。
なお、このような構造のパワーＭＯＳＦＥＴ１は、ソース領域１０７となる一導電型の領域１１１を形成した後、逆導電型の不純物を注入し、第二のベース領域１０６を形成するといった手順により、はじめて得られるものである。
本実施形態のパワーＭＯＳＦＥＴ１では、第二のベース領域１０６と第二のソース領域１０７Ｂとの接合面が、第二のソース領域１０７Ｂ側（電界緩和領域１０２表面側）に膨出している。
これに対し、図１０に示すような特許文献１に記載の技術では、第二のベース領域８５と第二のソース領域８４Ａとの接合面は、第二のベース領域８５（電界緩和領域１０２裏面）側に突出している。
第二のソース領域１０７Ｂの第二のベース領域１０６との接合面が、第二のソース領域１０７Ｂ側に膨出している分、図１０に示すような特許文献１に記載の技術に比べ、第二のベース領域１０６と第二のソース領域１０７Ｂとの接合面の直下の第二のベース領域１０６の幅が広くなり、第二のベース領域１０６の抵抗値を低く確保することができる。
これにより、より破壊耐圧の高いパワーＭＯＳＦＥＴ１を提供することができる。
なお、このような構造のパワーＭＯＳＦＥＴ１は、ソース領域１０７となる一導電型の領域１１１を形成した後、逆導電型の不純物を注入し、第二のベース領域１０６を形成するといった手順により、はじめて得られるものである。
さらに、本実施形態では、第二のベース領域１０６の不純物濃度を１×１０１９ｃｍー３以上、１×１０21ｃｍー３以下としているため、第二のベース領域１０６の抵抗値を低下させることができ、これにより、さらに、破壊耐圧の高いパワーＭＯＳＦＥＴ１を提供することができる。
また、パワーＭＯＳＦＥＴ１のドレイン−ソース間耐圧は、電界緩和領域１０２と第一のベース領域１０５との接合により、決定される。ここで、第一のベース領域１０５は、不純物濃度が第二のベース領域１０６よりも低くなっている。
そのため、第二のベース領域１０６が第一のベース領域１０５からはみ出して形成され、第二のベース領域１０６と電界緩和領域１０２との接合によりドレイン−ソース間耐圧が決定される構造に比べ、本実施形態のパワーＭＯＳＦＥＴ１では、ドレイン−ソース間耐圧を高く確保することができる。
そのため、第二のベース領域１０６が第一のベース領域１０５からはみ出して形成され、第二のベース領域１０６と電界緩和領域１０２との接合によりドレイン−ソース間耐圧が決定される構造に比べ、本実施形態のパワーＭＯＳＦＥＴ１では、ドレイン−ソース間耐圧を高く確保することができる。
さらに、本実施形態では、第一のベース領域１０５をゲート電極１０４をマスクとしてセルフアラインで形成するとともに、第二のベース領域１０６を、層間絶縁膜１０９をマスクとしてセルフアラインで形成している。
このように、第一のベース領域１０５、第二のベース領域１０６を形成する際に、フォトマスクを用いたリソグラフィー工程が不要となるので、パワーＭＯＳＦＥＴ１の製造工程を簡略化することができる。
このように、第一のベース領域１０５、第二のベース領域１０６を形成する際に、フォトマスクを用いたリソグラフィー工程が不要となるので、パワーＭＯＳＦＥＴ１の製造工程を簡略化することができる。
（第二実施形態）
次に、図８を参照して、本発明の第二実施形態について説明する。
前記実施形態のパワーＭＯＳＦＥＴ１は、電界緩和領域１０２上にゲート絶縁膜１０３、ゲート電極１０４が設けられていた。これに対し、本実施形態のパワーＭＯＳＦＥＴ５では、電界緩和領域５０２中にゲート絶縁膜５０３、ゲート電極５０４が埋め込まれている。
より詳細に説明すると、本実施形態のパワーＭＯＳＦＥＴ５は、前記実施形態と同様のｎ型のＳｉ基板１０１と、ｎ型の電界緩和領域（一導電型の層）５０２とを有する。
電界緩和領域５０２には、トレンチ５０２Ａが形成されている。このトレンチ５０２Ａは、図示しないが平面視で格子状に形成される。
トレンチ５０２Ａの側壁および底面にはゲート絶縁膜５０３が積層されており、さらに、このゲート絶縁膜５０３上にゲート電極５０４が形成されている。
次に、図８を参照して、本発明の第二実施形態について説明する。
前記実施形態のパワーＭＯＳＦＥＴ１は、電界緩和領域１０２上にゲート絶縁膜１０３、ゲート電極１０４が設けられていた。これに対し、本実施形態のパワーＭＯＳＦＥＴ５では、電界緩和領域５０２中にゲート絶縁膜５０３、ゲート電極５０４が埋め込まれている。
より詳細に説明すると、本実施形態のパワーＭＯＳＦＥＴ５は、前記実施形態と同様のｎ型のＳｉ基板１０１と、ｎ型の電界緩和領域（一導電型の層）５０２とを有する。
電界緩和領域５０２には、トレンチ５０２Ａが形成されている。このトレンチ５０２Ａは、図示しないが平面視で格子状に形成される。
トレンチ５０２Ａの側壁および底面にはゲート絶縁膜５０３が積層されており、さらに、このゲート絶縁膜５０３上にゲート電極５０４が形成されている。
トレンチ５０２Ａで囲まれ、トレンチ５０２Ａで区画された領域には、ｐ型の第一のベース領域５０５が形成され、第一のベース領域５０５中には、ｐ型の第二のベース領域５０６が形成される。第二のベース領域５０６の不純物濃度は、前記実施形態と同様であり、第一のベース領域５０５よりも高くなっている。また、第二のベース領域５０６の不純物濃度は、前記実施形態と同じく、後述するソース領域５０７の不純物濃度よりも高い。
第二のベース領域５０６は、電界緩和領域１０２の表面層さらには、この表面層よりも深い位置にわたって形成されている。第二のベース領域５０６は、後述するｎ型のソース領域５０７よりも深く形成されており、第二のベース領域５０６の不純物濃度分布のピーク位置は、ソース領域５０７の不純物分布のピーク位置よりも深い位置（図８下方側）にある。
第二のベース領域５０６の断面形状（Ｓｉ基板１０１、電界緩和領域５０２の表面と直交する方向の断面形状）は、略楕円形状となっている。
また、図８の断面図に示すように、第二のベース領域５０６の幅寸法（図８の横方向の寸法）は、後述するソース領域５０７の幅寸法よりも小さくなっている。
第二のベース領域５０６は、電界緩和領域１０２の表面層さらには、この表面層よりも深い位置にわたって形成されている。第二のベース領域５０６は、後述するｎ型のソース領域５０７よりも深く形成されており、第二のベース領域５０６の不純物濃度分布のピーク位置は、ソース領域５０７の不純物分布のピーク位置よりも深い位置（図８下方側）にある。
第二のベース領域５０６の断面形状（Ｓｉ基板１０１、電界緩和領域５０２の表面と直交する方向の断面形状）は、略楕円形状となっている。
また、図８の断面図に示すように、第二のベース領域５０６の幅寸法（図８の横方向の寸法）は、後述するソース領域５０７の幅寸法よりも小さくなっている。
さらに、第一のベース領域５０５中には、第二のベース領域５０６に隣接するソース領域５０７が形成されている。
このソース領域５０７は、電界緩和領域５０２の表面層にリング状に形成されている。ソース領域５０７は、第二のベース領域５０６上に形成され、第二のベース領域５０６に接合するとともに、ソース電極１１０と接触する第二のソース領域５０７Ｂと、第二のソース領域５０７Ｂと連続して設けられ、第一のベース領域５０５と接合する第一のソース領域５０７Ａとを有する。第二のソース領域５０７Ｂの第二のベース領域５０６との接合面は、第二のソース領域５０７Ｂ側に湾曲し、膨出している。
換言すると、第二のベース領域５０６は、第二のソース領域５０７Ｂに食い込むように形成され、電界緩和領域５０２表面側に向かって、湾曲し膨出している。
このソース領域５０７は、電界緩和領域５０２の表面層にリング状に形成されている。ソース領域５０７は、第二のベース領域５０６上に形成され、第二のベース領域５０６に接合するとともに、ソース電極１１０と接触する第二のソース領域５０７Ｂと、第二のソース領域５０７Ｂと連続して設けられ、第一のベース領域５０５と接合する第一のソース領域５０７Ａとを有する。第二のソース領域５０７Ｂの第二のベース領域５０６との接合面は、第二のソース領域５０７Ｂ側に湾曲し、膨出している。
換言すると、第二のベース領域５０６は、第二のソース領域５０７Ｂに食い込むように形成され、電界緩和領域５０２表面側に向かって、湾曲し膨出している。
さらに、第一のソース領域５０７Ａよりも第二のソース領域５０７Ｂが内側に位置しており、第一のソース領域５０７Ａがトレンチ５０２Ａに隣接している。第一のソース領域５０７Ａとゲート電極５０４とは、ゲート絶縁膜５０３で絶縁されている。
ここで、第二のソース領域５０７Ｂの電界緩和領域５０２表面からの深さは、第一のソース領域５０７Ａの底面の電界緩和領域５０２表面からの深さよりも浅くなっている。
ここで、第二のソース領域５０７Ｂの電界緩和領域５０２表面からの深さは、第一のソース領域５０７Ａの底面の電界緩和領域５０２表面からの深さよりも浅くなっている。
また、電界緩和領域５０２表面には、前記実施形態と同様の層間絶縁膜１０９が設けられている。層間絶縁膜１０９には、開口部１０９Ａが形成され、この開口部１０９Ａからソース領域５０７の第二のソース領域５０７Ｂと、第二のベース領域５０６が露出する。
さらに、層間絶縁膜１０９上にはソース電極１１０が設けられている。このソース電極１１０は、層間絶縁膜１０９および層間絶縁膜１０９の開口部１０９Ａを覆い、第二のソース領域５０７Ｂ、第二のベース領域５０６に接触している。
さらに、層間絶縁膜１０９上にはソース電極１１０が設けられている。このソース電極１１０は、層間絶縁膜１０９および層間絶縁膜１０９の開口部１０９Ａを覆い、第二のソース領域５０７Ｂ、第二のベース領域５０６に接触している。
次に、このような構造のパワーＭＯＳＦＥＴ５の製造方法について説明する。
前記実施形態と同様、Ｓｉ基板１０１を用意し、このＳｉ基板１０１上にエピタキシャル成長により、電界緩和領域５０２を形成する。電界緩和領域５０２は、電界緩和領域１０２と同じく、ｎ型のＳｉ層であり、不純物濃度は、電界緩和領域１０２と同じである。
次に、フォトリソグラフィー技術を用いて電界緩和領域５０２をＲＩＥで選択的に異方性エッチングし、深さが約１．０μｍ、幅が約０．５μｍのトレンチ５０２Ａを形成する。
前記実施形態と同様、Ｓｉ基板１０１を用意し、このＳｉ基板１０１上にエピタキシャル成長により、電界緩和領域５０２を形成する。電界緩和領域５０２は、電界緩和領域１０２と同じく、ｎ型のＳｉ層であり、不純物濃度は、電界緩和領域１０２と同じである。
次に、フォトリソグラフィー技術を用いて電界緩和領域５０２をＲＩＥで選択的に異方性エッチングし、深さが約１．０μｍ、幅が約０．５μｍのトレンチ５０２Ａを形成する。
その後、９００℃、Ｈ２ガスとＯ２ガスとの混合ガス雰囲気中で電界緩和領域５０２表面およびトレンチ５０２Ａ表面（側壁と底面）を酸化し、約５００Åのシリコン酸化膜を形成する。
次に、減圧ＣＶＤにより、前記シリコン酸化膜上に、ポリシリコン膜を、約１００００Åの厚さに堆積させる。なお、トレンチ５０２Ａ内はポリシリコン膜で埋め込む。
その後、９２０℃のＰＣｌ３雰囲気中でリンを熱拡散し、ポリシリコン膜をｎ型にする。ポリシリコン膜をＲＩＥでエッチングし、エッチング時間を調整することによってトレンチ５０２Ａ内にポリシリコン膜、シリコン酸化膜を残すとともに、トレンチ５０２Ａ内以外のポリシリコン膜、シリコン酸化膜を選択的に除去する。
トレンチ５０２Ａ内に残ったシリコン酸化膜が、ゲート絶縁膜５０３となり、ポリシリコン膜がゲート電極５０４となる。
次に、減圧ＣＶＤにより、前記シリコン酸化膜上に、ポリシリコン膜を、約１００００Åの厚さに堆積させる。なお、トレンチ５０２Ａ内はポリシリコン膜で埋め込む。
その後、９２０℃のＰＣｌ３雰囲気中でリンを熱拡散し、ポリシリコン膜をｎ型にする。ポリシリコン膜をＲＩＥでエッチングし、エッチング時間を調整することによってトレンチ５０２Ａ内にポリシリコン膜、シリコン酸化膜を残すとともに、トレンチ５０２Ａ内以外のポリシリコン膜、シリコン酸化膜を選択的に除去する。
トレンチ５０２Ａ内に残ったシリコン酸化膜が、ゲート絶縁膜５０３となり、ポリシリコン膜がゲート電極５０４となる。
次に、トレンチ５０２Ａで区画された領域内に、ｐ型の第一のベース領域５０５を形成する。第一のベース領域５０５の形成条件は、前記実施形態の第一のベース領域１０５の形成条件と同じである。
その後、フォトリソグラフィー技術を用いて、電界緩和領域５０２表面の所定の領域に、フォトレジスト（図示略）を形成する。そして、フォトレジストをマスクとして、ソース領域５０７となる一導電型の領域を形成する。一導電型の領域の形成条件等は、前記実施形態と同じである。
次に、前記実施形態と同様の方法で、層間絶縁膜１０９を設け、さらには、層間絶縁膜１０９に開口部１０９Ａを形成する。
層間絶縁膜１０９の開口部１０９Ａを介して、不純物を注入し、第二のベース領域５０６を形成する。第二のベース領域５０６の形成条件は、前記実施形態の第二のベース領域１０６と同じである。
第二のベース領域５０６を形成することにより、一導電型の領域の一部に第二のベース領域５０６が重なり、ソース領域５０７の第二のソース領域５０７Ｂが形成される。すなわち、前記実施形態と同じく、第二のベース領域５０６と、ソース領域５０７との形成が略同時に行なわれることとなる。
その後、フォトリソグラフィー技術を用いて、電界緩和領域５０２表面の所定の領域に、フォトレジスト（図示略）を形成する。そして、フォトレジストをマスクとして、ソース領域５０７となる一導電型の領域を形成する。一導電型の領域の形成条件等は、前記実施形態と同じである。
次に、前記実施形態と同様の方法で、層間絶縁膜１０９を設け、さらには、層間絶縁膜１０９に開口部１０９Ａを形成する。
層間絶縁膜１０９の開口部１０９Ａを介して、不純物を注入し、第二のベース領域５０６を形成する。第二のベース領域５０６の形成条件は、前記実施形態の第二のベース領域１０６と同じである。
第二のベース領域５０６を形成することにより、一導電型の領域の一部に第二のベース領域５０６が重なり、ソース領域５０７の第二のソース領域５０７Ｂが形成される。すなわち、前記実施形態と同じく、第二のベース領域５０６と、ソース領域５０７との形成が略同時に行なわれることとなる。
このような本実施形態によれば、前記実施形態と同様の効果を奏することができるうえ、以下の効果を奏することができる。
第一のベース領域５０５を形成する領域は、内部にゲート絶縁膜５０３、ゲート電極５０４が設けられたトレンチ５０２Ａにより区切られているので、第一のベース領域５０５を形成する際に、電界緩和領域５０２表面にマスクを設ける必要がない。これにより、パワーＭＯＳＦＥＴ５の製造工程の簡略化を図ることができる。
第一のベース領域５０５を形成する領域は、内部にゲート絶縁膜５０３、ゲート電極５０４が設けられたトレンチ５０２Ａにより区切られているので、第一のベース領域５０５を形成する際に、電界緩和領域５０２表面にマスクを設ける必要がない。これにより、パワーＭＯＳＦＥＴ５の製造工程の簡略化を図ることができる。
なお、本発明は前述の実施形態に限定されるものではなく、本発明の目的を達成できる範囲での変形、改良等は本発明に含まれるものである。
前記実施形態では、半導体基板として、ｎ型のＳｉ基板１０１を使用したが、これに限らず、ｐ型の半導体基板を使用してもよい。すなわち、本発明は、パワーＭＯＳＦＥＴに限らず、ＩＧＢＴにも適用することができる。
さらに、前記実施形態では、第二のベース領域の不純物濃度は、１×１０１９ｃｍー３以上、１×１０21ｃｍー３以下としたが、これに限られるものではない。
前記実施形態では、半導体基板として、ｎ型のＳｉ基板１０１を使用したが、これに限らず、ｐ型の半導体基板を使用してもよい。すなわち、本発明は、パワーＭＯＳＦＥＴに限らず、ＩＧＢＴにも適用することができる。
さらに、前記実施形態では、第二のベース領域の不純物濃度は、１×１０１９ｃｍー３以上、１×１０21ｃｍー３以下としたが、これに限られるものではない。
１ パワーＭＯＳＦＥＴ（半導体装置）
５ パワーＭＯＳＦＥＴ（半導体装置）
８ パワーＭＯＳＦＥＴ
９ パワーＭＯＳＦＥＴ
８０ 表面保護膜
８１ 高濃度ｎ型領域
８２ 低濃度ｎ型領域
８３ 第一のベース領域
８４ ソース領域
８４Ａ 第二のソース領域
８４Ｂ 第一のソース領域
８５ 第二のベース領域
８６ ゲート酸化膜
８７ ゲート電極
８８ 層間絶縁膜
８９ ソース電極
１０１ Ｓｉ基板（半導体基板）
１０２ 電界緩和領域（一導電型の層）
１０３ ゲート絶縁膜
１０３Ａ 開口部
１０４ ゲート電極
１０４Ａ 開口部
１０５ 第一のベース領域
１０６ 第二のベース領域
１０７ ソース領域
１０７Ａ 第一のソース領域
１０７Ｂ 第二のソース領域
１０９ 層間絶縁膜（絶縁膜）
１０９Ａ 開口部
１１０ ソース電極
１１１ 一導電型の領域
５０２ 電界緩和領域
５０２Ａ トレンチ
５０３ ゲート絶縁膜
５０４ ゲート電極
５０５ 第一のベース領域
５０６ 第二のベース領域
５０７ ソース領域
５０７Ａ 第一のソース領域
５０７Ｂ 第二のソース領域
９０１ 半導体基板
９０２ 電界緩和領域
９０３ ゲート酸化膜
９０４ ゲート電極
９０５ ベース領域
９０６ Ｐ＋領域
９０７ ソース領域
９０８ 層間絶縁膜
９０９ 表面保護膜
９１０ ソース電極
９１１ ドレイン電極
Ｄ ドレイン電極
Ｐ ポリシリコン膜
Ｓ シリコン酸化膜
５ パワーＭＯＳＦＥＴ（半導体装置）
８ パワーＭＯＳＦＥＴ
９ パワーＭＯＳＦＥＴ
８０ 表面保護膜
８１ 高濃度ｎ型領域
８２ 低濃度ｎ型領域
８３ 第一のベース領域
８４ ソース領域
８４Ａ 第二のソース領域
８４Ｂ 第一のソース領域
８５ 第二のベース領域
８６ ゲート酸化膜
８７ ゲート電極
８８ 層間絶縁膜
８９ ソース電極
１０１ Ｓｉ基板（半導体基板）
１０２ 電界緩和領域（一導電型の層）
１０３ ゲート絶縁膜
１０３Ａ 開口部
１０４ ゲート電極
１０４Ａ 開口部
１０５ 第一のベース領域
１０６ 第二のベース領域
１０７ ソース領域
１０７Ａ 第一のソース領域
１０７Ｂ 第二のソース領域
１０９ 層間絶縁膜（絶縁膜）
１０９Ａ 開口部
１１０ ソース電極
１１１ 一導電型の領域
５０２ 電界緩和領域
５０２Ａ トレンチ
５０３ ゲート絶縁膜
５０４ ゲート電極
５０５ 第一のベース領域
５０６ 第二のベース領域
５０７ ソース領域
５０７Ａ 第一のソース領域
５０７Ｂ 第二のソース領域
９０１ 半導体基板
９０２ 電界緩和領域
９０３ ゲート酸化膜
９０４ ゲート電極
９０５ ベース領域
９０６ Ｐ＋領域
９０７ ソース領域
９０８ 層間絶縁膜
９０９ 表面保護膜
９１０ ソース電極
９１１ ドレイン電極
Ｄ ドレイン電極
Ｐ ポリシリコン膜
Ｓ シリコン酸化膜
Claims (8)
- 半導体基板上に設けられた一導電型の層中に形成される逆導電型の第一のベース領域と、
前記第一のベース領域中に形成され、第一のベース領域よりも不純物濃度が高い逆導電型の第二のベース領域と、
前記第一のベース領域中に前記第二のベース領域に隣接して形成されるとともに、一部が前記第二のベース領域上に設けられ、前記第一のベース領域および第二のベース領域に接合し、前記第二のベース領域よりも浅い一導電型のソース領域と、を有し、
前記ソース領域は、
前記第一のベース領域と接合する第一のソース領域と、
前記第一のソース領域に連続して設けられ、前記第二のベース領域上に形成された第二のソース領域と、を有し、
前記第二のソース領域の第二のベース領域との接合面は、前記第二のソース領域側に膨出している半導体装置。 - 請求項１に記載の半導体装置において、
前記第二のソース領域および前記第二のベース領域の一部は、前記一導電型の層の表面層に形成され、前記一導電型の層上に設けられたソース電極に接触している半導体装置。 - 請求項１または２に記載の半導体装置において、
前記一導電型の層中に前記第一のベース領域を区画するトレンチが形成され、
前記トレンチ中にゲート電極が形成されている半導体装置。 - 請求項１乃至３のいずれかに記載の半導体装置において、
前記ソース領域の不純物濃度は、前記第二のベース領域の不純物濃度よりも低い半導体装置。 - 請求項１乃至４のいずれかに記載の半導体装置において、
前記第二のベース領域の不純物濃度は、１×１０１９ｃｍー３以上、１×１０21ｃｍー３以下である半導体装置。 - 半導体基板上に設けられた一導電型の層中に、逆導電型の第一のベース領域を形成する工程と、
前記第一のベース領域中に一導電型の領域を形成する工程と、
前記第一のベース領域中に、前記一導電型の領域の一部に重なるとともに、前記一導電型の領域よりも深く、第一のベース領域よりも不純物濃度が高い逆導電型の第二のベース領域を形成する工程とを有し、
第二のベース領域を形成する前記工程では、
前記第一のベース領域中に逆導電型の不純物を注入し、前記不純物を拡散させて、前記一導電型の領域の一部に重なる前記第二のベース領域を形成することにより、
前記一導電型の領域のうち、前記第二のベース領域が重なっていない部分をソース領域とする半導体装置の製造方法。 - 請求項６に記載の半導体装置の製造方法において、
第一のベース領域を形成する前記工程では、前記一導電型の層上に、開口部を有するゲート電極を形成した後、前記ゲート電極の開口部から逆導電型の不純物を注入して、第一のベース領域を形成し、
一導電型の領域を形成する前記工程では、前記ゲート電極の開口部から、一導電型の不純物を注入して、前記一導電型の領域を形成し、
第二のベース領域を形成する前記工程では、前記ゲート電極上に、前記ゲート電極の開口部よりも小さな開口部を有する絶縁膜を形成し、
前記絶縁膜の開口部を介して、前記第一のベース領域中に逆導電型の不純物を注入する半導体装置の製造方法。 - 請求項６に記載の半導体装置の製造方法において、
第一のベース領域を形成する前記工程では、前記一導電型の層中に第一のベース領域を区画するトレンチを形成し、このトレンチ内にゲート電極を形成した後、前記トレンチで区画された領域内に逆導電型の不純物を注入して、第一のベース領域を形成し、
一導電型の領域を形成する前記工程では、前記トレンチで区画された領域内に形成された前記第一のベース領域中に、一導電型の不純物を注入して、一導電型の領域を形成し、
第二のベース領域を形成する前記工程では、前記一導電型の層上に、開口部を有する絶縁膜を形成し、
前記絶縁膜の開口部を介して、前記第一のベース領域中に逆導電型の不純物を注入する半導体装置の製造方法。
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| JP2005366565A JP2007173379A (ja) | 2005-12-20 | 2005-12-20 | 半導体装置および半導体装置の製造方法 |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2005366565A JP2007173379A (ja) | 2005-12-20 | 2005-12-20 | 半導体装置および半導体装置の製造方法 |
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|---|---|
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|---|---|---|---|
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| JP2009277839A (ja) * | 2008-05-14 | 2009-11-26 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
| JP2010016284A (ja) * | 2008-07-07 | 2010-01-21 | Toyota Central R&D Labs Inc | 半導体装置 |
| JP2010027719A (ja) * | 2008-07-16 | 2010-02-04 | Toshiba Corp | 電力用半導体装置 |
| JP2010056432A (ja) * | 2008-08-29 | 2010-03-11 | Sanyo Electric Co Ltd | 絶縁ゲート型半導体装置およびその製造方法 |
| JP2011134861A (ja) * | 2009-12-24 | 2011-07-07 | Toyota Motor Corp | 半導体装置及びその製造方法 |
| WO2012124784A1 (ja) * | 2011-03-16 | 2012-09-20 | 富士電機株式会社 | 半導体装置およびその製造方法 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN110429131A (zh) * | 2019-08-05 | 2019-11-08 | 安徽省祁门县黄山电器有限责任公司 | 一种具有高开关速度的平面栅器件结构及其制造方法 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4529996A (en) * | 1983-04-14 | 1985-07-16 | Allied Coporation | Indium phosphide-boron phosphide heterojunction bipolar transistor |
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2005
- 2005-12-20 JP JP2005366565A patent/JP2007173379A/ja not_active Withdrawn
-
2006
- 2006-12-13 US US11/637,919 patent/US20070138550A1/en not_active Abandoned
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| JP2009194165A (ja) * | 2008-02-14 | 2009-08-27 | Sumitomo Electric Ind Ltd | 半導体装置およびその製造方法 |
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| JP2010016284A (ja) * | 2008-07-07 | 2010-01-21 | Toyota Central R&D Labs Inc | 半導体装置 |
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| WO2012124784A1 (ja) * | 2011-03-16 | 2012-09-20 | 富士電機株式会社 | 半導体装置およびその製造方法 |
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| US9461140B2 (en) | 2011-03-16 | 2016-10-04 | Fuji Electric Co., Ltd. | Semiconductor device manufacturing method including a counter layer for power conversion |
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