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JP4699692B2 - 半導体装置の製造方法および半導体装置 - Google Patents

半導体装置の製造方法および半導体装置 Download PDF

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Description

本発明は、いわゆるスーパージャンクション構造を有する半導体装置およびその製造方法に関する。
ＭＯＳ電界効果トランジスタ(Metal Oxide Semiconductor Field Effect Transistor；MOS FET)が形成された半導体装置において、耐圧の向上が試みられている。
図６は、ＭＯＳ ＦＥＴが形成された従来の半導体装置（特許文献１参照）の図解的な断面図である。
Ｎ++型の半導体基板５１の上には、Ｎ型のドリフト層（Ｎ型ピラー層）５２およびＰ型のリサーフ層（Ｐ型ピラー層）５３を含む半導体層５４が形成されている。ドリフト層５２とリサーフ層５３とは、半導体基板５１に平行な方向に交互に繰り返し現れるように配置されており、いわゆるスーパージャンクション構造を形成している。
半導体層５４をその厚さ方向に貫通して、半導体基板５１と半導体層５４との界面に至る深さを有する複数のトレンチ５５が形成されている。この複数のトレンチ５５は、半導体基板５１にほぼ垂直な内側壁をそれぞれ有しており、ほぼ等間隔で互いに平行に形成されている。トレンチ５５の内壁は、酸化膜６３で覆われており、その内部はポリシリコンや誘電体などからなる埋め込み層６４で埋められている。
ドリフト層５２は、トレンチ５５に沿って配置されている。リサーフ層５３は、隣接する２つのトレンチ５５にそれぞれ沿う一対のドリフト層５２の間に配置されている。リサーフ層５３は、ドリフト層５２および半導体基板５１に接している。
ドリフト層５２の上には、Ｎ型領域５６が形成されている。リサーフ層５３の上には、Ｎ型領域５６と接するようにＰ型のベース層５７が形成されている。ベース層５７の表層部には、Ｎ型のソース領域５８が形成されている。
絶縁膜５９を挟んで、Ｎ型領域５６とソース領域５８との間にあるベース層５７およびその近傍に対向するように、ゲート電極６０が配置されている。また、ソース領域５８およびベース層５７に接するように、ソース電極６１が形成されている。半導体基板５１の裏面（ゲート電極６０やソース電極６１が形成されている面とは反対側の面）には、ドレイン電極６２が形成されている。
この半導体装置は、ソース電極６１およびドレイン電極６２の一方と外部負荷とが接続された状態で、ソース電極６１およびドレイン電極６２の他方と外部負荷との間に、電源により一定の電圧が印加された状態で使用される。この印加される電圧は、リサーフ層５３およびドリフト層５２により形成されるＰＮ接合に対して逆バイアスを与える。
この状態で、ゲート電極６０を適当な電位にする（ＭＯＳ ＦＥＴをオン状態にする）ことにより、ソース電極６１とドレイン電極６２との間に電流を流すことができる。この際、N型領域５６とソース領域５８との間のベース層５７において、絶縁膜５９との界面近傍にチャネルが形成される。これにより、ドレイン電極６２から、半導体基板５１、ドリフト層５２、Ｎ型領域５６、ベース層５７の絶縁膜５９との界面近傍（チャネル）、およびソース領域５８を経て、ソース電極６１へと電流が流れる。
この際、リサーフ層５３およびドリフト層５２により形成されるＰＮ接合には、外部負荷とＭＯＳ ＦＥＴのオン抵抗とで分圧した逆バイアスがかかるが、これにより生じる空乏層の拡がりはわずかであり、ドリフト層５２にはキャリア（電子）の経路が残される。
次に、このＭＯＳ ＦＥＴがオフ状態のとき、すなわち、ゲート電極６０が上記の適当な電位にされていないときについて説明する。この場合、チャネルは形成されず、ＭＯＳ ＦＥＴには電流が流れないので、ドリフト層５２とリサーフ層５３とにより形成されるＰＮ接合には、電源電圧がそのまま逆バイアスとして印加されることになる。そのため、ドリフト層５２とリサーフ層５３との界面Ｓからドリフト層５２およびリサーフ層５３へと空乏層がすみやかに広がり、ドリフト層５２およびリサーフ層５３が完全に空乏化する。これにより、理論上は、優れた耐圧を実現できる。
特開２００３−４６０８２号公報
ところが、リサーフ層５３は導電型がＮ++型である半導体基板５１にも接しているため、ドリフト層５２とリサーフ層５３とにより形成されるＰＮ接合に逆バイアス電圧が印加されると、リサーフ層５３と半導体基板５１との界面からも、リサーフ層５３および半導体基板５１中へと空乏層が広がる。
このとき、半導体基板５１とドリフト層５２とで不純物濃度が異なることなどにより、ドリフト層５２とリサーフ層５３との界面Ｓ近傍と、半導体基板５１とリサーフ層５３との界面近傍とでは、空乏層の広がり方が異なる。これにより、半導体装置がオフ状態のとき、空乏層において局所的に強い電界が生じ、この部分で電流が流れる。このため、このような半導体装置の耐圧は、実際には満足できるレべルではなかった。
そこで、この発明の目的は、耐圧を向上させることができる半導体装置の製造方法を提供することである。
この発明の他の目的は、耐圧を向上させることができる半導体装置を提供することである。
上記の課題を解決するための請求項１記載の発明は、第１導電型の半導体基板（２）上に、上記第１導電型のドリフト層（３）、および上記第１導電型とは異なる第２導電型のリサーフ層（９）を、上記半導体基板に平行な横方向に交互に配置して形成したスーパージャンクション構造部（１３）を有する半導体装置（１，３１，４１）の製造方法であって、上記半導体基板の上に、上記第１導電型の半導体層（１８）を形成する工程と、上記半導体層を貫通して上記半導体基板に至るトレンチ（４）を形成する工程と、上記トレンチの底部側の所定の領域に充填材（１５，３２，３３）を充填し、上記トレンチ内において、上記半導体基板と上記半導体層との界面位置よりも浅い所定上面位置（Ｄ2）までの底部領域に上記充填材を配置するとともに、上記所定上面位置よりも上部側に空所を確保する充填工程と、上記充填工程の後、上記トレンチの内側壁に露出した上記半導体層に上記第２導電型の不純物を導入して、上記トレンチの内側壁に沿う上記第２導電型の上記リサーフ層を形成し、上記半導体層の残余の領域をドリフト層とする工程とを含むことを特徴とする半導体装置の製造方法である。
なお、括弧内の数字は、後述の実施形態における対応構成要素等を表す。以下、この項において同じ。
この発明によれば、リサーフ層は半導体層を貫通して半導体基板に至るトレンチの内側壁に沿って形成され、ドリフト層はリサーフ層が形成された後の半導体層の残余の領域からなる。これにより、ドリフト層とリサーフ層とが半導体基板に平行な方向に繰り返し（交互に）現れる、いわゆる、スーパージャンクション構造を有する半導体装置を製造できる。リサーフ層は、トレンチの幅方向に関して、一方側の内側壁のみに沿って形成されてもよく、両側の内側壁に沿って形成されてもよい。
リサーフ層を形成する工程において、トレンチの底部側には充填材が存在しており、この充填材の上面は、半導体基板と半導体層との界面に対して、半導体層の表面から浅い位置にある。このため、第２導電型の不純物（第２導電型への制御のための不純物）は、充填材に阻まれて、半導体層において半導体基板との隣接部に導入されることはない。これにより、ドリフト層（半導体層の残余の領域）によって半導体基板と隔てられたリサーフ層が得られる。
この発明に係る製造方法により製造される半導体装置は、ドリフト層およびリサーフ層によるＰＮ接合に対して逆バイアスが与えられると、ドリフト層とリサーフ層との界面（以下、単に「界面」という。）からドリフト層およびリサーフ層に空乏層が広がる。この場合、印加される電圧が一定以上の大きさになると、ドリフト層およびリサーフ層はほぼ完全に空乏化する。このためこの半導体装置は一定の耐圧（たとえば、数百Ｖ）を有することができる。
リサーフ層と半導体基板との間、およびリサーフ層とトレンチまたは隣接する他のリサーフ層との間には、同じドリフト層、すなわちほぼ均一な不純物濃度を有する半導体領域が存在している。したがって、ドリフト層において空乏層は界面から均等に広がることができる。すなわち、ドリフト層において、空乏層は界面からドリフト層を挟んで対向するトレンチ側（半導体基板に平行な方向）に広がることができるとともに、ドリフト層を挟んで対向する半導体基板側（半導体基板に垂直な方向）にも同等に広がることができる。
このため、空乏層において他の部分より電界が強い部分は生じないので、界面を介して容易に電流が流れない。すなわち、この半導体装置は従来の半導体装置に比べて、耐圧を向上（たとえば、２００Ｖないし１０００Ｖに）できる。
上記リサーフ層を形成する工程は、上記トレンチの内側壁に露出した上記半導体層の表層部に、上記第２導電型の不純物を注入する注入工程と、この注入工程の後、上記半導体基板を加熱することにより、上記半導体層に注入された当該不純物を上記半導体層中に拡散させる熱拡散工程とを含んでいてもよい。
請求項２記載の発明は、上記充填工程が、上記所定上面位置よりも浅い位置まで上記トレンチ内に上記充填材を供給する充填材供給工程と、この充填材供給工程の後、上記充填材を上記所定上面位置までエッチバックする工程とを含むことを特徴とする請求項１記載の半導体装置の製造方法である。
この発明によれば、エッチバック厚を制御することにより、充填材の上面位置が、半導体基板と半導体層との界面位置よりも浅くなるようにすることができ、充填材の上面位置を任意に調整できる。これにより、ドリフト層において、リサーフ層と半導体基板とに挟まれた部分の幅を容易に制御できる。
上記充填材供給工程は、上記トレンチを上記充填材でほぼ完全に満たす工程を含んでいてもよい。すなわち、充填材供給工程は、充填材の上面が上記トレンチ外に位置するように充填材を供給する工程を含んでいてもよい。
上記充填工程は、請求項３記載のように、上記トレンチに充填材としての酸化シリコン（１５）を充填する工程を含んでいてもよい。
この場合、上記トレンチに酸化シリコンを充填する工程は、トレンチ内にポリシリコンを充填する工程と、当該ポリシリコンを酸化させることにより上記充填材としての酸化シリコンを得る工程とを含んでいてもよい。
また、上記トレンチに酸化シリコンを充填する工程は、トレンチ内にＴＥＯＳ(tetraethylorthosilicate)を充填する工程と、このＴＥＯＳを熱分解して上記充填材としての酸化シリコンを得る工程とを含んでいてもよい。
また、上記充填工程は、請求項４記載のように、上記トレンチに充填材としてのポリシリコン（３２）を充填する工程を含んでいてもよく、この場合、この半導体装置の製造方法は、上記充填工程の前に上記トレンチの内壁を酸化させて酸化膜（５）を形成する工程をさらに含むものとすることができる。
酸化膜により、充填材（ポリシリコン）と半導体基板やスーパージャンクション構造部とを電気的に絶縁することができる。酸化膜を形成する工程は、トレンチの内壁を熱酸化させる工程を含んでいてもよい。
請求項５記載の発明は、上記リサーフ層を形成する工程の後、上記トレンチの上記上部側の空所を上部充填材（１６）で満たす工程をさらに含むことを特徴とする請求項１ないし４のいずれかに記載の半導体装置の製造方法である。
この発明によれば、トレンチ内が充填材および上部充填材でほぼ完全に満たされた半導体装置を得ることができ、これにより半導体基板のそりを防止できる。
リサーフ層形成前にトレンチ内に充填される充填材と、上部充填材（リサーフ層形成後にトレンチ内に充填される充填材）とは、同種のものであってもよく、異なる種類のものであってもよい。
請求項６記載の発明は、上記半導体層の表面に上記第２導電型の不純物を導入して、上記リサーフ層および上記ドリフト層と接する上記第２導電型のベース領域（８）を形成する工程と、上記ベース領域に上記第１導電型の不純物を導入して、上記ベース領域の残部により上記ドリフト層およびリサーフ層と隔てられた上記第１導電型のソース領域（７）を形成する工程と、上記ソース領域と上記ドリフト層との間の上記ベース領域に対向するゲート絶縁膜（１１）を形成する工程と、上記ゲート絶縁膜を挟んで、上記ソース領域と上記ドリフト層との間の上記ベース領域に対向配置されたゲート電極（１０）を形成する工程とをさらに含むことを特徴とする請求項１ないし５のいずれかに記載の半導体装置の製造方法である。
この発明に係る製造方法により得られる半導体装置は、上記ソース領域と上記半導体基板（ドレイン領域）との間に適当な大きさの電圧を印加し、ゲート電極を所定の電位にする（半導体装置をオン状態にする）ことにより、ベース領域において、ソース領域とドリフト層との間でゲート絶縁膜近傍の領域にチャネルを形成することができる。これにより、ソース領域と半導体基板（ドレイン領域）との間に電流を流すことができる。
また、この半導体装置がオフ状態のときに、ドリフト層とリサーフ層とにより形成されるＰＮ接合に対して大きな逆バイアス電圧が印加された場合でも、高い耐圧を有することができる。
請求項７記載の発明は、第１導電型の半導体基板（２）と、この半導体基板上に設けられ、上記第１導電型のドリフト層（３）、および上記第１導電型とは異なる第２導電型のリサーフ層（９）を、上記半導体基板に平行な横方向に交互に配置して形成したスーパージャンクション構造部（１３）と、このスーパージャンクション構造部を貫通して上記半導体基板に至るトレンチ（４）内の底部側の所定の領域に配置された充填材（１５，３２，３３）とを備え、上記リサーフ層は、上記トレンチの内側壁に沿って形成されており、上記ドリフト層は、上記リサーフ層が上記半導体基板との接触部を有しないように、上記リサーフ層と上記半導体基板との間に介在する分離領域（３V）を有しており、上記分離領域と上記リサーフ層との界面位置（Ｄ1）と、上記トレンチ内の上記充填材の上面位置（Ｄ2）とが、上記スーパージャンクション構造部の表面からほぼ同じ深さにあることを特徴とする、請求項１に記載の製造方法により製造される半導体装置（１，３１，４１）である。
この発明の半導体装置は、請求項１記載の製造方法により製造されるので、請求項１記載の製造方法と同様の効果を奏することができる。
充填材は、酸化シリコンなどの絶縁物であってもよく、絶縁物に覆われたシリコン（たとえば、ポリシリコン）などの導電体（半導体）であってもよい。
トレンチ内において、充填材の上の空間には何も満たされずに空所とされていてもよいが、当該充填材とは別途に充填された充填材（上部充填材）で満たされていることが好ましい。このような半導体装置は、請求項５記載の製造方法により製造することができ、請求項５記載の製造方法と同様の効果を奏することができる。
請求項８記載の発明は、上記ドリフト層および上記リサーフ層に接するように形成された上記第２導電型のベース領域（８）と、上記ベース領域に接するように形成され、上記ベース領域により上記ドリフト層およびリサーフ層と隔てられた上記第１導電型のソース領域（７）と、上記ソース領域と上記ドリフト層との間の上記ベース領域に、ゲート絶縁膜（１１）を挟んで対向配置されたゲート電極（１０）とをさらに備えたことを特徴とする請求項７記載の半導体装置である。
この発明の半導体装置は、請求項６記載の製造方法により製造することができ、請求項６記載の製造方法と同様の効果を奏することができる。
以下では、添付図面を参照して、本発明の実施の形態について詳細に説明する。
図１は、本発明の第１の実施形態に係る半導体装置の構造を示す図解的な断面図である。
導電型がＮ+型でドレイン領域をなすシリコン基板２の上には、いわゆる、スーパージャンクション構造が形成されたスーパージャンクション構造部１３が設けられている。スーパージャンクション構造部１３は、導電型がＮ-型のドリフト層３と、ドリフト層３に埋設された導電型がＰ-型のリサーフ層９とを含んでおり、ドリフト層３とリサーフ層９とは、シリコン基板２に平行な方向に交互に（繰り返し）現れるように配列されている。
スーパージャンクション構造部１３を貫通し、シリコン基板２に至る深さを有する複数のトレンチ４が互いにほぼ平行に形成されている。各トレンチ４は、シリコン基板２にほぼ垂直な内側壁をそれぞれ有しており、図１の紙面に垂直な方向に延びている。すなわち、トレンチ４の長さ方向は図１の紙面に垂直な方向であり、トレンチ４の幅方向は、図１の紙面に平行かつシリコン基板２に平行な方向である。
図１には２つのトレンチ４のみを示しているが、半導体装置１には、より多くのトレンチ４が形成されていて、これらのトレンチ４は、ほぼ等間隔に形成されている。
各トレンチ４の内部において、トレンチ４の底部側に酸化シリコン１５が配置されており、酸化シリコン１５の上には、ポリシリコン１６が配置されている。トレンチ４とポリシリコン１６との隣接部には、酸化シリコン膜５が介在されている。トレンチ４は、酸化シリコン１５、およびポリシリコン１６でほぼ完全に満たされている。これにより、シリコン基板２にそりが生じ難くなっている。
リサーフ層９は、各トレンチ４の幅方向に関して、同じ一方側の内側壁に沿って形成されている。すなわち、リサーフ層９は、隣接する２つのトレンチ４の間で、一方のトレンチ４に近接して形成されており、酸化シリコン膜５に接している。
ドリフト層３は、隣接する２つのリサーフ層９の間（リサーフ層９とトレンチ４との間）で、トレンチ４の他方側の内側壁に沿って、リサーフ層９と平行に形成されている。ドリフト層３は、さらに、リサーフ層９の下（シリコン基板２とリサーフ層９との間）へと潜り込んでいる。すなわち、リサーフ層９とシリコン基板２とは、ドリフト層３によって隔てられており、リサーフ層９はシリコン基板２には接していない。
ドリフト層３において、リサーフ層９とトレンチ４とに挟まれた部分３Hと、リサーフ層９とシリコン基板２（ドレイン領域）とに挟まれた部分（以下、「分離領域」という。）３Vとは連続している。ドリフト層３は、ほぼ均一な不純物濃度を有しており、リサーフ層９とトレンチ４とに挟まれた部分３Hと、分離領域３Vとは、ほぼ同じ不純物濃度を有する。
分離領域３Vとリサーフ層９との界面位置（リサーフ層９のシリコン基板２との対向部９ａとドリフト層３との界面位置）Ｄ1と、酸化シリコン１５の上面（酸化シリコン１５とポリシリコン１６との界面）位置Ｄ2とは、スーパージャンクション構造部１３の表面からほぼ同じ深さにある。したがって、酸化シリコン１５の上面位置Ｄ2は、シリコン基板２とドリフト層３との界面よりも、ドリフト層３の表面から浅い位置にある。
スーパージャンクション構造部１３の表面近傍（リサーフ層９の上）には、トレンチ４に近接して、導電型がＮ+型のソース領域７が形成されている。ソース領域７とドリフト層３、リサーフ層９、および酸化シリコン膜５との間には、導電型がＰ-型のベース領域８が形成されている。
ドリフト層３の表面近傍において、ドリフト層３とソース領域７との間にあるベース領域８およびその近傍のドリフト層３およびソース領域７に対向するように、ゲート電極１０が配置されている。ゲート電極１０は、不純物の導入により導電化されたポリシリコンからなる。ゲート電極１０の周囲は、酸化シリコン膜１１で覆われている。したがって、ゲート電極１０とベース領域８との間は、酸化シリコン膜１１により隔てられている。
シリコン基板２のドリフト層３およびリサーフ層９が形成されている側の面を覆うように、アルミニウムからなるソース電極１２が形成されている。ソース電極１２は、ソース領域７およびベース領域８に電気接続されている。シリコン基板２の裏面（ソース電極１２とは反対側の面）には、ドレイン電極１４が形成されている。
この半導体装置１は、ソース電極１２およびドレイン電極１４の一方と外部負荷とが接続された状態で、ソース電極１２およびドレイン電極１４の他方と外部負荷との間に、電源により一定の電圧（たとえば、数百Ｖ）が印加された状態で使用される。この印加される電圧は、リサーフ層９およびドリフト層３により形成されるＰＮ接合に対して逆バイアスを与える。
この状態で、ゲート電極１０を所定の電位にする（半導体装置１をオン状態にする）ことにより、ソース電極１２とドレイン電極１４との間に電流を流すことができる。この際、ドリフト層３とソース領域７との間のベース領域８において、酸化シリコン膜１１との界面近傍にチャネルが形成される。
この際、リサーフ層９およびドリフト層３により形成されるＰＮ接合には、外部負荷とＭＯＳ ＦＥＴのオン抵抗とで分圧した逆バイアス（たとえば、２Ｖ）がかかるが、これにより生じる空乏層の拡がりはわずかであり、ドリフト層３にはキャリア（電子）の経路が残される。オン状態の半導体装置１において、ドリフト層３のうち空乏化していない部分を経由して、ソース電極１２とドレイン電極１４との間に電流が流れる。
一方、この半導体装置１がオフ状態のとき、すなわち、ゲート電極１０が上記所定の電位にされていないときは、チャネルは形成されず、ＭＯＳ ＦＥＴには電流が流れないので、ドリフト層３とリサーフ層９とにより形成されるＰＮ接合には、電源電圧がそのまま逆バイアスとして印加されることになる。そのため、ドリフト層３とリサーフ層９との界面Ｓ近傍においては、界面Ｓからドリフト層３およびリサーフ層９中へと空乏層が広がる。ドリフト層３において、空乏層は界面Ｓから、ドリフト層３を挟んで対向するトレンチ４側へとすみやかに広がるとともに、ドリフト層３を挟んで対向するシリコン基板２側へと向かってすみやかに広がる。
空乏層は界面Ｓから、不純物濃度がほぼ均一であるドリフト層３中に均等に広がることができるので、局所的に強い電界は生じない。このため、界面Ｓを介して容易に電流が流れないから、この半導体装置１は耐圧が大きい。
ドリフト層３やリサーフ層９の幅が薄くされていると、ドリフト層３の不純物濃度が高くされていても、ドリフト層３およびリサーフ層９は容易にほぼ完全に空乏化するので、この半導体装置１は高い耐圧を有することができる。また、オン状態のときの導電経路の一部をなすドリフト層３の不純物濃度を高くすることにより、オン抵抗を低減できる。
この半導体装置１は、２００Ｖないし１０００Ｖ程度の耐圧を有することができ、たとえば、６００Ｖの耐圧を有するものでも、オン抵抗を従来の半導体装置の５分の１程度とすることができる。
図２（ａ）、図２（ｂ）、図２（ｃ）、図２（ｄ）、図２（ｅ）、図２（ｆ）、図２（ｇ）、および図２（ｈ）は、図１の半導体装置１の製造方法を説明するための図解的な断面図である。図２（ａ）ないし図２（ｈ）では、１つのトレンチ４の近傍のみを示している。
先ず、導電型がＮ+型にされたシリコン基板２上に、導電型がＮ-型のエピタキシャル層１８が形成され、エピタキシャル層１８の上に、トレンチ４に対応する領域に開口２１ａが形成されたハードマスク２１が形成される。ハードマスク２１は、たとえば、窒化シリコンからなる。
続いて、ハードマスク２１の開口２１ａを介して、エピタキシャル層１８がドライエッチング（たとえば、反応性イオンエッチング）されて、エピタキシャル層１８をその厚さ方向に貫通し、シリコン基板２に至る深さを有するトレンチ４が形成される。トレンチ４の幅は、たとえば、２μｍ程度であり、トレンチ４の深さは、たとえば、４０μｍ程度である。この状態が図２（ａ）に示されている。
続いて、以上の工程を経たシリコン基板２の上に、トレンチ４の内部を埋めるように、酸化シリコン膜２２が形成される（図２（ｂ）参照）。酸化シリコン膜２２は、ハードマスク２１上にも形成される。酸化シリコン膜２２は、たとえば、トレンチ４の内部を埋めるようにポリシリコン膜を形成した後、このポリシリコン膜をすべて熱酸化することにより得てもよく、減圧ＣＶＤ(Chemical Vapor Deposition)法により、ＴＥＯＳ(tetraethylorthosilicate)からなる膜を形成した後、このＴＥＯＳからなる膜を熱分解することにより得てもよい。
続いて、酸化シリコン膜２２が、トレンチ４の底部に存在する部分を残してエッチバックされ、トレンチ４の上部側に空所が確保される。酸化シリコン膜２２の残部は、酸化シリコン１５となる。この際、適当なエッチバック条件が選択されることにより、酸化シリコン１５の上面（エッチバック面）位置Ｄ2は、シリコン基板２とエピタキシャル層１８との界面の位置よりも、エピタキシャル層１８の表面から浅い位置（所定上面位置）になるようにされる。この状態が、図２（ｃ）に示されている。
次に、ハードマスク２１の開口２１ａを介して、各トレンチ４の内面に露出したエピタキシャル層１８に、Ｐ型の不純物のイオンが注入される。このとき、このイオンは、図２（ｄ）に矢印Ａで示すように、トレンチ４の幅方向に垂直な内側壁に対して所定の傾斜角をなすように打ち込まれる。トレンチ４の内側壁（シリコン基板２の法線方向）とイオンが打ち込まれる方向とのなす角度は、たとえば、１．５°ないし２°とされる。
これにより、各トレンチ４の幅方向一方側の内側壁（半導体装置１のトレンチ４において、リサーフ層９が隣接して形成されている側に相当する面）のほぼ全面に、Ｐ型の不純物が注入された第１注入領域２３が形成される。この状態が、図２（ｄ）に示されている。
次に、ハードマスク２１が除去され、エピタキシャル層１８の上に、ベース領域８に対応する位置に開口が形成されたレジスト膜（図示せず）が形成される。続いて、このレジスト膜の開口を介して、エピタキシャル層１８の表層部に、Ｐ型の不純物が注入されて第２注入領域２４が形成される。その後、レジスト膜が除去される。この状態が、図２（ｅ）に示されている。
続いて、以上の工程を経たシリコン基板２が所定の温度に加熱されて、第１および第２注入領域２３，２４中のＰ型の不純物が、エピタキシャル層１８中に拡散され、リサーフ層９およびベース領域８がそれぞれ形成される。エピタキシャル層１８の残余の領域は、ドリフト層３となる。この状態が、図２（ｆ）に示されている。
次に、以上の工程を経たシリコン基板２のエピタキシャル層１８側の面に、ソース領域７に対応する位置に開口が形成されたレジスト膜（図示せず）が形成される。そして、このレジスト膜の開口を介して、ベース領域８の表層部にＮ型の不純物が注入されて、第３注入領域が形成される。その後、このレジスト膜が除去され、以上の工程を経たシリコン基板２が所定の温度に加熱されて、第３注入領域中のＮ型の不純物が、ベース領域８中に拡散される。これにより、ソース領域７が形成される。この状態が、図２（ｇ）に示されている。
次に、以上の工程を経たシリコン基板２が所定の温度に加熱されて、露出表面、すなわち、トレンチ４の内面ならびにドリフト層３、ベース領域８、およびソース領域７の表面が熱酸化されて酸化膜１７が形成される。さらに、この酸化膜１７上にポリシリコンからなる膜（ポリシリコン膜）１９が形成される。トレンチ４は、ポリシリコン膜１９でほぼ完全に満たされる。その後、ポリシリコン膜１９が不純物の注入により導電化される。この状態が、図２（ｈ）に示されている。
続いて、このポリシリコン膜１９のうち、トレンチ４内部およびゲート電極１０にほぼ対応する部分以外の部分が除去される。ポリシリコン膜１９の残部のうち、トレンチ４内のものは、ポリシリコン１６となる。さらに、この状態で露出しているポリシリコン膜１９の表面が熱酸化されて酸化膜が形成される。
次に、酸化膜のうち、トレンチ４外でゲート電極１０の周囲以外の部分、および、トレンチ４の上部のものが除去される。これにより、ポリシリコン膜の残部のうち、トレンチ４外のものはゲート電極１０となる。酸化膜１７の残部のうち、トレンチ４内のものは酸化シリコン膜５となり、トレンチ４外のものはゲート電極１０の周囲を覆う酸化シリコン膜１１となる。
その後、以上の工程を経たシリコン基板２のソース領域７が形成された側の面およびその反対側の面に、ソース電極１２およびドレイン電極１４がそれぞれ形成されて、図１に示す半導体装置１が得られる。
以上の製造方法において、第１注入領域２３の形成時に、トレンチ４内の底部には、シリコン基板２とエピタキシャル層１８との界面より浅い位置Ｄ2まで酸化シリコン１５が存在している（図２（ｄ）参照）。このため、Ｐ型の不純物は、酸化シリコン１５に阻まれて、エピタキシャル層１８においてシリコン基板２との隣接部に導入されることはない。これにより、ドリフト層３（分離領域３V）によってシリコン基板２と隔てられたリサーフ層９が得られる。
また、酸化シリコン膜２２のエッチバック厚を制御することにより、酸化シリコン１５の上面位置Ｄ2を制御できる（図２（ｃ）参照）。これにより、リサーフ層９の形成領域を制御できるので、シリコン基板２とリサーフ層９との間のドリフト層３（分離領域３V）の厚さを制御して、半導体装置１において、界面Ｓからより均等に空乏層が広がるようにすることができる。
図３は、本発明の第２の実施形態に係る半導体装置の図解的な断面図である。図３において、図１に示す各部に対応する部分には、図３に同じ参照符号を付して説明を省略する。
この半導体装置３１では、トレンチ４の底部に、図１の半導体装置１の酸化シリコン１５の代わりに、ポリシリコン３２およびその周囲を取り囲む酸化膜３３が配置されている。トレンチ４の内部は、ポリシリコン３２，１６および酸化膜３３で、ほぼ完全に満たされている。これにより、シリコン基板２にそりが生じ難くされている。
この半導体装置３１においても、リサーフ層９は、シリコン基板２（ドレイン領域）に接しておらず、半導体装置３１がオフ状態のときに、空乏層はドリフト層３において、界面Ｓから、ドリフト層３を挟んで対向するトレンチ４側およびシリコン基板２側に均等に広がることができるので、局所的に強い電界は生じない。このため、界面Ｓを介して容易に電流が流れないから、この半導体装置３１の耐圧は大きい。
図４（ａ）、図４（ｂ）、図４（ｃ）、および図４（ｄ）は、半導体装置３１の製造方法を説明するための図解的な断面図である。図４（ａ）ないし図４（ｄ）において、図２（ａ）ないし図２（ｈ）に示す各部に対応する部分には、図４（ａ）ないし図４（ｄ）に同じ参照符号を付して説明を省略する。
トレンチ４の形成までが、半導体装置１と同様に実施された後、シリコン基板２が加熱されて、シリコン基板２およびエピタキシャル層１８の露出表面、すなわち、トレンチ４の内壁が熱酸化されて犠牲酸化膜３４が形成される（図４（ａ）参照）。
次に、トレンチ４の内部をほぼ完全に埋めるように、ポリシリコン膜３５が形成される。ポリシリコン膜３５は、トレンチ４外、すなわち、ハードマスク２１の上にも形成される（図４（ｂ）参照）。
続いて、ポリシリコン膜３５が、トレンチ４の底部に存在する部分を残してエッチバックされ、トレンチ４の上部側に空所が確保される。ポリシリコン膜３５残部は、ポリシリコン３２となる。ポリシリコン３２の上面（エッチバック面）位置Ｄ2は、シリコン基板２とエピタキシャル層１８との界面の位置よりも、エピタキシャル層１８の表面から浅い位置（所定上面位置）になるように、エッチバック条件が設定される。この状態が、図４（ｃ）に示されている。
次に、露出している犠牲酸化膜３４がエッチングにより除去される。ポリシリコン３２とシリコン基板２およびエピタキシャル層１８との間にある犠牲酸化膜３４は残される。
その後、半導体装置３１の製造方法と同様にして、第１注入領域２３の形成（図４（ｄ）参照）以下の工程が実施されて、図３に示す半導体装置３１が得られる。その際、酸化膜１７形成時（図２（ｈ）参照）に、ポリシリコン３２の上面（エッチバック面）も酸化されて、犠牲酸化膜３４の残部とともにポリシリコン３２を取り囲む酸化膜３３が形成される。
図５は、本発明の第３の実施形態に係る半導体装置の構造を示す図解的な断面図である。図５において、図１に示す各部に対応する部分には、図５に同じ参照符号を付して説明を省略する。
この半導体装置４１は、図１に示す半導体装置１と類似した構造を有するが、リサーフ層９はトレンチ４の幅方向両側に形成されている。リサーフ層９とドレイン領域をなすシリコン基板２との間には、ドリフト層３が入り込んでおり、いずれのリサーフ層９もシリコン基板２に接していない。
このため、空乏層は界面Ｓから、不純物濃度がほぼ均一であるドリフト層３中を、隣接する他方のリサーフ層９側およびシリコン基板２側に均等に広がることができるので、局所的に強い電界は生じない。このため、界面Ｓを介して容易に電流が流れないから、この半導体装置４１は耐圧が大きい。
このような半導体装置４１は、半導体装置１の製造方法において、酸化シリコン１５の上面位置Ｄ2が、シリコン基板２とエピタキシャル層１８との界面の位置よりも、エピタキシャル層１８の表面から浅い位置（所定上面位置）になるようにされた後、トレンチ４の幅方向両側の内壁にＰ型の不純物を注入することにより得られる。
Ｐ型の不純物イオンを注入する工程は、当該イオンを、トレンチ４の内側壁に対してわずかな傾斜角をなし、かつ、シリコン基板２に垂直な方向から見て、トレンチ４の幅方向に沿う（長さ方向に垂直な）２方向から打ち込むものとすることができる。
この場合も、Ｐ型の不純物はエピタキシャル層１８においてシリコン基板２との隣接部に導入されることはないので、エピタキシャル層１８の残余の領域（ドリフト層３）によってシリコン基板２と分離されたリサーフ層９が得られる。
この発明の実施形態の説明は、以上の通りであるが、この発明は他の形態で実施することもできる。たとえば、第２の実施形態に係る半導体装置３１の製造方法において、犠牲酸化膜３４を形成した後（図４（ａ）参照）、この犠牲酸化膜３４をすべて除去し、改めて犠牲酸化膜３４と同等の酸化膜を形成してから、ポリシリコン膜３５の形成以下の工程が実施されてもよい。
その他、特許請求の範囲に記載された事項の範囲で種々の変更を施すことが可能である。
本発明の第１の実施形態に係る半導体装置の構造を示す図解的な断面図である。 図１の半導体装置の製造方法を説明するための図解的な断面図である。 図１の半導体装置の製造方法を説明するための図解的な断面図である。 図１の半導体装置の製造方法を説明するための図解的な断面図である。 図１の半導体装置の製造方法を説明するための図解的な断面図である。 図１の半導体装置の製造方法を説明するための図解的な断面図である。 図１の半導体装置の製造方法を説明するための図解的な断面図である。 図１の半導体装置の製造方法を説明するための図解的な断面図である。 図１の半導体装置の製造方法を説明するための図解的な断面図である。 本発明の第２の実施形態に係る半導体装置の構造を示す図解的な断面図である。 図３の半導体装置の製造方法を説明するための図解的な断面図である。 図３の半導体装置の製造方法を説明するための図解的な断面図である。 図３の半導体装置の製造方法を説明するための図解的な断面図である。 図３の半導体装置の製造方法を説明するための図解的な断面図である。 本発明の第３の実施形態に係る半導体装置の構造を示す図解的な断面図である。 ＭＯＳＦＥＴが形成された従来の半導体装置の図解的な断面図である。
符号の説明
１，３１ 半導体装置
２ シリコン基板
３ ドリフト層
３V 分離領域
４ トレンチ
７ ソース領域
８ ベース領域
９ リサーフ層
９ａ リサーフ層の半導体基板との対向部
１０ ゲート電極
１１ 酸化シリコン膜
１３ スーパージャンクション構造部
１５ 酸化シリコン
１８ エピタキシャル層
２２ 酸化シリコン膜
３２ ポリシリコン
３３ 酸化膜
３４ 犠牲酸化膜
３５ ポリシリコン膜
Ｄ1 分離領域とドリフト層との界面位置
Ｄ2 酸化シリコンまたは酸化膜の上面位置
Ｓ ドリフト層とリサーフ層との界面

Claims (8)

  1. 第１導電型の半導体基板上に、上記第１導電型のドリフト層、および上記第１導電型とは異なる第２導電型のリサーフ層を、上記半導体基板に平行な横方向に交互に配置して形成したスーパージャンクション構造部を有する半導体装置の製造方法であって、
    上記半導体基板の上に、上記第１導電型の半導体層を形成する工程と、
    上記半導体層を貫通して上記半導体基板に至るトレンチを形成する工程と、
    上記トレンチの底部側の所定の領域に充填材を充填し、上記トレンチ内において、上記半導体基板と上記半導体層との界面位置よりも浅い所定上面位置までの底部領域に上記充填材を配置するとともに、上記所定上面位置よりも上部側に空所を確保する充填工程と、
    上記充填工程の後、上記トレンチの内側壁に露出した上記半導体層に上記第２導電型の不純物を導入して、上記トレンチの内側壁に沿う上記第２導電型の上記リサーフ層を形成し、上記半導体層の残余の領域をドリフト層とする工程とを含むことを特徴とする半導体装置の製造方法。
  2. 上記充填工程が、上記所定上面位置よりも浅い位置まで上記トレンチ内に上記充填材を供給する充填材供給工程と、
    この充填材供給工程の後、上記充填材を上記所定上面位置までエッチバックする工程とを含むことを特徴とする請求項１記載の半導体装置の製造方法。
  3. 上記充填工程が、上記トレンチに上記充填材としての酸化シリコンを充填する工程を含むことを特徴とする請求項１または２記載の半導体装置の製造方法。
  4. 上記充填工程の前に、上記トレンチの内壁を酸化させて酸化膜を形成する酸化工程をさらに含み、
    上記充填工程が、上記トレンチに上記充填材としてのポリシリコンを充填する工程を含むことを特徴とする請求項１ないし３のいずれかに記載の半導体装置の製造方法。
  5. 上記リサーフ層を形成する工程の後、上記トレンチの上記上部側の空所を上部充填材で満たす工程をさらに含むことを特徴とする請求項１ないし４のいずれかに記載の半導体装置の製造方法。
  6. 上記半導体層の表面に上記第２導電型の不純物を導入して、上記リサーフ層および上記ドリフト層と接する上記第２導電型のベース領域を形成する工程と、
    上記ベース領域に上記第１導電型の不純物を導入して、上記ベース領域の残部により上記ドリフト層およびリサーフ層と隔てられた上記第１導電型のソース領域を形成する工程と、
    上記ソース領域と上記ドリフト層との間の上記ベース領域に対向するゲート絶縁膜を形成する工程と、
    上記ゲート絶縁膜を挟んで、上記ソース領域と上記ドリフト層との間の上記ベース領域に対向配置されたゲート電極を形成する工程とをさらに含むことを特徴とする請求項１ないし５のいずれかに記載の半導体装置の製造方法。
  7. 第１導電型の半導体基板と、
    この半導体基板上に設けられ、上記第１導電型のドリフト層、および上記第１導電型とは異なる第２導電型のリサーフ層を、上記半導体基板に平行な横方向に交互に配置して形成したスーパージャンクション構造部と、
    このスーパージャンクション構造部を貫通して上記半導体基板に至るトレンチ内の底部側の所定の領域に配置された充填材とを備え、
    上記リサーフ層は、上記トレンチの内側壁に沿って形成されており、
    上記ドリフト層は、上記リサーフ層が上記半導体基板との接触部を有しないように、上記リサーフ層と上記半導体基板との間に介在する分離領域を有しており、
    上記分離領域と上記リサーフ層との界面位置と、上記トレンチ内の上記充填材の上面位置とが、上記スーパージャンクション構造部の表面からほぼ同じ深さにあることを特徴とする、請求項１に記載の製造方法により製造される半導体装置。
  8. 上記ドリフト層および上記リサーフ層に接するように形成された上記第２導電型のベース領域と、
    上記ベース領域に接するように形成され、上記ベース領域により上記ドリフト層およびリサーフ層と隔てられた上記第１導電型のソース領域と、
    上記ソース領域と上記ドリフト層との間の上記ベース領域に、ゲート絶縁膜を挟んで対向配置されたゲート電極とをさらに備えたことを特徴とする請求項７記載の半導体装置。
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Families Citing this family (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7416948B2 (en) * 2003-12-30 2008-08-26 Fairchild Semiconductor Corporation Trench FET with improved body to gate alignment
GB0407363D0 (en) * 2004-03-31 2004-05-05 Koninkl Philips Electronics Nv Trench semiconductor device and method of manufacturing it
JP5259920B2 (ja) * 2004-08-04 2013-08-07 ローム株式会社 半導体装置およびその製造方法
JP2006165013A (ja) * 2004-12-02 2006-06-22 Nissan Motor Co Ltd 半導体装置及びその製造方法
US8357971B2 (en) * 2007-10-29 2013-01-22 Nxp B.V. Trench gate MOSFET and method of manufacturing the same
US7807576B2 (en) * 2008-06-20 2010-10-05 Fairchild Semiconductor Corporation Structure and method for forming a thick bottom dielectric (TBD) for trench-gate devices
US8174067B2 (en) 2008-12-08 2012-05-08 Fairchild Semiconductor Corporation Trench-based power semiconductor devices with increased breakdown voltage characteristics
US8304829B2 (en) * 2008-12-08 2012-11-06 Fairchild Semiconductor Corporation Trench-based power semiconductor devices with increased breakdown voltage characteristics
US8227855B2 (en) * 2009-02-09 2012-07-24 Fairchild Semiconductor Corporation Semiconductor devices with stable and controlled avalanche characteristics and methods of fabricating the same
US8148749B2 (en) * 2009-02-19 2012-04-03 Fairchild Semiconductor Corporation Trench-shielded semiconductor device
US8049276B2 (en) 2009-06-12 2011-11-01 Fairchild Semiconductor Corporation Reduced process sensitivity of electrode-semiconductor rectifiers
CN102299072A (zh) * 2010-06-24 2011-12-28 上海华虹Nec电子有限公司 沟槽型超级结器件的制作方法及得到的器件
US8580650B2 (en) * 2010-10-28 2013-11-12 Texas Instruments Incorporated Lateral superjunction extended drain MOS transistor
CN102157382A (zh) * 2011-03-09 2011-08-17 无锡邦普氿顺微电子有限公司 一种超结形成方法
US8598654B2 (en) 2011-03-16 2013-12-03 Fairchild Semiconductor Corporation MOSFET device with thick trench bottom oxide
CN102738232B (zh) * 2011-04-08 2014-10-22 无锡维赛半导体有限公司 超结功率晶体管结构及其制作方法
JPWO2013161116A1 (ja) * 2012-04-26 2015-12-21 三菱電機株式会社 半導体装置及びその製造方法
CN103633138A (zh) * 2012-08-21 2014-03-12 朱江 一种底部隔离电荷补偿结构半导体晶片及其制备方法
CN106328503B (zh) * 2015-06-30 2019-08-27 中芯国际集成电路制造(上海)有限公司 半导体结构的形成方法
US10163680B1 (en) 2017-09-19 2018-12-25 Texas Instruments Incorporated Sinker to buried layer connection region for narrow deep trenches
US10170300B1 (en) * 2017-11-30 2019-01-01 Tokyo Electron Limited Protective film forming method
CN113035947A (zh) * 2019-12-24 2021-06-25 珠海格力电器股份有限公司 功率器件、电力电子设备及功率器件的制作方法
CN114141693A (zh) * 2021-11-22 2022-03-04 杭州士兰集成电路有限公司 沟槽侧壁的表面掺杂方法及半导体器件

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60244043A (ja) 1984-05-17 1985-12-03 Toshiba Corp 相補型半導体装置の製造方法
JP2669724B2 (ja) 1991-02-28 1997-10-29 シャープ株式会社 半導体装置の製造方法
US5391506A (en) 1992-01-31 1995-02-21 Kawasaki Steel Corporation Manufacturing method for semiconductor devices with source/drain formed in substrate projection.
JPH05218415A (ja) 1992-01-31 1993-08-27 Kawasaki Steel Corp 半導体装置
US6307246B1 (en) 1998-07-23 2001-10-23 Mitsubishi Denki Kabushiki Kaisha Semiconductor resurf devices formed by oblique trench implantation
JP3221489B2 (ja) * 1999-03-26 2001-10-22 サンケン電気株式会社 絶縁ゲート型電界効果トランジスタ
US6413822B2 (en) * 1999-04-22 2002-07-02 Advanced Analogic Technologies, Inc. Super-self-aligned fabrication process of trench-gate DMOS with overlying device layer
JP4528460B2 (ja) * 2000-06-30 2010-08-18 株式会社東芝 半導体素子
JP2002100772A (ja) * 2000-07-17 2002-04-05 Toshiba Corp 電力用半導体装置及びその製造方法
JP4285899B2 (ja) * 2000-10-10 2009-06-24 三菱電機株式会社 溝を有する半導体装置
JP4559691B2 (ja) 2001-05-25 2010-10-13 株式会社東芝 半導体装置の製造方法
US6878989B2 (en) 2001-05-25 2005-04-12 Kabushiki Kaisha Toshiba Power MOSFET semiconductor device and method of manufacturing the same
EP1267415A3 (en) * 2001-06-11 2009-04-15 Kabushiki Kaisha Toshiba Power semiconductor device having resurf layer
JP2003101022A (ja) 2001-09-27 2003-04-04 Toshiba Corp 電力用半導体素子
JP2003092386A (ja) * 2001-09-18 2003-03-28 Sanyo Electric Co Ltd 半導体装置の製造方法
WO2003065459A1 (en) * 2002-01-28 2003-08-07 Mitsubishi Denki Kabushiki Kaisha Semiconductor device

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