JP2003273354A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JP2003273354A JP2003273354A JP2002073943A JP2002073943A JP2003273354A JP 2003273354 A JP2003273354 A JP 2003273354A JP 2002073943 A JP2002073943 A JP 2002073943A JP 2002073943 A JP2002073943 A JP 2002073943A JP 2003273354 A JP2003273354 A JP 2003273354A
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Abstract
(57)【要約】
【課題】 トレンチＭＯＳＦＥＴやトレンチＩＧＢＴに
おいて、ソース領域やウェル領域の不純物濃度の分布が
ばらついても、閾値電圧をほぼ一定にすること。 【解決手段】 ウェル領域１２内の、トレンチ１３のす
ぐ外側に、ソース領域１６に接合し、かつ深さ方向の不
純物濃度がほぼ一定であるチャネル領域１７を、斜めイ
オン注入により、トレンチ１３の側壁全面にわたって形
成する。このチャネル領域１７の不純物濃度は平均不純
物濃度の１／２以上２倍以下とする。
おいて、ソース領域やウェル領域の不純物濃度の分布が
ばらついても、閾値電圧をほぼ一定にすること。 【解決手段】 ウェル領域１２内の、トレンチ１３のす
ぐ外側に、ソース領域１６に接合し、かつ深さ方向の不
純物濃度がほぼ一定であるチャネル領域１７を、斜めイ
オン注入により、トレンチ１３の側壁全面にわたって形
成する。このチャネル領域１７の不純物濃度は平均不純
物濃度の１／２以上２倍以下とする。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置および
その製造方法に関し、特にトレンチゲート構造を有する
ＭＯＳＦＥＴ（絶縁ゲート型電界効果トランジスタ）ま
たはＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）
を構成する半導体装置およびその製造方法に関する。
その製造方法に関し、特にトレンチゲート構造を有する
ＭＯＳＦＥＴ（絶縁ゲート型電界効果トランジスタ）ま
たはＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）
を構成する半導体装置およびその製造方法に関する。
【０００２】
【従来の技術】従来より、パワー半導体素子では、オン
抵抗を低減するため、トレンチ構造を有するＭＯＳＦＥ
ＴやＩＧＢＴなどの素子が作製されている。図１８は、
従来のトレンチゲート構造を有するＭＯＳＦＥＴの要部
の構成を示す縦断面図であるが、同図において、符号１
はエピタキシャル層であり、符号２はウェル領域であ
り、符号３はトレンチである。また、符号４はゲート絶
縁膜であり、符号５はゲート電極であり、符号６はソー
ス領域である。なお、図１８では、半導体基板、ゲート
電極５上の層間絶縁膜、アルミニウム電極配線等は省略
されている。
抵抗を低減するため、トレンチ構造を有するＭＯＳＦＥ
ＴやＩＧＢＴなどの素子が作製されている。図１８は、
従来のトレンチゲート構造を有するＭＯＳＦＥＴの要部
の構成を示す縦断面図であるが、同図において、符号１
はエピタキシャル層であり、符号２はウェル領域であ
り、符号３はトレンチである。また、符号４はゲート絶
縁膜であり、符号５はゲート電極であり、符号６はソー
ス領域である。なお、図１８では、半導体基板、ゲート
電極５上の層間絶縁膜、アルミニウム電極配線等は省略
されている。
【０００３】図１８に示す構成のｎチャネルＭＯＳＦＥ
Ｔは、たとえば図示しないｎ型のシリコン半導体基板上
にｎ型のシリコンエピタキシャル層を成長させたウェハ
を用いて、つぎのようにして作製される。まず、エピタ
キシャル層中にｐ型のウェル領域を形成し、このウェル
領域を貫通してエピタキシャル層に達するトレンチを形
成する。
Ｔは、たとえば図示しないｎ型のシリコン半導体基板上
にｎ型のシリコンエピタキシャル層を成長させたウェハ
を用いて、つぎのようにして作製される。まず、エピタ
キシャル層中にｐ型のウェル領域を形成し、このウェル
領域を貫通してエピタキシャル層に達するトレンチを形
成する。
【０００４】つづいて、トレンチの側面および底面に沿
ってゲート絶縁膜を形成し、それからトレンチ内をゲー
ト電極となるポリシリコンで埋める。その後、イオン注
入や拡散によってトレンチ側壁の外側にｎ型のソース領
域を形成する。そして、ゲート電極上を層間絶縁膜で覆
い、ソース電極および金属ゲート電極を形成する。基板
裏面にはドレイン電極を形成する。トレンチゲート構造
を有するＩＧＢＴも同様のプロセスにより作製される。
ってゲート絶縁膜を形成し、それからトレンチ内をゲー
ト電極となるポリシリコンで埋める。その後、イオン注
入や拡散によってトレンチ側壁の外側にｎ型のソース領
域を形成する。そして、ゲート電極上を層間絶縁膜で覆
い、ソース電極および金属ゲート電極を形成する。基板
裏面にはドレイン電極を形成する。トレンチゲート構造
を有するＩＧＢＴも同様のプロセスにより作製される。
【０００５】このようにして作製された従来のトレンチ
ＭＯＳＦＥＴでは、ゲート電極に閾値電圧以上の電圧を
印加することにより、ｐ型ウェル領域の、トレンチ側壁
に沿う部分にチャネルが形成され、ソース・ドレイン間
に電流が流れる。閾値電圧はチャネルが形成される部分
のｐ型不純物濃度の最大値によって決まる。トレンチＩ
ＧＢＴでも同様である。
ＭＯＳＦＥＴでは、ゲート電極に閾値電圧以上の電圧を
印加することにより、ｐ型ウェル領域の、トレンチ側壁
に沿う部分にチャネルが形成され、ソース・ドレイン間
に電流が流れる。閾値電圧はチャネルが形成される部分
のｐ型不純物濃度の最大値によって決まる。トレンチＩ
ＧＢＴでも同様である。
【０００６】
【発明が解決しようとする課題】しかしながら、ウェル
領域の、チャネルが形成される部分のｐ型不純物濃度
は、図１９に実線で示すように、ソース領域の不純物濃
度（図１９において破線で示す）とウェル領域の不純物
濃度が一致した点（Ｐ点）、すなわちソース領域とウェ
ル領域との接合位置で最大となるため、ソース領域やウ
ェル領域の不純物濃度の分布がばらつくと、ソース領域
とウェル領域との接合位置がばらつき、その結果、閾値
電圧がばらつくという問題点がある。なお、図１９にお
いて、一点鎖線はエピタキシャル層の不純物濃度を表
す。
領域の、チャネルが形成される部分のｐ型不純物濃度
は、図１９に実線で示すように、ソース領域の不純物濃
度（図１９において破線で示す）とウェル領域の不純物
濃度が一致した点（Ｐ点）、すなわちソース領域とウェ
ル領域との接合位置で最大となるため、ソース領域やウ
ェル領域の不純物濃度の分布がばらつくと、ソース領域
とウェル領域との接合位置がばらつき、その結果、閾値
電圧がばらつくという問題点がある。なお、図１９にお
いて、一点鎖線はエピタキシャル層の不純物濃度を表
す。
【０００７】本発明は、上記問題点に鑑みてなされたも
のであって、ソース領域やウェル領域の不純物濃度の分
布がばらついても、閾値電圧がほぼ一定であるトレンチ
ＭＯＳＦＥＴやトレンチＩＧＢＴなどの半導体装置およ
びその製造方法を提供することを目的とする。
のであって、ソース領域やウェル領域の不純物濃度の分
布がばらついても、閾値電圧がほぼ一定であるトレンチ
ＭＯＳＦＥＴやトレンチＩＧＢＴなどの半導体装置およ
びその製造方法を提供することを目的とする。
【０００８】
【課題を解決するための手段】上記目的を達成するた
め、本発明にかかる半導体装置は、第１導電型の半導体
層の表面層に形成された第２導電型のウェル領域と、前
記ウェル領域の表面層に形成された第１導電型のソース
領域と、前記ソース領域および前記ウェル領域を貫通し
て前記半導体層に達するトレンチと、前記ソース領域に
接合し、かつ前記トレンチの側壁に沿って前記トレンチ
の外側に設けられた、前記ソース領域との接合位置から
の深さ方向の不純物濃度が一定である第２導電型のチャ
ネル領域と、前記トレンチの底面および側面を被覆する
ゲート絶縁膜と、前記ゲート絶縁膜を介して前記トレン
チ内に埋め込まれたゲート電極と、を具備することを特
徴とする。この発明によれば、トレンチの外側の、トレ
ンチ側壁に沿う部分、すなわちチャネルが形成される部
分の不純物濃度は深さ方向で一定となる。
め、本発明にかかる半導体装置は、第１導電型の半導体
層の表面層に形成された第２導電型のウェル領域と、前
記ウェル領域の表面層に形成された第１導電型のソース
領域と、前記ソース領域および前記ウェル領域を貫通し
て前記半導体層に達するトレンチと、前記ソース領域に
接合し、かつ前記トレンチの側壁に沿って前記トレンチ
の外側に設けられた、前記ソース領域との接合位置から
の深さ方向の不純物濃度が一定である第２導電型のチャ
ネル領域と、前記トレンチの底面および側面を被覆する
ゲート絶縁膜と、前記ゲート絶縁膜を介して前記トレン
チ内に埋め込まれたゲート電極と、を具備することを特
徴とする。この発明によれば、トレンチの外側の、トレ
ンチ側壁に沿う部分、すなわちチャネルが形成される部
分の不純物濃度は深さ方向で一定となる。
【０００９】また、本発明にかかる半導体装置の製造方
法は、第１導電型の半導体層の表面層に第２導電型のウ
ェル領域を形成する工程と、前記ウェル領域を貫通して
前記半導体層に達するトレンチを形成する工程と、前記
トレンチの側壁に対して斜めの方向から前記トレンチの
側面および底面にイオンを打ち込むことによって、前記
トレンチの側面および底面に沿う前記トレンチの外側領
域に不純物濃度が一定の第２導電型のチャネル領域を形
成する工程と、前記トレンチの底面をエッチングして、
前記チャネル領域の、前記トレンチ底面に沿う部分を除
去する工程と、前記トレンチの底面および側面をゲート
絶縁膜で被覆する工程と、前記ゲート絶縁膜を介して前
記トレンチ内にゲート電極を埋め込む工程と、前記ウェ
ル領域の表面層に第１導電型のソース領域を形成する工
程と、を含むことを特徴とする。この発明によれば、ト
レンチの外側の、トレンチ側壁に沿う部分、すなわちチ
ャネルが形成される部分に、不純物濃度が深さ方向で一
定のチャネル領域が形成される。
法は、第１導電型の半導体層の表面層に第２導電型のウ
ェル領域を形成する工程と、前記ウェル領域を貫通して
前記半導体層に達するトレンチを形成する工程と、前記
トレンチの側壁に対して斜めの方向から前記トレンチの
側面および底面にイオンを打ち込むことによって、前記
トレンチの側面および底面に沿う前記トレンチの外側領
域に不純物濃度が一定の第２導電型のチャネル領域を形
成する工程と、前記トレンチの底面をエッチングして、
前記チャネル領域の、前記トレンチ底面に沿う部分を除
去する工程と、前記トレンチの底面および側面をゲート
絶縁膜で被覆する工程と、前記ゲート絶縁膜を介して前
記トレンチ内にゲート電極を埋め込む工程と、前記ウェ
ル領域の表面層に第１導電型のソース領域を形成する工
程と、を含むことを特徴とする。この発明によれば、ト
レンチの外側の、トレンチ側壁に沿う部分、すなわちチ
ャネルが形成される部分に、不純物濃度が深さ方向で一
定のチャネル領域が形成される。
【００１０】
【発明の実施の形態】以下に、本発明の実施の形態につ
いて図面を参照しつつ詳細に説明する。図１は、本発明
の実施の形態にかかるトレンチＭＯＳＦＥＴの要部の構
成を示す縦断面図である。図１に示すように、このＭＯ
ＳＦＥＴは、たとえば基板濃度が１０ 20ｃｍ-3のＡｓド
ープのｎ型シリコン半導体基板（図示せず）上にリン濃
度がｌ×１０l6ｃｍ-3で厚さが約１０μｍのｎ型半導体
層１１（以下、エピタキシャル層１１とする）をエピタ
キシャル成長させた基板、すなわちエピタキシャルウェ
ハを用いて作製される。
いて図面を参照しつつ詳細に説明する。図１は、本発明
の実施の形態にかかるトレンチＭＯＳＦＥＴの要部の構
成を示す縦断面図である。図１に示すように、このＭＯ
ＳＦＥＴは、たとえば基板濃度が１０ 20ｃｍ-3のＡｓド
ープのｎ型シリコン半導体基板（図示せず）上にリン濃
度がｌ×１０l6ｃｍ-3で厚さが約１０μｍのｎ型半導体
層１１（以下、エピタキシャル層１１とする）をエピタ
キシャル成長させた基板、すなわちエピタキシャルウェ
ハを用いて作製される。
【００１１】エピタキシャル層１１の表面層にはｐ型ウ
ェル領域１２が形成されている。このウェル領域１２の
表面層にはｎ型ソース領域１６が形成されている。トレ
ンチ１３は、ソース領域１６およびウェル領域１２を貫
通してエピタキシャル層１１に達する。すなわち、トレ
ンチ１３の底面はエピタキシャル層１１のレベルにあ
る。
ェル領域１２が形成されている。このウェル領域１２の
表面層にはｎ型ソース領域１６が形成されている。トレ
ンチ１３は、ソース領域１６およびウェル領域１２を貫
通してエピタキシャル層１１に達する。すなわち、トレ
ンチ１３の底面はエピタキシャル層１１のレベルにあ
る。
【００１２】ウェル領域１２内の、トレンチ１３のすぐ
外側には、ソース領域１６に接合するｐ型チャネル領域
１７が形成されている。このチャネル領域１７は、深さ
方向の不純物濃度がほぼ一定である領域を有する。この
不純物濃度がほぼ一定である領域の不純物濃度は平均不
純物濃度の１／２以上２倍以下であり、ソース領域１６
との接合位置を含む上下０．５μｍ以上の長さにわたっ
て存在する。
外側には、ソース領域１６に接合するｐ型チャネル領域
１７が形成されている。このチャネル領域１７は、深さ
方向の不純物濃度がほぼ一定である領域を有する。この
不純物濃度がほぼ一定である領域の不純物濃度は平均不
純物濃度の１／２以上２倍以下であり、ソース領域１６
との接合位置を含む上下０．５μｍ以上の長さにわたっ
て存在する。
【００１３】図２に、図１のＡ−Ａ’におけるドーパン
トのプロファイルを示す。図１において、実線、破線お
よび一点鎖線はそれぞれチャネル領域１７、ソース領域
１６およびエピタキシャル層１１の不純物濃度を表す。
図２に示すように、ソース領域１６は、チャネル領域１
７の深さ方向の不純物濃度が一定である領域においてチ
ャネル領域１７に接合する。
トのプロファイルを示す。図１において、実線、破線お
よび一点鎖線はそれぞれチャネル領域１７、ソース領域
１６およびエピタキシャル層１１の不純物濃度を表す。
図２に示すように、ソース領域１６は、チャネル領域１
７の深さ方向の不純物濃度が一定である領域においてチ
ャネル領域１７に接合する。
【００１４】図３は、図１のＢ−Ｂ’におけるトレンチ
１３およびチャネル領域１７の平面形状を示す模式図で
ある。図３に示す例では、トレンチ１３は線状の平面形
状を成している。図３に示すように、チャネル領域１７
はトレンチ側壁の全面にわたって設けられている。
１３およびチャネル領域１７の平面形状を示す模式図で
ある。図３に示す例では、トレンチ１３は線状の平面形
状を成している。図３に示すように、チャネル領域１７
はトレンチ側壁の全面にわたって設けられている。
【００１５】図１に示すように、ゲート絶縁膜１４はト
レンチ１３の底面および側面を被覆するように形成され
ている。そして、トレンチ１３内には、ゲート絶縁膜１
４を介してゲート電極１５となるポリシリコンが埋め込
まれている。なお、図１では省略したが、ゲート電極１
５上には層間絶縁膜を介してアルミニウム電極配線等が
形成されている。
レンチ１３の底面および側面を被覆するように形成され
ている。そして、トレンチ１３内には、ゲート絶縁膜１
４を介してゲート電極１５となるポリシリコンが埋め込
まれている。なお、図１では省略したが、ゲート電極１
５上には層間絶縁膜を介してアルミニウム電極配線等が
形成されている。
【００１６】つぎに、図１に示す構成のＭＯＳＦＥＴの
製造プロセスについて図４〜図１２を参照しながら説明
する。まず、上述したエピタキシャルウェハを用意し、
その主面に、３０ｋｅＶの加速電圧で、５×１０12ｃｍ
-2のドーズ量のボロン（Ｂ）をイオン注入する。そし
て、注入したボロンを拡散させて、エピタキシャル層１
１の表面層にウェル領域１２を作製する。
製造プロセスについて図４〜図１２を参照しながら説明
する。まず、上述したエピタキシャルウェハを用意し、
その主面に、３０ｋｅＶの加速電圧で、５×１０12ｃｍ
-2のドーズ量のボロン（Ｂ）をイオン注入する。そし
て、注入したボロンを拡散させて、エピタキシャル層１
１の表面層にウェル領域１２を作製する。
【００１７】ついで、基板表面に酸化膜を形成し、フォ
トリソグラフィー技術によりこの酸化膜をパターニング
して、たとえば幅１μｍの線状のトレンチパターンを有
するマスク２１を形成する（図４）。このマスク２１を
エッチングマスクとして、反応性イオンエッチング等の
異方性エッチングをおこない、たとえば深さ２．８μｍ
で、エピタキシャル層１１に達するトレンチ２２を形成
する（図５）。
トリソグラフィー技術によりこの酸化膜をパターニング
して、たとえば幅１μｍの線状のトレンチパターンを有
するマスク２１を形成する（図４）。このマスク２１を
エッチングマスクとして、反応性イオンエッチング等の
異方性エッチングをおこない、たとえば深さ２．８μｍ
で、エピタキシャル層１１に達するトレンチ２２を形成
する（図５）。
【００１８】つづいて、エッチングによるダメージ層を
除去するためのエッチングをおこない、さらに犠牲酸化
をおこなってトレンチ２２の側面および底面を犠牲酸化
膜２３で覆う（図６）。この状態で、トレンチ側壁に１
５０ｋｅＶの加速電圧で、５×１０13ｃｍ-2のドーズ量
のボロンを、図１１に示すように、ｔａｎ−１（トレン
チ幅／トレンチ深さ）よりも小さいイオン注入角度、た
とえば３０度で斜めイオン注入する。
除去するためのエッチングをおこない、さらに犠牲酸化
をおこなってトレンチ２２の側面および底面を犠牲酸化
膜２３で覆う（図６）。この状態で、トレンチ側壁に１
５０ｋｅＶの加速電圧で、５×１０13ｃｍ-2のドーズ量
のボロンを、図１１に示すように、ｔａｎ−１（トレン
チ幅／トレンチ深さ）よりも小さいイオン注入角度、た
とえば３０度で斜めイオン注入する。
【００１９】その際、図１２に示すように、ウェハ１０
を自転させて、トレンチ終端部を含めて全トレンチ側壁
面にボロンが注入されるようにするとよい。あるいは、
イオン注入角度を変更して何回かイオンの打ち込みをお
こなってもよいし、イオン注入角度の変更とウェハ１０
の自転を組み合わせてもよい。このイオン注入によっ
て、ウェル領域１２の、トレンチ２２の側面に沿って不
純物濃度が一定のイオン注入領域２４が形成される。ま
た、エピタキシャル層１１の、トレンチ２２の底面に沿
う領域にもボロンが注入される（図７）。
を自転させて、トレンチ終端部を含めて全トレンチ側壁
面にボロンが注入されるようにするとよい。あるいは、
イオン注入角度を変更して何回かイオンの打ち込みをお
こなってもよいし、イオン注入角度の変更とウェハ１０
の自転を組み合わせてもよい。このイオン注入によっ
て、ウェル領域１２の、トレンチ２２の側面に沿って不
純物濃度が一定のイオン注入領域２４が形成される。ま
た、エピタキシャル層１１の、トレンチ２２の底面に沿
う領域にもボロンが注入される（図７）。
【００２０】つぎに、犠牲酸化膜２３の、トレンチ２２
の底面に沿う部分を異方性エッチングにより取り除く
（図８）。そして、トレンチ２２の底部のシリコンをた
とえば０．３μｍエッチングして、トレンチ底面の、ボ
ロンが注入された領域を取り除く（図９）。これによっ
て、最終的なトレンチ１３が形成される。その後、犠牲
酸化膜２３の、トレンチ１３の側面に沿う部分とマスク
２１を除去し、トレンチ底部のエッチングダメージを除
去する。トレンチ１３の側面に沿うイオン注入領域２４
は、深さ方向の不純物濃度が一定であるチャネル領域１
７として残る。
の底面に沿う部分を異方性エッチングにより取り除く
（図８）。そして、トレンチ２２の底部のシリコンをた
とえば０．３μｍエッチングして、トレンチ底面の、ボ
ロンが注入された領域を取り除く（図９）。これによっ
て、最終的なトレンチ１３が形成される。その後、犠牲
酸化膜２３の、トレンチ１３の側面に沿う部分とマスク
２１を除去し、トレンチ底部のエッチングダメージを除
去する。トレンチ１３の側面に沿うイオン注入領域２４
は、深さ方向の不純物濃度が一定であるチャネル領域１
７として残る。
【００２１】つづいて、犠牲酸化をおこない、それによ
って形成された犠牲酸化膜を除去した後に、ゲート酸化
をおこなってゲート絶縁膜１４を形成する（図１０）。
つぎに、ＣＶＤ法によりたとえば８００ｎｍの厚さのポ
リシリコンを堆積してトレンチ１３をポリシリコンで埋
めた後、ポリシリコンをエッチバックしてゲート電極１
５を形成する。ついで、トレンチ１３の両脇にヒ素（Ａ
ｓ）をイオン注入し、拡散させてソース領域１６を形成
し、図１に示す状態となる。これ以降のプロセスについ
ては特に図示しないが、基板表面側に、ゲート電極１５
とソース電極とを絶縁するための層間絶縁膜を形成し、
アルミニウムよりなるソース電極およびゲート電極を形
成する。基板裏面にはドレイン電極を形成し、素子が完
成する。
って形成された犠牲酸化膜を除去した後に、ゲート酸化
をおこなってゲート絶縁膜１４を形成する（図１０）。
つぎに、ＣＶＤ法によりたとえば８００ｎｍの厚さのポ
リシリコンを堆積してトレンチ１３をポリシリコンで埋
めた後、ポリシリコンをエッチバックしてゲート電極１
５を形成する。ついで、トレンチ１３の両脇にヒ素（Ａ
ｓ）をイオン注入し、拡散させてソース領域１６を形成
し、図１に示す状態となる。これ以降のプロセスについ
ては特に図示しないが、基板表面側に、ゲート電極１５
とソース電極とを絶縁するための層間絶縁膜を形成し、
アルミニウムよりなるソース電極およびゲート電極を形
成する。基板裏面にはドレイン電極を形成し、素子が完
成する。
【００２２】図１３に、上述した本発明にかかる製造プ
ロセスにより作製したＭＯＳＦＥＴ（同図（ａ））と、
従来方法により作製したＭＯＳＦＥＴ（同図（ｂ））に
ついて、閾値電圧の分布を示す。図１３より明らかなよ
うに、本発明にかかる製造プロセスにより作製した素子
のほうが閾値電圧のばらつきが小さいことがわかる。
ロセスにより作製したＭＯＳＦＥＴ（同図（ａ））と、
従来方法により作製したＭＯＳＦＥＴ（同図（ｂ））に
ついて、閾値電圧の分布を示す。図１３より明らかなよ
うに、本発明にかかる製造プロセスにより作製した素子
のほうが閾値電圧のばらつきが小さいことがわかる。
【００２３】また、図１４に、上述した本発明にかかる
製造プロセスにより作製したＭＯＳＦＥＴ（同図
（ａ））と、従来方法により作製したＭＯＳＦＥＴ（同
図（ｂ））について、ソース・ドレイン間耐圧の分布を
示す。図１４より明らかなように、本発明にかかる製造
プロセスにより作製した素子のほうがソース・ドレイン
間耐圧のばらつきが小さいことがわかる。
製造プロセスにより作製したＭＯＳＦＥＴ（同図
（ａ））と、従来方法により作製したＭＯＳＦＥＴ（同
図（ｂ））について、ソース・ドレイン間耐圧の分布を
示す。図１４より明らかなように、本発明にかかる製造
プロセスにより作製した素子のほうがソース・ドレイン
間耐圧のばらつきが小さいことがわかる。
【００２４】これは、ソース・ドレイン間耐圧はウェル
深さとトレンチ深さとの相対関係で決まるが、トレンチ
側壁へのイオン注入がこの相対距離を一定に保つ役割を
果たしているからである。すなわち、ソース・ドレイン
間耐圧の分布は、トレンチ深さやウェル深さのばらつき
とは無関係となり、トレンチ側壁への斜めイオン注入に
よるばらつきだけで決まり、結果として耐圧分布が小さ
くなる。
深さとトレンチ深さとの相対関係で決まるが、トレンチ
側壁へのイオン注入がこの相対距離を一定に保つ役割を
果たしているからである。すなわち、ソース・ドレイン
間耐圧の分布は、トレンチ深さやウェル深さのばらつき
とは無関係となり、トレンチ側壁への斜めイオン注入に
よるばらつきだけで決まり、結果として耐圧分布が小さ
くなる。
【００２５】ここで、ウェハ１０を自転させる代わり
に、図１５および図１６に示すように、ウェハ１０に対
してＤ、Ｅ、ＦおよびＧで示す４方向より斜めイオン注
入をおこなっても、図１３および図１４と同様の結果が
得られた。また、本発明方法によれば、トレンチ側壁す
べてに対して、チャネル領域１７を形成するためのイオ
ン注入をおこなうことができるため、トレンチ形状がス
トライプ状に限らず、格子状やストライプ連結状（図１
７）でも図１３および図１４と同様の結果が得られる。
たとえば、図１７に示すように、２つの線状トレンチ１
３の終端部が結合している場合でも、ウェハ１０の自転
と４方向の斜めイオン注入により、チャネル領域１７の
深さ方向の不純物濃度は一定に保たれた。その結果、閾
値電圧のばらつきは従来方法により作製した素子よりも
小さかった。
に、図１５および図１６に示すように、ウェハ１０に対
してＤ、Ｅ、ＦおよびＧで示す４方向より斜めイオン注
入をおこなっても、図１３および図１４と同様の結果が
得られた。また、本発明方法によれば、トレンチ側壁す
べてに対して、チャネル領域１７を形成するためのイオ
ン注入をおこなうことができるため、トレンチ形状がス
トライプ状に限らず、格子状やストライプ連結状（図１
７）でも図１３および図１４と同様の結果が得られる。
たとえば、図１７に示すように、２つの線状トレンチ１
３の終端部が結合している場合でも、ウェハ１０の自転
と４方向の斜めイオン注入により、チャネル領域１７の
深さ方向の不純物濃度は一定に保たれた。その結果、閾
値電圧のばらつきは従来方法により作製した素子よりも
小さかった。
【００２６】上述した実施の形態によれば、ソース領域
１６の不純物濃度の分布がばらつき、ソース領域１６と
チャネル領域１７との接合位置がばらついても、チャネ
ル領域１７の不純物濃度の最大値は一定となる。また、
ウェル領域１２の不純物濃度の分布がばらついても、チ
ャネル領域１７の不純物濃度の最大値は一定となる。し
たがって、閾値電圧分布のばらつきおよびソース・ドレ
イン間耐圧分布のばらつきが低減されるという効果が得
られる。
１６の不純物濃度の分布がばらつき、ソース領域１６と
チャネル領域１７との接合位置がばらついても、チャネ
ル領域１７の不純物濃度の最大値は一定となる。また、
ウェル領域１２の不純物濃度の分布がばらついても、チ
ャネル領域１７の不純物濃度の最大値は一定となる。し
たがって、閾値電圧分布のばらつきおよびソース・ドレ
イン間耐圧分布のばらつきが低減されるという効果が得
られる。
【００２７】以上において本発明は、上述した実施の形
態に限らず種々変更可能である。たとえば、上述した実
施の形態では第１導電型をｎ型とし、第２導電型をｐ型
としたが、その逆でもよい。また、各領域の不純物濃度
や寸法およびイオン注入条件などは上記例に限らない。
また、上述した実施の形態ではパワーＭＯＳＦＥＴを例
にして説明したが、本発明はトレンチゲート構造を有す
るＩＧＢＴにも適用できる。
態に限らず種々変更可能である。たとえば、上述した実
施の形態では第１導電型をｎ型とし、第２導電型をｐ型
としたが、その逆でもよい。また、各領域の不純物濃度
や寸法およびイオン注入条件などは上記例に限らない。
また、上述した実施の形態ではパワーＭＯＳＦＥＴを例
にして説明したが、本発明はトレンチゲート構造を有す
るＩＧＢＴにも適用できる。
【００２８】
【発明の効果】本発明によれば、チャネル領域が設けら
れていることによって、チャネルが形成される部分の不
純物濃度が深さ方向で一定となるため、ソース領域の不
純物濃度の分布がばらつき、ソース領域とチャネル領域
との接合位置がばらついても、チャネル領域の不純物濃
度の最大値は一定となる。また、ウェル領域の不純物濃
度の分布がばらついても、チャネル領域の不純物濃度の
最大値は一定となる。したがって、閾値電圧のばらつき
がなくなり、閾値電圧が一定になる。
れていることによって、チャネルが形成される部分の不
純物濃度が深さ方向で一定となるため、ソース領域の不
純物濃度の分布がばらつき、ソース領域とチャネル領域
との接合位置がばらついても、チャネル領域の不純物濃
度の最大値は一定となる。また、ウェル領域の不純物濃
度の分布がばらついても、チャネル領域の不純物濃度の
最大値は一定となる。したがって、閾値電圧のばらつき
がなくなり、閾値電圧が一定になる。
【００２９】また、本発明によれば、チャネルが形成さ
れる部分に、不純物濃度が深さ方向で一定のチャネル領
域が形成されるため、ソース領域やウェル領域の不純物
濃度の分布がばらついても、チャネル領域の不純物濃度
の最大値は一定となるので、閾値電圧が一定の半導体装
置が得られる。
れる部分に、不純物濃度が深さ方向で一定のチャネル領
域が形成されるため、ソース領域やウェル領域の不純物
濃度の分布がばらついても、チャネル領域の不純物濃度
の最大値は一定となるので、閾値電圧が一定の半導体装
置が得られる。
【図１】本発明の実施の形態にかかるトレンチＭＯＳＦ
ＥＴの要部の構成を示す縦断面図である。
ＥＴの要部の構成を示す縦断面図である。
【図２】図１のＡ−Ａ’におけるドーパントのプロファ
イルを示す図である。
イルを示す図である。
【図３】図１のＢ−Ｂ’におけるトレンチおよびチャネ
ル領域の平面形状を示す模式図である。
ル領域の平面形状を示す模式図である。
【図４】図１に示すＭＯＳＦＥＴの製造途中の要部を示
す縦断面図である。
す縦断面図である。
【図５】図１に示すＭＯＳＦＥＴの製造途中の要部を示
す縦断面図である。
す縦断面図である。
【図６】図１に示すＭＯＳＦＥＴの製造途中の要部を示
す縦断面図である。
す縦断面図である。
【図７】図１に示すＭＯＳＦＥＴの製造途中の要部を示
す縦断面図である。
す縦断面図である。
【図８】図１に示すＭＯＳＦＥＴの製造途中の要部を示
す縦断面図である。
す縦断面図である。
【図９】図１に示すＭＯＳＦＥＴの製造途中の要部を示
す縦断面図である。
す縦断面図である。
【図１０】図１に示すＭＯＳＦＥＴの製造途中の要部を
示す縦断面図である。
示す縦断面図である。
【図１１】斜めイオン注入を説明するための模式図であ
る。
る。
【図１２】斜めイオン注入時の基板の自転を説明するた
めの模式図である。
めの模式図である。
【図１３】本発明にかかる製造方法により作製したＭＯ
ＳＦＥＴと、従来方法により作製したＭＯＳＦＥＴにつ
いて、閾値電圧の分布を示す図である。
ＳＦＥＴと、従来方法により作製したＭＯＳＦＥＴにつ
いて、閾値電圧の分布を示す図である。
【図１４】本発明にかかる製造方法により作製したＭＯ
ＳＦＥＴと、従来方法により作製したＭＯＳＦＥＴにつ
いて、ソース・ドレイン間耐圧の分布を示す図である。
ＳＦＥＴと、従来方法により作製したＭＯＳＦＥＴにつ
いて、ソース・ドレイン間耐圧の分布を示す図である。
【図１５】４方向からの斜めイオン注入を説明するため
の模式図である。
の模式図である。
【図１６】４方向からの斜めイオン注入を説明するため
の模式図である。
の模式図である。
【図１７】図１のＢ−Ｂ’におけるトレンチおよびチャ
ネル領域の平面形状の他の例を示す模式図である。
ネル領域の平面形状の他の例を示す模式図である。
【図１８】従来のトレンチゲート構造を有するＭＯＳＦ
ＥＴの要部の構成を示す縦断面図である。
ＥＴの要部の構成を示す縦断面図である。
【図１９】図１８のＣ−Ｃ’におけるドーパントのプロ
ファイルを示す図である。
ファイルを示す図である。
１１ 半導体層（エピタキシャル層）
１２ ウェル領域
１３ トレンチ
１４ ゲート絶縁膜
１５ ゲート電極
１６ ソース領域
１７ チャネル領域
Claims (4)
- 【請求項１】 第１導電型の半導体層の表面層に形成さ
れた第２導電型のウェル領域と、 前記ウェル領域の表面層に形成された第１導電型のソー
ス領域と、 前記ソース領域および前記ウェル領域を貫通して前記半
導体層に達するトレンチと、 前記ソース領域に接合し、かつ前記トレンチの側壁に沿
って前記トレンチの外側に設けられた、前記ソース領域
との接合位置からの深さ方向の不純物濃度が一定である
第２導電型のチャネル領域と、 前記トレンチの底面および側面を被覆するゲート絶縁膜
と、 前記ゲート絶縁膜を介して前記トレンチ内に埋め込まれ
たゲート電極と、 を具備することを特徴とする半導体装置。 - 【請求項２】 前記チャネル領域の不純物濃度は平均不
純物濃度の１／２以上２倍以下であり、前記チャネル領
域は深さ方向に０．５μｍ以上の長さで設けられている
ことを特徴とする請求項１に記載の半導体装置。 - 【請求項３】 前記チャネル領域は前記トレンチの側壁
全面にわたって設けられていることを特徴とする請求項
１または２に記載の半導体装置。 - 【請求項４】 請求項１〜３のいずれか一つに記載の半
導体装置を製造するにあたって、 第１導電型の半導体層の表面層に第２導電型のウェル領
域を形成する工程と、 前記ウェル領域を貫通して前記半導体層に達するトレン
チを形成する工程と、 前記トレンチの側壁に対して斜めの方向から前記トレン
チの側面および底面にイオンを打ち込むことによって、
前記トレンチの側面および底面に沿う前記トレンチの外
側領域に不純物濃度が一定の第２導電型のチャネル領域
を形成する工程と、 前記トレンチの底面をエッチングして、前記チャネル領
域の、前記トレンチ底面に沿う部分を除去する工程と、 前記トレンチの底面および側面をゲート絶縁膜で被覆す
る工程と、 前記ゲート絶縁膜を介して前記トレンチ内にゲート電極
を埋め込む工程と、 前記ウェル領域の表面層に第１導電型のソース領域を形
成する工程と、 を含むことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002073943A JP2003273354A (ja) | 2002-03-18 | 2002-03-18 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002073943A JP2003273354A (ja) | 2002-03-18 | 2002-03-18 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003273354A true JP2003273354A (ja) | 2003-09-26 |
Family
ID=29203475
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002073943A Pending JP2003273354A (ja) | 2002-03-18 | 2002-03-18 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2003273354A (ja) |
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008546216A (ja) * | 2005-06-10 | 2008-12-18 | フェアチャイルド・セミコンダクター・コーポレーション | 電荷平衡電界効果トランジスタ |
| JP2010010583A (ja) * | 2008-06-30 | 2010-01-14 | Sanken Electric Co Ltd | 半導体装置及びその製造方法 |
| JP2012248623A (ja) * | 2011-05-26 | 2012-12-13 | Rohm Co Ltd | 半導体装置およびその製造方法 |
| WO2013067888A1 (zh) * | 2011-11-08 | 2013-05-16 | 无锡华润上华半导体有限公司 | 沟槽型绝缘栅双极型晶体管及其制备方法 |
| US8598652B2 (en) | 2009-10-01 | 2013-12-03 | Toyota Jidosha Kabushiki Kaisha | Semiconductor device |
| US8927367B2 (en) | 2012-02-27 | 2015-01-06 | Samsung Electronics Co., Ltd. | Semiconductor device including metal-oxide-semiconductor field effect transistors and methods of fabricating the same |
| JP2015141920A (ja) * | 2014-01-27 | 2015-08-03 | トヨタ自動車株式会社 | 半導体装置 |
| CN113363308A (zh) * | 2020-03-05 | 2021-09-07 | 上海先进半导体制造有限公司 | P沟道的沟槽型vdmos和沟槽型igbt |
| JP2022047943A (ja) * | 2020-09-14 | 2022-03-25 | 株式会社東芝 | 半導体装置の製造方法及び半導体装置 |
| JP7150609B2 (ja) | 2016-04-07 | 2022-10-11 | ヒタチ・エナジー・スウィツァーランド・アクチェンゲゼルシャフト | 短チャネルのトレンチパワーｍｏｓｆｅｔ |
-
2002
- 2002-03-18 JP JP2002073943A patent/JP2003273354A/ja active Pending
Cited By (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101296984B1 (ko) | 2005-06-10 | 2013-08-14 | 페어차일드 세미컨덕터 코포레이션 | 전하 균형 전계 효과 트랜지스터 |
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| US8592895B2 (en) | 2005-06-10 | 2013-11-26 | Fairchild Semiconductor Corporation | Field effect transistor with source, heavy body region and shielded gate |
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| DE112009005299B4 (de) * | 2009-10-01 | 2015-08-06 | Toyota Jidosha Kabushiki Kaisha | Halbleitervorrichtung |
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| CN113363308A (zh) * | 2020-03-05 | 2021-09-07 | 上海先进半导体制造有限公司 | P沟道的沟槽型vdmos和沟槽型igbt |
| CN113363308B (zh) * | 2020-03-05 | 2024-03-15 | 上海积塔半导体有限公司 | P沟道的沟槽型vdmos和沟槽型igbt |
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