JP2006073648A - 半導体装置及びその製造方法 - Google Patents

Abstract

【課題】 薄膜化しても強誘電体膜の特性を十分に引き出すことができる半導体装置及びその製造方法を提供する。
【解決手段】 半導体基板の上方に、下部電極膜を形成した後、この下部電極膜上に、強誘電体膜１０を形成する。次に、強誘電体膜１０上に、上部電極膜１１を形成する。但し、上部電極膜１１を形成する際には、強誘電体膜１０上に、成膜の時点で結晶化した微結晶を含むＩｒＯ_x膜１１ｂを形成した後に、柱状晶を含むＩｒＯ_x膜１１ｃを形成する。
【選択図】 図３Ｂ

Description

本発明は、強誘電体メモリに好適な半導体装置及びその製造方法に関する。

近年、デジタル技術の進展に伴い、大容量のデータを高速に処理又は保存する傾向が高まっている。このため、電子機器に使用される半導体装置の高集積化及び高性能化が要求されている。

そこで、半導体記憶装置に関しては、例えばＤＲＡＭの高集積化を実現するため、ＤＲＡＭを構成する容量素子の容量絶縁膜として、従来の珪素酸化物又は珪素窒化物に代えて、強誘電体材料又は高誘電率材料を用いる技術が広く研究開発され始めている。

また、より低電圧で且つ高速での書き込み動作及び読み出し動作が可能な不揮発性ＲＡＭを実現するため、容量絶縁膜として、自発分極特性を有する強誘電体膜を用いる技術も盛んに研究開発されている。このような半導体記憶装置は、強誘電体メモリ（ＦｅＲＡＭ）とよばれる。

強誘電体メモリは、強誘電体のヒステリシス特性を利用して情報を記憶する。強誘電体メモリには強誘電体キャパシタが備えられており、強誘電体キャパシタは、強誘電体膜が１対の電極間に容量誘電体膜として挟み込まれて構成されている。強誘電体膜は電極間の印加電圧に応じて分極を生じ、印加電圧が取り去されても自発分極を有する。また、印加電圧の極性を反転すれば、自発分極の極性も反転する。従って、この自発分極を検出すれば、情報を読み出すことができる。強誘電体メモリは、フラッシュメモリに比べて低電圧で動作し、省電力で高速の書き込みが可能である。

なお、強誘電体キャパシタを製造する際には、強誘電体膜に生じた損傷を回復させるために、酸素雰囲気中での熱処理を複数回行う必要がある。このため、上部電極の材料としては、Ｐｔ等の酸素雰囲気中でも酸化しにくい金属又はＩｒＯｘ若しくはＲｕＯｘ等の導電性酸化物が用いられている。

非特許文献１（APPL. Phys. Lett. 65, P.19 (1994)）には、ＰＺＴ（Ｐｂ（Ｚｒ，Ｔｉ）Ｏ₃）からなる強誘電体膜を挟む上部電極及び下部電極の材料として、酸化イリジウム（ＩｒＯ₂）を用いることにより、強誘電体キャパシタの疲労を抑え、良好な容量特性を確保できると記載されている。しかし、ＩｒＯ₂電極を用いた場合には、電極の表面に異常成長したＩｒＯ₂よりなる巨大結晶が生じやすいことが知られている。かかる巨大結晶は欠陥を形成し、強誘電体キャパシタの電気特性を劣化させ、ひいては半導体装置の歩留まりを低下させる。

また、特許文献１（特開２００１−１２７２６２号公報）には、この問題を解決することを目的として、低パワーでＩｒＯ₂膜を形成した後に高パワーでＩｒＯ₂膜を更に形成するという２段階スパッタ法が開示されている。特許文献２（特開２０００−９１２７０号公報）には、同様の目的で、Ｉｒ膜及びＩｒＯ₂を連続して形成する方法が開示されている。更に、強誘電体膜中の空孔を低減させるために、ＩｒＯ₂膜を形成した後にＲＴＡ（Rapid Thermal Annealing）を行い、更に、Ｉｒ膜を形成する方法も開示されている。

ところで、他の半導体装置と同様に、強誘電体メモリにも微細化及び低電圧での動作等が要請されている。しかしながら、上述のような従来の方法で製造された強誘電体メモリでは、強誘電体膜の薄膜化に伴う反転電荷量（スイッチング電荷量）Ｑ_SWの低下が顕著となると共に、抗電圧Ｖｃが低下しにくくなる。反転電荷量が低下すると、強誘電体メモリを低電圧で動作させることが困難となり、抗電圧が低下しにくいと、極性の反転速度が向上しにくくなる。

特開２００１−１２７２６２号公報 特開２０００−９１２７０号公報 APPL. Phys. Lett. 65, P.19 (1994)

本発明は、薄膜化しても強誘電体膜の特性を十分に引き出すことができる半導体装置及びその製造方法を提供することを目的とする。

本願発明者が従来の方法（特許文献１に記載の方法）で製造した強誘電体キャパシタの性能に関し、反転電荷量及び抗電圧の測定を行った結果、図２２Ａ及び図２２Ｂに示すような結果が得られた。

図２２Ａは、強誘電体膜の厚さと反転電荷量Ｑ_SWとの関係を示すグラフである。◆及び▲は、平面形状が、一辺の長さが５０μｍである正方形の強誘電体キャパシタ（ディスクリート）の結果を示し、■は、平面形状が、長辺の長さが１．６０μｍ、短辺の長さが１．１５μｍである長方形の強誘電体キャパシタ（セルキャパシタ）の結果（１４２８個の平均）を示している。なお、▲及び■は、上部電極の上に配線を形成した後に行った測定の結果を示しており、◆はこのような配線を形成する前に行った測定の結果を示している。

図２２Ｂは、強誘電体膜の厚さと抗電圧Ｖｃとの関係を示すグラフである。抗電圧Ｖｃの測定に当たっては、図２３に示すような印加電圧と分極量との関係を示すヒステリシスループを求め、このヒステリシスループから種々の値を求めた。そして、印加電圧と値Ｐとの関係を得た後、印加電圧の変化に対する値Ｐの変化の割合が最も大きい印加電圧を抗電圧Ｖｃとした。なお、◆は変化の割合が負の場合の抗電圧Ｖｃ（−）を示し、▲は変化の割合が正の場合の抗電圧Ｖｃ（＋）を示す。また、反転電荷量Ｑ_SWは、ヒステリシスループから得られる値Ｐ、Ｕ、Ｎ及びＤを用いて下記数１により求めた値である。

図２２Ａに示すように、強誘電体膜の薄膜化に伴って反転電荷量Ｑ_SWが著しく低下していることが確認された。また、図２２Ｂに示すように、強誘電体膜が薄くなるほど、抗電圧Ｖｃが低下しにくくなった。

この原因について鋭意検討を重ねた結果、本願発明者は、従来の製造方法では、上部電極を形成する際に、強誘電体膜の上部が上部電極の材料と反応して、その強誘電体特性が低下していることを見出した。

図４Ａは、従来の製造方法を示す模式図である。図４Ａに示すように、ＰＺＴ膜等の強誘電体膜をｄの厚さで形成しても、上部電極を形成した後の熱処理等によって相互反応が生じ、上部電極と強誘電体膜との間に界面層が形成され、この際にｄ₁の部分が十分に強誘電体として作用することができなくなる。従来の方法では、強誘電体膜の上に形成される膜では、下部がアモルファス状態となっており、その上に柱状晶が存在している。そして、回復アニール等の際にアモルファス状態の部分に大きな結晶粒が出現するため、上述の界面層は比較的厚くなり、強誘電体として十分に作用しない部分の厚さｄ₁も大きくなる。この結果、反転電荷量Ｑ_SWが低下すると共に、印加電圧に対する反転電荷量Ｑ_SWの変化を示すグラフの立ち上がりが緩くなって、抗電圧Ｖｃが大きくなってしまう。更に、この厚さｄ₁は強誘電体膜の厚さにはほとんど依存しないと考えられるため、強誘電体膜が薄くなるほど、強誘電体として十分に作用しない部分が占める割合が増加し、上述のような問題点が顕著になっているのである。

また、結晶粒の粗大化に伴って結晶空位が多くなる。上述のような強誘電体キャパシタの特性の劣化は、多層配線構造を形成するために還元雰囲気又は非酸化雰囲気での処理を行う回数が増しても顕著になる。即ち、上部電極にＰｔ膜又はＩｒ膜等の金属膜が含まれる場合、多層配線構造中の層間絶縁膜を形成する際に使用される水素が金属膜中に侵入し、これらの金属が有する触媒作用により活性化される。そして、活性化された水素により強誘電体膜が還元される。強誘電体膜が還元されると、強誘電体キャパシタの動作特性は大きく劣化する。結晶空位の増加により水素の拡散経路が多く存在しているためであると考えられる。

このような現象に対し、本願発明者は、上部電極を形成するに当たり、その最下層に結晶化したＩｒＯｘ膜等の導電性酸化物膜を形成することにより、図４Ｂ及び図４Ｃに示すように、粗大な結晶の生成を抑制し、強誘電体膜中の強誘電体として作用する部分を大きく確保し、即ち、界面層の生成を抑制し、また、水素の拡散を抑制することができることに想到した。なお、図４Ｂは、上部電極を形成する際に極めて微細な結晶からなる導電性酸化物膜を形成した場合の界面層の生成状態及び水素の拡散の様子を示す模式図であり、図４Ｃは、図４Ｂに示す場合よりも大きい結晶からなる導電性酸化物膜を形成した場合の界面層の生成状態及び水素の拡散の様子を示す模式図である。そして、本願発明者は、以下に示す発明の諸態様に想到した。

本発明に係る半導体装置は、半導体基板と、前記半導体基板の上方に形成された下部電極と、前記下部電極上に形成された強誘電体膜と、前記強誘電体膜上に形成された上部電極と、を有している。そして、前記上部電極は、成膜の時点で結晶化している導電性酸化物膜を最下層に有する。

本発明に係る半導体装置の製造方法では、半導体基板の上方に、下部電極膜を形成した後、前記下部電極膜上に、強誘電体膜を形成する。次に、前記強誘電体膜上に、上部電極膜を形成する。そして、前記上部電極膜を形成する工程において、前記強誘電体膜上に、成膜の時点で結晶化している導電性酸化物膜を最下層に形成する。

本発明によれば、強誘電体キャパシタの上部電極と強誘電体膜との界面の状態を良好なものとし、強誘電体の特性を十分に得ることができる。このため、高い反転電荷量、低い抗電圧、高い疲労耐性及び高いインプリント耐性の強誘電体キャパシタを得ることができる。

以下、本発明の実施形態について、添付の図面を参照して具体的に説明する。図１は、本発明の実施形態に係る方法によって製造する強誘電体メモリ（半導体装置）のメモリセルアレイの構成を示す回路図である。

このメモリセルアレイには、一の方向に延びる複数本のビット線１０３、並びにビット線１０３が延びる方向に対して垂直な方向に延びる複数本のワード線１０４及びプレート線１０５が設けられている。また、これらのビット線１０３、ワード線１０４及びプレート線１０５が構成する格子と整合するようにして、本実施形態に係る強誘電体メモリの複数個のメモリセルがアレイ状に配置されている。各メモリセルには、強誘電体キャパシタ（記憶部）１０１及びＭＯＳトランジスタ（スイッチング部）１０２が設けられている。

ＭＯＳトランジスタ１０２のゲートはワード線１０４に接続されている。また、ＭＯＳトランジスタ１０２の一方のソース・ドレインはビット線１０３に接続され、他方のソース・ドレインは強誘電体キャパシタ１０１の一方の電極に接続されている。そして、強誘電体キャパシタ１０１の他方の電極がプレート線１０５に接続されている。なお、各ワード線１０４及びプレート線１０５は、それらが延びる方向と同一の方向に並ぶ複数個のＭＯＳトランジスタ１０２により共有されている。同様に、各ビット線１０３は、それが延びる方向と同一の方向に並ぶ複数個のＭＯＳトランジスタ１０２により共有されている。ワード線１０４及びプレート線１０５が延びる方向、ビット線１０３が延びる方向は、夫々行方向、列方向とよばれることがある。但し、ビット線１０３、ワード線１０４及びプレート線１０５の配置は、上述のものに限定されない。

このように構成された強誘電体メモリのメモリセルアレイでは、強誘電体キャパシタ１０１に設けられた強誘電体膜の分極状態に応じて、データが記憶される。

次に、本発明の実施形態について説明する。但し、ここでは、便宜上、強誘電体メモリの各メモリセルの断面構造については、その製造方法と共に説明する。図２Ａ乃至図２Ｎは、本発明の実施形態に係る強誘電体メモリ（半導体装置）の製造方法を工程順に示す断面図である。

次に、本発明の実施形態について説明する。但し、ここでは、便宜上、強誘電体メモリの各メモリセルの断面構造については、その製造方法と共に説明する。図２Ａ乃至図２Ｎは、本発明の実施形態に係る強誘電体メモリ（半導体装置）の製造方法を工程順に示す断面図である。

本実施形態においては、先ず、図２Ａに示すように、Ｓｉ基板等の半導体基板１の表面に、素子活性領域を区画する素子分離絶縁膜２を、例えばロコス（ＬＯＣＯＳ：Local Oxidation of Silicon）法により形成する。次に、素子分離絶縁膜２により区画された素子活性領域内に、ゲート絶縁膜３、ゲート電極４、シリサイド層５、サイドウォール６、並びに低濃度拡散層２１及び高濃度拡散層２２からなるソース・ドレイン拡散層を備えたトランジスタ（ＭＯＳＦＥＴ）を形成する。ゲート絶縁膜３としては、例えば、熱酸化により、厚さが１００ｎｍ程度のＳｉＯ₂膜を形成する。次いで、全面に、シリコン酸窒化膜７を、ＭＯＳＦＥＴを覆うようにして形成し、更に全面にシリコン酸化膜８ａを形成する。シリコン酸窒化膜７は、シリコン酸化膜８ａを形成する際のゲート絶縁膜３等の水素劣化を防止するために形成されている。シリコン酸化膜８としては、例えば、ＣＶＤ法により、厚さが７００ｎｍ程度のＴＥＯＳ（tetraethylorthosilicate）膜を形成する。

その後、Ｎ₂雰囲気中で、６５０℃、３０分間のアニール処理を行うことにより、シリコン酸化膜８ａの脱ガスを行う。次に、シリコン酸化膜８ａ上に、下部電極密着層として、例えば、スパッタ法により、厚さが２０ｎｍ程度のＡｌ₂Ｏ₃膜８ｂを形成する。なお、下部電極密着層として、厚さが２０ｎｍ程度のＴｉ膜又はＴｉＯ_x膜等を形成してもよい。続いて、下部電極密着層であるＡｌ₂Ｏ₃膜８ｂ上に下部電極膜９を形成する。下部電極膜９としては、例えば、スパッタ法により、厚さが１５０ｎｍ程度のＰｔ膜を形成する。下部電極密着膜として２０ｎｍ程度のＴｉ膜を形成した場合は、厚さが２０ｎｍのＴｉ膜及び厚さが１８０ｎｍのＰｔ膜からなる積層体を形成してもよい。このとき、例えば、Ｔｉ膜は１５０℃で形成することができ、Ｐｔ膜は１００℃又は３５０℃で形成することができる。

次に、図２Ｂに示すように、下部電極膜９上に強誘電体膜１０をアモルファス状態で形成する。強誘電体膜１０としては、例えば、ＰＬＺＴ（（Ｐｂ，Ｌａ）（Ｚｒ，Ｔｉ）Ｏ₃）ターゲットを用い、ＲＦスパッタ法により、厚さが１００ｎｍ乃至２００ｎｍ程度のＰＬＺＴ膜を形成する。次いで、Ａｒ及びＯ₂を含有する雰囲気中で６５０℃以下での熱処理（ＲＴＡ：Rapid Thermal Annealing）を行い、更に、酸素雰囲気中で７５０℃でのＲＴＡを行う。この結果、強誘電体膜１０が完全に結晶化すると共に、下部電極膜９を構成するＰｔ膜が緻密化し、下部電極膜９と強誘電体膜１０との界面近傍におけるＰｔとＯとの相互拡散が抑制される。

その後、図２Ｃに示すように、強誘電体膜１０上に上部電極膜１１を形成する。上部電極膜１１の形成に当たっては、先ず、図３Ａに示すように、強誘電体膜１０上に、厚さが５０ｎｍで成膜の時点で結晶化したＩｒＯ_x膜１１ｂをスパッタ法により形成する。例えば、このときの成膜温度を３００℃とし、成膜ガスとしてＡｒ及びＯ₂を用い、これらの流量をいずれも１００ｓｃｃｍとする。また、スパッタパワーは、例えば１ｋＷ〜２ｋＷ程度とする。次いで、図３Ｂに示すように、ＩｒＯ_x膜１１ｂ上に厚さが２００ｎｍのＩｒＯ_x膜１１ｃをスパッタ法で形成する。ＩｒＯ_x膜１１ｃは成膜の時点で結晶化している必要はない。

続いて、背面洗浄を行った後、上部電極膜１１をパターニングすることにより、図２Ｄに示すように、上部電極１１ａを形成する。次に、Ｏ₂雰囲気中で、６５０℃、６０分間の回復アニール処理を行う。この熱処理は、上部電極１１ａを形成する際に強誘電体膜１０が受けた物理的なダメージ等を回復させるためのものである。

その後、図２Ｅに示すように、強誘電体膜１０のパターニングを行うことにより、容量絶縁膜１０ａを形成する。続いて、後に形成するＡｌ₂Ｏ₃膜の剥がれ防止用の酸素アニールを行う。

次に、図２Ｆに示すように、保護膜としてＡｌ₂Ｏ₃膜１２をスパッタリング法にて全面に形成する。次いで、スパッタリングによる損傷を緩和するために、酸素アニールを行う。保護膜（Ａｌ₂Ｏ₃膜１２）により、外部からの水素の強誘電体キャパシタへの侵入が防止される。

その後、図２Ｇに示すように、Ａｌ₂Ｏ₃膜１２及び下部電極膜９のパターニングを行うことにより、下部電極９ａを形成する。続いて、後に形成するＡｌ₂Ｏ₃膜の剥がれ防止用の酸素アニールを行う。

次に、図２Ｈに示すように、保護膜としてＡｌ₂Ｏ₃膜１３をスパッタリング法にて全面に形成する。次いで、キャパシタリークを低減させるために、酸素アニールを行う。

その後、図２Ｉに示すように、層間絶縁膜１４を高密度プラズマ法により全面に形成する。層間絶縁膜１４の厚さは、例えば１．５μｍ程度とする。

続いて、図２Ｊに示すように、ＣＭＰ（化学機械的研磨）法により、層間絶縁膜１４の平坦化を行う。次に、Ｎ₂Ｏガスを用いたプラズマ処理を行う。この結果、層間絶縁膜１４の表層部が若干窒化され、その内部に水分が浸入しにくくなる。なお、このプラズマ処理は、Ｎ又はＯの少なくとも一方が含まれたガスを用いていれば有効的である。次いで、トランジスタの高濃度拡散層２２まで到達する孔を、層間絶縁膜１４、Ａｌ₂Ｏ₃膜１３、シリコン酸化膜８ｂ、シリコン酸化膜８ａ及びシリコン酸窒化膜７に形成する。その後、スパッタリング法により、Ｔｉ膜及びＴｉＮ膜を連続して孔内に形成することにより、バリアメタル膜（図示せず）を形成する。続いて、更に、孔内に、ＣＶＤ（化学気相成長）法にてＷ膜を埋め込み、ＣＭＰ法によりＷ膜の平坦化を行うことにより、Ｗプラグ１５を形成する。

次に、図２Ｋに示すように、Ｗプラグ１５の酸化防止膜としてＳｉＯＮ膜１６を、例えばプラズマ増速ＣＶＤ法により形成する。

次いで、図２Ｌに示すように、上部電極１１ａまで到達する孔及び下部電極９ａまで到達する孔を、ＳｉＯＮ膜１６、層間絶縁膜１４、Ａｌ₂Ｏ₃膜１３及びＡｌ₂Ｏ₃膜１２に形成する。その後、損傷を回復させるために、酸素アニールを行う。

続いて、図２Ｍに示すように、ＳｉＯＮ膜１６をエッチバックにより全面にわたって除去することにより、Ｗプラグ１５の表面を露出させる。次に、図２Ｎに示すように、上部電極１１ａの表面の一部、下部電極９ａの表面の一部、及びＷプラグ１５の表面が露出した状態で、Ａｌ膜を形成し、このＡｌ膜のパターニングを行うことにより、Ａｌ配線１７を形成する。このとき、例えば、Ｗプラグ１５と上部電極１１ａ又は下部電極９ａとをＡｌ配線１７の一部で互いに接続する。

その後、更に、層間絶縁膜の形成、コンタクトプラグの形成及び下から第２層目以降の配線の形成等を行う。そして、例えばＴＥＯＳ酸化膜及びＳｉＮ膜からなるカバー膜を形成して強誘電体キャパシタを有する強誘電体メモリを完成させる。

本実施形態では、上述のように、上部電極１１ａ（上部電極膜１１）を形成する際に、強誘電体膜１０上に結晶化したＩｒＯ_x膜１１ｂを形成しているため、強誘電体膜１０の上層が上部電極膜１１と反応しにくく、界面層の生成が抑制される。従って、強誘電体として作用する部分が多く残るため、十分な反転分極量Ｑ_SWを得ることができる。また、巨大結晶の成長が抑制されるため、後の還元雰囲気中での熱処理においても水素の拡散が生じにくく、強誘電体膜１０が還元されにくい。従って、良好な特性を得ることができる。

つまり、上述の実施形態によれば、上部電極と強誘電体膜との界面を改善し、また、工程劣化を改善することができる。この結果、反転電荷量を向上させ、抗電圧を低減し、疲労耐性及びインプリント耐性を向上させることができる。そして、このような強誘電体キャパシタは、次世代の低電圧で動作する強誘電体メモリに極めて好適である。

なお、Ｘ線回折によりＩｒＯ_x膜１１ｂの配向を観察すると、図５Ａ〜図５Ｃのようになる。但し、図５Ａ中の実線及び図５ＣがＩｒＯ_x膜１１ｂの配向を示しており、図５Ａ中の点線及び図５Ｂは、従来の方法で形成した上部電極の初期層の配向を示している。図５Ａ〜図５Ｃに示すように、従来の方法で形成した初期層は、若干（１１０）面に配向しているのみであるが、ＩｒＯ_x膜１１ｂは、（１１０）面及び（２００）面に強く配向している。このように、従来の製造方法と本願発明に係る製造方法とでは、上部電極膜の初期層の配向に大きな相違点が存在する。

次に、本願発明者が実際に行った試験の結果について説明する。

（第１の試験）
第１の試験では、平面形状が、一辺の長さが５０μｍである正方形の強誘電体キャパシタ（ディスクリート）を２種類の方法（実施例、従来例）で形成し、その反転電荷量Ｑ_SWを測定した。強誘電体膜としては、Ｌａを１．５ｍｏｌ％含有するＰＬＺＴ膜（厚さ：１２０ｎｍ、１５０ｎｍ）を形成した。実施例では、図６Ａに示すように、上部電極の形成に当たり、結晶化したＩｒＯ_x膜２１をスパッタ法で形成した後に、２種類のＩｒＯ_x膜２２及び２３を互いに連続してスパッタ法で形成した。ＩｒＯ_x膜２１を形成する際の成膜温度は３００℃とし、ＩｒＯ_x膜２１の厚さは５０ｎｍとした。また、ＩｒＯ_x膜２２を形成する際の成膜温度は２０℃とし、スパッタパワーは１ｋＷとし、ＩｒＯ_x膜２２の厚さは７５ｎｍとした。ＩｒＯ_x膜２３を形成する際の成膜温度は２０℃とし、スパッタパワーは２ｋＷとし、ＩｒＯ_x膜２３の厚さは１２５ｎｍとした。一方、比較例では、図６Ｂに示すように、上部電極の形成に当たり、結晶化したＩｒＯ_x膜２１を形成することなく、ＰＬＺＴ膜の直上に２種類のＩｒＯ_x膜３２及び３３を互いに連続してスパッタ法で形成した。ＩｒＯ_x膜３２を形成する際の成膜温度は２０℃とし、スパッタパワーは１ｋＷとし、ＩｒＯ_x膜３２の厚さは７５ｎｍとした。ＩｒＯ_x膜３３を形成する際の成膜温度は２０℃とし、スパッタパワーは２ｋＷとし、ＩｒＯ_x膜２３の厚さは１７５ｎｍとした。

印加電圧を３．０Ｖとして反転電荷量Ｑ_SWを測定した結果を図７に示す。▲は、上部電極の上に配線を形成した後に行った測定の結果を示しており、■はこのような配線を形成する前に行った測定の結果を示している。図７に示すように、実施例と比較例とを比較すると、ＰＬＺＴ膜の厚さに関係なく、実施例において、配線の有無に伴う反転電荷量の変化が小さくなった。このことは、実施例は配線を形成する際のダメージを受けにくいことを示している。

（第２の試験）
第２の試験では、平面形状が、長辺の長さが１．６０μｍ、短辺の長さが１．１５μｍである１４２８個の長方形の強誘電体キャパシタ（セルキャパシタ）を２種類の方法（実施例、従来例）で形成し、その反転電荷量Ｑ_SWを測定した。各試料の形成方法は第１の試験と同様である。

印加電圧を１．８Ｖ又は３．０Ｖとして反転電荷量Ｑ_SWを測定した結果を図８に示す。図８には、上部電極の上に配線を形成した後に行った測定の結果（平均値）を示してある。図８に示すように、ＰＬＺＴ膜の厚さに関係なく、実施例において、より高い反転電荷量Ｑ_SWが得られた。

（第３の試験）
第３の試験では、第２の試験と同様の強誘電体キャパシタ（セルキャパシタ）を２種類の方法（実施例、従来例）で形成し、その抗電圧Ｖｃを測定した。ここでも、印加電圧の変化に対する値Ｐの変化の割合が最も大きい印加電圧を抗電圧Ｖｃとした。

抗電圧Ｖｃを測定した結果を図９に示す。なお、■は変化の割合が負の場合の抗電圧Ｖｃ（−）を示し、▲は変化の割合が正の場合の抗電圧Ｖｃ（＋）を示す。図９に示すように、ＰＬＺＴ膜の厚さに関係なく、実施例において、低い抗電圧Ｖｃが得られた。また、ＰＬＺＴ膜が薄いほど、低い抗電圧Ｖｃが得られた。

（第４の試験）
第４の試験では、第２の試験と同様の強誘電体キャパシタ（セルキャパシタ）を２種類の方法（実施例、従来例）で形成し、その印加電圧と反転電荷量Ｑ_SWとの関係を求めた。

この関係を図１０に示す。図１０に示すように、ＰＬＺＴ膜の厚さに関係なく、実施例において、低電圧から飽和電圧にわたって、高い反転電荷量Ｑ_SWが得られると共に、勾配が大きくなった。このことは、実施例が低電圧動作の強誘電体メモリに極めて好適であることを意味している。

（第５の試験）
第５の試験では、第２の試験と同様の強誘電体キャパシタ（セルキャパシタ）を２種類の方法（実施例、従来例）で形成し、その疲労損失（ストレスサイクルの依存関係）を調査した。

ここでは、読み出し電圧を３Ｖとし、ストレス電圧を７Ｖとした。この結果を図１１に示す。図１１に示すように、２×１０⁸サイクルにおける反転電荷量Ｑ_SWは、ＰＬＺＴ膜の厚さが１５０ｎｍの実施例では３４２ｆＣ／ｃｅｌｌ、ＰＬＺＴ膜の厚さが１２０ｎｍの実施例では１６３ｆＣ／ｃｅｌｌ、ＰＬＺＴ膜の厚さが１５０ｎｍの従来例では２３２ｆＣ／ｃｅｌｌ、ＰＬＺＴ膜の厚さが１２０ｎｍの従来例では８３ｆＣ／ｃｅｌｌであった。即ち、ＰＬＺＴ膜の厚さが１５０ｎｍの実施例では、初期値を基準とした疲労損失が２２％であり、ＰＬＺＴ膜の厚さが１２０ｎｍの実施例では、初期値を基準とした疲労損失が５９％であった。また、ＰＬＺＴ膜の厚さが１５０ｎｍの従来例では、初期値を基準とした疲労損失が４１％であり、ＰＬＺＴ膜の厚さが１２０ｎｍの従来例では、初期値を基準とした疲労損失が７４％であった。このことから、実施例では疲労が生じにくいといえる。

（第６の試験）
第６の試験では、第２の試験と同様の強誘電体キャパシタ（セルキャパシタ）を２種類の方法（実施例、従来例）で形成し、そのインプリント特性を調査した。ここでは、ＯＳ＿ＲＡＴＥによりインプリント特性を評価した。ＯＳ＿Ｒａｔｅはその絶対値が低いほどインプリントしにくいことを示している。

この結果を図１２に示す。図１２には、各試料における最も劣悪な値を示してある。図１２に示すように、実施例では比較例よりも約４０％良好な結果が得られた。

（第７の試験）
第７の試験では、シリコン基板上に厚さが１００ｎｍの熱酸化膜を拡散炉で成長させ、その上に種々の条件でＩｒＯ_x膜を形成し、その結晶性を評価した。この結晶性の評価では、Ｘ線回折による分析を行った。

この結果を図１３Ａ乃至図１３Ｏに示す。図１３Ａ乃至図１３Ｏの凡例中の割合は成膜ガス中の酸素流量の割合（Ｏ₂流量／（Ａｒ流量＋Ｏ₂流量））であり、温度は成膜温度である。なお、図１３Ｂ乃至図１３Ｅは、図１３Ａ中に示す４つのグラフを夫々示すものであり、図１３Ｇ乃至図１３Ｊは、図１３Ｆ中に示す４つのグラフを夫々示すものであり、図１３Ｌ乃至図１３Ｏは、図１３Ｋ中に示す４つのグラフを夫々示すものである。図１３Ａ乃至図１３Ｏに示すように、酸素流量の割合が低いほど、ＩｒＯ_x（１１０）面を示すピークが高くなると共に、ＩｒＯ_x（２００）面を示すピークが低くなり、Ｉｒ（１１１）面を示すＸ線回折図に近似してきた。このことは、酸素流量の割合が低いほど、ＩｒＯ_xが金属に近づいていることを示している。なお、図示していないが、成膜温度を室温とした場合には、１００℃の成膜温度と同様の結果が得られた。

また、本発明においては、ＩｒＯ_xは成膜後に結晶状態となっていることが必要である。結晶のＩｒＯ_xは、ＩｒＯ_x（２００）面及びＩｒＯ_x（１１０）面に配向しやすいため、ＩｒＯ_xが結晶状態になっているか否かはＸ線回折図から判断することができる。また、結晶粒が小さいほど好ましい。図１３Ａ乃至図１３Ｏに示すように、ＩｒＯ_xの成膜条件を調整することにより、結晶状態のＩｒＯ_x膜を形成することができることが分かる。なお、図１３Ａ乃至図１３Ｅに示すように、成膜温度が１００℃の場合は、酸素流量の割合を２０％にすると、ＩｒＯ_xはほとんど結晶化せずに、ほぼアモルファス状態になった。従って、成膜温度：１００℃、酸素流量の割合：２０％という条件は好ましくないといえる。

（第８の試験）
第８の試験では、第１の試験と同様の強誘電体キャパシタ（ディスクリート）を形成した。このとき、上部電極を形成する際に、強誘電体膜の直上にＩｒＯ_x膜を第７の試験と同様の条件で形成し、各試料の反転電荷量Ｑ_SWを測定した。

この結果を図１４に示す。図１４に示すように、成膜温度が１００℃又は２００℃の場合は、酸素流量の割合が低くなると、反転電荷量Ｑ_SWが小さくなった。図示しないが、室温（５０℃）で成膜した場合も同様であった。一方、成膜温度が３００℃の場合は、酸素流量の割合が低くなると、反転電荷量Ｑ_SWが大きくなった。このように、成膜温度によって傾向が異なるのは、成膜されたＩｒＯｘ膜の結晶性が相違しているためであると考えられる。更に、成膜温度が高いほど反転電荷量Ｑ_SWが大きくなった。図１４に示す結果より、高い反転電荷量Ｑ_SWを得るためには、成膜温度を３００℃程度、例えば２８０℃〜３２０℃とし、酸素流量の割合を２０％〜３０％とすることが好ましいといえる。

（第９の試験）
第９の試験では、第２の試験と同様の強誘電体キャパシタ（セルキャパシタ）を形成した。このとき、上部電極を形成する際に、強誘電体膜の直上にＩｒＯ_x膜を第７の試験と同様の条件で形成し、第８の試験と同様にして反転電荷量Ｑ_SWを測定した。

この結果を図１５に示す。図１５に示すように、図１４に示す結果と同様の傾向があった。従って、図１５に示す結果からも、高い反転電荷量Ｑ_SWを得るためには、成膜温度を３００℃程度、例えば２８０℃〜３２０℃とし、酸素流量の割合を２０％〜３０％とすることが好ましいといえる。

（第１０の試験）
第１０の試験では、第２の試験と同様の強誘電体キャパシタ（セルキャパシタ）を形成した。このとき、上部電極を形成する際に、強誘電体膜の直上にＩｒＯ_x膜を第７の試験と同様の条件で形成し、各試料の抗電圧Ｖｃを測定した。ここでも、印加電圧の変化に対する値Ｐの変化の割合が最も大きい印加電圧を抗電圧Ｖｃとした。

この結果を図１６に示す。なお、■は変化の割合が負の場合の抗電圧Ｖｃ（−）を示し、◆は変化の割合が正の場合の抗電圧Ｖｃ（＋）を示す。図１６に示すように、成膜温度が１００℃又は２００℃の場合は、酸素流量の割合が低くなると、抗電圧Ｖｃが大きくなった。一方、成膜温度が３００℃の場合は、酸素流量の割合が低くなると、抗電圧Ｖｃが小さくなった。このように、成膜温度によって傾向が異なるのは、成膜されたＩｒＯｘ膜の結晶性が相違しているためであると考えられる。更に、成膜温度が高いほど抗電圧Ｖｃが小さくなった。図１６に示す結果より、低い抗電圧Ｖｃを得るためには、成膜温度を３００℃程度、例えば２８０℃〜３２０℃とし、酸素流量の割合を２０％〜３０％とすることが好ましいといえる。

（第１１の試験）
第１１の試験では、第１の試験と同様の強誘電体キャパシタ（ディスクリート）を形成した。このとき、上部電極を形成する際に、強誘電体膜の直上にＩｒＯ_x膜を第７の試験と同様の条件で形成し、各試料のリーク電流を測定した。

この結果を図１７に示す。なお、印加電圧は、上部電極を基準とした下部電極の電位に相当し、±５Ｖとした。図１７に示すように、リーク電流は成膜温度にはほとんど依存しなかった。また、各成膜温度において、酸素流量の割合が低くなるほど、印加電圧の正負による差が小さくなった。図１７に示す結果より、成膜条件を変化させても、リーク電流が特性に影響を与えるほど大きくなることはないといえる。

（第１２の試験）
第１２の試験では、基板上にＭＯＳトランジスタを形成した後、このソース又はドレインに接続されるＷプラグを形成し、その上にスタック構造の強誘電体キャパシタを形成した。強誘電体キャパシタの形成に当たっては、ＭＯＳトランジスタを覆い、Ｗプラグが埋め込まれたＳｉＯ₂膜上に密着層として１０ｎｍのＴｉ膜を形成した後、下部電極としてＩｒ膜を形成した。Ｉｒ膜は酸素バリア効果を奏する。その後、ＭＯＣＶＤ法で強誘電体膜として１２０ｎｍのＰＺＴ膜を高温で形成した。高温で形成されたＰＺＴ膜は結晶化していた。その後、強誘電体膜の直上にＩｒＯ_x膜を第７の試験と同様の条件で形成し、更にその上にＩｒＯ_x膜を形成した。続いて、上部電極に接続される配線を形成した。そして、印加電圧を１．８Ｖ及び３．０Ｖとして反転電荷量Ｑ_SWを測定した。

印加電圧を１．８Ｖとしたときの結果を図１８Ａに示し、印加電圧を３．０Ｖとしたときの結果を図１８Ｂに示す。なお、図１８Ａ及び図１８Ｂ中の「ディスクリート」は、第１の試験と同様の大きさの強誘電体キャパシタを試料としたときの結果を示し、「セルキャパシタ」は、第２の試験と同様の大きさの強誘電体キャパシタを試料としたときの結果を示す。また、「配線形成前」は上部電極に接続される配線を形成する前に測定した結果を示す。更に、図１８Ａ及び図１８Ｂ中の「従来」は、特許文献１に記載の従来の方法で作成した試料の測定結果を示す。

図１８Ａ及び図１８Ｂに示すように、２００℃又は３００℃の成膜温度において、高い反転電荷量Ｑ_SWが安定して得られた。このことは、酸素流量の割合が変化しても高い反転電荷量Ｑ_SWを安定して得られることを意味しており、酸素流量の割合のマージンが広いといえる。但し、３００℃でなければ本発明の目的を達成できないわけではない。

これに対し、従来の方法では、ディスクリートの試料において、配線の形成前後で反転電荷量Ｑ_SWが大きく変化した。このことは、配線の形成時に強誘電体キャパシタの特性が劣化したことを意味している。

（第１３の試験）
第１３の試験では、第１２の試験と同様の条件で強誘電体キャパシタ（セルキャパシタ）の試料を形成し、各試料のリーク電流を測定した。

この結果を図１９に示す。なお、印加電圧は、上部電極を基準とした下部電極の電位に相当し、±３Ｖとした。図１９に示すように、酸素流量の割合が低いほど、リーク電流が大きくなった。酸素流量の割合が４０％以上であれば、リーク電流が従来の方法で作製した試料よりも低くなった。

（第１４の試験）
第１４の試験では、第１２の試験と同様の条件で強誘電体キャパシタ（ディスクリート、セルキャパシタ）の試料を２種類の方法（実施例、従来例）で形成し、各試料の印加電圧と反転電荷量Ｑ_SWとの関係を調査した。実施例では、強誘電体膜の直上に結晶化したＩｒＯ_x膜を、成膜温度：３００℃、酸素流量の割合：４０％の条件で形成した。また、強誘電体膜はＭＯＣＶＤ法で形成した。

この結果を図２０に示す。図２０に示すように、ディスクリート及びセルキャパシタのいずれにおいても、実施例において、反転電荷量Ｑ_SWが比較例よりも高くなり、また、その立ち上がりも急峻となった。

（第１５の試験）
第１５の試験では、第１２の試験と同様の条件で強誘電体キャパシタ（セルキャパシタ）の試料を形成し、各試料の分極特性を調査した。この調査では、図２３に示すＰ値、Ｕ値及びＰ−Ｕの値を種々の温度で求めた。

この結果を図２１に示す。図２１に示すように、Ｐ値、Ｕ値及びＰ−Ｕの値は測定温度にほとんど依存していなかった。このことは、これらの条件で測定した強誘電体キャパシタは、広い温度範囲で適切に動作可能であることを示している。

更に、図示しないが、本発明の実施例に係るセルキャパシタの疲労損失及びインプリント特性の測定も行った。この結果、実施例の疲労損失は従来例の１３％から９％へ改善した。また、インプリントレートは従来の−６．５％から−２．８％へ大幅に改善できた。

なお、強誘電体膜の形成方法としては、スパッタ法及びＭＯＣＶＤ法の他に、ゾル−ゲル法、有機金属分解（ＭＯＤ）法、ＣＳＤ（Chemical Solution Deposition）法、化学気相蒸着（ＣＶＤ）法及びエピタキシャル成長法等が挙げられる。また、強誘電体膜としては、例えば、熱処理により結晶構造がＢｉ層状構造又はペロブスカイト構造となる膜を形成することができる。このような膜としては、ＰＺＴ膜の他、Ｌａ、Ｃａ、Ｓｒ及び／又はＳｉ等を微量ドープしたＰＺＴ、ＳＢＴ、ＢＬＴ並びにＢｉ系層状化合物などの一般式ＡＢＯ₃で表される膜が挙げられる。

また、上部電極膜の最下層を形成する際には、例えば、白金、イリジウム、ルテニウム、ロジウム、レニウム、オスミウム及び／又はパラジウムを含むターゲットを用いたスパッタリングを、これらの貴金属元素の酸化が生じる条件下で行うことができる。特に、Ｉｒ酸化膜を形成する場合には、成膜温度を２０℃乃至４００℃、例えば３００℃とすることが好ましく、また、スパッタガスを構成する酸素ガス及び不活性ガスの圧力に対する酸素ガスの分圧を１０％乃至６０％とすることが好ましい。

更に、上部電極膜の初期層上に形成する導電膜はＩｒＯ_x膜に限定されるものではなく、白金（Ｐｔ）、イリジウム（Ｉｒ）、ルテニウム（Ｒｕ）、ロジウム（Ｒｈ）、レニウム（Ｒｅ）、オスミウム（Ｏｓ）及び／又はパラジウム（Ｐｄ）等の貴金属元素を含有する金属膜を形成してもよく、これらの酸化膜、例えばＳｒＲｕＯ₃膜を形成してもよい。また、導電膜として、２層構造以上の膜を形成してもよい。

以下、本発明の諸態様を付記としてまとめて記載する。

（付記１）
半導体基板と、
前記半導体基板の上方に形成された下部電極と、
前記下部電極上に形成された強誘電体膜と、
前記強誘電体膜上に形成された上部電極と、
を有し、
前記上部電極は、成膜の時点で結晶化している導電性酸化物膜を最下層に有することを特徴とする半導体装置。

（付記２）
前記導電性酸化物膜は、酸化イリジウム膜であることを特徴とする付記１に記載の半導体装置。

（付記３）
前記導電性酸化物膜は、（１１０）面及び（２００）面に配向していることを特徴とする付記２に記載の半導体装置。

（付記４）
前記上部電極は、前記導電性酸化物膜上に形成された柱状晶を含む導電膜を有することを特徴とする付記１乃至３のいずれか１項に記載の半導体装置。

（付記５）
半導体基板の上方に、下部電極膜を形成する工程と、
前記下部電極膜上に、強誘電体膜を形成する工程と、
前記強誘電体膜上に、上部電極膜を形成する工程と、
を有し、
前記上部電極膜を形成する工程は、
前記強誘電体膜上に、成膜の時点で結晶化している導電性酸化物膜を最下層に形成する工程を有することを特徴とする半導体装置の製造方法。

（付記６）
前記導電性酸化物膜を形成する工程は、白金、イリジウム、ルテニウム、ロジウム、レニウム、オスミウム及びパラジウムからなる群から選択された少なくとも１種の貴金属元素を含むターゲットを用いたスパッタリングを、前記貴金属元素の酸化が生じる条件下で行う工程を有することを特徴とする付記５に記載の半導体装置の製造方法。

（付記７）
前記導電性酸化物膜を形成する工程において、成膜温度を制御することにより、前記導電性酸化物膜の配向を制御することを特徴とする付記５又は６に記載の半導体装置の製造方法。

（付記８）
前記導電性酸化物膜を形成する工程において、スパッタガス中の酸素分圧を制御することにより、前記導電性酸化物膜の配向を制御することを特徴とする付記５乃至７のいずれか１項に記載の半導体装置の製造方法。

（付記９）
前記ターゲットとして、イリジウムを含むものを用いることを特徴とする付記６乃至８のいずれか１項に記載の半導体装置の製造方法。

（付記１０）
前記導電性酸化物膜を形成する工程において、成膜温度を２０℃乃至４００℃とすることを特徴とする付記９に記載の半導体装置の製造方法。

（付記１１）
前記導電性酸化物膜を形成する工程において、成膜温度を３００℃とすることを特徴とする付記１０に記載の半導体装置の製造方法。

（付記１２）
前記導電性酸化物膜を形成する工程において、スパッタガスを構成する酸素ガス及び不活性ガスの圧力に対する酸素ガスの分圧を１０％乃至６０％とすることを特徴とする付記１０又は１１に記載の半導体装置の製造方法。

（付記１３）
前記導電性酸化物膜として、（１１０）面及び（２００）面に配向している膜を形成することを特徴とする付記９乃至１２のいずれか１項に記載の半導体装置の製造方法。

（付記１４）
前記上部電極膜を形成する工程は、前記導電性酸化物膜上に、導電膜を形成する工程を有することを特徴とする付記５乃至１３のいずれか１項に記載の半導体装置の製造方法。

（付記１５）
前記導電膜として、白金、イリジウム、ルテニウム、ロジウム、レニウム、オスミウム及びパラジウムからなる群から選択された少なくとも１種の貴金属元素を含有する金属膜を形成することを特徴とする付記１４に記載の半導体装置の製造方法。

（付記１６）
前記導電膜として、白金、イリジウム、ルテニウム、ロジウム、レニウム、オスミウム及びパラジウムからなる群から選択された少なくとも１種の貴金属元素を含有する導電性酸化物膜を形成することを特徴とする付記１４に記載の半導体装置の製造方法。

（付記１７）
前記導電膜として、ＳｒＲｕＯ₃膜を形成することを特徴とする付記１６に記載の半導体装置の製造方法。

（付記１８）
前記導電膜として、２層構造以上の膜を形成することを特徴とする付記１４乃至１７のいずれか１項に記載の半導体装置の製造方法。

（付記１９）
前記強誘電体膜として、熱処理により結晶構造がＢｉ層状構造又はペロブスカイト構造となる膜を形成することを特徴とする付記５乃至１８のいずれか１項に記載の半導体装置の製造方法。

（付記２０）
前記強誘電体膜を、ゾル−ゲル法、有機金属分解法、ＣＳＤ法、化学気相蒸着法、エピタキシャル成長法、スパッタ法又はＭＯＣＶＤ法により形成することを特徴とする付記５乃至１９のいずれか１項に記載の半導体装置の製造方法。

本発明の実施形態に係る方法によって製造する強誘電体メモリのメモリセルアレイの構成を示す回路図である。 本発明の実施形態に係る強誘電体メモリの製造方法を工程順に示す断面図である。 図２Ａに引き続き、本発明の実施形態に係る強誘電体メモリの製造方法を工程順に示す断面図である。 図２Ｂに引き続き、本発明の実施形態に係る強誘電体メモリの製造方法を工程順に示す断面図である。 図２Ｃに引き続き、本発明の実施形態に係る強誘電体メモリの製造方法を工程順に示す断面図である。 図２Ｄに引き続き、本発明の実施形態に係る強誘電体メモリの製造方法を工程順に示す断面図である。 図２Ｅに引き続き、本発明の実施形態に係る強誘電体メモリの製造方法を工程順に示す断面図である。 図２Ｆに引き続き、本発明の実施形態に係る強誘電体メモリの製造方法を工程順に示す断面図である。 図２Ｇに引き続き、本発明の実施形態に係る強誘電体メモリの製造方法を工程順に示す断面図である。 図２Ｈに引き続き、本発明の実施形態に係る強誘電体メモリの製造方法を工程順に示す断面図である。 図２Ｉに引き続き、本発明の実施形態に係る強誘電体メモリの製造方法を工程順に示す断面図である。 図２Ｊに引き続き、本発明の実施形態に係る強誘電体メモリの製造方法を工程順に示す断面図である。 図２Ｋに引き続き、本発明の実施形態に係る強誘電体メモリの製造方法を工程順に示す断面図である。 図２Ｌに引き続き、本発明の実施形態に係る強誘電体メモリの製造方法を工程順に示す断面図である。 図２Ｍに引き続き、本発明の実施形態に係る強誘電体メモリの製造方法を工程順に示す断面図である。 上部電極膜１１を形成する方法を工程順に示す断面図である。 図３Ａに引き続き、上部電極膜１１を形成する方法を工程順に示す断面図である。 従来の製造方法を示す模式図である。 上部電極を形成する際に極めて微細な結晶からなる導電性酸化物膜を形成した場合の界面層の生成状態及び水素の拡散の様子を示す模式図である。 図４Ｂに示す場合よりも大きい結晶からなる導電性酸化物膜を形成した場合の界面層の生成状態及び水素の拡散の様子を示す模式図である。 上部電極膜の初期層の配向を示すグラフである。 従来の方法で形成した初期層の配向を示すグラフである。 ＩｒＯ_x膜１１ｂの配向を示すグラフである。 実施例に係る強誘電体キャパシタの製造方法を示す断面図である。 従来例に係る強誘電体キャパシタの製造方法を示す断面図である。 第１の試験の結果を示すグラフである。 第２の試験の結果を示すグラフである。 第３の試験の結果を示すグラフである。 第４の試験の結果を示すグラフである。 第５の試験の結果を示すグラフである。 第６の試験の結果を示すグラフである。 第７の試験の結果（１００℃）を示すグラフである。 第７の試験の結果（５０％、１００℃）を示すグラフである。 第７の試験の結果（４０％、１００℃）を示すグラフである。 第７の試験の結果（３０％、１００℃）を示すグラフである。 第７の試験の結果（２０％、１００℃）を示すグラフである。 第７の試験の結果（２００℃）を示すグラフである。 第７の試験の結果（５０％、２００℃）を示すグラフである。 第７の試験の結果（４０％、２００℃）を示すグラフである。 第７の試験の結果（３０％、２００℃）を示すグラフである。 第７の試験の結果（２０％、２００℃）を示すグラフである。 第７の試験の結果（３００℃）を示すグラフである。 第７の試験の結果（５０％、３００℃）を示すグラフである。 第７の試験の結果（４０％、３００℃）を示すグラフである。 第７の試験の結果（３０％、３００℃）を示すグラフである。 第７の試験の結果（２０％、３００℃）を示すグラフである。 第８の試験の結果を示すグラフである。 第９の試験の結果を示すグラフである。 第１０の試験の結果を示すグラフである。 第１１の試験の結果を示すグラフである。 第１２の試験の結果（１．８Ｖ）を示すグラフである。 第１２の試験の結果（３．０Ｖ）を示すグラフである。 第１３の試験の結果を示すグラフである。 第１４の試験の結果を示すグラフである。 第１５の試験の結果を示すグラフである。 強誘電体膜の厚さと反転電荷量Ｑ_SWとの関係を示すグラフである。 強誘電体膜の厚さと抗電圧Ｖｃとの関係を示すグラフである。 印加電圧と分極量との関係を示すグラフである。

符号の説明

１０１：強誘電体キャパシタ
１０２：ＭＯＳトランジスタ
１０３：ビット線
１０４：ワード線
１０５：プレート線
９：下部電極膜
９ａ：下部電極
１０：強誘電体膜
１０ａ：容量絶縁膜
１１：上部電極膜
１１ａ：上部電極
１１ｂ、１１ｃ：ＩｒＯ_x膜

Claims (10)

1. 半導体基板と、
   前記半導体基板の上方に形成された下部電極と、
   前記下部電極上に形成された強誘電体膜と、
   前記強誘電体膜上に形成された上部電極と、
   を有し、
   前記上部電極は、成膜の時点で結晶化している導電性酸化物膜を最下層に有することを特徴とする半導体装置。
2. 前記導電性酸化物膜は、酸化イリジウム膜であることを特徴とする請求項１に記載の半導体装置。
3. 前記導電性酸化物膜は、（１１０）面及び（２００）面に配向していることを特徴とする請求項２に記載の半導体装置。
4. 前記上部電極は、前記導電性酸化物膜上に形成された柱状晶を含む導電膜を有することを特徴とする請求項１乃至３のいずれか１項に記載の半導体装置。
5. 半導体基板の上方に、下部電極膜を形成する工程と、
   前記下部電極膜上に、強誘電体膜を形成する工程と、
   前記強誘電体膜上に、上部電極膜を形成する工程と、
   を有し、
   前記上部電極膜を形成する工程は、
   前記強誘電体膜上に、成膜の時点で結晶化している導電性酸化物膜を最下層に形成する工程を有することを特徴とする半導体装置の製造方法。
6. 前記導電性酸化物膜を形成する工程は、イリジウムを含むターゲットを用いたスパッタリングを、イリジウムの酸化が生じる条件下で行う工程を有することを特徴とする請求項５に記載の半導体装置の製造方法。
7. 前記導電性酸化物膜を形成する工程において、成膜温度を２０℃乃至４００℃とすることを特徴とする請求項６に記載の半導体装置の製造方法。
8. 前記導電性酸化物膜を形成する工程において、スパッタガスを構成する酸素ガス及び不活性ガスの圧力に対する酸素ガスの分圧を１０％乃至６０％とすることを特徴とする請求項７に記載の半導体装置の製造方法。
9. 前記導電性酸化物膜として、（１１０）面及び（２００）面に配向している膜を形成することを特徴とする請求項６乃至８のいずれか１項に記載の半導体装置の製造方法。
10. 前記上部電極膜を形成する工程は、前記導電性酸化物膜上に、導電膜を形成する工程を有することを特徴とする請求項５乃至９のいずれか１項に記載の半導体装置の製造方法。

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