JP2007266228A - 半導体装置及びその製造方法 - Google Patents
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Abstract
【課題】従来に比べて分極特性がより一層良好な強誘電体キャパシタを備えた半導体装置及びその製造方法を提供する。
【解決手段】トランジスタＴ１，Ｔ２等を形成したシリコン基板１０の上に、下部電極２６、強誘電体膜２７及び上部電極２８からなる強誘電体キャパシタ３０を形成する。下部電極２６は、強誘電体よりも熱膨張係数が大きい（００１）配向の導電体により形成する。また、下部電極２６のアスペクト比（厚さ／幅）を例えば１／２以上とする。強誘電体キャパシタ３０を形成後、強誘電体のキュリー点以上の温度で熱処理し、その後室温まで冷却する。この冷却過程で熱膨張率の差により強誘電体に面内方向の圧縮応力が印加され、強誘電体のｃ軸が厚さ方向（基板面に対し垂直方向）に配向する。
【選択図】図１
【解決手段】トランジスタＴ１，Ｔ２等を形成したシリコン基板１０の上に、下部電極２６、強誘電体膜２７及び上部電極２８からなる強誘電体キャパシタ３０を形成する。下部電極２６は、強誘電体よりも熱膨張係数が大きい（００１）配向の導電体により形成する。また、下部電極２６のアスペクト比（厚さ／幅）を例えば１／２以上とする。強誘電体キャパシタ３０を形成後、強誘電体のキュリー点以上の温度で熱処理し、その後室温まで冷却する。この冷却過程で熱膨張率の差により強誘電体に面内方向の圧縮応力が印加され、強誘電体のｃ軸が厚さ方向（基板面に対し垂直方向）に配向する。
【選択図】図１
Description
本発明は、強誘電体キャパシタを備えた半導体装置及びその製造方法に関し、特に強誘電体キャパシタにデータを記憶する強誘電体メモリ等の半導体装置及びその製造方法に関する。
強誘電体メモリ（Ferroelectric Random Access Memory：以下、ＦｅＲＡＭという）は、容量絶縁膜に強誘電体を用いたキャパシタを有する不揮発性半導体記憶装置であり、強誘電体のヒステリシス特性を利用してデータを記憶する。強誘電体は電圧を印加すると分極を生じ、その後電圧の印加を停止しても自発分極を維持するという性質がある。また、印加電圧の極性を反転すると、自発分極の極性も反転する。従って、一方の極性を“１”、他方の極性を“０”に対応させてデータを記録することが可能であり、記録されたデータは自発分極の極性を検出することにより読み出すことができる。
ＦｅＲＡＭのキャパシタを構成する強誘電体膜は、チタン酸ジルコン酸鉛（ＰＺＴ）、ＬａをドープしたＰＺＴ（ＰＬＺＴ）、Ｃａ、Ｓｒ若しくはＳｉを微量ドープしたＰＺＴ系材料、又は、ＳｒＢｉ2Ｔａ2Ｏ9（ＳＢＴ）若しくはＳｒＢｉ2（Ｔａ、Ｎｂ）2Ｏ9（ＳＢＴＮ）等のＢｉ層状構造化合物等により形成されており、ゾルゲル法、スパッタ法又はＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition ：有機金属気相成長）法等によって成膜される。
通常、これらの成膜法により、下部電極上にアモルファス又は微結晶の状態の強誘電体膜を形成し、その後熱処理によってペロブスカイト構造やビスマス層状構造へと結晶構造を変化させている。キャパシタの電極材料としては、酸化しにくい材料又は酸化しても導電性を維持できる材料を用いることが必要であり、一般的にＰｔ（白金）、Ｉｒ（イリジウム）及びＩｒＯｘ（酸化イリジウム）等の白金族系金属又はその酸化物が広く用いられている。また、配線材料としては、通常の半導体デバイスと同様に、Ａｌ（アルミニウム）を用いるのが一般的である。
従来の一般的なＦｅＲＡＭでは、ｃ軸方向に分極軸を有する正方晶の強誘電体を分極軸から傾いた（１１１）配向で利用している。強誘電体をｃ軸配向させる（すなわち、強誘電体のｃ軸を基板面に垂直な方向に一致させる）と、（１１１）配向よりも大きな分極量が得られることが知られている。しかし、シリコン（Ｓｉ）基板上で正方晶の強誘電体をｃ軸配向させることは困難である。これは、ＰＺＴなどの強誘電体の熱膨張率が基板材料であるシリコンの熱膨張率よりも大きいため、熱処理後の冷却過程で強誘電体膜に面内方向の引張応力が発生し、ａ軸及びｂ軸に比べて格子定数が大きいｃ軸が面内方向に傾いてしまうことに起因している。
本発明に関係する従来技術として、特許文献１及び特許文献２に記載されたものがある。特許文献１には非晶質基板（無アルカリガラス基板等）の上に強誘電体膜を形成する技術が記載されている。この特許文献１には、強誘電体膜が相転移する際に基板を変形させて強誘電体膜に応力を加えることにより、正方晶のｃ軸方向を制御することが記載されている。
特許文献２には、（１００）又は（１１１）方向に優先配向した下部電極となるパラジウム（Ｐｄ）膜の上に正方晶ＰＺＴ系強誘電体膜を成膜することにより、高ｃ軸配向膜が得られることが記載されている。
特開２００２−１３８０００号公報
特開平０４−１５９６８０号公報
しかしながら、上述した従来の技術ではいずれも強誘電体のｃ軸配向の割合が十分ではなく、分極特性が満足できるものではない。そのため、分極特性がより一層良好な強誘電体キャパシタを有する半導体装置が要望されている。
以上から、本発明の目的は、従来に比べて分極特性がより一層良好な強誘電体キャパシタを備えた半導体装置及びその製造方法を提供することにある。
本発明の一観点によれば、半導体基板の上方に形成された下部電極と、前記下部電極上に形成された強誘電体膜と、前記強誘電体膜上に形成された上部電極とにより構成される強誘電体キャパシタを有する半導体装置において、前記下部電極の熱膨張係数が前記強誘電体膜の熱膨張係数よりも大きく、前記強誘電体膜を構成する強誘電体のｃ軸の主たる配向方向が厚さ方向である半導体装置が提供される。
本発明においては、下部電極が強誘電体膜よりも熱膨張係数が大きい材料により形成されている。このため、熱処理後の冷却過程において、熱膨張係数の差により強誘電体膜に面内方向の圧縮応力が印加され、強誘電体膜を構成する強誘電体のｃ軸が厚さ方向（基板面に垂直な方向）に配向する。これにより、強誘電体キャパシタの分極特性が向上し、その結果半導体装置の信頼性も向上する。
通常、半導体基板の熱膨張係数は、強誘電体の熱膨張係数よりも小さい。このため、下部電極を熱膨張係数が大きい材料により形成しても、熱処理後の冷却過程において半導体基板により下部電極に面内方向の引張応力が働き、強誘電体に十分な圧縮応力が印加できないことがある。このような不具合を回避するために、下部電極のアスペクト比（厚さ／幅）を大きくすることが好ましい。本願発明者等の実験研究によれば、下部電極が金属により形成されている場合は下部電極のアスペクト比を１／４以上とすることにより、下部電極が導電性酸化物により形成されている場合は下部電極のアスペクト比を１以上とすることにより、半導体基板の影響を小さくすることができて、強誘電体膜に十分な圧縮応力を印加できることが判明している。
本発明の他の観点によれば、半導体基板の上方に、前記半導体基板よりも熱膨張係数が大きい導電体により第１の導電体膜を形成する工程と、前記第１の導電体膜の上に、前記導電体よりも熱膨張係数が小さい強誘電体により強誘電体膜を形成する工程と、前記強誘電体膜の上に第２の導電体膜を形成する工程と、前記第２の導電体膜、前記強誘電体膜及び前記第１の導電体膜をエッチングして所定の形状の強誘電体キャパシタを形成する工程と、前記強誘電体キャパシタ形成後の前記半導体基板を前記強誘電体のキュリー点よりも高い温度で熱処理する工程と、前記熱処理後の前記半導体基板を前記キュリー点以下の温度まで冷却する工程とを有する半導体装置の製造方法が提供される。
本発明においては、半導体基板の上方に、第１の導電体膜、強誘電体膜及び第２の導電体膜を積層する。但し、第１の導電体膜は半導体基板よりも熱膨張係数が大きい導電体により形成し、強誘電体膜は第１の導電体膜を構成する導電体よりも熱膨張係数が小さい強誘電体により形成することが必要である。
次に、これらの第１の導電体膜、強誘電体膜及び第２の導電体膜をエッチングして、所定の形状の強誘電体キャパシタを形成する。その後、この強誘電体キャパシタが形成された半導体基板を熱処理する。この熱処理後の冷却過程において、強誘電体膜を構成する強誘電体が強誘電性を示す正方晶に相転移する。そして、この正方晶の強誘電体に対し、キャパシタの下部電極（第１の導電体膜）と強誘電体との熱膨張係数の差による面内方向の圧縮応力が働き、強誘電体のｃ軸が厚さ方向（基板面に垂直な方向）に配向するようになる。これにより、強誘電体キャパシタの分極特性が向上する。
上述の冷却過程において、半導体基板により下部電極に引張応力が印加されて強誘電体に働く圧縮応力が減少することを抑制するために、第１の導電体膜を金属により形成する場合は下部電極のアスペクト比（厚さ／幅）を１／４以上とすることが好ましく、第１の導電体膜を導電性酸化物により形成する場合は下部電極のアスペクト比（厚さ／幅）を１以上とすることが好ましい。
図１は、本発明に係る半導体装置の一例を示す模式図である。
この図１に示す半導体装置において、半導体基板１０の表層部には、各素子領域を分離するための素子分離領域１１が形成されている。また、素子分離領域１１で分離された各素子領域には、ｐウェル又はｎウェル（いずれも図示せず）が設けられている。メモリセル領域では、図１に示すように、１つのｐウェルに対し２つのトランジスタＴ１，Ｔ２が形成されている。すなわち、メモリセル領域のｐウェルの上には２本のゲート電極１４が相互に平行に形成されており、これらのゲート電極１４の両側のｐウェルの表層部には、トランジスタＴ１，Ｔ２のソース／ドレインであるｎ型不純物領域１８ａ，１８ｂが形成されている。ここで、ｎ型不純物領域１８ａは２つのトランジスタＴ１，Ｔ２の各ゲート電極１４の間のｐウェルの表層に形成された不純物領域であり、ｎ型不純物領域１８ｂは各トランジスタＴ１，Ｔ２のゲート電極１４と素子分離領域１１との間のｐウェルの表層に形成された不純物領域である。
ｎ型不純物領域１８ａの上には柱状のＣｕプラグ２４ａが形成されており、このＣｕプラブ２４ａはその上の配線層に形成された配線２５に接続されている。また、ｎ型不純物領域１８ｂの上には柱状のＣｕプラグ２４ｂが形成されている。半導体基板１０の上には層間絶縁膜２１が形成されており、トランジスタＴ１，Ｔ２、Ｃｕプラグ２４ａ及び配線２５はこの層間絶縁膜２１に覆われている。一方、ｎ型不純物領域１８ｂに接続されたＣｕプラグ２４ｂは層間絶縁膜２１の上面に露出している。層間絶縁膜２１及びＣｕプラグ２４ｂの上面は、ＣＭＰ（化学機械研磨）により平坦化されている。
各Ｃｕプラグ２４ｂの上には、それぞれ強誘電体キャパシタ３０が形成されている。これらの強誘電体キャパシタ３０は、下側から下部電極２６、強誘電体膜２７及び上部電極２８を順に積層した構造を有している。下部電極２６はＣｕプラブ２４ｂを介してｎ型不純物領域１８ｂに電気的に接続されている。強誘電体膜２７は強誘電性を有する正方晶ペロブスカイト酸化物により形成されている。この例では、強誘電体膜２７は、ＰＺＴにより形成されているものとする。
上部電極２８の上には柱状のＣｕプラグ３５が形成されている。このＣｕプラグ３５は、その上の配線層に形成された配線３６に電気的に接続されている。層間絶縁膜２１の上には層間絶縁膜３７が形成されており、キャパシタ３０、Ｃｕプラグ３５及び配線３６はこの層間絶縁膜３７に覆われている。
このような構造の半導体装置（ＦｅＲＡＭ）において、メモリセル領域のトランジスタＴ１，Ｔ２のゲート電極１４はワード線の一部を構成し、ｎ型不純物領域１８ａに電気的に接続した配線２５はビット線の一部を構成している。また、キャパシタ３０の上部電極２８に電気的に接続した配線３６はプレート線の一部を構成している。
本発明の特徴の一つは、下部電極２６を、強誘電体膜２７を構成する強誘電体よりも熱膨張係数が大きい材料で形成していることにある。これにより、強誘電体膜２７を熱処理した後の冷却過程で強誘電体に面内圧縮応力が印加されて、その結果強誘電体のｃ軸が垂直方向（厚さ方向）に配向する。但し、下部電極２６の下方には強誘電体よりも熱膨張係数が小さいシリコン基板１０があるので、単に下部電極２６を強誘電体よりも熱膨張係数が大きい材料で形成するだけでは強誘電体に十分な圧縮応力を印加することができないことがある。なお、ＰＺＴの熱膨張係数は約６×１０-6であり、Ｐｔの熱膨張係数は約９×１０-6であり、シリコン基板の熱膨張係数は約３×１０-6である。
本発明では、基板１０の影響を小さくするために、強誘電体膜２７をキュリー点以上の温度に加熱してから冷却し、強誘電体膜２７を構成する強誘電体を立方晶から正方晶に相転移させる。これにより、基板１０の影響が抑制され、正方晶に相転移した強誘電体に大きな面内圧縮応力が印加される。図１に示す例では強誘電体膜２７がＰＺＴにより形成されているものとしている。ＰＺＴのキュリー点はＰｂＴｉＯ3とＰｂＺｒＯ3との混合比により異なるが、３００〜４００℃程度である。
また、下部電極の幅と厚さとの割合（アスペクト比）も重要である。以下、下部電極の厚さを一定とし、下部電極の幅と強誘電体膜の残留分極量との関係を調べた結果について説明する。
まず、実験例の試験体（強誘電体キャパシタ）を形成した。すなわち、図２に示すように、ＤＣスパッタ装置を使用してＡｒ／Ｏ2雰囲気中で４００℃の温度でＰｔをスパッタすることにより、シリコン基板５１の上に（００１）配向したＰｔからなる下側金属膜５２を０．５μｍの厚さに形成した。その後、下側金属膜５２の上に正方晶組成のＰＺＴをエピタキシャル成長させて、厚さが０．２μｍのＰＺＴ膜５３を形成した。更に、ＰＺＴ膜５３の上にＰｔからなる上側金属膜５４を０．２μｍの厚さに形成した。
次に、図２に示すように、ＲＩＥ（反応性イオンエッチング）法により、上側金属膜５４、ＰＺＴ膜５３及び下側金属膜５２をパターニングして、所定のキャパシタ形状の試験体５０を形成した。このとき、キャパシタの幅（下部電極の幅）が相互に異なる複数の試験体を形成した。
次に、酸素雰囲気中で６００℃の温度で各試験体を熱処理して、その後室温まで冷却し、ＰＺＴ膜５３を構成するＰＺＴを強誘電性を有する正方晶のＰＺＴとした。
一方、従来例に係る試験体として、下側金属膜を（１１１）配向のＰｔにより形成した以外は実験例と同様の方法により強誘電体キャパシタを形成した。（１１１）配向のＰｔ膜は、Ａｒ雰囲気中で５００℃の温度で成膜することにより形成した。
このようにして形成した実験例及び従来例の各試験体（強誘電体キャパシタ）のＰＺＴ膜の残留分極量を、強誘電体テスタを用いて測定した。図３は、その測定結果を示す図である。この図３から、（１１１）配向のＰｔ膜の上に形成した強誘電体膜（従来例）は、電極の幅が変化しても単位面積当りの残留分極量は変化しないことがわかる。一方、（００１）配向のＰｔ膜の上に形成した強誘電体膜（実験例）では、下部電極の幅が狭いほど、すなわち下部電極のアスペクト比（厚さ／幅）が大きいほど残留分極値が大きくなる。これは、下部電極のアスペクト比が高いほど強誘電体膜に働くシリコン基板の束縛の影響が小さくなり、Ｐｔの有する大きな熱膨張係数による圧縮応力が強誘電体膜に作用し、ＰＺＴのｃ軸配向の割合が高くなるためと考えられる。
図３から、（００１）配向の金属膜（Ｐｔ膜）上に形成した強誘電体膜は、アスペクト比が約１／４以上のときに、（１１１）配向の金属膜上に形成した強誘電体膜よりも高い残留分極量を示すことがわかる。また、実験例及び従来例の強誘電体キャパシタのリーク電流量についても調べた。その結果、（００１）配向した金属膜上に形成した強誘電体キャパシタのリーク電流は、（１１１）配向した金属膜上に形成した強誘電体キャパシタよりの約１桁低い値となることが判明した。これは、（１１１）配向の金属膜上に形成した強誘電体膜に比べて（００１）配向の金属膜上に形成した強誘電体膜は表面の平滑性が高いことが影響していると考えられる。
なお、下部電極の幅を一定とし、下部電極の厚さを変化させて残留分極量を測定したところ、アスペクト比に対する残留分極量の関係は図３と同様であった。
強誘電体膜の厚さ及び上部電極の厚さも、強誘電体の残留分極量、すなわちｃ軸配向の割合に影響することが判明している。つまり、強誘電体膜が薄いほど、また上部電極の膜厚が厚いほど、強誘電体のｃ軸配向の割合は高なり、残留分極量も大きくなる傾向にある。しかし、その影響は、下部電極のアスペクト比に比べると小さい。これらのことを総合的に判断した結果、下部電極がＰｔなどの金属により形成されている場合は、下部電極のアスペクト比を１／４以上とすることにより、従来の（１１１）配向に対して優位性があると判断した。なお、下部電極のアスペクト比は１／２以上とすることが好ましい。
下部電極材料として、ＳｒＲｕＯ3、ＬａＮｉＯ3、ＬａＳｒＣｏＯ3などの導電性ペロブスカイト酸化物やＩｒＯ2などの酸化物を使用することもあるが、これらの導電性酸化物は強誘電体との熱膨張係数の差が小さいため、強誘電体をｃ軸配向させるためにはアスペクト比を１以上とする必要がある。
また、下側電極として、Ｐｔなどの金属膜とその上に形成されたＳｒＲｕＯ3などの酸化物の薄膜との積層構造を採用し、ＦｅＲＡＭの寿命特性を改善させる方法が知られている。この場合、金属膜に比べて酸化物の薄膜が薄いため、下部電極のアスペクト比が１／４以上であれば従来例に対して優位性がある。この場合も、下部電極のアスペクト比は、１／２以上とすることが好ましい。
以下、本発明に係る半導体装置の製造方法について説明する。
（第１の実施形態）
図４〜図７は、本発明の第１の実施形態の半導体装置の製造方法を示す断面図である。通常、半導体基板上にはメモリセルと同時に駆動回路（書き込み回路及び読み出し回路等）を構成するｎ型トランジスタ及びｐ型トランジスタを形成しているが、ここではそれらの図示は省略している。
図４〜図７は、本発明の第１の実施形態の半導体装置の製造方法を示す断面図である。通常、半導体基板上にはメモリセルと同時に駆動回路（書き込み回路及び読み出し回路等）を構成するｎ型トランジスタ及びｐ型トランジスタを形成しているが、ここではそれらの図示は省略している。
まず、図４（ａ）に示す構造を形成するまでの工程を説明する。図４（ａ）に示すように、半導体基板（シリコン基板）１１０の所定の領域に素子分離領域１１１を形成する。具体的には、フォトリソグラフィ法により半導体基板１１０の所定の領域に溝を形成し、その溝内にＳｉＯ2等の絶縁物を埋め込んで、素子分離領域１１１とする。このように絶縁物を埋め込んだ溝により素子分離領域１１１を形成する方法は、ＳＴＩ（Shallow Trench Isolation）法と呼ばれている。ＳＴＩ法による素子分離領域１１１に替えて、公知のＬＯＣＯＳ（Local Oxidation of Silicon）法により素子分離領域を形成してもよい。なお、半導体基板１１０はｐ型でもよく、ｎ型でもよい。
次に、半導体基板１１０のｎ型トランジスタ形成領域（メモリセル領域及び駆動回路のｎ型トランジスタ形成領域：以下同じ）にｐ型不純物（例えばホウ素（Ｂ）等）を導入して、ｐウェル１１２を形成する。また、半導体基板１１０のｐ型トランジスタ形成領域（駆動回路のｐ型トランジスタ形成領域：以下、同じ）にｎ型不純物（例えば、リン（Ｐ）等）を導入して、ｎウェル（不図示）を形成する。
次に、ｐウェル１１２及びｎウェル（不図示）の表面を熱酸化させて、ゲート絶縁膜１１３を形成する。その後、ＣＶＤ法により、半導体基板１１０の上側全面にポリシリコン膜を形成し、このポリシリコン膜をフォトリソグラフィ法によりパターニングして、ゲート電極１１４を形成する。このとき、図４（ａ）に示すように、メモリセル領域では、１つのｐウェル１１２の上に２本のゲート電極１１４が相互に平行に配置される。
次に、ゲート電極１１４をマスクとし、ｎ型トランジスタ形成領域のｐウェル１１２にリン（Ｐ）等のｎ型不純物をイオン注入して、低濃度ｎ型不純物領域１１６を形成する。これと同様に、ゲート電極１１４をマスクとし、ｐ型トランジスタ形成領域のｎウェル（不図示）にホウ素（Ｂ）等のｐ型不純物をイオン注入して、低濃度ｐ型不純物領域（図示せず）を形成する。
次に、ゲート電極１１４の両側にサイドウォール１１７を形成する。このサイドウォール１１７は、ＣＶＤ法によりシリコン基板１１０の上側全面にＳｉＯ2又はＳｉＮ等からなる絶縁膜を形成した後、その絶縁膜をエッチバックしてゲート電極１１４の両側のみに残すことにより形成される。
その後、ゲート電極１１４及びサイドウォール１１７をマスクとしてｎ型トランジスタ形成領域のｐウェル１１２にｎ型不純物をイオン注入し、高濃度ｎ型不純物領域１１８を形成する。これと同様に、ｐ型トランジスタ形成領域のゲート電極及びサイドウォールをマスクとしてｎウェル（不図示）にｐ型不純物をイオン注入して、高濃度ｐ型不純物領域（不図示）を形成する。このようにして、各トランジスタ形成領域に、ＬＤＤ（Lightly Doped Drain)構造のソース／ドレインを有するトランジスタが形成される。
次に、ＣＶＤ法により、シリコン基板１１０の上側全面にストッパ層１２０として例えばＳｉＯＮ膜を２００ｎｍの厚さに形成し、更にストッパ層１２０の上に層間絶縁膜１２１として例えばＳｉＯ2膜を１０００ｎｍの厚さに形成する。その後、層間絶縁膜１２１の表面をＣＭＰにより平坦化する。
以下、図４（ｂ）に示す構造を形成するまでの工程を説明する。上記の工程で層間絶縁膜１２１の表面を平坦化した後、フォトリソグラフィ法により、層間絶縁膜１２１の表面からｎ型トランジスタ形成領域の高濃度ｎ型不純物層１１８及びｐ型トランジスタ形成領域の高濃度ｐ型不純物層（不図示）に到達するコンタクトホール１２１ａを形成する。その後、脱ガス処理として、例えばＮ2雰囲気中において６５０℃の温度で３０分間アニールする。
次に、スパッタ法により、半導体基板１１０の上側全面に密着層１２２を形成する。この密着層１２２には、層間絶縁膜１２１と後述するＣｕプラグ（Ｃｕプラグ１２４ａ，１２４ｂ）との間の密着性を向上させる機能だけではなく、層間絶縁膜１２１中に含まれる水素及び水分の強誘電体膜への拡散を防止する機能と、Ｃｕプラグ１２４ａ，１２４ｂから層間絶縁膜１２１へのＣｕ原子の拡散を防止する機能とが要求される。本実施形態では、密着層１２２が、Ｔａ（２０ｎｍ）／ＴａＮ（５０ｎｍ）／Ｔｉ（２０ｎｍ）の積層膜からなるものとする。
次に、密着層１２２の上に、厚さが約５００ｎｍのＣｕ膜１２３を形成するとともに、コンタクトホール１２１ａ内にＣｕを埋め込む。このＣｕ膜１２３は、電解めっき法、無電解めっき法、ＰＶＤ（Physical Vapor Deposition ）法、ＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition ）法、ＣＳＤ(Chemical Solution Deposition)法、ＣＶＤ法又はＬＳＣＶＤ（Liquid Source Chemical Vapor Deposition ）法などにより形成することができる。
以下、図５（ａ）に示す構造を形成するまでの工程を説明する。上記の工程でＣｕ膜１２３を形成した後、ＣＭＰ法により層間絶縁膜１２１上のＣｕ膜１２３及び密着層１２２を除去し、表面を平坦化する。これにより、各コンタクトホール１２１ａ内のみにＣｕ膜１２３が残り、Ｃｕプラグ１２４ａ，１２４ｂが形成される。
以下、図５（ｂ）に示す構造を形成するまでの工程を説明する。上記の工程でＣｕプラグ１２４ａ，１２４ｂを形成した後、スパッタ法により、半導体基板１１０の上側全面にバリアメタル（酸素バリア層）１２５を例えば１００〜２００ｎｍの厚さに形成する。このバリアメタル１２５は、例えばＩｒ及びＲｕ等の貴金属、又はＴｉＡｌＮなどにより形成する。
次に、スパッタ法により、バリアメタル１２５の上に、強誘電体キャパシタの下部電極となる導電体膜１２６を例えば０．５μｍの厚さに形成する。本実施形態では、導電体膜１２６として、前述したように（００１）配向したＰｔ膜を形成する。この導電体膜１２６は、強誘電体膜を構成する強誘電体（本実施形態ではＰＺＴ）よりも熱膨張係数が大きい金属又は導電性酸化物により形成することが必要である。その後、スパッタ法により導電体膜１２６の上にＰＺＴをヘテロエピタキシャル成長させて、例えば厚さが０．２μｍの強誘電体膜１２７を形成する。
次に、スパッタ法により、強誘電体膜１２７の上に、強誘電体キャパシタの上部電極となる導電体膜１２８を例えば０．２μｍの厚さに形成する。本実施形態では、導電体膜１２８をＩｒＯ2により形成する。この導電体膜１２８は、例えば、Ｐｔ（白金）、Ｉｒ（イリジウム）、Ｒｕ（ルテニウム）、Ｒｈ（ロジウム）、Ｒｅ（レニウム）、Ｏｓ（オスミウム）及びＰｄ（パラジウム）等の金属、又はそれらの金属の酸化膜により形成することができる。
以下、図６（ａ）に示す構造を形成するまでの工程を説明する。上記の工程でバリアメタル１２５、導電体膜１２６、強誘電体膜１２７及び導電体膜１２８を形成した後、導電体膜１２８の所定の領域（強誘電体キャパシタ形成領域）上に、例えばＴｉＮ膜及びＳｉＯ2膜の積層構造を有するハードマスク（不図示）を形成し、ＲＩＥ法により導電体膜１２８、強誘電体膜１２７、導電体膜１２６及びバリアメタル１２５を一括エッチングする。これにより、図６（ａ）に示すように、下部電極１２６ａ、上部電極１２８ａ及びそれらの間の強誘電体膜１２７からなる強誘電体キャパシタ１３０が形成される。その後、ハードマスクを除去する。このＲＩＥ工程では、下部電極１２６ａのアスペクト比（下部電極１２６ａの厚さ／幅）が１／４以上（より好ましくは１／２以上）となるようにパターニングすることが必要である。本実施形態では、下部電極１２６ａのアスペクト比が１／２となるようにパターニングしたものとする。
以下、図６（ｂ）に示す構造を形成するまでの工程を説明する。上記の工程で導電体膜１２８、強誘電体膜１２７、導電体膜１２６及びバリアメタル１２５をエッチングして強誘電体キャパシタ１３０を形成した後、酸素を含む雰囲気中でＰＺＴのキュリー点以上の温度でアニールする。ここでは、６００℃の温度で１時間アニールしたものとする。その後、室温まで冷却する。この冷却過程で強誘電体膜１２７を構成するＰＺＴが立方晶から正方晶に転移する。また、ＰＺＴと下部電極１２６ａ（Ｐｔ）との間の熱膨張係数の差により、ＰＺＴに面内方向の圧縮応力が印加される。これにより、強誘電体膜１２７を構成するＰＺＴのｃ軸の主たる配向方向が厚さ方向（基板面に対し垂直方向）になる。
次に、層間絶縁膜１２１の上に、強誘電体キャパシタ１３０を覆う保護膜１３１を例えば２０〜１００ｎｍの厚さに形成する。この保護膜１３１は例えばＡｌ2Ｏ3（アルミナ）からなり、ＭＯＣＶＤ法又はスパッタ法により形成される。
以下、図７に示す構造を形成するまでの工程を説明する。上記の工程で保護膜１３１を形成した後、プラズマＣＶＤ法により、半導体基板１１０の上側全面に例えばＳｉＯ2からなる層間絶縁膜１３２を形成する。そして、フォトリソグラフィ法により、層間絶縁膜１３２の表面から所定のプラグ１２４ｂに到達するコンタクトホール１３２ａと、強誘電体キャパシタ１３０の上部電極１２８ａに到達するコンタクトホール１３２ｂとを形成する。
次に、基板１１０の上側全面にＴｉＮからなる密着層を例えば５０ｎｍの厚さに形成してコンタクトホール１３２ａ，１３２ｂの内面をこの密着層で覆う。その後、ＣＶＤ法により密着層の上にＷ（タングステン）膜を形成するとともに、コンタクトホール１３２ａ，１３２ｂ内にＷを充填する。そして、層間絶縁膜１３２の上のＷと密着層とをＣＭＰにより除去し、コンタクトホール１３２ａ，１３２ｂ内のみにＷを残すことにより、プラグ１３５ａ，１３５ｂを形成する。
次いで、層間絶縁膜１３２の上にＴｉ（６０ｎｍ）、ＴｉＮ（３０ｎｍ）、Ａｌ膜（４００ｎｍ）、Ｔｉ（５ｎｍ）及びＴｉＮ（７０ｎｍ）の積層膜を形成し、この積層膜をフォトリソグラフィ法によりパターニングして、配線１３６ａ，１３６ｂを形成する。その後、必要に応じて、更に層間絶縁膜及び上層配線を形成する。このようにして、Ｃｕプラグ１２４ｂ上に強誘電体キャパシタ１３０を積層したスタック構造の半導体装置（ＦｅＲＡＭ）が完成する。
本実施形態では、上述したように、強誘電体キャパシタ１３０の下部電極１２６ａとなる導電体膜１２６を（００１）配向のＰｔにより形成し、下部電極１２６ａのアスペクト比を１／４以上（本実施形態では１／２）としている。これにより、熱処理後の冷却過程においてＰＺＴに大きな面内圧縮応力が印加され、ＰＺＴのｃ軸の主たる配向方向が厚さ方向（基板面に垂直な方向）となる。その結果、従来に比べて分極特性がより一層良好な強誘電体キャパシタが形成され、ＦｅＲＡＭの信頼性が向上する。
上述した方法により製造された半導体装置（ＦｅＲＡＭ）の特性を、（１１１）配向のＰｔ膜の上に強誘電体膜を形成した従来の半導体装置の特性と比較した。その結果、本実施形態の半導体装置は、従来の半導体装置に比べて、スイッチング電荷量は約１．３倍、リーク電流量は約１／１０であった。また、１２５℃における高温加速劣化試験を行った結果、本実施形態の半導体装置の１００時間後の不良割合は、従来の半導体装置の約１／５であった。
（第２の実施形態）
図８は、本発明の第２の実施形態の半導体装置の製造方法により製造された半導体装置を示す断面図である。
図８は、本発明の第２の実施形態の半導体装置の製造方法により製造された半導体装置を示す断面図である。
本実施形態が第１の実施形態と異なる点は強誘電体キャパシタ１３０の下部電極がＰｔ膜とＳｒＲｕＯ3との積層構造を有していることにあり、その他の構成は第１の実施形態と基本的に同一であるので、図８において図７と同一物には同一符号を付してその詳しい説明は省略する。
本実施形態においては、バリアメタル１２５の上に、下部電極１２６ａとなるＰｔ膜をスパッタ法により０．１μｍ厚さに形成した後、Ｐｔ膜の上にスパッタ法によりＳｒＲｕＯ3をヘテロエピタキシャル成長させて、ＳｒＲｕＯ3膜１４１を０．０１μｍの厚さに形成する。その後、強誘電体膜１２７及び上部電極１２８ａとなるＩｒＯ2膜を形成し、ＲＩＥ法によりこれらのＩｒＯ2膜、強誘電体膜１２７、ＳｒＲｕＯ3膜１４１、Ｐｔ膜及びバリアメタル１２５をエッチングして、強誘電体キャパシタ１３０を形成する。その後の工程は第１の実施形態と同様であるので、ここでは説明を省略する。
本実施形態においては、Ｐｔ膜と強誘電体膜との間にＳｒＲｕＯ3膜１４１が介在しているので、このＳｒＲｕＯ3膜１４１により強誘電体キャパシタ１３０のＰＺＴからの酸素の離脱が防止される。これにより、本実施形態の半導体装置は、第１の実施形態と同様の効果を得ることができるのに加えて、強誘電体膜の劣化が抑制され、信頼性がより一層向上するという効果を奏する。
以下、本発明の諸態様を、付記としてまとめて記載する。
（付記１）半導体基板の上方に形成された下部電極と、前記下部電極上に形成された強誘電体膜と、前記強誘電体膜上に形成された上部電極とにより構成される強誘電体キャパシタを有する半導体装置において、
前記下部電極の熱膨張係数が前記強誘電体膜の熱膨張係数よりも大きく、前記強誘電体膜を構成する強誘電体のｃ軸の主たる配向方向が厚さ方向であることを特徴とする半導体装置。
前記下部電極の熱膨張係数が前記強誘電体膜の熱膨張係数よりも大きく、前記強誘電体膜を構成する強誘電体のｃ軸の主たる配向方向が厚さ方向であることを特徴とする半導体装置。
（付記２）前記下部電極が金属からなり、その下部電極のアスペクト比（厚さ／幅）が１／４以上であることを特徴とする付記１に記載の半導体装置。
（付記３）前記下部電極を構成する金属が、Ｐｔ（白金）、Ｉｒ（イリジウム）及びＲｕ（ルテニウム）のうちの少なくとも１種の貴金属を主成分とすることを特徴とする付記２に記載の半導体装置。
（付記４）前記下部電極が導電性酸化物からなり、その下部電極のアスペクト比（厚さ／幅）が１以上であることを特徴とする付記１に記載の半導体装置。
（付記５）前記下部電極を構成する導電性酸化物が、ＳｒＲｕＯ3、ＬａＮｉＯ3及びＬａＳｒＣｉＯ3のうちの少なくとも１種の酸化物を主成分とすることを特徴とする付記４に記載の半導体装置。
（付記６）前記下部電極が、金属膜とその上に形成された導電性酸化膜との積層構造を有することを特徴とする付記１に記載の半導体装置。
（付記７）前記下部電極が（００１）配向の導電体からなることを特徴とする付記１乃至６のいずれか１項に記載の半導体装置。
（付記８）前記強誘電体膜が正方晶ペロブスカイト酸化物であることを特徴とする付記１乃至７のいずれか１項に記載の半導体装置。
（付記９）半導体基板の上方に、前記半導体基板よりも熱膨張係数が大きい導電体により第１の導電体膜を形成する工程と、
前記第１の導電体膜の上に、前記導電体よりも熱膨張係数が小さい強誘電体により強誘電体膜を形成する工程と、
前記強誘電体膜の上に第２の導電体膜を形成する工程と、
前記第２の導電体膜、前記強誘電体膜及び前記第１の導電体膜をエッチングして所定の形状の強誘電体キャパシタを形成する工程と、
前記強誘電体キャパシタ形成後の前記半導体基板を前記強誘電体のキュリー点よりも高い温度で熱処理する工程と、
前記熱処理後の前記半導体基板を前記キュリー点以下の温度まで冷却する工程と
を有することを特徴とする半導体装置の製造方法。
前記第１の導電体膜の上に、前記導電体よりも熱膨張係数が小さい強誘電体により強誘電体膜を形成する工程と、
前記強誘電体膜の上に第２の導電体膜を形成する工程と、
前記第２の導電体膜、前記強誘電体膜及び前記第１の導電体膜をエッチングして所定の形状の強誘電体キャパシタを形成する工程と、
前記強誘電体キャパシタ形成後の前記半導体基板を前記強誘電体のキュリー点よりも高い温度で熱処理する工程と、
前記熱処理後の前記半導体基板を前記キュリー点以下の温度まで冷却する工程と
を有することを特徴とする半導体装置の製造方法。
（付記１０）前記第１の導電体膜をＰｔ（白金）、Ｉｒ（イリジウム）及びＲｕ（ルテニウム）のうちの少なくとも１種の貴金属により形成し、前記強誘電体キャパシタの下部電極のアスペクト比（厚さ／幅）を１／４以上とすることを特徴とする付記９に記載の半導体装置の製造方法。
（付記１１）前記第１の導電体膜をＳｒＲｕＯ3、ＬａＮｉＯ3及びＬａＳｒＣｉＯ3のうちの少なくとも１種の酸化物により形成し、前記強誘電体キャパシタの下部電極のアスペクト比（厚さ／幅）を１以上とすることを特徴とする付記９に記載の半導体装置の製造方法。
（付記１２）前記第１の導電体膜の配向方向を（００１）とすることを特徴とする付記９に記載の半導体装置の製造方法。
（付記１３）前記下部電極を、金属膜とその上に形成された導電性酸化膜との積層構造とすることを特徴とする付記９に記載の半導体装置。
１０，５１，１１０…基板、
１１，１１１…素子分離領域、
１４…ゲート電極、
１８ａ，１８ｂ，１１６，１１８…ｎ型不純物領域、
２１，３７，１２１，１３２…層間絶縁膜、
２４ａ，２４ｂ，３５，１２４ａ，１２４ｂ，１３５ａ，１３５ｂ…プラグ、
２５，３６，１３６ａ，１３６ｂ…配線、
２６，１２６ａ…下部電極、
２７，１２７…強誘電体膜、
２８，１２８ａ…上部電極、
３０，１３０…強誘電体キャパシタ、
５２…下側金属膜、
５３…ＰＺＴ膜、
５４…上側金属膜、
１１２…ウェル、
１１３…ゲート絶縁膜、
１１４…ゲート電極、
１１７…サイドウォール、
１２０…ストッパ層、
１２２…密着層、
１２３…Ｃｕ膜、
１２５…バリアメタル
１２６，１２８…導電体層、
１３１…保護膜、
１４１…ＳｒＲｕＯ3膜。
１１，１１１…素子分離領域、
１４…ゲート電極、
１８ａ，１８ｂ，１１６，１１８…ｎ型不純物領域、
２１，３７，１２１，１３２…層間絶縁膜、
２４ａ，２４ｂ，３５，１２４ａ，１２４ｂ，１３５ａ，１３５ｂ…プラグ、
２５，３６，１３６ａ，１３６ｂ…配線、
２６，１２６ａ…下部電極、
２７，１２７…強誘電体膜、
２８，１２８ａ…上部電極、
３０，１３０…強誘電体キャパシタ、
５２…下側金属膜、
５３…ＰＺＴ膜、
５４…上側金属膜、
１１２…ウェル、
１１３…ゲート絶縁膜、
１１４…ゲート電極、
１１７…サイドウォール、
１２０…ストッパ層、
１２２…密着層、
１２３…Ｃｕ膜、
１２５…バリアメタル
１２６，１２８…導電体層、
１３１…保護膜、
１４１…ＳｒＲｕＯ3膜。
Claims (5)
- 半導体基板の上方に形成された下部電極と、前記下部電極上に形成された強誘電体膜と、前記強誘電体膜上に形成された上部電極とにより構成される強誘電体キャパシタを有する半導体装置において、
前記下部電極の熱膨張係数が前記強誘電体膜の熱膨張係数よりも大きく、前記強誘電体膜を構成する強誘電体のｃ軸の主たる配向方向が厚さ方向であることを特徴とする半導体装置。 - 前記下部電極が金属からなり、その下部電極のアスペクト比（厚さ／幅）が１／４以上であることを特徴とする請求項１に記載の半導体装置。
- 前記下部電極が導電性酸化物からなり、その下部電極のアスペクト比（厚さ／幅）が１以上であることを特徴とする請求項１に記載の半導体装置。
- 半導体基板の上方に、前記半導体基板よりも熱膨張係数が大きい導電体により第１の導電体膜を形成する工程と、
前記第１の導電体膜の上に、前記導電体よりも熱膨張係数が小さい強誘電体により強誘電体膜を形成する工程と、
前記強誘電体膜の上に第２の導電体膜を形成する工程と、
前記第２の導電体膜、前記強誘電体膜及び前記第１の導電体膜をエッチングして所定の形状の強誘電体キャパシタを形成する工程と、
前記強誘電体キャパシタ形成後の前記半導体基板を前記強誘電体のキュリー点よりも高い温度で熱処理する工程と、
前記熱処理後の前記半導体基板を前記キュリー点以下の温度まで冷却する工程と
を有することを特徴とする半導体装置の製造方法。 - 前記第１の導電体膜の配向方向を（００１）とすることを特徴とする請求項４に記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2006088124A JP2007266228A (ja) | 2006-03-28 | 2006-03-28 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
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| JP2007266228A true JP2007266228A (ja) | 2007-10-11 |
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| JP (1) | JP2007266228A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009135217A (ja) * | 2007-11-29 | 2009-06-18 | Nec Electronics Corp | 半導体装置の製造方法および半導体装置 |
| US20160005961A1 (en) * | 2013-07-04 | 2016-01-07 | Kabushiki Kaisha Toshiba | Semiconductor device and dielectric film |
-
2006
- 2006-03-28 JP JP2006088124A patent/JP2007266228A/ja not_active Withdrawn
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| US10403815B2 (en) * | 2013-07-04 | 2019-09-03 | Toshiba Memory Corporation | Semiconductor device and dielectric film |
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