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JP2003179479A - 半導体装置 - Google Patents

半導体装置

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JP2003179479A
JP2003179479A JP2002221125A JP2002221125A JP2003179479A JP 2003179479 A JP2003179479 A JP 2003179479A JP 2002221125 A JP2002221125 A JP 2002221125A JP 2002221125 A JP2002221125 A JP 2002221125A JP 2003179479 A JP2003179479 A JP 2003179479A
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transistor
signal
electrically connected
output
power supply
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Hiroyuki Miyake
博之 三宅
Yutaka Shionoiri
豊 塩野入
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Semiconductor Energy Laboratory Co Ltd
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Semiconductor Energy Laboratory Co Ltd
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Abstract

(57)【要約】 【課題】 単極性のＴＦＴによって構成することが出
来、かつ負荷駆動能力の大きい回路を提供する。 【解決手段】 ＴＦＴ１５２のゲート電極と出力電極間
に設けられた容量１５４は、ブートストラップによって
ＴＦＴ１５２のゲート電極の電位を上昇させ、入力信号
に対してＴＦＴのしきい値による出力信号の振幅減衰を
生ずることのない正常な出力を得る。さらにＴＦＴ１５
３のゲート電極と出力電極との間に設けられた容量１５
５が、ＴＦＴ１５２のゲート電極の電位上昇を補助し、
より大きな負荷駆動能力を得る。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、インバータ、バッ
ファ、レベルシフタ、およびそれらを用いてなる半導体
装置に関する。なお本明細書中、表示装置とは、画素に
液晶素子を用いてなる液晶表示装置および、エレクトロ
ルミネッセンス(ＥＬ)素子を始めとした発光素子を用い
てなる発光装置を含むものとする。半導体装置とは、表
示装置に配置された画素に映像信号を入力し、映像の表
示を行うための処理を行う回路を指し、シフトレジス
タ、インバータ、バッファ、レベルシフタ等を始めとす
るパルス出力回路や、アンプ等を始めとする増幅回路を
含むものとする。
【０００２】
【従来の技術】近年、ガラス基板等の絶縁体上に半導体
薄膜を形成して作製される表示装置、特に薄膜トランジ
スタ(以下、ＴＦＴと表記)を用いた、ＬＣＤ(液晶ディ
スプレイ)を始めとするアクティブマトリクス型表示装
置は、多くの製品に利用され、普及している。ＴＦＴを
使用したアクティブマトリクス型表示装置は、マトリク
ス状に配置された数十万から数百万の画素を有し、各画
素に配置されたＴＦＴによって各画素の電荷を制御する
ことによって映像の表示を行っている。
【０００３】さらに最近の技術として、画素を構成する
画素ＴＦＴの他に、画素部の周辺領域にＴＦＴを用いて
駆動回路を基板上に同時形成するポリシリコンＴＦＴに
関する技術が発展してきており、装置の小型化、低消費
電力化に大いに貢献し、それに伴って、近年その応用分
野の拡大が著しいモバイル情報端末の表示部等に、表示
装置は不可欠なデバイスとなってきている。
【０００４】一般的に、半導体装置を構成する回路とし
ては、Ｎチャネル型ＴＦＴとＰチャネル型ＴＦＴを組み
合わせたＣＭＯＳ回路が使用されている。このＣＭＯＳ
回路の一例として、図１１にＣＭＯＳインバータを挙げ
る。Ｐチャネル型ＴＦＴ１１０１と、Ｎチャネル型ＴＦ
Ｔ１１０２とを組み合わせた形であり、入力信号に対
し、その極性を反転した出力信号が得られる(図１１
(Ｂ))。
【０００５】今、図１１(Ｃ)に示すように、ＣＭＯＳイ
ンバータの後段に、ある負荷(Ｌｏａｄ)が付いている状
態がある。このとき、ＣＭＯＳインバータを構成するＴ
ＦＴのサイズに対して過大な負荷が付いている場合、入
力(Ｉｎ)からあるパルスが入力されて出力されるパル
ス、すなわち図１１(Ｃ)において、インバータ(Ｉｎｖ
１)の出力(Ｏｕｔ i)は、図１１(Ｅ)に示すように、入
力信号の波形と比較して、パルスの立ち上がり、立ち下
がりともに、大きく鈍る場合がある。これは、負荷を駆
動するのに十分な電荷を供給する能力を、ＣＭＯＳイン
バータ自身が有していないためである。
【０００６】通常、半導体装置は、低消費電力が重要視
されることが多く、論理回路は比較的サイズの小さいＴ
ＦＴを用いて構成される。一方、表示領域は大型化が進
み、さらに画素数も増加しているため、画素による負荷
は大きなものとなっている。前述のように、駆動能力の
小さいインバータの後段に大きな負荷が付いた場合、パ
ルスが正常に出力されなくなる。
【０００７】そこで通常は、駆動回路部と画素部との間
に、バッファを設ける。代表的には、図１１(Ｄ)に示す
ように、複数段のインバータを直列に配置し、徐々にサ
イズの大きいインバータを駆動することによって、最終
的な負荷を無理なく駆動できるようにしている。このよ
うにすると、バッファ最終段(Ｉｎｖ４)出力(Ｏｕｔii)
の波形は、図１１(Ｃ)のような構成と比較しても、大き
く鈍ることなく、正常なパルスとして出力し、後段の負
荷を駆動することが出来る。
【０００８】ところで、表示装置は、近年様々な電子機
器の表示部に採用され、その利用分野は拡大の一途を辿
っている。最近では比較的安価な電子機器にも積極的に
採用されているため、さらなるコストダウンが望まれ
る。
【０００９】表示装置は、成膜→フォトマスクによる露
光→エッチングという工程を繰り返すことによって、多
層構造を成すため、その工程は大変に複雑であることが
製造コストの上昇を招いている。さらに、前述のように
基板上に駆動回路および画素部を一体形成する場合、一
部の不具合が製品全体の不具合となる点においても、歩
留まりに大きく影響している。
【００１０】コストダウンの方法の１つとしては、工程
を可能な限り削減し、簡単かつ短期間で作製できるもの
とすることが挙げられる。そこで、駆動回路の構成をＣ
ＭＯＳ構成ではなく、Ｎチャネル型ＴＦＴもしくはＰチ
ャネル型ＴＦＴのいずれか単一極性のＴＦＴを用いてな
る構成とし、表示装置を作製する。これによって、半導
体層に導電型を付与する不純物添加の工程を、単純には
１／２とすることが出来、さらにフォトマスクの枚数を
減らすことも出来るため、コスト面でのメリットを考え
ると大変に有効である。
【００１１】ここで、従来知られている単一極性型の回
路について説明する。
【００１２】図１２(Ａ)は、インバータをＮチャネル型
ＴＦＴ２個によって構成した例である。ＴＦＴ１２０１
および１２０２のゲート電極に信号が入力される２入力
型であり、一方の入力信号の反転信号が他方の入力とな
る。
【００１３】ここで、図１２(Ａ)に示したインバータの
動作について簡単に説明する。なお、本明細書において
は、回路の構成や動作を説明する際に、ＴＦＴの３電極
の名称を「ゲート電極、入力端、出力端」と、「ゲート
電極、ソース領域、ドレイン領域」とを使い分けてい
る。これは、ＴＦＴの動作を説明する際に、ゲート・ソ
ース間電圧を考える場合が多いが、ＴＦＴのソース領域
とドレイン領域とは、ＴＦＴの構造上、明確に区別する
ことが難しいため、名称を統一することで逆に混同を生
じる恐れがあるためである。信号の入出力を説明する際
には、入力端、出力端と呼び、ＴＦＴの電極の電位の関
係について説明する際は、入力端と出力端のうちいずれ
か一方をソース領域、他方をドレイン領域と呼ぶことと
する。
【００１４】まず、図１２(Ａ)の２入力型インバータの
動作について説明する。第１の入力(Ｉｎ)にＨレベルが
入力され、第２の入力(Ｉｎｂ)にＬレベルが入力される
と、ＴＦＴ１２０１がＯＦＦし、ＴＦＴ１２０２がＯＮ
する。従って出力(Ｏｕｔ)にはＬレベルが現れ、その電
位はＶＳＳとなる。一方、第１の入力(Ｉｎ)にＬレベル
が入力され、第２の入力(Ｉｎｂ)にＨレベルが入力され
ると、ＴＦＴ１２０１がＯＮし、ＴＦＴ１２０２がＯＦ
Ｆする。従って出力(Ｏｕｔ)にはＨレベルが現れ、ＶＤ
Ｄ側に引き上げられる。
【００１５】このとき、出力(Ｏｕｔ)がＨレベルとなる
ときの電位について考える。
【００１６】図１２(Ａ)において、ＴＦＴ１２０１のゲ
ート電極にＨレベルが入力されているとき、ＴＦＴ１２
０２のゲート電極にはＬレベルが入力される。よって、
ＴＦＴ１２０１がＯＮし、ＴＦＴ１２０２はＯＦＦす
る。よって、出力(Ｏｕｔ)の電位は上昇を始めるが、出
力(Ｏｕｔ)の電位が(ＶＤＤ−ＶｔｈＮ)となったところ
で、ＴＦＴ１２０１のゲート・ソース間電圧はしきい値
ＶｔｈＮに等しくなる。つまりこの瞬間、ＴＦＴ１２０
１がＯＦＦするため、これ以上出力(Ｏｕｔ)の電位が上
昇することが出来ない。
【００１７】図１２(Ａ)に示したインバータを直列に複
数段接続した回路を、それぞれ図１２(Ｂ)に示す。この
ような回路においては、ある段の出力がそのまま次段の
入力となる。先程のように、出力端子にＨレベルが現れ
るとき、１段目の出力(Ｏｕｔ i)、次段の出力(Ｏｕｔ
ii)は、入力信号に対してＶｔｈＮだけ振幅が減衰した
波形となって現れる。３段目の出力(Ｏｕｔ iii)は、１
段目出力よりもさらにＶｔｈＮだけ振幅が減衰する(図
１２(Ｃ))。同様にして、段を重ねるごとにしきい値分
の振幅減衰が生ずるため、波形は急激に振幅が縮小し、
満足な回路として機能することが出来ない。
【００１８】このように、単一極性のＴＦＴを用いて回
路を構成する際の問題を解決するにあたり、ブートスト
ラップ法が知られている。この方法を用いて動作する基
本的な回路を図１３(Ａ)に示す。
【００１９】図１３(Ａ)は、特許第３０９２５０６号に
開示されている、３つのＮチャネル型ＴＦＴ１３０１〜
１３０３および容量手段１３０４によって構成されたイ
ンバータである。ＴＦＴ１３０３のゲート電極にある信
号が入力され、ＴＦＴ１３０１の入力端に、その反転信
号が入力される。
【００２０】動作について説明する。ここで、入力信号
の振幅はＶＤＤ−ＶＳＳ間であるとする。図１３(Ａ)と
共に、図１３(Ｂ)も参照する。図１３(Ｂ)は、入力信号
(Ｉｎ)、ＴＦＴ１３０２のゲート電極の電位(Ｖｆ)、お
よび出力信号(Ｏｕｔ)を示したものである。
【００２１】入力(Ｉｎ)にＨレベルの信号が入力され、
反転入力(Ｉｎｂ)にＬレベルの信号が入力されると、Ｔ
ＦＴ１３０１はゲート電極の電位がＶＤＤであり、ＯＮ
状態にあるので、ＴＦＴ１３０２のゲート電極の電位は
ＬレベルとなってＯＦＦする。一方、ＴＦＴ１３０３の
ゲート電極にはＨレベルが入力されてＯＮし、出力(Ｏ
ｕｔ)にはＬレベルが現れる。
【００２２】入力(Ｉｎ)にＬレベルの信号が入力され、
反転入力(Ｉｎｂ)にＨレベルの信号が入力されると、Ｔ
ＦＴ１３０１はゲート電極の電位がＶＤＤであり、ＯＮ
状態にあるので、ＴＦＴ１３０２のゲート電極の電位は
Ｈレベルとなる。ただし、ＴＦＴ１３０１のゲート電極
の電位がＶＤＤであるため、ＴＦＴ１３０１の出力端の
電位、すなわちＴＦＴ１３０２のゲート電極の電位が
(ＶＤＤ−ＶｔｈＮ)となったところでＴＦＴ１３０１は
ＯＦＦ状態となる。従ってこの瞬間、ＴＦＴ１３０２の
ゲート電極は浮遊状態となる。一方、ＴＦＴ１３０３は
ＯＦＦする。
【００２３】このとき、ＴＦＴ１３０２のゲート・ソー
ス間電圧は、そのしきい値電圧を上回っているのでＯＮ
し、ＴＦＴ１３０２の出力端の電位がＶＤＤ側に引き上
げられる。ただし、この時点ではＴＦＴ１３０２のゲー
ト電極の電位は(ＶＤＤ−ＶｔｈＮ)であるから、ＴＦＴ
１３０２の出力端の電位は(ＶＤＤ−２ＶｔｈＮ)までし
か上昇し得ない。
【００２４】しかし、ＴＦＴ１３０２の出力端とゲート
電極間には容量１３０４が設けてあり、ＴＦＴ１３０２
のゲート電極は浮遊状態となっているので、ＴＦＴ１３
０２の出力端の電位が上昇するのに伴い、容量結合によ
ってＴＦＴ１３０２のゲート電極の電位が、図１３(Ｂ)
の(ii)に示すΔＶｆだけ上昇する。そしてその電位が
(ＶＤＤ＋ＶｔｈＮ)を上回ることによって、ＴＦＴ１３
０２の出力端の電位はＶＤＤに等しくなる。なお、図１
３(Ｂ)の(iii)に１３５０で示す点線は、図１２(Ａ)
(Ｂ)に示したインバータを用いた場合の出力例である。
【００２５】以上の手順で、図１３(Ａ)に示したインバ
ータは、ＴＦＴのしきい値による振幅減衰を受けること
なく、反転信号を出力する。このように、２ノード間の
容量結合を利用して、浮遊状態となったノードの電位を
操作する方法をブートストラップ法という。
【００２６】
【発明が解決しようとする課題】ブートストラップ法を
用いたインバータにおいて、後段に大きい負荷が付いた
場合には、負荷の充電に時間を取られるため、立ち上が
り時間が大きくなる。容量１３０４を大きくすること
で、ブートストラップの効果を上げることは可能である
が、逆に大きすぎる場合には、入力に対する出力の電位
上昇の遅延が大きくなるため、限度がある。
【００２７】出力の後段に付く負荷がさらに大きい場
合、入力信号の振幅が小さい(Ｈレベルが低い)場合、Ｔ
ＦＴのしきい値が大きい場合、あるいはブートストラッ
プ動作の際、浮遊状態となるＴＦＴのゲート電極におけ
る寄生容量が大きい場合などには、立ち上がり時間が大
きくなったり、ブートストラップが十分に機能せず、出
力信号の振幅が正常に取れなくなったりする(具体的に
はＨレベルが十分に持ち上がらなくなる)場合がある。
【００２８】本発明は前述のような場合において、立ち
上がり時間を小さく抑え、または出力信号の振幅を正常
に出来るような構成であり、さらに負荷の駆動能力が高
い回路を提供することを目的としてなされたものであ
る。
【００２９】
【課題を解決するための手段】図１(Ａ)に示すように、
図１３(Ａ)の構成に、ＴＦＴを２つ追加した構成とす
る。図１３(Ａ)におけるＴＦＴ１３０２、１３０３は、
ブートストラップ動作および後段の負荷を充放電する役
目を有しているが、図１(Ａ)に示す構成では、ＴＦＴ１
０２、１０３はブートストラップ動作のみに寄与するＴ
ＦＴであり、負荷の充放電を行うＴＦＴとして、ＴＦＴ
１０５、１０６が設けられる。このような構成とするこ
とで、ある程度後段に付く負荷が大きい場合にも、機能
を損なわず良好な動作が得られる。
【００３０】ここで、図１(Ａ)において、浮遊状態とな
っているときのＴＦＴ１０２のゲート電極の電位をＶ1
とし、そのときのＴＦＴ１０２の出力電極の電位をＶ2
とする。ＴＦＴ１０２のゲート電極には、容量１０４お
よび、寄生容量その他からなる容量が存在するとし、そ
れらをそれぞれＣ1、Ｃ0とする。
【００３１】今、Ｖ2がＶ2(０)からＶ2(１)まで変動す
るとする(ただし、Ｖ2(０)＜Ｖ2(１))。この変動値をΔ
Ｖ2とすると、Ｃ１による容量結合によって、Ｖ1の電位
もＶ1(０)からＶ1(１)まで変動する(ただし、Ｖ1(０)＜
Ｖ1(１))。この変動値をΔＶ1とすると、これらの関係
は以下の式で示される。
【００３２】 ΔＶ1＝ΔＶ2[Ｃ1／(Ｃ0＋Ｃ1)] ・・・(式１)
【００３３】ΔＶ1を大きくする、すなわち浮遊状態と
なっているＴＦＴ１０２のゲート電極の電位の変動量を
大きくするには、 (１)[Ｃ1／(Ｃ0＋Ｃ1)]の値を大きくする (２) ΔＶ2を大きくする の２つが考えられる。前者の場合、寄生容量Ｃ0に対
し、ＴＦＴ１０２のゲート電極と出力電極間の結合容量
Ｃ1を十分に大きくすることによってなる。後者の場
合、ΔＶ2＝[Ｖ2(１)−Ｖ2(０)]であるから、Ｖ2(０)を
低くするか、Ｖ2(１)を高くする方法が考えられる。Ｖ2
(１)は、この構成ではＶＤＤ以上の上昇は困難であるの
で、Ｖ2(０)を低くする方法を採ることとする。
【００３４】Ｖ2(０)を低くすることによって、ＴＦＴ
１０２のゲート・ソース間電圧を大きくすることが出
来、より多くのドレイン電流を流すことが出来る。この
ことにより、立ち上がり時間の短縮が期待出来る。
【００３５】このような手段を実現するため、図１(Ｂ)
に示すように、ＴＦＴ１５２のゲート電極と出力端との
間に設けられた容量手段１５４に加え、ＴＦＴ１５３の
ゲート電極と出力端との間にも容量手段１５５を設け
る。
【００３６】このような構成とすることで、負荷の駆動
能力が高く出来るため、バッファ等の段数を少なくする
ことが出来、回路の占有面積縮小につながる。
【００３７】よって、駆動回路および画素部を単一極性
のＴＦＴを用いて構成出来るため、表示装置の作製工程
における、半導体層へ不純物元素を添加する工程の一部
を省略することが出来る。
【００３８】以下に本発明の構成について記載する。
【００３９】本発明の半導体装置は、入力端が第１の電
源と電気的に接続された第１および第２のトランジスタ
と、入力端が第２の電源と電気的に接続された第３およ
び第４のトランジスタと、出力端が前記第１および第２
のトランジスタのゲート電極と電気的に接続された第５
のトランジスタと、前記第５のトランジスタの出力端と
前記第１のトランジスタの出力端との間に電気的に接続
された容量手段とを有する電圧補償回路と、前記第２お
よび第４のトランジスタのゲート電極に第１の信号を入
力する第１の信号入力部と、前記第５のトランジスタの
入力端に第２の信号を入力する第２の信号入力部と、信
号出力部とを有し、前記第１乃至第５のトランジスタは
いずれも同一導電型であり、前記第１のトランジスタの
出力端と、前記第３のトランジスタの出力端とは電気的
に接続され、前記第２のトランジスタの出力端と、前記
第４のトランジスタの出力端と、前記信号出力部とは電
気的に接続され、前記第５のトランジスタのゲート電極
は、前記第１の電源もしくは、第３の電源と電気的に接
続され、前記電圧補償回路は、前記信号出力部より出力
される信号の振幅減衰を補償することを特徴とする。
【００４０】本発明の半導体装置は、入力端が第１の電
源と電気的に接続された第１および第２のトランジスタ
と、入力端が第２の電源と電気的に接続された第３およ
び第４のトランジスタと、出力端が前記第１および第２
のトランジスタのゲート電極と電気的に接続された第５
のトランジスタと、前記第１のトランジスタのゲート電
極と前記第１のトランジスタの出力端との間に電気的に
接続された第１の容量手段と、前記第３および第４のト
ランジスタのゲート電極と、前記第３のトランジスタの
出力端との間に電気的に接続された第２の容量手段とを
有する電圧補償回路と、前記第２および第４のトランジ
スタのゲート電極に第１の信号を入力する第１の信号入
力部と、前記第５のトランジスタの入力端に第２の信号
を入力する第２の信号入力部と、信号出力部とを有し、
前記第１乃至第５のトランジスタはいずれも同一導電型
であり、前記第１のトランジスタの出力端と、前記第３
のトランジスタの出力端とは電気的に接続され、前記第
２のトランジスタの出力端と、前記第４のトランジスタ
の出力端と、前記信号出力部とは電気的に接続され、前
記第５のトランジスタのゲート電極は、前記第１の電源
もしくは、第３の電源と電気的に接続され、前記電圧補
償回路は、前記信号出力部より出力される信号の振幅減
衰を補償することを特徴とする。
【００４１】本発明の半導体装置は、前記容量手段は、
活性層材料、ゲート電極を構成する材料、あるいは配線
材料のうちいずれか２材料と、前記２材料間の絶縁層と
を用いてなることを特徴とする。
【００４２】本発明の半導体装置は、前記第１あるいは
第２の容量手段は、活性層材料、ゲート電極を構成する
材料、あるいは配線材料のうちいずれか２材料と、前記
２材料間の絶縁層とを用いてなることを特徴とする。
【００４３】本発明の半導体装置は、前記導電型がＮチ
ャネル型であるとき、第２の電源電位＜第１の電源電位
であり、前記導電型がＰチャネル型であるとき、第２の
電源電位＞第１の電源電位であることを特徴とする。
【００４４】本発明の半導体装置は、前記導電型がＮチ
ャネル型であるとき、第２の電源電位＜第３の電源電位
＜第１の電源電位であり、前記導電型がＰチャネル型で
あるとき、第２の電源電位＞第３の電源電位＞第１の電
源電位であることを特徴とする。
【００４５】本発明の半導体装置は、入力端が第１の電
源と電気的に接続された第１および第２のトランジスタ
と、入力端が第２の電源と電気的に接続された第３およ
び第４のトランジスタと、入力端が第１の電源と電気的
に接続され、出力端が前記第１および第２のトランジス
タのゲート電極と電気的に接続された第５のトランジス
タと、入力端が第２の電源と電気的に接続され、出力端
が前記第１および第２のトランジスタのゲート電極と電
気的に接続された第６のトランジスタと、前記第１のト
ランジスタのゲート電極と前記第１のトランジスタの出
力端との間に電気的に接続された容量手段とを有する電
圧補償回路と、前記第２、第４および第６のトランジス
タのゲート電極に第１の信号を入力する第１の信号入力
部と、前記第５のトランジスタのゲート電極に第２の信
号を入力する第２の信号入力部と、信号出力部とを有
し、前記第１乃至第６のトランジスタはいずれも同一導
電型であり、前記第１のトランジスタの出力端と、前記
第３のトランジスタの出力端とは電気的に接続され、前
記第２のトランジスタの出力端と、前記第４のトランジ
スタの出力端とは電気的に接続され、前記電圧補償回路
は、前記信号出力部より出力される信号の振幅減衰を補
償することを特徴とする。
【００４６】本発明の半導体装置は、入力端が第１の電
源と電気的に接続された第１および第２のトランジスタ
と、入力端が第２の電源と電気的に接続された第３およ
び第４のトランジスタと、入力端が第１の電源と電気的
に接続され、出力端が前記第１および第２のトランジス
タのゲート電極と電気的に接続された第５のトランジス
タと、入力端が第２の電源と電気的に接続され、出力端
が前記第１および第２のトランジスタのゲート電極と電
気的に接続された第６のトランジスタと、前記第１のト
ランジスタのゲート電極と前記第１のトランジスタの出
力端との間に電気的に接続された第１の容量手段と、前
記第３のトランジスタのゲート電極と前記第３のトラン
ジスタの出力端との間に電気的に接続された第２の容量
手段とを有する電圧補償回路と、前記第２、第４および
第６のトランジスタのゲート電極に第１の信号を入力す
る第１の信号入力部と、前記第５のトランジスタのゲー
ト電極に第２の信号を入力する第２の信号入力部と、信
号出力部とを有し、前記第１乃至第６のトランジスタは
いずれも同一導電型であり、前記第１のトランジスタの
出力端と、前記第３のトランジスタの出力端とは電気的
に接続され、前記第２のトランジスタの出力端と、前記
第４のトランジスタの出力端とは電気的に接続され、前
記電圧補償回路は、前記信号出力部より出力される信号
の振幅減衰を補償することを特徴とする。
【００４７】本発明の半導体装置は、前記容量手段は、
活性層材料、ゲート電極を構成する材料、あるいは配線
材料のうちいずれか２材料と、前記２材料間の絶縁層と
を用いてなることを特徴とする。
【００４８】本発明の半導体装置は、前記第１あるいは
第２の容量手段は、活性層材料、ゲート電極を構成する
材料、あるいは配線材料のうちいずれか２材料と、前記
２材料間の絶縁層とを用いてなることを特徴とする。
【００４９】本発明の半導体装置は、前記導電型がＮチ
ャネル型であるとき、第２の電源電位＜第１の電源電位
であり、前記導電型がＰチャネル型であるとき、第２の
電源電位＞第１の電源電位であることを特徴とする。
【００５０】
【発明の実施の形態】図１(Ａ)(Ｂ)に示した回路の動作
について説明する。基本的な回路の動作は、図１３を用
いて説明した通りであり、第１の信号入力部(Ｉｎ)にＨ
レベルが入力され、第２の信号入力部(Ｉｎｂ)にＬレベ
ルが入力されたとき、信号出力部(Ｏｕｔ)よりＬレベル
が現れ、第１の信号入力部(Ｉｎ)にＬレベルが入力さ
れ、第２の信号入力部(Ｉｎｂ)にＨレベルが入力された
とき、信号出力部(Ｏｕｔ)よりＨレベルが現れる。この
とき、ブートストラップ法によって、ＴＦＴのしきい値
に起因する電圧振幅の減衰を補償し、正常な振幅の出力
を得ることが出来るものである。さらに、ブートストラ
ップ動作と、負荷の充放電動作とを、それぞれ独立した
ＴＦＴによって行うため、高速動作が可能であり、かつ
十分な負荷の駆動能力が実現される。
【００５１】さらに図１(Ｂ)の構成は、第１の信号入力
部(Ｉｎ)に入力される信号がＨレベルからＬレベルに変
化する瞬間の動作に特徴がある。以下に説明する。
【００５２】図１(Ｃ)は、本発明を適用したインバータ
の動作に関する、各部の信号波形を示したものである。
図１(Ｂ)(Ｃ)を用いて動作について説明する。なお、入
力信号の振幅はＶＤＤ−ＶＳＳ間とする。
【００５３】第１の信号入力部(Ｉｎ)にＨレベルが入力
され、ＴＦＴ１５３、１５７がＯＮする。一方、ＴＦＴ
１５１はゲート電極に常にＶＤＤが入力されており、第
２の信号入力部(Ｉｎｂ)にＬレベルが入力されると、Ｔ
ＦＴ１５１を通過してＴＦＴ１５２、１５６のゲート電
極がＬレベルとなり、ＯＦＦする。よって、信号出力部
(Ｏｕｔ)にはＬレベルが現れる。
【００５４】続いて、第１の信号入力部(Ｉｎ)に入力さ
れている信号がＨレベルからＬレベルになリ始める。そ
の電位がＴＦＴ１５３のしきい値を下回ると、ＴＦＴ１
５３がＯＦＦする。よってＴＦＴ１５３の出力端が一瞬
浮遊状態となる。さらに第１の信号入力部(Ｉｎ)に入力
されている信号の電位が低下、すなわちＴＦＴ１５３の
ゲート電極の電位が低下する。それに伴って、容量１５
５によるＴＦＴ１５３のゲート電極と出力端との間の容
量結合により、浮遊状態となっているＴＦＴ１５３の出
力端の電位が、図１(Ｃ)に示すように、ΔＶf'で示すだ
け低下する。
【００５５】同時に、第２の信号入力部(Ｉｎｂ)に入力
されている信号は、ＬレベルからＨレベルとなる。よっ
てＴＦＴ１５２、１５６のゲート電極の電位が上昇し、
その電位が(ＶＤＤ−ＶｔｈＮ)となったところで浮遊状
態となる。
【００５６】ここで、ＴＦＴ１５２の出力端の電位は、
(ＶＳＳ−ΔＶf)であり、ＴＦＴ１５２のゲート・ソー
ス間電圧は、図１３(Ａ)に示した回路におけるＴＦＴ１
３０２のゲート・ソース間電圧よりも大きくなってい
る。すなわち、ＴＦＴ１５２は、ＴＦＴ１３０２よりも
多くの電流が流れることになる。
【００５７】従って、ＴＦＴ１５２の出力端の電位の上
昇は、ＴＦＴ１３０２の出力端の電位の上昇よりも早く
なる。よってブートストラップによって持ち上げられる
ＴＦＴ１５２、１５６のゲート電極の電位が持ち上がる
早さも、ＴＦＴ１３０２のゲート電極の電位が持ち上が
る早さよりも速くなる。
【００５８】よって、信号出力部(Ｏｕｔ)にＨレベルが
現れ、その立ち上がり時間は図１３(Ａ)に示した回路よ
りも短くなる。さらに、ＴＦＴ１５２、１５６を流れる
電流が大きくなることから、出力後段に付く負荷が大き
い場合にも、ＴＦＴ１５２のゲート電極の電位は正常な
ブートストラップ動作によって(ＶＤＤ＋ＶｔｈＮ)より
も高い値まで上昇することが出来る。これが図１３(Ａ)
に示した従来のブートストラップ法による回路の場合、
浮遊状態となっているＴＦＴ１３０２のゲート電極の電
位は、図１(Ｃ)に点線で波形を示すように、(ＶＤＤ＋
ＶｔｈＮ)より高い電位まで持ち上がることが出来ない
場合があり、従って出力信号の振幅も減衰することにな
る。
【００５９】図２を用いて、第１の信号入力部(Ｉｎ)に
入力されている信号がＨレベルからＬレベルに変わる瞬
間の遷移的な動作について詳細に説明する。
【００６０】図２(Ａ)は、図１(Ｂ)に示した回路と同様
である。ここで、容量１５４、１５５およびその両端の
ノードにおける電位の変化にのみ着目して説明する。
【００６１】図２(Ｂ)は、容量１５４、１５５のみを抜
き出して示したものであり、ＴＦＴ１５２のゲート電極
に該当するノードをＶ１５２Ｇ、ＴＦＴ１５２の出力端
に該当するノードをＶ１５２Ｓ、ＴＦＴ１５３のゲート
電極に該当するノードをＶ１５３Ｇとして示す。
【００６２】図２(Ｃ)は、第１の信号入力部(Ｉｎ)にＨ
レベルが入力され、第２の信号入力部(Ｉｎｂ)にＬレベ
ルが入力されている様子を示している。このとき、ノー
ドＶ１５２Ｇの電位はＶＳＳ、ノードＶ１５２Ｓの電位
はＶＳＳ、ノードＶ１５３Ｇの電位はＶＤＤである。
【００６３】続いて、図２(Ｄ)に示すように、第１の信
号入力部(Ｉｎ)に入力されている信号がＨレベルからＬ
レベルとなる。よって、ＴＦＴ１５３のゲート電極の電
位が降下し、しきい値を下回ったとき、ＴＦＴ１５３が
ＯＦＦする。よってノードＶ１５２Ｓは浮遊状態とな
る。さらにノードＶ１５３Ｇの電位は、ＴＦＴ１５３の
しきい値を下回った後も降下し、その電位がＶＳＳとな
る。ノードＶ１５２Ｓの電位は、容量１５５による、ノ
ードＶ１５３Ｇとの容量結合によって、ΔＶｆ'だけ降
下する。従ってノードＶ１５３Ｇの電位は、図２(Ｄ)に
示すように(ＶＳＳ−ΔＶｆ')となる。
【００６４】同時に、第２の信号入力部(Ｉｎｂ)に入力
されている信号はＬレベルからＨレベルとなる。よって
ＴＦＴ１５２がＯＮし、ノードＶ１５２Ｇの電位が(Ｖ
ＤＤ−ＶｔｈＮ)となったところで、ノードＶ１５２Ｇ
は浮遊状態となる。その後、ブートストラップによって
さらにΔＶｆだけ上昇し、ノードＶ１５２Ｇの電位は
(ＶＤＤ−ＶｔｈＮ＋ΔＶｆ)となる。従ってノードＶ１
５２Ｓの電位はＶＤＤまで上昇する。同時に、ＴＦＴ１
５６のゲート電極の電位もまた、ノードＶ１５２Ｇの電
位に等しいので、信号出力部(Ｏｕｔ)には、正常にＶＤ
Ｄまで上昇したＨレベルが現れる。
【００６５】本発明は、以上に示した動作によって、後
段に大きな負荷を有する場合にも十分な駆動能力を得る
ものである。なお、本実施形態においては、ＴＦＴの極
性はＮチャネル型である場合を例として説明したが、勿
論、Ｐチャネル型ＴＦＴを用いて構成しても良い。
【００６６】
【実施例】以下に、本発明の実施例について記載する。
【００６７】[実施例１]実施形態において説明した、図
１に示した回路は、ＴＦＴ１０２のゲート電極を浮遊状
態にする役割は、ＴＦＴ１０１のみによってなされてい
る。このとき、ＴＦＴ１０２のゲート電極の電位が(Ｖ
ＤＤ−ＶｔｈＮ)となったところで浮遊状態となること
は前述の通りである。つまり、仮に入力信号のＨレベル
が(ＶＤＤ−ＶｔｈＮ)に満たない場合、ＴＦＴ１０１が
ＯＦＦしないため、ＴＦＴ１０２のゲート電極は浮遊状
態となることはなく、従ってブートストラップが働かな
い。
【００６８】このような場合、図９(Ａ)に示す回路を用
いる。図１に示した回路との相違は、ＴＦＴ９０３のゲ
ート電極を浮遊状態とするために、ＴＦＴ９０１、９０
２の２個のＴＦＴを用いている点である。この回路を用
いて、前述の条件について考える。ここで、入力信号の
電圧振幅を、ＶＤＤ０(Ｈｉ)−ＶＳＳ(Ｌｏ)とし、各電
位の大小関係を、 ＶＳＳ＜ＶｔｈＮ＜ＶＤＤ０＜(ＶＤＤ−ＶｔｈＮ) ・・・(式２) とする。
【００６９】第１の信号入力部(Ｉｎ)にＨレベルが入力
され、第２の信号入力部Ｉｎｂ)にＬレベルが入力され
ると、ＴＦＴ９０２、ＴＦＴ９０４、ＴＦＴ９０８がＯ
Ｎする。さらに、ＴＦＴ９０１がＯＦＦするので、ＴＦ
Ｔ９０３、９０７のゲート電極にはＬレベルが入力され
てＯＦＦする。よって信号出力部(Ｏｕｔ)にはＬレベル
が現れる。
【００７０】一方、第１の信号入力部(Ｉｎ)にＬレベル
が入力され、第２の信号入力部(Ｉｎｂ)にＨレベルが入
力されると、ＴＦＴ９０２、ＴＦＴ９０４、ＴＦＴ９０
８がＯＦＦする。また、ＴＦＴ９０１がＯＮして、ＴＦ
Ｔ９０３、９０７のゲート電極の電位が上昇する。この
とき、ＴＦＴ９０１のゲート電極の電位は、ＶＤＤ０で
あるから、ＴＦＴ９０３、９０７のゲート電極の電位
は、(ＶＤＤ０−ＶｔｈＮ)となったところで確実に浮遊
状態となる。以後は実施形態に示したように、ブートス
トラップによって信号出力部(Ｏｕｔ)には、Ｈレベルが
正常に現れる。
【００７１】よって、図９(Ａ)に示した回路を用いる
と、(ＶＤＤ０−ＶＳＳ)の振幅を有する信号の入力に対
し、(ＶＤＤ−ＶＳＳ)の振幅を有する出力を得ることが
出来る。つまり、レベルシフタとして機能させることが
出来る。
【００７２】図９(Ｂ)もまた同様の回路である。ＴＦＴ
９１１のゲート電極は、電源ＶＤＤに接続され、信号入
力はＴＦＴ９１２のゲート電極のみであり、１入力型で
同様の動作を得ることが可能である。
【００７３】[実施例２]本実施例においては、同一基板
上に、画素部および、画素部周辺に設ける駆動回路のＴ
ＦＴを同時に作製する方法について説明する。なお、例
として液晶表示装置の作製工程を挙げるが、本発明は前
述のとおり、液晶表示装置に限定されない。
【００７４】まず、図７(Ａ)に示すように、コーニング
社の＃７０５９ガラスや＃１７３７ガラス等に代表され
るバリウムホウケイ酸ガラス、またはアルミノホウケイ
酸ガラス等からなる基盤５００１上に酸化シリコン膜、
窒化シリコン膜、または酸化窒化シリコン膜等の絶縁膜
からなる下地膜５００２を形成する。特に図示していな
いが、下地膜５００２の形成については、例えば、プラ
ズマＣＶＤ法でＳｉＨ 4、ＮＨ3、Ｎ2Ｏから作製される
酸化窒化シリコン膜を１０〜２００nm(好ましくは５０
〜１００nm)の厚さに形成し、同様にＳｉＨ4、Ｎ2Ｏか
ら作製される酸化窒化水素化シリコン膜を５０〜２００
nm(好ましくは１００〜１５０nm)の厚さに積層形成す
る。
【００７５】続いて、島状の半導体層５００３〜５００
５は、非晶質構造を有する半導体膜を。レーザー結晶化
法や公知の熱結晶化法を用いて作製した結晶質半導体膜
で形成する。この島状の半導体層５００３〜５００５の
厚さは２５〜８０nm(好ましくは３０〜６０nm)として形
成する。結晶質半導体層の材料には特に限定は無いが、
好ましくはシリコンまたはシリコンゲルマニウム(Ｓｉ
Ｇｅ)合金等で形成すると良い。
【００７６】レーザー結晶化法で結晶質半導体膜を作製
するには、パルス発振型または連続発光型のエキシマレ
ーザーやＹＡＧレーザー、ＹＶＯ4レーザーを用いる。
これらのレーザーを用いる場合には、レーザー発振器か
ら放射されたレーザー光を光学系で線状に集光して半導
体膜に照射する方法を用いると良い。結晶化の条件は実
施者が適宜選択するものであるが、エキシマレーザーを
用いる場合にはパルス発振周波数を３０Hzとし、レーザ
ーエネルギー密度を１００〜４００mJ/cm2(代表的には
２００〜３００mJ/cm2)とする。また、ＹＡＧレーザー
を用いる場合にはその第２高調波を用い、パルス発振周
波数１〜１０kHzとし、レーザーエネルギー密度を３０
０〜６００mJ/cm2(代表的には３５０〜５００mJ/cm2)と
すると良い。そして幅１００〜１０００μm、例えば４
００μmで線状に集光したレーザー光を基板全面に渡っ
て照射し、このときの線状レーザーの重ねあわせ率(オ
ーバーラップ率)を８０〜９８％として行う。
【００７７】続いて、島状の半導体層５００３〜５００
５を覆うゲート絶縁膜５００６を形成する。ゲート絶縁
膜５００６は、プラズマＣＶＤ法またはスパッタ法を用
い、厚さを４０〜１５０nmとしてシリコンを含む絶縁膜
で形成する。本実施例では、１２０nmの厚さで酸化窒化
シリコン膜で形成する。勿論、ゲート絶縁膜はこのよう
な酸化窒化シリコン膜に限定されるものではなく、他の
シリコンを含む絶縁膜を単層または積層構造として用い
ても良い。例えば、酸化シリコンを用いる場合には、プ
ラズマＣＶＤ法でＴＥＯＳ(Tetraethyl Orthosilicate)
とＯ2とを混合し、反応圧力４０Pa、基板温度３００〜
４００℃とし、高周波(１３．５６MHz)電力密度０．５
〜０．８W/cm2で放電させて形成することが出来る。こ
のようにして作製される酸化シリコン膜は、その後４０
０〜５００℃の熱アニールにより、ゲート絶縁膜として
良好な特性を得ることが出来る。
【００７８】そして、ゲート絶縁膜５００６上にゲート
電極を形成するための第１の導電膜５００７と第２の導
電膜５００８とを積層形成する。本実施例では、第１の
導電層５００７をタンタル(Ｔａ)で５０〜１００nmの厚
さに形成し、第２の導電層５００９をタングステン(Ｗ)
で１００〜３００nmの厚さに形成する(図７(Ａ))。
【００７９】Ｔａ膜はスパッタ法で、Ｔａのターゲット
をＡｒでスパッタすることにより形成する。この場合、
Ａｒに適量のＸｅやＫｒを加えると、Ｔａ膜の内部応力
を緩和して膜の剥離を防止することが出来る。また、α
相のＴａ膜の抵抗率は２０μΩcm程度でありゲート電極
として使用することが出来るが、β相のＴａ膜の抵抗率
は１８０μΩcm程度でありゲート電極には不向きであ
る。α相のＴａ膜を形成するために、Ｔａのα相に近い
結晶構造を有する窒化タンタル(ＴａＮ)を１０〜５０nm
程度の厚さでＴａの下地に形成しておくとα相のＴａ膜
を容易に得ることが出来る。
【００８０】Ｗ膜を形成する場合には、Ｗをターゲット
としたスパッタ法で形成する。その他にも６フッ化タン
グステン(ＷＦ6)を用いる熱ＣＶＤ法で形成することも
出来る。いずれにしてもゲート電極として使用するため
には低抵抗化を図る必要があり、Ｗ膜の抵抗率は２０μ
Ωcm以下にすることが望ましい。Ｗ膜は結晶粒を大きく
することで低抵抗率化を図ることが出来るが、Ｗ中に酸
素などの不純物元素が多い場合には結晶化が阻害されて
高抵抗化する。このことより、スパッタ法による場合、
純度９９．９９９９％のＷターゲットを用い、さらに製
膜時に気相中からの不純物の混入がないように十分配慮
してＷ膜を形成することにより、抵抗率９〜２０μΩcm
を実現することが出来る。
【００８１】なお、本実施例においては、第１の導電膜
５００７をＴａ、第２の導電膜５００８をＷとしたが、
特に限定されず、いずれもＴａ、Ｗ、Ｍｏ、Ａｌ、Ｃｕ
から選ばれた元素、または前記元素を主成分とする合金
材料もしくは化合物材料で形成しても良い。また、リン
等の不純物元素をドーピングした多結晶シリコン膜に代
表される半導体膜を用いても良い。本実施例以外の他の
組み合わせの一例としては、第１の導電膜をＴａＮ、第
２の導電膜をＷとする組み合わせ、第１の導電膜をＴａ
Ｎ、第２の導電膜をＡｌとする組み合わせ、第１の導電
膜をＴａＮ、第２の導電膜をＣｕとする組み合わせ等が
望ましい。
【００８２】次に、レジストによるマスク５００９を形
成し、電極および配線を形成するための第１のエッチン
グ処理を行う。本実施例ではＩＣＰ(Inductively coupl
ed plasma：誘導結合型プラズマ)エッチング法を用い、
エッチング用ガスにＣＦ4とＣｌ2とを混合し、１Paの圧
力でコイル型の電極に５００ＷのＲＦ(１３．５６MHz)
電力を投入してプラズマを生成して行う。基板側(試料
ステージ)にも１００ＷのＲＦ電力を投入し、実質的に
負の自己バイアス電圧を印加する。ＣＦ4とＣｌ2とを混
合した場合にはＷ膜およびＴａ膜とも同程度にエッチン
グされる。
【００８３】上記エッチング条件では、レジストによる
マスクの形状を適したものとすることと、基板側に印加
するバイアス電圧の効果とにより第１の導電膜および第
２の導電膜の端部がテーパー形状となる。テーパー部の
角度は１５〜４５°となる。ゲート絶縁膜上に残渣を残
すことなくエッチングを行うためには、１０〜２０％の
割合でエッチング時間を増加させると良い。Ｗ膜に対す
る酸化窒化シリコン膜の選択比は２〜４(代表的には３)
であるので、オーバーエッチング処理により、酸化窒化
シリコン膜が露出した面は２０〜５０nm程度エッチング
されることになる。こうして、第１のエッチング処理に
より第１の導電層５０１０ａ〜５０１３ａと第２の導電
層５０１０ｂ〜５０１３ｂからなる第１の形状の導電層
５０１０〜５０１３を形成する。このとき、ゲート絶縁
膜５００６においては、第１の形状の導電層５０１０〜
５０１３で覆われない領域は２０〜５０nm程度エッチン
グされて薄くなった領域が形成される(図７(Ｂ))。
【００８４】そして、第１のドーピング処理を行い、Ｎ
型を付与する不純物元素を添加する(図７(Ｂ))。ドーピ
ング処理は、イオンドーピング法もしくはイオン注入法
で行えば良い。イオンドープ法にあたっての条件は、ド
ーズ量を１×１０13〜５×１０14atoms/cm2とし、加速
電圧を６０〜１００keVとする。Ｎ型を付与する不純物
元素としては、１５族に属する元素、典型的にはリン
(Ｐ)または砒素(Ａｓ)を用いるが、ここではＰを用い
る。この場合、導電層５０１０〜５０１３がＮ型を付与
する不純物元素に対するマスクとなり、自己整合的に第
１の不純物領域５０１４〜５０１６が形成される。この
第１の不純物領域５０１４〜５０１６には、１×１０20
〜１×１０21atoms/cm3の濃度範囲でＮ型を付与する不
純物元素を添加する。
【００８５】次に、第２のエッチング処理を行う(図７
(Ｃ))。同様にＩＣＰエッチング法を用い、エッチング
用ガスにＣＦ4とＣｌ2とＯ2とを混合して、１Paの圧力
でコイル型の電極に５００ＷのＲＦ電力を供給し、プラ
ズマを生成して行う。基板側(試料ステージ)にも５０Ｗ
のＲＦ電力を投入し、第１のエッチング処理に比べ低い
自己バイアス電圧を印加する。このような条件により第
２の導電層であるＷを異方性エッチングし、かつ、それ
より遅いエッチング速度で第１の導電層であるＴａを異
方性エッチングして第２の形状の導電層５０１７〜５０
２０(第１の導電層５０１７ａ〜５０２０ａおよび第２
の導電層５０１７ｂ〜５０２０ｂ)を形成する。このと
き、ゲート絶縁膜５００６においては、第２の形状の導
電層５０１７〜５０２０で覆われない領域はさらに２０
〜５０nm程度エッチングされて薄くなった領域が形成さ
れる。
【００８６】Ｗ膜やＴａ膜のＣＦ4とＣｌ2の混合ガスに
よるエッチング反応は、生成されるラジカルまたはイオ
ン種と反応生成物の蒸気圧から推測することが出来る。
ＷとＴａのフッ化物と塩化物の蒸気圧を比較すると、Ｗ
のフッ化物であるＷＦ6の蒸気圧が極端に高く、その他
のＷＣｌ5、ＴａＦ5、ＴａＣｌ5については同程度であ
る。従って、ＣＦ4とＣｌ2の混合ガスでは、Ｗ膜および
Ｔａ膜共にエッチングされる。しかし、この混合ガスに
適量のＯ2を添加するとＣＦ4とＯ2が反応してＣＯとＦ
になり、ＦラジカルまたはＦイオンが多量に発生する。
その結果、フッ化物の蒸気圧が高いＷ膜のエッチング速
度が増大する。一方、ＴａはＦが増大しても、相対的に
エッチング速度の増加は少ない。また、ＴａはＷに比較
して酸化されやすいので、Ｏ2を添加することでＴａの
表面が酸化される。Ｔａの酸化物はフッ素や塩素と反応
しないため、さらにＴａ膜のエッチング速度は低下する
こととなる。従って、Ｗ膜とＴａ膜とのエッチング速度
に差を作ることが可能となる。
【００８７】そして、第２のドーピング処理を行う(図
７(Ｃ))。この場合、第１のドーピング処理よりもドー
ズ量を下げて高い加速電圧の条件としてＮ型を付与する
不純物元素ドーピングする。例えば、加速電圧を７０〜
１２０keVとし、１×１０13atoms/cm2のドーズ量で行
い、図７(Ｂ)で島状の半導体層に形成された第１の不純
物領域の内側に新たな不純物領域を形成する。ドーピン
グは、第２の導電層５０１７ｂ〜５０２０ｂを不純物元
素に対するマスクとして用い、第１の導電層５０１７ａ
〜５０２０ａの下側の領域にも不純物元素が添加される
ようにしてドーピングする。こうして、第１の導電層と
重なる第２の不純物領域５０２１〜５０２３が形成され
る。
【００８８】続いて、第３のエッチング処理を行う(図
８(Ａ))。ここでは、エッチング用ガスにＣｌ2を用い、
ＩＣＰエッチング装置を用いて行う。本実施例では、Ｃ
ｌ2のガス流量比を６０sccmとし、１ Paの圧力でコイル
型の電極に３５０ＷのＲＦ電力を投入してプラズマを生
成してエッチングを７０秒行った。基板側(試料ステー
ジ)にもＲＦ電力を投入し、実質的に負の自己バイアス
電圧を印加する。第３のエッチングにより、第１の導電
層が後退して第３の形状の導電層５０２４〜５０２７
(第１の導電層５０２４ａ〜５０２７ａおよび第２の導
電層５０２４ｂ〜５０２７ｂ)が形成され、第２の不純
物領域５０２１〜５０２３の一部は、第１の導電層と重
ならない第３の不純物領域５０２８〜５０３０となる。
【００８９】以上までの工程でそれぞれの島状の半導体
層に不純物領域が形成される。島状の半導体層と重なる
第３の形状の導電層５０２４〜５０２７が、ＴＦＴのゲ
ート電極として機能する。
【００９０】続いて、導電型の制御を目的として、それ
ぞれの島状の半導体層に添加された不純物元素を活性化
する工程を行う。この工程はファーネスアニール炉を用
いる熱アニール法で行う。その他に、レーザーアニール
法、ラピッドサーマルアニール法(ＲＴＡ法)を適用する
ことが出来る。熱アニール法では酸素濃度が１ppm以
下、好ましくは０．１ppm以下の窒素雰囲気中で４００
〜７００℃、代表的には５００〜６００℃で行うもので
あり、本実施例では５００℃で４時間の熱処理を行う。
ただし、５０２４〜５０２７に用いた配線材料が熱に弱
い場合には、配線等を保護するため層間絶縁膜(シリコ
ンを主成分とする)を形成した後で熱活性化を行うこと
が望ましい。
【００９１】さらに、３〜１００％の水素を含む雰囲気
中で、３００〜４５０℃で１〜１２時間の熱処理を行
い、島状の半導体層を水素化する工程を行う。この工程
は熱的に励起された水素により半導体層のダングリング
ボンドを終端する工程である。水素化するための、熱水
素化の他の方法として、プラズマ水素化(プラズマによ
り励起された水素を用いる)によって行っても良い。
【００９２】次いで、図８(Ｂ)に示すように、第１の層
間絶縁膜５０３１を、酸化窒化シリコン膜で１００〜２
００nmの厚さで形成する。その上に有機絶縁物材料から
なる第２の層間絶縁膜５０３２を形成した後、第１の層
間絶縁膜５０３１、第２の層間絶縁膜５０３２、および
ゲート絶縁膜５００６に対してコンタクトホールを開口
し、配線材料による膜を形成して各配線５０３３〜５０
３６、および画素電極５０３７をパターニング形成す
る。
【００９３】第２の層間絶縁膜５０３２としては、ポリ
イミド、ポリアミド、アクリル、ＢＣＢ(ベンゾシクロ
ブテン)等の有機樹脂を材料とする膜を用いる。特に、
第２の層間絶縁膜５０３２は平坦化の意味合いが強いの
で、平坦性に優れたアクリルが望ましい。本実施例では
ＴＦＴによって形成される段差を十分に平坦化しうる膜
厚でアクリル膜を形成する。好ましくは１〜５μm(さら
に好ましくは２〜４μm)とすれば良い。
【００９４】コンタクトホールの形成は、ドライエッチ
ングまたはウェットエッチング法を用い、Ｎ型の不純物
領域５０１４〜５０１６、およびソース信号線(図示せ
ず)、ゲート信号線(図示せず)、電流供給線(図示せず)
およびゲート電極５０２４〜５０２６に達する(図示せ
ず)コンタクトホールをそれぞれ形成する。
【００９５】また、配線５０３３〜５０３６として、Ｔ
ｉ膜を１００nm、Ｔｉを含むＡｌ膜を３００nm、Ｔｉ膜
を１５０nm、スパッタ法で連続形成した３層積層の膜を
所望の形状にパターニングして形成する。勿論、他の導
電性材料を用いても良い。画素電極５０３７について
は、表示装置を反射型とする場合には、反射性の高い材
料にて形成する。この場合、配線と同時に形成しても良
い。一方、透過型である場合には、酸化インジウム錫(I
ndium Tin Oxide：ＩＴＯ)等の透明導電性材料を用いて
形成する。図８(Ｂ)の状態まで完了したものを、本明細
書ではアクティブマトリクス基板と呼ぶ。
【００９６】続いて、対向基板５０３８を用意する。対
向基板５０３８には、遮光膜５０３９が形成される。こ
の遮光膜は、クロム(Ｃｒ)等を用いて、１００nm〜２０
０nmの厚さで形成する。
【００９７】一方、画素部においては対向電極５０４０
が形成される。対向電極は、ＩＴＯ等の透明導電性材料
を用いて形成する。また、可視光の透過率を高く保つた
めに、対向電極の膜厚は１００nm〜１２０nmで形成する
ことが望ましい。
【００９８】アクティブマトリクス基板と対向基板と
に、配向膜５０４１、５０４２を形成する。配向膜５０
４１、５０４２の膜厚は、３０nm〜８０nmが望ましい。
また、配向膜としては、例えば日産化学社製ＳＥ７７９
２等を用いることが出来る。プレチルト角の高い配向膜
を用いると、アクティブマトリクス方式により駆動され
る液晶表示装置の駆動時に、ディスクリネーションの発
生を抑制することが出来る。
【００９９】続いて、配向膜５０４１、５０４２をラビ
ングする。ラビング方向は、液晶表示装置が完成したと
きに、左巻きのＴＮ(Twisted Nematic)配向となるよう
にするのが望ましい。
【０１００】本実施例においては特に図示していない
が、スペーサを画素内に散布もしくはパターニングによ
り形成して、セルギャップの均一性を向上させることも
可能である。本実施例においては、感光性樹脂膜を製
膜、パターニングして、４．０μmの高さのスペーサを
形成した。
【０１０１】続いて、シール剤５０４３により、アクテ
ィブマトリクス基板と対向基板とを貼り合わせる。シー
ル剤としては、熱硬化型のシール剤である三井化学社製
ＸＮ−２１Ｓを用いた。シール剤中にはフィラーを混入
する。なお、フィラーの高さは４．０μmとする。その
後、シール剤が硬化した後に、アクティブマトリクス基
板と対向基板とを、所望のサイズに同時に分断する。
【０１０２】続いて、液晶５０４４を注入する。液晶材
料としては、高速応答性等を考慮すると、低粘度のもの
が望ましい。本実施例においては、配向制御の容易なネ
マチック液晶を用いる。勿論、高速応答が可能な強誘電
性液晶、反強誘電性液晶を用いても良い。
【０１０３】液晶の注入が終了したのち、注入口をＵＶ
硬化型樹脂等を用いて封止する。その後、公知の方法に
より偏光板を貼り付ける。最後に、基板上に形成された
素子又は回路から引き回された端子と外部信号端子とを
接続するためのコネクタ(フレキシブルプリントサーキ
ット：ＦＰＣ)を取り付けて製品として完成する(図８
(Ｃ))。このような出荷出来る状態にまでした状態を本
明細書中では液晶表示装置と呼ぶ。
【０１０４】また、本実施例で示す工程に従えば、アク
ティブマトリクス基板の作製に必要なフォトマスクの数
を４枚(島状半導体層パターン、第１配線パターン(ゲー
ト配線、島状のソース配線、容量配線)、コンタクトホ
ールパターン、第２配線パターン(画素電極、接続電極
含む))とすることができる。その結果、工程を短縮し、
製造コストの低減及び歩留まりの向上に寄与することが
できる。
【０１０５】[実施例３]本実施例においては、実施形態
および実施例１に示した回路を用いて、実際に表示装置
を作製した例について述べる。
【０１０６】図１０(Ａ)に、表示装置の概略図を示す。
基板１０００の中央部に、画素部１００１が配置されて
いる。画素部１００１の周辺には、ソース信号線を制御
するための、ソース信号線駆動回路１００２および、ゲ
ート信号線を制御するための、ゲート信号線駆動回路１
００７が配置されている。ゲート信号線駆動回路１００
７は、図１０(Ａ)では画素部１００１の両側に対称配置
されているが、画素部１００１の片側のみに配置しても
良い。
【０１０７】ソース信号線駆動回路１００２、ゲート信
号線駆動回路１００７を駆動するために外部より入力さ
れる信号は、ＦＰＣ１０１０を介して入力される。本実
施例においては、ＦＰＣ１０１０より入力される信号
は、その電圧振幅が小さいため、レベルシフタ１００６
によって電圧振幅の変換を受けた上で、ソース信号線駆
動回路１００２、およびゲート信号線駆動回路１００７
へと入力される。
【０１０８】図１０(Ａ)において、破線Ａ−Ａ'の断面
図を図１０(Ｂ)に示す。基板１０００上には、画素部１
００１、ソース信号線駆動回路１００２、ゲート信号線
駆動回路(図示せず)が形成されている。基板１０００
と、対向基板１０１１とは、シール剤１０１２を用いて
貼り合わされ，基板間のギャップには液晶が注入され
る。液晶の注入後は、図１０(Ａ)に示すように、封止剤
１０１３によって、注入口を密閉する。
【０１０９】引き回し配線１０２１は、異方導電性フィ
ルム１０２３を介して、ＦＰＣ１０１０が有するＦＰＣ
側配線１０２２と電気的に接続される。異方導電性フィ
ルム１０２３には、図１０(Ｃ)に示すように導電性のフ
ィラー１０２４が含まれており、基板１０００とＦＰＣ
１０１０とを熱圧着することで、基板１０００上の引き
回し配線１０２１と、ＦＰＣ１０１０上のＦＰＣ側配線
１０２２とが、導電性フィラー１０２４によって電気的
に接続される。
【０１１０】図３は、ソース信号線駆動回路の構成を示
したものである。レベルシフタ３０１、３０２、シフト
レジスタ３０３、バッファ３０４、サンプリング回路３
０５を有する。
【０１１１】ソース信号線駆動回路には、ソース側クロ
ック信号(Ｓ−ＣＫ)、ソース側クロック反転信号(Ｓ−
ＣＫｂ)、ソース側スタートパルス(Ｓ−ＳＰ)、アナロ
グ映像信号(Ｖｉｄｅｏ１〜８)が入力される。このう
ち、クロック信号、スタートパルスは、レベルシフタ３
０１、３０２によって振幅変換を受けた後に入力され
る。また、アナログ映像信号は、本実施例では８分割入
力であるが、実際に表示装置を作製する際にはこの限り
ではない。
【０１１２】図４に、シフトレジスタの構成を示す。図
４(Ａ)に示したブロック図において、４００で示したブ
ロックが１段分のサンプリングパルスを出力するパルス
出力回路であり、図４(Ａ)のシフトレジスタは、ｎ段
(ｎは自然数、１＜ｎ)のパルス出力回路によって構成さ
れている。
【０１１３】図４(Ｂ)は、パルス出力回路の構成を詳細
に示したものである。パルス出力回路本体は、ＴＦＴ４
０１〜４０６および、容量４０７からなる。あるｋ段目
(ｋは自然数、１＜ｋ＜ｎ)のパルス出力回路において、
ＴＦＴ４０１、４０４のゲート電極にはｋ−１段目のパ
ルス出力回路からの出力パルスが入力され、ＴＦＴ４０
２、４０３のゲート電極には、ｋ＋１段目のパルス出力
回路からの出力パルスが入力される。なお、ｋ＝１、す
なわち初段のパルス出力回路におけるＴＦＴ４０１、４
０４のゲート電極および、ｋ＝ｎ、すなわち最終段のパ
ルス出力回路におけるＴＦＴ４０２、４０３のゲート電
極には、スタートパルス(ＳＰ)が入力される。
【０１１４】ここで、詳細な回路動作について説明す
る。図１４に示すタイミングチャートを参照する。ある
ｋ段目のパルス出力回路において、ＴＦＴ４０１、４０
４のゲート電極にｋ−１段目のパルス出力回路からの出
力パルスが入力されて(ｋ＝１、すなわち初段の場合は
スタートパルスが入力される)Ｈレベルとなり、ＴＦＴ
４０１、４０４がＯＮする(図１４ １４０１参照)。こ
れにより、ＴＦＴ４０５のゲート電極の電位はＶＤＤ側
に引き上げられ(図１４ １４０２参照)、その電位が
(ＶＤＤ−ＶｔｈＮ)となったところでＴＦＴ４０１がＯ
ＦＦし、浮遊状態となる。この時点で、ＴＦＴ４０５の
ゲート・ソース間電圧は、そのしきい値を上回ってお
り、ＴＦＴ４０５がＯＮする。一方、ＴＦＴ４０２、４
０３のゲート電極には、まだパルス入力はなく、Ｌレベ
ルのままであるので、ＯＦＦしている。よってＴＦＴ４
０６のゲート電極の電位はＬレベルであり、ＯＦＦして
いるので、出力端子(ＳＲ Ｏｕｔ)は、ＴＦＴ４０５の
入力電極に入力されるクロック信号(Ｓ−ＣＫ、Ｓ−Ｃ
Ｋｂのいずれか一方)がＨレベルになるのに伴い、パル
ス出力回路の出力端子(ＳＲ Ｏｕｔ)の電位がＶＤＤ側
に引き上げられる(図１４１４０３参照)。ただし、ここ
までの状態では、パルス出力回路の出力端子(ＳＲＯｕ
ｔ)の電位は、ＴＦＴ４０５のゲート電極の電位(ＶＤＤ
−ＶｔｈＮ)に対し、さらにしきい値分だけ降下した、
[ＶＤＤ−２(ＶｔｈＮ)]までしか上昇し得ない。
【０１１５】ここで、ＴＦＴ４０５のゲート電極と出力
電極との間には、容量４０７が設けられており、さらに
今、ＴＦＴ４０５のゲート電極は浮遊状態にあるため、
パルス出力回路の出力端子(ＳＲ Ｏｕｔ)の電位が上
昇、すなわちＴＦＴ４０５の出力電極の電位が上昇する
のに伴い、ＴＦＴ４０５のゲート電極の電位は、容量４
０７の働きによって、(ＶＤＤ−ＶｔｈＮ)からさらに引
き上げられる。この動作によって、ＴＦＴ４０５のゲー
ト電極の電位は、最終的には(ＶＤＤ＋ＶｔｈＮ)よりも
高い電位となる(図１４ １４０２参照)。パルス出力回
路の出力端子(ＳＲ Ｏｕｔ)の電位は、ＴＦＴ４０５の
しきい値に影響されることなく、ＶＤＤまで正常に上昇
する(図１４ １４０３参照)。
【０１１６】同様にして、ｋ＋１段目のパルス出力回路
より、パルスが出力される(図１４１４０４参照)。ｋ＋
１段目の出力パルスは、ｋ段目に帰還してＴＦＴ４０
２、４０３のゲート電極に入力される。ＴＦＴ４０２、
４０３のゲート電極の電位がＨｉとなってＯＮし、ＴＦ
Ｔ４０５のゲート電極の電位はＶＳＳ側に引き下げられ
てＴＦＴ４０５がＯＦＦする。同時にＴＦＴ４０６のゲ
ート電極の電位がＨレベルとなってＯＮし、ｋ段目のパ
ルス出力回路の出力端子(ＳＲ Ｏｕｔ)の電位はＬレベ
ルとなる。
【０１１７】以後、最終段まで同様の動作により、順次
ＶＤＤ−ＶＳＳ間の振幅を有するパルスが出力される。
逆方向走査においても、回路の動作は同様である。
【０１１８】最終段においては、次段より帰還入力され
るパルスがないため、クロック信号がそのままＴＦＴ４
０５を通過して出力され続ける(図１４ １４０７参
照)。よって、最終段のパルス出力回路の出力パルス
は、サンプリングパルスとして用いることが出来ない。
同様に、逆方向走査の場合、初段の出力パルスがすなわ
ち最終出力となるため、同様にサンプリングパルスとし
て用いることが出来ない。よって本実施例にて示した回
路においては、必要な段数＋２段のパルス出力回路を用
いてシフトレジスタを構成し、両端をダミー段として扱
っている。それでも、最終出力は、次の水平期間が開始
される前に何らかの方法で停止させる必要があるため、
スタートパルスを初段の入力および最終段の期間入力と
して用い、次の水平期間でスタートパルスが入力された
時点で最終段の出力が停止するようにしている。
【０１１９】図５は、バッファ３０４の構成例を示して
いる。図５(Ａ)に示すように、４段構成となっており、
初段のみ１入力１出力型(Ｂｕｆ Ｕｎｉｔ１)５０１、
２段目以降は２入力１出力型(Ｂｕｆ Ｕｎｉｔ２)５０
２としている。
【０１２０】初段のユニット(Ｂｕｆ Ｕｎｉｔ１)５０
１の回路構成を図５(Ｂ)示す。信号は、ＴＦＴ５５２、
５５４、５５６のゲート電極に入力される。ＴＦＴ５５
１のゲート電極は、入力電極と接続されている。ＴＦＴ
５５２、５５４、５５６のゲート電極にＨレベルが入力
されてＯＮすると、ＴＦＴ５５３、５５５のゲート電極
の電位はＬレベルとなり、その結果、出力端子(Ｏｕｔ)
はＬレベルとなる。ＴＦＴ５５２、５５４、５５６のゲ
ート電極にＬレベルが入力されてＯＦＦしているとき、
ＴＦＴ５５１はゲート電極と入力電極が接続されて常に
ＯＮしているので、ＴＦＴ５５３、５５５のゲート電極
の電位が上昇し、前述のシフトレジスタの場合と同様、
容量５５７による結合によって、出力はＨレベルとな
る。また、入力端(Ｉｎ)より入力される信号がＨレベル
からＬレベルに変わるとき、容量５５８を用いてＴＦＴ
５５３の出力電極の電位を一度低くする動作について
は、実施形態で説明した通りである。
【０１２１】なお、ＴＦＴ５５１、５５２の関係とし
て、ＴＦＴ５５１は、ゲート電極と入力電極とが接続さ
れているため、ＴＦＴ５５２がＯＮしたとき、ＴＦＴ５
５１、５５２がともにＯＮしていることになる。この状
態でＴＦＴ５５３、５５５のゲート電極の電位がＬレベ
ルとなる必要があるため、ＴＦＴ５５１のチャネル幅
を、ＴＦＴ５５２に対して小さく設計する必要がある。
ＴＦＴ５５３、５５５のゲート電極を充電できるだけの
能力があれば十分なので、ＴＦＴ５５１のチャネル幅は
最小限で良い。また、ＴＦＴ５５１を小さくすること
で、ＴＦＴ５５２がＯＮしている期間の電源ＶＤＤ−Ｔ
ＦＴ５５１−ＴＦＴ５５２−電源ＶＳＳ間の貫通パスに
よる消費電流の増加を最小限とすることが出来る。
【０１２２】図５(Ｃ)は、２段目以降に用いているユニ
ット(Ｂｕｆ Ｕｎｉｔ２)５０２の回路構成を示してい
る。ＴＦＴ５６２のゲート電極への入力は初段のものと
同様であり、加えてＴＦＴ５６１のゲート電極に、前段
の入力を反転入力として用いている。このようにするこ
とで、ＴＦＴ５６１、５６２は排他的にＯＮ、ＯＦＦ
し、図５(Ｂ)の構成における、電源ＶＤＤ−ＴＦＴ５６
１−ＴＦＴ５６２−電源ＶＳＳ間の貫通パスをなくすこ
とが出来る。
【０１２３】図６は、本実施例の表示装置に用いている
クロック信号用レベルシフタ(ＣＫＬＳ)、スタートパル
ス用レベルシフタ(ＳＰＬＳ)の構成を示している。基本
構成は、初段をレベルシフタ、２段目以降をバッファと
した４段構成としており、前述のバッファ回路と同様で
ある。ＶＤＤLO−ＶＳＳ間の振幅を有する信号を入力
し、ＶＤＤ−ＶＳＳ間の振幅を有する出力信号を得る
(ここで、ＶＳＳ＜ＶＤＤLO＜ＶＤＤ)。
【０１２４】クロック信号用レベルシフタの場合、初段
は１入力１出力型であり、２段目以降は２入力１出力型
としている。それぞれの入力に対し、互いの入力を反転
入力として用いている。
【０１２５】スタートパルス用レベルシフタの場合は、
前述のバッファと同様の構成である。
【０１２６】レベルシフタの初段に用いているユニット
の回路構成を図６(Ｃ)に、２段目以降に用いているユニ
ットの回路構成を図６(Ｄ)に示す。それぞれの回路構成
および動作は、図５(Ｂ)(Ｃ)に示したものと同様であ
り、初段に入力される信号の振幅がＶＤＤLO−ＶＳＳ間
である点のみが異なる。
【０１２７】入力端(Ｉｎ)より、Ｈレベルの信号が入力
されるとき、ＴＦＴ６５２、６５４、６５６がＯＮし
(ただし、入力信号の振幅の絶対値|ＶＤＤLO−ＶＳＳ|
が、ＴＦＴ６５２、６５４、６５６のしきい値の絶対値
|ＶｔｈＮ|よりも確実に大きい場合)、ＴＦＴ６５３、
６５５のゲート電極の電位はＶＳＳ側に引き下げられ
る。よって出力端子(Ｏｕｔ)にはＬレベルが現れる。一
方、ＴＦＴ６５２のゲート電極に入力される信号がＬレ
ベルのととき、ＴＦＴ６５２、６５４、６５６がＯＦＦ
し、ＴＦＴ６５１を通じて、ＴＦＴ６５３、６５５のゲ
ート電極の電位はＶＤＤ側に引き上げられる。以後の動
作は前述のバッファと同様である。
【０１２８】この構成のレベルシフタの特徴として、高
電位側(ＶＤＤ側)に接続されたＴＦＴ６５１の制御に、
入力信号を直接用いない点がある。故に、入力信号の振
幅が小さい場合においても、ＴＦＴ６５１のしきい値に
関係なく、ＴＦＴ６５３、６５５のゲート電極の電位を
引き上げることが出来るため、高い振幅変換利得を得ら
れる。
【０１２９】図１５は、ゲート信号線駆動回路の回路構
成を示したものである。スタートパルス用レベルシフタ
１５０１、クロック信号用レベルシフタ１５０２、シフ
トレジスタ１５０３、バッファ１５０４を有する。
【０１３０】ゲート信号線駆動回路には、ゲート側クロ
ック信号(Ｇ−ＣＫ)、ゲート側クロック反転信号(Ｇ−
ＣＫｂ)、ゲート側スタートパルス(Ｇ−ＳＰ)が入力さ
れる。これらの入力信号は、レベルシフタ１５０１、１
５０２によって振幅変換を受けた後に入力される。
【０１３１】なお、シフトレジスタ１５０３、バッファ
１５０４、スタートパルス用レベルシフタ１５０１、ク
ロック信号用レベルシフタ１５０２の構成および動作に
関しては、ソース信号線駆動回路に用いたものと同様で
あるので、ここでは説明を省略する。
【０１３２】ここで紹介した駆動回路と、発明の実施形
態にて示した画素とを用いて作製された表示装置は、単
一極性のＴＦＴのみを用いて構成することで工程中のド
ーピング工程の一部を削減し、さらにフォトマスクの枚
数を減らすことが可能となった。さらに、前述の課題の
項で述べた、信号振幅を広げることによる消費電流の増
加といった課題も、ブートストラップ法を応用した回路
を用いることによって解決することが可能となった。
【０１３３】[実施例４]実施例２に示した工程は、画素
および周辺の駆動回路をＮチャネル型ＴＦＴを用いて構
成する場合の例として説明したが、本発明はＰチャネル
型ＴＦＴを用いての実施も可能である、
【０１３４】Ｎチャネル型ＴＦＴの場合、ホットキャリ
ア劣化等の抑制のため、ゲート電極と重なる領域に、オ
ーバーラップ領域と呼ばれる不純物領域を設けている。
これに対してＰチャネル型ＴＦＴの場合は、ホットキャ
リア劣化による影響が小さいので、特にオーバーラップ
領域等を設ける必要はなく、この場合、より簡単な工程
で作製することが可能である。
【０１３５】図１６(Ａ)に示すように、実施例２に従っ
て、ガラス等の絶縁基板６００１上に下地膜６００２を
形成し、次いで島状の半導体層６００３〜６００５、ゲ
ート絶縁膜６００６、導電層６００７、６００８を形成
する。ここで、導電層６００７、６００８は、ここでは
積層構造としているが、特に単層であっても構わない。
【０１３６】次いで、図１６(Ｂ)に示すように、レジス
トによるマスク６００９を形成し、第１のエッチング処
理を行う。実施例２においては、積層構造とした導電層
の材質による選択比を利用して、異方性エッチングを行
ったが、ここでは特にオーバーラップ領域となる領域を
設ける必要はないので、通常エッチングにて行えば良
い。このとき、ゲート絶縁膜６００６においては、エッ
チングによって２０nm〜５０nm程度薄くなった領域が形
成される。
【０１３７】続いて、島状の半導体層にＰ型を付与する
不純物元素を添加するための第１のドーピング処理を行
う。導電層６０１０〜６０１３を不純物元素に対するマ
スクとして用い、自己整合的に不純物領域６０１４〜６
０１６を形成する。Ｐ型を付与する不純物元素として
は、ボロン(Ｂ)等が代表的である。ここでは、ジボラン
(Ｂ2Ｈ6)を用いたイオンドープ法で形成し、半導体層中
の不純物濃度が２×１０ 20〜２×１０21atoms/cm3とな
るようにする。
【０１３８】レジストによるマスクを除去して、図１６
(Ｃ)の状態を得る。以後、実施例２における図８(Ｂ)以
降の工程に従って作製する。
【０１３９】[実施例５]図１８(Ａ)に示す回路は、図１
に示したインバータ回路と同様の構成を有する回路であ
るが、ＴＦＴ１８０１のゲート電極に印加されている電
位は、ＶＤＤLO(＜ＶＤＤ)であり、入力信号の振幅もＶ
ＤＤLO−ＶＳＳ間である。このような構成とすると、レ
ベルシフタとして用いることも出来る。
【０１４０】動作について説明する。第１の信号入力部
(Ｉｎ)にＨレベルが入力されると、ＴＦＴ１８０３、１
８０７のゲート電極の電位がＨレベルとなってＯＮす
る。同時に、第２の信号入力部(Ｉｎｂ)にＬレベルが入
力される。ＴＦＴ１８０１は、ゲート電極にＶＤＤLOが
入力されてＯＮしているので、ＴＦＴ１８０２、１８０
６のゲート電極の電位がＬレベルとなってＯＦＦする。
よって信号出力部(Ｏｕｔ)にはＬレベルが現れる。
【０１４１】一方、第１の信号入力部(Ｉｎ)にＬレベル
が入力されると、ＴＦＴ１８０３、１８０７のゲート電
極の電位がＬレベルとなってＯＦＦする。
【０１４２】ここで、第１の信号入力部(Ｉｎ)に入力さ
れている信号がＨレベルからＬレベルに切り替わる瞬間
の動作について説明する。第１の信号入力部(Ｉｎ)に入
力されている信号の電位がＨレベルから降下を始め、や
がてＴＦＴ１８０３、１８０７のゲート・ソース間電圧
は、そのしきい値を下回り、ＯＦＦする。このとき、Ｔ
ＦＴ１８０３およびＴＦＴ１８０７の出力端が浮遊状態
となる。さらに、ＴＦＴ１８０３、１８０７のゲート電
極の電位は降下を続けるが、容量１８０５によるＴＦＴ
１８０３のゲート電極と出力端との間の容量結合によ
り、ＴＦＴ１８０３の出力端の電位も、図１８(Ｂ)(ii)
にて、ΔＶｆ'で示すように降下する。
【０１４３】一方、第２の信号入力部(Ｉｎｂ)に入力さ
れている信号はＬレベルからＨレベルに切り替わる。よ
って、ＴＦＴ１８０２、１８０６のゲート電極の電位は
上昇し、その電位が(ＶＤＤLO−ＶｔｈＮ)となったとこ
ろで浮遊状態となる。
【０１４４】この時点で、ＴＦＴ１８０２、１８０６の
ゲート・ソース間電圧はＶｔｈＮよりも大きくなってい
るため、ＯＮする。よってＴＦＴ１８０２、１８０６の
出力端の電位が上昇する。
【０１４５】ここで、容量１８０４によるＴＦＴ１８０
２のゲート電極と出力端との間の容量結合により、ＴＦ
Ｔ１８０２の出力端の電位上昇に伴い、浮遊状態となっ
ているＴＦＴ１８０２のゲート電極の電位は再び上昇
し、その電位は(ＶＤＤLO−ＶｔｈＮ＋ΔＶｆ)まで上昇
する。
【０１４６】よって、同時にＴＦＴ１８０６のゲート電
極の電位も(ＶＤＤLO−ＶｔｈＮ＋ΔＶｆ)まで上昇し、
信号出力部(Ｏｕｔ)に現れるＨレベルは、正常にＶＤＤ
まで上昇する。
【０１４７】以上の動作によって、図１８(Ａ)に示した
回路は、ＶＤＤLO−ＶＳＳ間の振幅を有する信号の入力
に対し、ＶＤＤ−ＶＳＳ間の振幅を有する出力を得る、
レベルシフタとして用いることが出来る。
【０１４８】[実施例６]本実施例においては、画素部に
ＥＬ素子を始めとした発光素子を用いる発光装置の作製
工程について説明する。
【０１４９】実施例２に示した作製工程に従い、図８
(Ａ)〜図８(Ｂ)に示すように、第１および第２の層間絶
縁膜までを形成する。
【０１５０】続いて、図１９(Ａ)に示すように、コンタ
クトホールを開口する。コンタクトホールの形状は、ド
ライエッチングまたはウェットエッチング法を用い、Ｎ
型の不純物領域、ソース信号線、ゲート信号線、電流供
給線、およびゲート電極に達するようにそれぞれ形成す
る。
【０１５１】次に、ＥＬ素子の陽極７００１として、Ｉ
ＴＯ等を代表とする透明導電膜を成膜し、所望の形状に
パターニングする。Ｔｉ、Ｔｉを含むＡｌおよびＴｉで
なる積層膜を成膜し、所望の形状にパターニングして、
配線電極７００２〜７００５および画素電極７００６を
形成する。各層の膜厚は、実施例２と同様で良い。画素
電極７００６は、先に形成した陽極７００１と重なるよ
うに形成してコンタクトを取っている。
【０１５２】続いて、珪素を含む絶縁膜(代表的には酸
化珪素膜)を形成し、ＥＬ素子の陽極７００１に対応す
る位置に開口部を形成して第３の層間絶縁膜７００７を
形成する。ここで、開口部を形成する際、ウェットエッ
チング法を用いることで容易にテーパー形状の側壁とす
ることが出来る。開口部の側壁が十分になだらかなテー
パー形状となっていない場合、段差に起因するＥＬ層の
劣化、段切れ等が顕著な問題となるため、注意が必要で
ある。
【０１５３】次に、ＥＬ層７００８を形成した後、ＥＬ
素子の陰極７００９を、セシウム(Ｃｓ)を２nm以下の厚
さで、および銀(Ａｇ)を１０nm以下の厚さで形成する。
ＥＬ素子の陰極７００９の膜厚を極めて薄くすることに
より、ＥＬ層で発生した光は陰極７００９を透過して出
射される。
【０１５４】次いで、ＥＬ素子の保護を目的として、保
護膜７０１０を成膜する。その後、ＦＰＣの貼付等の作
業を行った後、発光装置が完成する。
【０１５５】本実施例において、図１９(Ａ)に示した発
光装置におけるＥＬ素子の構成の詳細を図１９(Ｂ)に示
す。ＥＬ素子の陽極７１０１は、ＩＴＯを代表とする透
明導電膜でなる。７１０２は発光層を含むＥＬ層であ
る。ＥＬ素子の陰極は、いずれも極めて薄く形成された
Ｃｓ膜７１０３およびＡｇ膜７１０４でなる。７１０５
が保護膜である。
【０１５６】ＥＬ素子の陰極側を、極めて薄い膜厚で形
成することにより、ＥＬ層７１０２で発生した光は、陰
極７１０３、７１０４を透過して上方に出射される。つ
まり、ＴＦＴが形成されている領域が、発光面の面積を
圧迫することがないため、開口率をほぼ１００％とする
ことが出来る。
【０１５７】[実施例７]本実施例においては、実施例６
とは異なる方法によって発光装置を作製する工程につい
て説明する。
【０１５８】実施例２に示した作製工程に従い、図８
(Ａ)〜図８(Ｂ)に示すように、第１および第２の層間絶
縁膜までを形成する。
【０１５９】続いて、図２０(Ａ)に示すように、コンタ
クトホールを開口する。コンタクトホールの形状は、ド
ライエッチングまたはウェットエッチング法を用い、Ｎ
型の不純物領域、ソース信号線、ゲート信号線、電流供
給線、およびゲート電極に達するようにそれぞれ形成す
る。
【０１６０】次に、配線７２０１〜７２０４、およびＥ
Ｌ素子の陽極となる画素電極７２０５を、Ｔｉ膜、Ｔｉ
を含むＡｌ膜、Ｔｉ膜、および透明導電膜の積層膜とし
て形成する。
【０１６１】続いて、珪素を含む絶縁膜(代表的には酸
化珪素膜)を形成し、ＥＬ素子の陽極７２０５に対応す
る位置に開口部を形成して第３の層間絶縁膜７２０６を
形成する。ここで、開口部を形成する際、ウェットエッ
チング法を用いることで容易にテーパー形状の側壁とす
ることが出来る。開口部の側壁が十分になだらかなテー
パー形状となっていない場合、段差に起因するＥＬ層の
劣化、段切れ等が顕著な問題となるため、注意が必要で
ある。
【０１６２】次に、ＥＬ層７２０７を形成した後、ＥＬ
素子の陰極７２０８を、セシウム(Ｃｓ)を２nm以下の厚
さで、および銀(Ａｇ)を１０nm以下の厚さで形成する。
ＥＬ素子の陰極７２０８の膜厚を極めて薄くすることに
より、ＥＬ層で発生した光は陰極７２０８を透過して出
射される。
【０１６３】次いで、ＥＬ素子の保護を目的として、保
護膜７２０９を成膜する。その後、ＦＰＣの貼付等の作
業を行った後、発光装置が完成する。
【０１６４】本実施例において、図２０(Ａ)に示した発
光装置におけるＥＬ素子の構成の詳細を図２０(Ｂ)に示
す。ＥＬ素子の陽極は、Ｔｉ、Ｔｉを含むＡｌ、Ｔｉの
積層膜でなる金属膜７３０１および、ＩＴＯを代表とす
る透明導電膜７３０２でなる。７３０３は発光層を含む
ＥＬ層である。ＥＬ素子の陰極は、いずれも極めて薄く
形成されたＣｓ膜７３０４およびＡｇ膜７３０５でな
る。７３０６が保護膜である。
【０１６５】本実施例で作製した発光装置は、実施例６
に示した発光装置と同様、開口率をほぼ１００％と出来
る利点を有する。さらに、配線電極および画素電極の形
成において、Ｔｉ、Ｔｉを含むＡｌ、Ｔｉの積層でなる
金属膜と、透明導電膜とを共通のフォトマスクを用いて
パターニングを行うことが可能であり、フォトマスクの
削減、および工程の簡略化が可能となる。
【０１６６】[実施例８]本発明において、ブートストラ
ップ動作を行うために設けた容量手段は、ＴＦＴのゲー
ト・ソース間容量を利用しても良いし、配線、ゲート電
極、活性層等から選ばれた２材料でなる電極対と、前記
電極対とに挟まれた絶縁層とによって形成されても良
い。
【０１６７】図２１は、容量手段２１５４、２１５５は
ＴＦＴと同様の構成によって形成されている。ＴＦＴの
ソース領域とドレイン領域とは互いに接続され、実質的
に、ゲート電極と、その下のチャネル領域とを電極対と
し、ゲート絶縁膜を絶縁層とした容量手段として機能す
る。さらに、前記ゲート電極と、ソース領域とドレイン
領域とを接続する配線材料とを電極対とし、ゲート材料
と配線材料との間の層間膜を絶縁層とした容量手段とし
ても機能する。
【０１６８】図２２(Ａ)に、図２１に示した構成で実際
に回路を作製した場合のマスクレイアウト例を示す。電
源、各入力端、出力端より入力あるいは出力される信
号、ＴＦＴの番号等は、全て図２１に示した回路図に対
応するものである。
【０１６９】図２２(Ｂ)は、図２２(Ａ)において、Ｘ−
Ｘ'線での断面図を示したものである。ＴＦＴ２１５
４、２１５５の上に形成された配線材料によって、それ
ぞれのＴＦＴにおいてソース・ドレイン間が接続されて
いる。
【０１７０】図２２(Ｃ)に、図２２(Ａ)に示したマスク
レイアウトを実際に用いて回路を作製した写真を示す。
写真中に付された番号等は、図２１、図２２(Ａ)に付さ
れたものに対応する。
【０１７１】[実施例９]本発明は、様々な電子機器に用
いられている表示装置の作製に適用が可能である。この
ような電子機器には、携帯情報端末(電子手帳、モバイ
ルコンピュータ、携帯電話等)、ビデオカメラ、デジタ
ルカメラ、パーソナルコンピュータ、テレビ、携帯電話
等が挙げられる。それらの一例を図１７に示す。
【０１７２】図１７(Ａ)は液晶ディスプレイもしくはＯ
ＬＥＤディスプレイであり、筐体３００１、支持台３０
０２、表示部３００３等により構成されている。本発明
は、表示部３００３を有する半導体装置に適用が可能で
ある。
【０１７３】図１７(Ｂ)はビデオカメラであり、本体３
０１１、表示部３０１２、音声入力部３０１３、操作ス
イッチ３０１４、バッテリー３０１５、受像部３０１６
等により構成されている。本発明は、表示部３０１２を
有する半導体装置に適用が可能である。
【０１７４】図１７(Ｃ)はノート型のパーソナルコンピ
ュータであり、本体３０２１、筐体３０２２、表示部３
０２３、キーボード３０２４等により構成されている。
本発明は、表示部３０２３を有する半導体装置に適用が
可能である。
【０１７５】図１７(Ｄ)は携帯情報端末であり、本体３
０３１、スタイラス３０３２、表示部３０３３、操作ボ
タン３０３４、外部インターフェイス３０３５等により
構成されている。本発明は、表示部３０３３を有する半
導体装置に適用が可能である。
【０１７６】図１７(Ｅ)は音響再生装置、具体的には車
載用のオーディオ装置であり、本体３０４１、表示部３
０４２、操作スイッチ３０４３、３０４４等により構成
されている。本発明は表示部３０４２を有する半導体装
置に適用が可能である。また、本実施例では車載用オー
ディオ装置を例に挙げたが、携帯型もしくは家庭用のオ
ーディオ装置に用いても良い。
【０１７７】図１７(Ｆ)はデジタルカメラであり、本体
３０５１、表示部(Ａ)３０５２、接眼部３０５３、操作
スイッチ３０５４、表示部(Ｂ)３０５５、バッテリー３
０５６等により構成されている。本発明は、表示部(Ａ)
３０５２および表示部(Ｂ)３０５５を有する半導体装置
に適用が可能である。
【０１７８】図１７(Ｇ)は携帯電話であり、本体３０６
１、音声出力部３０６２、音声入力部３０６３、表示部
３０６４、操作スイッチ３０６５、アンテナ３０６６等
により構成されている。本発明は、表示部３０６４を有
する半導体装置に適用が可能である。
【０１７９】なお、本実施例に示した例はごく一例であ
り、これらの用途に限定するものではないことを付記す
る。
【発明の効果】本発明によって、単極性のＴＦＴによっ
て半導体装置および画素部を構成することが出来る。
【０１８０】また、駆動回路に用いるバッファ回路とし
て、負荷の駆動能力をより高くすることにより、動作の
信頼性を高め、もしくは回路の占有面積を縮小すること
が出来る。
【０１８１】さらに、単極性のＴＦＴによって表示装置
を作製することで、不純物添加の工程の一部を省略する
ことが可能となり、表示装置作製のコスト低下に寄与す
ることが出来る。
【図面の簡単な説明】
【図１】 本発明の実施の一形態を示す図。
【図２】 図１に示した回路における、ブートストラ
ップ動作時の各ノードの電位を示す図。
【図３】 実施例にて作製した表示装置に用いたソー
ス信号線駆動回路の構成を示す図。
【図４】 実施例にて作製した表示装置に用いたシフ
トレジスタの構成を示す図。
【図５】 実施例にて作製した表示装置に用いたバッ
ファの構成を示す図。
【図６】 実施例にて作製した表示装置に用いたレベ
ルシフタの構成を示す図。
【図７】 表示装置の作製工程例を示す図。
【図８】 表示装置の作製工程例を示す図。
【図９】 本発明の一実施例を示す図。
【図１０】 表示装置の概略および断面図。
【図１１】 ＣＭＯＳインバータの動作および負荷の
関係を示す図。
【図１２】 単極性のＴＦＴによるインバータの動作
について示す図。
【図１３】 ブートストラップ法による回路動作につ
いて示す図。
【図１４】 シフトレジスタの動作タイミングを説明
する図。
【図１５】 実施例にて作製した表示装置に用いたゲ
ート信号線駆動回路の構成を示す図。
【図１６】 表示装置の作製工程例を示す図。
【図１７】 本発明の適用が可能な電子機器の例を示
す図。
【図１８】 本発明をレベルシフタに用いた実施例を
示す図。
【図１９】 発光装置の作製工程例を示す図。
【図２０】 発光装置の作製工程例を示す図。
【図２１】 本発明の一実施例を示す図。
【図２２】 図２１に示した構成のマスクレイアウト
図および作製した回路の写真を示す図。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｇ０９Ｇ 3/20 Ｇ０９Ｇ 3/30 Ｊ 3/30 3/36 3/36 Ｇ１１Ｃ 19/00 Ｊ Ｇ１１Ｃ 19/00 Ｈ０５Ｂ 33/14 Ａ Ｈ０５Ｂ 33/14 Ｈ０３Ｋ 19/00 １０１Ｆ Ｆターム(参考） 3K007 DA05 DB03 GA01 5C006 AF50 BB16 BC03 BC11 BF03 BF25 BF26 BF27 BF34 BF37 BF46 BF50 EB05 FA41 FA51 5C080 AA06 AA10 BB05 DD22 DD27 FF11 JJ02 JJ03 JJ04 JJ06 KK02 KK07 KK43 KK47 5J056 AA04 BB12 CC18 CC21 CC29 DD26 DD27 DD51 EE11 FF08 GG09 KK01 KK02

Claims (13)

    【特許請求の範囲】
  1. 【請求項１】入力端が第１の電源と電気的に接続された
    第１および第２のトランジスタと、 入力端が第２の電源と電気的に接続された第３および第
    ４のトランジスタと、出力端が前記第１および第２のトランジスタのゲート電
    極と電気的に接続された第５のトランジスタと、前記第
    ５のトランジスタの出力端と前記第１のトランジスタの
    出力端との間に電気的に接続された容量手段とを有する
    電圧補償回路と、 前記第３および第４のトランジスタのゲート電極に第１
    の信号を入力する第１の信号入力部と、 前記第５のトランジスタの入力端に第２の信号を入力す
    る第２の信号入力部と、 信号出力部とを有し、 前記第１乃至第５のトランジスタはいずれも同一導電型
    であり、 前記第１のトランジスタの出力端と、前記第３のトラン
    ジスタの出力端とは電気的に接続され、 前記第２のトランジスタの出力端と、前記第４のトラン
    ジスタの出力端と、前記信号出力部とは電気的に接続さ
    れ、 前記第５のトランジスタのゲート電極は、前記第１の電
    源もしくは、第３の電源と電気的に接続され、 前記電圧補償回路は、前記信号出力部より出力される信
    号の振幅減衰を補償することを特徴とする半導体装置。
  2. 【請求項２】入力端が第１の電源と電気的に接続された
    第１および第２のトランジスタと、 入力端が第２の電源と電気的に接続された第３および第
    ４のトランジスタと、出力端が前記第１および第２のトランジスタのゲート電
    極と電気的に接続された第５のトランジスタと、前記第
    １のトランジスタのゲート電極と前記第１のトランジス
    タの出力端との間に電気的に接続された第１の容量手段
    と、前記第３および第４のトランジスタのゲート電極
    と、前記第３のトランジスタの出力端との間に電気的に
    接続された第２の容量手段とを有する電圧補償回路と、 前記第３および第４のトランジスタのゲート電極に第１
    の信号を入力する第１の信号入力部と、 前記第５のトランジスタの入力端に第２の信号を入力す
    る第２の信号入力部と、 信号出力部とを有し、 前記第１乃至第５のトランジスタはいずれも同一導電型
    であり、 前記第１のトランジスタの出力端と、前記第３のトラン
    ジスタの出力端とは電気的に接続され、 前記第２のトランジスタの出力端と、前記第４のトラン
    ジスタの出力端と、前記信号出力部とは電気的に接続さ
    れ、 前記第５のトランジスタのゲート電極は、前記第１の電
    源もしくは、第３の電源と電気的に接続され、 前記電圧補償回路は、前記信号出力部より出力される信
    号の振幅減衰を補償することを特徴とする半導体装置。
  3. 【請求項３】請求項１において、 前記容量手段は、活性層材料、ゲート電極を構成する材
    料、あるいは配線材料のうちいずれか２材料と、前記２
    材料間の絶縁層とを用いてなることを特徴とする半導体
    装置。
  4. 【請求項４】請求項２において、 前記第１あるいは第２の容量手段は、活性層材料、ゲー
    ト電極を構成する材料、あるいは配線材料のうちいずれ
    か２材料と、前記２材料間の絶縁層とを用いてなること
    を特徴とする半導体装置。
  5. 【請求項５】請求項１において、 前記導電型がＮチャネル型であるとき、第２の電源電位
    ＜第１の電源電位であり、 前記導電型がＰチャネル型であるとき、第２の電源電位
    ＞第１の電源電位であることを特徴とする半導体装置。
  6. 【請求項６】請求項２において、 前記導電型がＮチャネル型であるとき、第２の電源電位
    ＜第３の電源電位＜第１の電源電位であり、 前記導電型がＰチャネル型であるとき、第２の電源電位
    ＞第３の電源電位＞第１の電源電位であることを特徴と
    する半導体装置。
  7. 【請求項７】入力端が第１の電源と電気的に接続された
    第１および第２のトランジスタと、 入力端が第２の電源と電気的に接続された第３および第
    ４のトランジスタと、 入力端が第１の電源と電気的に接続され、出力端が前記
    第１および第２のトランジスタのゲート電極と電気的に
    接続された第５のトランジスタと、入力端が第２の電源
    と電気的に接続され、出力端が前記第１および第２のト
    ランジスタのゲート電極と電気的に接続された第６のト
    ランジスタと、前記第１のトランジスタのゲート電極と
    前記第１のトランジスタの出力端との間に電気的に接続
    された容量手段とを有する電圧補償回路と、 前記第３、第４および第６のトランジスタのゲート電極
    に第１の信号を入力する第１の信号入力部と、 前記第５のトランジスタのゲート電極に第２の信号を入
    力する第２の信号入力部と、 信号出力部とを有し、 前記第１乃至第６のトランジスタはいずれも同一導電型
    であり、 前記第１のトランジスタの出力端と、前記第３のトラン
    ジスタの出力端とは電気的に接続され、 前記第２のトランジスタの出力端と、前記第４のトラン
    ジスタの出力端とは電気的に接続され、 前記電圧補償回路は、前記信号出力部より出力される信
    号の振幅減衰を補償することを特徴とする半導体装置。
  8. 【請求項８】入力端が第１の電源と電気的に接続された
    第１および第２のトランジスタと、 入力端が第２の電源と電気的に接続された第３および第
    ４のトランジスタと、 入力端が第１の電源と電気的に接続され、出力端が前記
    第１および第２のトランジスタのゲート電極と電気的に
    接続された第５のトランジスタと、入力端が第２の電源
    と電気的に接続され、出力端が前記第１および第２のト
    ランジスタのゲート電極と電気的に接続された第６のト
    ランジスタと、前記第１のトランジスタのゲート電極と
    前記第１のトランジスタの出力端との間に電気的に接続
    された第１の容量手段と、前記第３のトランジスタのゲ
    ート電極と前記第３のトランジスタの出力端との間に電
    気的に接続された第２の容量手段とを有する電圧補償回
    路と、 前記第３、第４および第６のトランジスタのゲート電極
    に第１の信号を入力する第１の信号入力部と、 前記第５のトランジスタのゲート電極に第２の信号を入
    力する第２の信号入力部と、 信号出力部とを有し、 前記第１乃至第６のトランジスタはいずれも同一導電型
    であり、 前記第１のトランジスタの出力端と、前記第３のトラン
    ジスタの出力端とは電気的に接続され、 前記第２のトランジスタの出力端と、前記第４のトラン
    ジスタの出力端とは電気的に接続され、 前記電圧補償回路は、前記信号出力部より出力される信
    号の振幅減衰を補償することを特徴とする半導体装置。
  9. 【請求項９】請求項７において、 前記容量手段は、活性層材料、ゲート電極を構成する材
    料、あるいは配線材料のうちいずれか２材料と、前記２
    材料間の絶縁層とを用いてなることを特徴とする半導体
    装置。
  10. 【請求項１０】請求項８において、 前記第１あるいは第２の容量手段は、活性層材料、ゲー
    ト電極を構成する材料、あるいは配線材料のうちいずれ
    か２材料と、前記２材料間の絶縁層とを用いてなること
    を特徴とする半導体装置。
  11. 【請求項１１】請求項７もしくは請求項８において、 前記導電型がＮチャネル型であるとき、第２の電源電位
    ＜第１の電源電位であり、 前記導電型がＰチャネル型であるとき、第２の電源電位
    ＞第１の電源電位であることを特徴とする半導体装置。
  12. 【請求項１２】請求項１乃至請求項１１に記載の半導体
    装置を用いたことを特徴とする表示装置。
  13. 【請求項１３】請求項１２に記載の表示装置を用いたこ
    とを特徴とする電子機器。
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