JPS60140924A - 半導体回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （技術分野） 本発明ａ、半導体素子によって構成され、特に絶縁ゲー
ト型電界効果トランジスタ（ＭＩ８トランジスタ）から
なる半導体回路に関する０（従来技術） 第１図ａ従米の半導体回路の一例の回路因で、ＭＩＳト
ランジスタとして、ｎチャネル型ＭＯ８トランジスタ（
以下、Ｍ（Ｊ８Ｔという。）を用いて構成されるダイナ
ミック回路において代表的なバッファ回路を示す。この
（ロ）路（１Ｍ（Ｊ　８　Ｔ　Ｑ　ｌ、Ｑ２．Ｑ　３　
＊Ｑ４　ｚｖｓａｇれる遅ａｈ路１１！：Ｍ（Ｊ８ＴＱ
５．Ｑ６゜Ｑ７．Ｑ８．Ｑ９１９ｍ成されるドライバ回
路２工Ｖ構成されている。基本的な勤ｆｌ＝ｔ−以下に
説明する〇第４図ｖｃ％入力信号１２５１１２）２、出
力信号ρ３のタイムチャー’ト’に示す。まず入力信号
ρ２が高しペルになり、ＭＯ８ＴＱ３がオンし、節点Ｎ
２が電源ＶＤＤの一段落チレベル（以下、Ｖ’ＤＤ　−
ＶＴレベルという。）まで充電される。それＩＣよりＭ
Ｏ８’ｌ’Ｑ７．　Ｑ９がオンし、節点Ｎ４．　出力信
号ｐ３を低レベルにおさえる。次に入力信号ｇｌが高レ
ベルニナク、節点Ｎ　３　カＭＵｓＴＱ５　ｋ介しテＶ
ＤＤ−ＶＴＩ／ベルまで光電される。それＩＣｊってＭ
Ｕ　Ｓ　’Ｉ’　Ｑ６．Ｑ８がオンし、ＭＯ８ＴＱ６．
　Ｑ７お工びＱ８．　Ｑ９　’に通し、１１Ｌ流が電源
ＶＤＤエク優地優位電位Ｄに流れる。

節点Ｎ　２ｒｒ、ＭＯ８ＴＱｉがオンし、節点Ｎｔの電
位がＭＯ８ＴＱ４のしきい値電圧ＶＴｋ越えるまで、Ｖ
ＤＤ−ＶＴレベルが保たれるので、節点Ｎ４のレベルａ
・ＭＯ８ＴＱ６．Ｑ７のオン抵抗の比（通常ＯＬ：３〜
ｌ：５）できまる低レベルに保たれる。容量ＣＩの静電
容量ｖｉ−Ｃｏｔ　（１”）＋　節点Ｎ　３　トＮ　、
ＨＤ電位差ｆｆｉ△Ｖ（Ｖ）トすると、容量Ｃ１ｖｃｌ
ｆｌ、　Ｑ（ｏ）＝　Ｃ０ＩＸΔヤの電荷が光電される
。

節点Ｎｌのレベルが上が９、Ｍ（ＪＳＴＱ４がオンする
と、節点Ｎ２ｒｒ阪地電位ＧへＤとなり、ＭＪＳＴＱ７
．Ｑ９ｒｒオフする。これ１ｃｊｊＱ節点Ｎ４Ｈ■ルー
ＶＴレベル屹なり、節点１１ｓａＱ／（節点へ３の容ｉ
ｔ＋ｃｏｓ）だけ電位が上昇し、ＭＵＳＴＱ６゜Ｑ８の
ケートレベルが電源ＶＤＤレベル以上にもち上げられ、
入力信号Ｉ２５１エク△Ｔ遅れて節ハ４お工び出力信号
φ３が電源ＶＤＩ）レベルまで上昇する０ 第４図のように、入力信号ρｌと５２５２が共に低レベ
ルｌＣうる時刻Ｔ２からＩ３の期間でに、節点Ｎｌａ高
インピーダンス状態で低レベルとなる。

この状態のとき基板電位のゆれなどにより節がｌのレベ
ルが浮き上がり、ＭＵ８ＴＱ４のしきい値電圧ケ超えて
しまうと、入力信号ρ２ｖｃエク光電された節点Ｎ２の
レベルが妥地電位ＧＮＤまで低下して、ドライバ回路２
のブートストラップを使った正常！ＩＥＩＩｆ′Ｆ、が
不可能になる。

第２図にこれ？防ぐために考えられた従来の半導体回路
會示す回路図である０図に示すように、節点Ｎｒｌドレ
インに、節点Ｎ２ｉゲートに、陵地電位ＧＮＤ′ｆｒソ
ースｒｃｙ続したＭＵ８ＴＱｌ（ｌ付加し、節点Ｎ２の
高レベルｒｃエク、節点ＮｌＱ高インピーダンス状態全
ＭＯ８ＴＱＩＯＶｃエク啜地電位ＧＮＤＶｃおさえる方
法をとっている０しかし、入力信号５２１■が高レベル
ｖｃなったとき、ＭＯ８ＴＱＩとＱＩＯの能力比がとれ
ていないと、節点Ｎｔの電位がＭＵＳＴＱ４のしきい値
電圧を越えることが出来ないか、あるいぼ時間的に遅れ
てしまう０このタメ、Ｍ０８ＴＱ１０Ｏ能力ｒＸＭＯ８
Ｔ’Ｑｌ（７）能力の１〜イ。程度にまでおさえる必要
がある０このようなＭ（Ｊ８Ｔｉマスク上で笑現する九
ｒｒＳＭＯ８Ｔの多段医列啜続、あるいａチャネル？長
くするなど、いずれにせエチップ面積が大きくなる欠点
がある０（発明の目的） 本発明の目的ａ、上記の欠点を除去することにエフ、特
別ｉｃ＠収Ｍ　Ｉ　Ｓ　）ランリスタの能力比を考慮す
る必要なしに、節点の高インピーダンス状態の低電位の
浮き上ｒ）ｋ防止できるところの半導体回路全提供する
ことにある０ （発明の構成） 本発明の半導体回路に１第１のＭＩ８トランジスタのグ
ー１＆ｆｆ第１の入力信号にドレインＨ’ｌ［源５− にソースａ第１の節点に、第２のＭＩＳトランジスタの
ゲートに第２の入力信号にドレイン汀前記ｉｔの節点に
ソースａ妥地電位に、第３のＭＩ８トランジスタのゲー
トｌ’Ｊ前記第２の入力信号ｆＣドレインｌｌ’ｆｆ’
［源にソースに第２の節点に、第４のＭ工Ｓトランジス
タのゲートに前記第１の節点にドレインに前記第２の節
点にソースａ寮地電位に、第５のＭＩＳトランジスタの
ゲートに前記第２の節点にドレインａ前記第１の節点ｒ
Ｃソースに前記第１の入力信号にそれぞれ腰続されてな
り、前記第１の入力信号の立上りよＶエフ遅れて立下る
前記第２の節点？出力とする遅延回路と、前記第一１の
入力信号ｒｃニジ駆勲され前記第２の節点出力を接地側
制御信号とするブートストラップ回路？含むドライバ回
路よＶ構成される。

（実施例） 以下、本発明の実施例ｒｃついて図面を参照して説明す
る。

第３図ａ本発明の一実施例の回路図、第４図にその動作
會示すタイムチャートで従来例のものと６− 同じである。

本冥施例ａ％ＭＯ８ＴＱＩＩのゲートに入力信号灯にド
レインｒｚｍ源ＶＤＤにソースに節点Ｎｔｔに、ＭＯ８
’ｌ’Ｑ１２（２）ゲー）Ｈ入力信号鏝２ｉｃトｔ、’
イｙｌ’ｚ節点ＮｔｔＶｃソーｘｒｒ啜地電位ＧＮＤｉ
、ＭＵＳＴＱ１３のゲートａ入力信号ｙ３２　ｖｃドレ
インＵＫ源ＶＤＤＩＣソーｘＨ節点Ｎ１２１Ｃ１ＭＬ）
８ＴＮ１２１Ｃ１ゲ一トａ節点Ｎｉｌ　ｖｃドレインａ
節点Ｎ１２　ｖｃンーｘｒｚｅ地電位Ｇ　Ｎ　Ｄ　ｒｃ
、　ＭＯ８ＴＱ２０　Ｏゲートａ節点Ｎ１２にビレ４フ
６節点ＮＬＬにソースに入力信号ρｌｖｃそれぞれ康続
されてな９、入力信号ρｌの立上りエフエフ遅わて立下
る節点Ｎ１２を出力とする遅延回路１１と、入力信号ρ
ＩＩｃ！り駆動され節点Ｎ１２出力ｔＷ地側制御信号と
するプートストラップ回路？含ムＭ（Ｊ８Ｔ’Ｑ１５〜
Ｑ１９及Ｕ８童ｃｉｔ　、ｃ　ｐなるドライバ回路１２
エク１ｆｔ成される。

丁なわち、本冥施例の回路０第１図の従来例の回路に、
節点Ｎｌｌをドレインに節点Ｎ１２’！にゲートに入力
信号ρｌ’ｌｋソースに阪続したＭＵ８ＴＱ２０’に付
加したものである〇六労＋→φ→ かくすることＶＣより、入力信号ｇｌが低レベルのとき
（第４図、時刻Ｔ２〜Ｔ３区間）節点Ｎ１１ａ１節点Ｎ
ｌ２ｏ高ｖ　ヘルＩＣｊ　ｔ）　Ｍ（Ｊ　Ｓ　’１”　
Ｑ２０がオンし、低レベルｒｃある入力信号ρｌに接続
されることｌ′ｃ工Ｖ腰地電位レベルにおさえることに
１９高インピーダンス状態？防ぐことができる。入力信
号φｌが高レベルになるとＭ（ＪＳ’ｌ”Ｑｌｌ、Ｑ２
０ｔ＝介して節点ＮｉｌがすみやかＩＣ光電されるので
ＭＯ８ＴＱ１１とＱ２０との能力のレシオ比ａ全く考尿
する必要がない。又、入力信号５２１１が高レベル【な
るとき、ＭＵ　Ｓ　Ｔ　Ｑ２０のゲートレベルに２ゲー
ト−ドレインお工びゲートーソース間の容量のセル７ブ
ート効果に１９上昇するため、節点Ｎ１２のレベル汀上
昇しＭＵ８ＴＱ１７．　Ｑ１９のオン抵抗全低減し、節
点Ｎ１３のためこみレベルの改善お工び出力信号ρ３の
レシオの改善等范よる波形整形効果も得られる。更に、
この効果全利用して、Ｍ（Ｊ　Ｓ　Ｔ　Ｑ１４　、Ｑ２
０の能力を変えることにエフ、出力信号５２５３の入力
信号ｐｌからの遅延時間の調節も可能である。

第５図ぼ不発明の他の実施例の（ロ）略図、第６図ａそ
の動作を示すタイムチャートである。本実施例ａ１第３
図の実施例の回路とげ異なるドライバ回路１２’を有す
るバッファ回路に本発明を適用したｓので、ドライバ回
路１２’　ｖｃｉＭＯ８’ｌ’Ｑ２１が付加されている
。この種類のバッファでａ、入力信号ｐ　ｔ　／が高レ
ベルにな９、ＭＯ８ＴＱ１４がオンし、節点Ｎ１２の電
位が優位電位レベルＶＣなることにエフ、ＭＯ８ＴＱ１
７がオフシ、節点Ｎ１５ｒｔ入力信号ｐ　ｔ／の電位に
依存することなく電源ＶＤＤ以上のレベルを保持するこ
とができるので、Ｗ、６図に示すような入力信号ρｌ’
、＠２ｊり出力信号５２５３を得ることができる。なお
、この場合においても時刻１２〜１３間での節点Ｎｉｌ
の高インピーダンス状態の低レベルに存在し、本発明の
効果ａこの場合においてもまったくそこなわれることに
ない０なお、以上の説明にトランジスタとしてＮチャネ
ルｆｉＭＯ８トランジスタを用い、高レベルが論理ｕｌ
”レベルであり、低レベルが論理１０ルベルとしたが、
本発明にこれに限定されることなく、一般に絶縁ゲート
型電界効果トランジスタ（９− Ｍｌ８トランジスタ）を用いた論理相手導体回路に適用
される。

（発明の効果） 以上、詳細に説明したとおり、本発明の半導体回路に１
上記の構成を市しているので、特別に構成絶縁ゲート型
電界効果トランジスタの能力比？考慮する必要なしに、
節点の高インピーダンス状態の低電位の浮き上りを防止
できるという効果を有している。

【図面の簡単な説明】

第１図、第２図に従来の半導体回路の一例おＬび他の例
の回路図、第３図ａ本発明の一実施例の回路図、第４図
０第１図、第２図９Ｍ３図の動作を示すタイムチャート
、第５図ａ本発明の他の実施例の回路図、第６図ａその
動作を示すタイムチャートである。 １．１’°・・遅延−路、２・・・ドライバ回路、ｌｌ
・・・遅延回路、１２．１２’・・・ドライバ回路、Ｃ
Ｉ、Ｃ１ｌ・・・容量、ＧＮＤ・・・優地電位、ＴＩ−
Ｔ４・・・時刻、ｌＯ− ＶＤＤ・［源、Ｑｌ−ＱＩＯＩＱｌｌ−Ｑ２１・・・・
・・ｎチャネル型ＭＵＳトランジスタ、Ｉ２５１，１２
１２・・・入力信号、φ３・・・出力信号。 讐１回 」 ）ト　天ト　）

Claims (1)

【特許請求の範囲】
1. ［１のＭＩＳ）ランリスタのゲートｒＸ第１の入力信号
   にドレインａ電源にソースａ第１の節点に、第２のＭＩ
   ８トランジスタのゲート０第２の入力信号にドレインｒ
   ｒａ記第１の節点にソースａ接地電位に、第３のＭＩ８
   トランジスタのゲートａ前記第２の入力信号にドレイン
   ａ電源にソースａ第２の節点に、第４のＭＩＳ）ランリ
   スタのゲートａ前記第１の節点にドレインｒＩ前記第２
   の節点にソースｒｒ汲地電位に、Ｍ５のＭＩＳ）ランリ
   スタのゲーＦｒＪＮｆｆｉ第２の節点にドレインａ前記
   第１の節点にソースに前記第１の入力信号にそれぞれ脹
   続されてなり、前記第１の入力信号の立上クエクエク遅
   れて立下る前記第２の節点を出力とする遅延回路と、前
   記第１の入力信号１ｃエク駆動され前記第２の節点出力
   ｔ−接地側制御信号とするプートストラップｌ１ｇ１Ｗ
   ＆を含むドライバ回路工Ｖ構成されることＶｆ−特徴と
   する半導体（９）路０