JP2002057165A - 半導体装置の作製方法 - Google Patents

Abstract

(57)【要約】 【課題】 従来では、ＬＤＤ構造を備えたＴＦＴやＧＯ
ＬＤ構造を備えたＴＦＴを形成しようとすると、その製
造工程が複雑なものとなり工程数が増加してしまう問題
があった。 【解決手段】第１の導電層１８ｂと第２の導電層１７ｃ
との積層からなる電極を形成し、第１のドーピング工程
または第２のドーピング工程によって高濃度不純物領域
２２、２３及び低濃度不純物領域２４、２５を形成した
後、第１の導電層を選択的にエッチングすることによっ
て、第１の導電層１８ｃに重なる低濃度不純物領域２５
ａの幅と、第１の導電層１８ｃに重ならない低濃度不純
物領域２５ｂの幅とを自由に調節する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は薄膜トランジスタ
（以下、ＴＦＴという）で構成された回路を有する半導
体装置の作製方法に関する。例えば、液晶表示パネル、
ＥＬ（エレクトロルミネッセンス）表示装置、ＥＣ表示
装置等に代表される電気光学装置およびその様な電気光
学装置を部品として搭載した電子機器に関する。

【０００２】なお、本明細書中において半導体装置と
は、半導体特性を利用することで機能しうる装置全般を
指し、電気光学装置、半導体回路および電子機器は全て
半導体装置である。

【０００３】

【従来の技術】近年、絶縁表面を有する基板上に形成さ
れた半導体薄膜（厚さ数〜数百ｎｍ程度）を用いて薄膜
トランジスタ（ＴＦＴ）を構成し、このＴＦＴで形成し
た大面積集積回路を有する半導体装置の開発が進んでい
る。アクティブマトリクス型液晶表示装置、ＥＬ表示装
置、および密着型イメージセンサはその代表例として知
られている。特に、結晶質シリコン膜（典型的にはポリ
シリコン膜）を活性層にしたＴＦＴ（以下、ポリシリコ
ンＴＦＴと記す）は電界効果移動度が高いことから、い
ろいろな機能回路を形成することも可能である。

【０００４】例えば、アクティブマトリクス型液晶表示
装置には、機能ブロックごとに画像表示を行う画素回路
や、ＣＭＯＳ回路を基本としたシフトレジスタ回路、レ
ベルシフタ回路、バッファ回路、サンプリング回路など
の画素回路を制御するための駆動回路が一枚の基板上に
形成される。

【０００５】アクティブマトリクス型液晶表示装置の画
素回路には、数十から数百万個の各画素にＴＦＴ（画素
ＴＦＴ）が配置され、その画素ＴＦＴのそれぞれには画
素電極が設けられている。液晶を挟んだ対向基板側には
対向電極が設けられており、液晶を誘電体とした一種の
コンデンサを形成している。そして、各画素に印加する
電圧をＴＦＴのスイッチング機能により制御して、この
コンデンサへの電荷を制御することで液晶を駆動し、透
過光量を制御して画像を表示する仕組みになっている。

【０００６】画素ＴＦＴはｎチャネル型ＴＦＴから成
り、スイッチング素子として液晶に電圧を印加して駆動
させるものである。液晶は交流で駆動させるので、フレ
ーム反転駆動と呼ばれる方式が多く採用されている。こ
の方式では消費電力を低く抑えるために、画素ＴＦＴに
要求される特性はオフ電流値（ＴＦＴがオフ動作時に流
れるドレイン電流）を十分低くすることが重要である。

【０００７】オフ電流値を低減するためのＴＦＴの構造
として、低濃度ドレイン（ＬＤＤ：Lightly Doped Drai
n）構造が知られている。この構造はチャネル形成領域
と、高濃度に不純物元素を添加して形成するソース領域
またはドレイン領域との間に低濃度に不純物元素を添加
した領域を設けたものであり、この領域をＬＤＤ領域と
呼んでいる。また、ホットキャリアによるオン電流値の
劣化を防ぐための手段として、ゲート絶縁膜を介してＬ
ＤＤ領域をゲート電極と重ねて配置させた、いわゆるＧ
ＯＬＤ（Gate-drain Overlapped LDD）構造が知られて
いる。このような構造とすることで、ドレイン近傍の高
電界が緩和されてホットキャリア注入を防ぎ、劣化現象
の防止に有効であることが知られている。

【０００８】また、ＧＯＬＤ構造はオン電流値の劣化を
防ぐ効果は高いが、その反面、通常のＬＤＤ構造と比べ
てオフ電流値が大きくなってしまう問題があった。従っ
て、画素ＴＦＴに適用するには好ましい構造ではなかっ
た。逆に通常のＬＤＤ構造はオフ電流値を抑える効果は
高いが、ドレイン近傍の電界を緩和してホットキャリア
注入による劣化を防ぐ効果は低かった。このように、ア
クティブマトリクス型液晶表示装置のような複数の集積
回路を有する半導体装置において、このような問題点
は、特に結晶質シリコンＴＦＴにおいて、その特性が高
まり、またアクティブマトリクス型液晶表示装置に要求
される性能が高まるほど顕在化してきた。

【０００９】

【発明が解決しようとする課題】従来では、ＬＤＤ構造
を備えたＴＦＴやＧＯＬＤ構造を備えたＴＦＴを形成し
ようとすると、その製造工程が複雑なものとなり工程数
が増加してしまう問題があった。工程数の増加は製造コ
ストの増加要因になるばかりか、製造歩留まりを低下さ
せる原因となることは明らかである。

【００１０】本発明はこのような問題点を解決するため
の技術であり、ＴＦＴを用いて作製するアクティブマト
リクス型の液晶表示装置に代表される電気光学装置なら
びに半導体装置において、半導体装置の動作特性および
信頼性を向上させ、かつ、低消費電力化を図ると共に、
工程数を削減して製造コストの低減および歩留まりの向
上を実現することを目的としている。

【００１１】

【課題を解決するための手段】製造コストの低減および
歩留まりの向上を実現するためには、工程数を削減する
ことが一つの手段として考えられる。具体的には、ＴＦ
Ｔの製造に要するフォトマスクの枚数を削減する。フォ
トマスクはフォトリソグラフィーの技術において、エッ
チング工程際、マスクとするレジストパターンを基板上
に形成するために用いる。従って、フォトマスクを１枚
使用することは、その前後の工程において、被膜の成膜
およびエッチングなどの工程の他に、レジスト剥離、洗
浄や乾燥工程などが付加され、フォトリソグラフィーの
工程においても、レジスト塗布、プレベーク、露光、現
像、ポストベークなどの煩雑な工程が行われることを意
味する。

【００１２】本発明は、フォトマスクの枚数を従来と比
較しさらに削減し、以下に示すような作製工程でＴＦＴ
を作製することを特徴としている。なお、本発明の作製
方法の一例を図１及び図２に示した。

【００１３】本明細書で開示する本発明の作製方法は、
絶縁表面上に半導体層を形成する第１の工程と、前記半
導体層上に絶縁膜を形成する第２の工程と、前記絶縁膜
上に、第１の幅（Ｗ１）を有する第１の導電層と、第２
の導電層との積層からなる第１の電極を形成する第３の
工程と、前記第２の導電層をエッチングして、前記第１
の幅（Ｗ１）を有する第１の導電層と、第２の幅（Ｗ
２）を有する第２の導電層との積層からなる第２の電極
を形成する第４の工程と、前記第２の電極をマスクとし
て、前記半導体層に不純物元素を添加して高濃度不純物
領域を形成する第５の工程と、前記第２の導電層をマス
クとして、前記第１の導電層を通過させて前記半導体層
に不純物元素を添加して低濃度不純物領域を形成する第
６の工程と、前記第１の導電層をエッチングして、第３
の幅（Ｗ３）を有する第１の導電層と、前記第２の幅
（Ｗ２）を有する第２の導電層との積層からなる第３の
電極を形成する第７の工程と、を有する半導体装置の作
製方法である。

【００１４】上記作製方法において、第１の導電膜及び
第２の導電膜を形成する材料としては、耐熱性導電性材
料を用い、代表的にはタングステン（Ｗ）、タンタル
（Ｔａ）、チタン（Ｔｉ）から選ばれた元素、または前
記元素を成分とする化合物或いは合金から形成する。

【００１５】また、上記第３の工程において、第１の電
極の形状は、端部において、端部から内側に向かって徐
々に厚さが増加する形状、いわゆるテーパー形状とす
る。

【００１６】耐熱性導電性材料からなる第１の導電膜及
び第２の導電膜を高速でかつ精度良くエッチングして、
さらに端部をテーパー形状とするためには、高密度プラ
ズマを用いたドライエッチング法を適用する。高密度プ
ラズマを得る手法にはマイクロ波や誘導結合プラズマ
（Inductively Coupled Plasma：ＩＣＰ）を用いたエッ
チング装置が適している。特に、ＩＣＰエッチング装置
はプラズマの制御が容易であり、処理基板の大面積化に
も対応できる。

【００１７】ＩＣＰを用いたプラズマ処理方法やプラズ
マ処理装置に関しては特開平９−２９３６００号公報で
開示されている。同公報では、プラズマ処理を高精度に
行うための手段として、高周波電力をインピーダンス整
合器を介して４本の渦巻き状コイル部分が並列に接続さ
れてなるマルチスパイラルコイルに印加してプラズマを
形成する方法を用いている。ここで、各コイル部分の１
本当たりの長さは、高周波の波長の１／４倍としてい
る。さらに、被処理物を保持する下部電極にも、別途高
周波電力を印加してバイアス電圧を付加する構成として
いる。

【００１８】このようなマルチスパイラルコイルを適用
したＩＣＰを用いたエッチング装置を用いると、テーパ
ー部の角度（テーパー角）は基板側にかけるバイアス電
力によって大きく変化を示し、バイアス電力をさらに高
め、また、圧力を変化させることによりテーパー部の角
度を５〜４５°まで変化させることができる。

【００１９】また、上記第４の工程により、ＩＣＰを用
いたエッチング装置を用いて、第２の導電層を選択的に
エッチングして、前記第２の電極を構成する第２の導電
層１７ｃの第２の幅（Ｗ２）を、前記第１の幅（Ｗ１）
より狭くする。また、前記第２の電極における前記第１
の導電層の端部におけるテーパー角は、前記第２の導電
層の端部におけるテーパー角より小さくする。

【００２０】また、上記第５の工程において、高濃度不
純物領域２０、２１を自己整合的に形成するために、イ
オン化した不純物元素を、電界で加速してゲート絶縁膜
（本発明では、第１の電極と半導体層とに密接してその
両者の間に設けられる絶縁膜と、該絶縁膜からその周辺
の領域に延在する絶縁膜を含めてゲート絶縁膜と称す
る）を通過させて、半導体層に添加する方法を用いる。
本明細書中において、この不純物元素の添加方法を便宜
上「スルードープ法」と呼ぶ。

【００２１】なお、本明細書において、不純物元素と
は、半導体にｎ型を付与する不純物元素（リン、ヒ素）
またはｐ型を付与する不純物元素（ボロン）のことを指
している。

【００２２】また、続いて前記第６の工程でスルードー
プ法を用い、第２の電極を構成する第１の導電層のテー
パー形状となっている部分（テーパー部）の下方に存在
する半導体層に、不純物元素の濃度がチャネル形成領域
から遠ざかるにつれて連続的に高くなる低濃度不純物領
域２４、２５を自己整合的に形成することを特徴として
いる。ただし、連続的に高くなっているといっても、低
濃度不純物領域における濃度差は、ほとんど生じていな
い。

【００２３】このように緩やかな濃度勾配を有する低濃
度不純物領域２４、２５を自己整合的に形成するため
に、イオン化した不純物元素を、電界で加速して第２の
電極を構成する第１の導電層のテーパー部とゲート絶縁
膜を通過させて、半導体層に添加する。こうして、第２
の電極を構成する第１の導電層のテーパー部にスルード
ープ法を行うことで、第１の導電層のテーパー部の厚さ
によって、半導体層に添加される不純物元素の濃度を制
御することが可能となり、ＴＦＴのチャネル長方向に渡
って不純物元素の濃度が徐々に変化する低濃度不純物領
域２４、２５を形成することができる。

【００２４】なお、上記スルードープを行った第６の工
程直後において、低濃度不純物領域２４、２５は、ゲー
ト絶縁膜を介して第２の電極を構成する第１の導電層の
テーパー部と重なっている。

【００２５】また、上記第７の工程により、第１の導電
層のテーパー部を選択的にエッチングする。第７の工程
のエッチングは、実施者が適宜ＲＩＥ法を用いるエッチ
ング、ＩＣＰ法を用いるエッチング、またはＩＣＰ法を
用いた後にＲＩＥ法を用いるエッチングを行えばよい。
この第７の工程により、前記第３の電極における前記第
１の導電層のテーパー角は、前記第２の電極における前
記第１の導電層のテーパー角とほぼ同じとなる。また、
前記第３の幅（Ｗ３）は、前記第１の幅（Ｗ１）より狭
く、且つ、前記第２の幅（Ｗ２）より広くする。ここで
は、前記第７の工程と同時に前記絶縁膜が除去されて高
濃度不純物領域の一部が露呈した例を示したが、特に限
定されず、薄く残っていてもよい。

【００２６】なお、上記７の工程直後において、低濃度
不純物領域は、ゲート絶縁膜を介して第３の電極を構成
する第１の導電層のテーパー部と重なる領域２５ａと、
ゲート絶縁膜を介して第３の電極を構成する第１の導電
層のテーパー部と重ならない領域２５ｂとに区別するこ
とができる。

【００２７】また、第３の幅（Ｗ３）は、エッチング条
件を適宜変更することで自由に調節できる。従って、本
発明は、上記第７の工程におけるエッチング条件を適宜
変更することで、第３の電極に重なる低濃度不純物領域
の幅と、第３の電極に重ならない低濃度不純物領域の幅
とを自由に調節できる。ただし、低濃度不純物領域は、
この第３の電極の幅に関係なく、緩やかな濃度勾配を有
しており、第３の電極と重なっている領域は、電界集中
の緩和が達成されてホットキャリアによる防止ができる
とともに、第３の電極と重なっていない領域は、オフ電
流値を抑えることができる。

【００２８】 上記作製方法において、第１の工程に第１
のフォトリソグラフィー工程を行い、第３の工程に第２
のフォトリソグラフィー工程を行っているが、その他の
工程（第４〜第７の工程）では、第２のフォトリソグラ
フィー工程で使用したレジストマスクをそのまま使用し
ているため、フォトリソグラフィー工程を行っていな
い。

【００２９】従って、上記第７の工程の後、形成される
層間絶縁膜にコンタクトホールを形成するための第３の
フォトリソグラフィー工程と、半導体層に達するソース
電極またはドレイン電極を形成するための第４のフォト
リソグラフィー工程を行うことで、ＴＦＴを作製するこ
とができる。

【００３０】このようにフォトマスク数を削減しながら
も、本発明はＴＦＴ構成を適切なものとすることができ
た。本発明の構成を以下に示す。

【００３１】本発明は、図３に示すように、チャネル形
成領域２６とドレイン領域２３との間に設けられる低濃
度不純物領域２５において、ドレイン領域に近づくにつ
れて徐々に導電型を付与する不純物元素の濃度が高くな
るような濃度勾配を持たせる点と、緩やかな濃度勾配を
有する低濃度不純物領域２５において、ゲート電極１８
ｃと重なる領域２５ａ（ＧＯＬＤ領域）と、ゲート電極
と重ならない領域２５ｂ（ＬＤＤ領域）とを備えている
点である。

【００３２】なお、本明細書では、絶縁膜を介してゲー
ト電極と重なる低濃度不純物領域をＧＯＬＤ領域と呼
び、ゲート電極と重ならない低濃度不純物領域をＬＤＤ
領域と呼ぶ。

【００３３】また、上記工程を用いて形成されたＴＦＴ
を用いて液晶表示装置やＥＬ表示装置に代表される電気
光学装置を形成することを特徴としている。

【００３４】また、上記作製工程では、高濃度のドーピ
ングを第５の工程で行い、低濃度のドーピングを第６の
工程で行う例を示したが、低濃度のドーピングを第５の
工程で行い、高濃度のドーピングを第６の工程で行って
もよい。この場合、本発明の作製方法は、絶縁表面上に
半導体層を形成する第１の工程と、前記半導体層上に絶
縁膜を形成する第２の工程と、前記絶縁膜上に、第１の
幅（Ｗ１）を有する第１の導電層と、第２の導電層との
積層からなる第１の電極を形成する第３の工程と、前記
第２の導電層をエッチングして、前記第１の幅（Ｗ１）
を有する第１の導電層と、第２の幅（Ｗ２）を有する第
２の導電層との積層からなる第２の電極を形成する第４
の工程と、前記第２の導電層をマスクとして、前記第１
の導電層を通過させて前記半導体層に不純物元素を添加
して低濃度不純物領域を形成する第５の工程と、前記第
２の電極をマスクとして、前記半導体層に不純物元素を
添加して高濃度不純物領域を形成する第６の工程と、前
記第１の導電層をエッチングして、第３の幅（Ｗ３）を
有する第１の導電層と、前記第２の幅（Ｗ２）を有する
第２の導電層との積層からなる第３の電極を形成する第
７の工程と、を有する半導体装置の作製方法となる。

【００３５】また、本発明の作製方法の一例を図４及び
図５に示した。

【００３６】図４及び図５に示したように、本明細書で
開示する他の発明は、絶縁表面上に半導体層を形成する
第１の工程と、前記半導体層上に絶縁膜を形成する第２
の工程と、前記絶縁膜上に、第１の幅（Ｗ１）を有する
第１の導電層と、第２の導電層との積層からなる第１の
電極を形成する第３の工程と、前記第２の導電層をエッ
チングして、前記第１の幅（Ｗ１）を有する第１の導電
層と、第２の幅（Ｗ２）を有する第２の導電層との積層
からなる第２の電極を形成する第４の工程と、前記第２
の導電層をマスクとして、前記半導体層に不純物元素を
添加して高濃度不純物領域及び低濃度不純物領域を形成
する第５の工程と、前記第１の導電層をエッチングし
て、第３の幅（Ｗ３）を有する第１の導電層と、前記第
２の幅（Ｗ２）を有する第２の導電層との積層からなる
第３の電極を形成する第６の工程と、を有する半導体装
置の作製方法である。

【００３７】このように、実施者が適宜、ドーピング条
件を調節することにより、一回のドーピング処理によっ
て、低濃度不純物領域及び高濃度不純物領域を形成する
工程とすることも可能である。

【００３８】また、本発明の作製方法の一例を図６に示
した。

【００３９】図４（Ａ）〜図４（Ｃ）及び図６に示した
ように、本明細書で開示する他の発明は、絶縁表面上に
半導体層を形成する第１の工程と、前記半導体層上に絶
縁膜を形成する第２の工程と、前記絶縁膜上に第１の導
電膜と第２の導電膜を積層形成する第３の工程と、第１
の幅（Ｘ１）を有する第２の導電層を形成する第４の工
程と、前記第１の幅（Ｘ１）を有する第２の導電層をマ
スクとして、前記半導体層に不純物元素を添加して高濃
度不純物領域を形成する第５の工程と、前記第１の導電
膜をエッチングして、前記第２の幅（Ｘ２）を有する第
１の導電層と、第３の幅（Ｘ３）を有する第２の導電層
との積層からなる第１の電極を形成する第６の工程と、
前記第２の導電層をエッチングして、前記第２の幅（Ｘ
２）を有する第１の導電層と、第４の幅（Ｘ４）を有す
る第２の導電層との積層からなる第２の電極を形成する
第７の工程と、前記第４の幅（Ｘ４）を有する第２の導
電層をマスクとして、前記第１の導電層を通過させて前
記半導体層に不純物元素を添加して低濃度不純物領域を
形成する第８の工程と、前記第１の導電層をエッチング
して、第５の幅（Ｘ５）を有する第１の導電層と、前記
第４の幅（Ｘ４）を有する第２の導電層との積層からな
る第３の電極を形成する第９の工程と、を有する半導体
装置の作製方法である。

【００４０】また、上記各作製方法において、前記第３
の電極を形成する工程の後に、前記第３の電極を覆う第
１の層間絶縁膜を形成する工程と、前記半導体層中の不
純物元素を活性化する第１の熱処理を行う工程と、前記
第１の層間絶縁膜を覆う第２の層間絶縁膜を形成する工
程と、前記第２の層間絶縁膜を形成した後、前記第１の
熱処理より低い温度の第２の熱処理を行う工程と、を有
することを特徴としている。

【００４１】また、本明細書で開示する他の発明は、絶
縁表面上に半導体層を形成する第１の工程と、前記半導
体層上に絶縁膜を形成する第２の工程と、前記絶縁膜上
に第１の導電膜と第２の導電膜を積層形成する第３の工
程と、第１の幅（Ｘ１）を有する第２の導電層を形成す
る第４の工程と、前記第１の幅（Ｘ１）を有する第２の
導電層をマスクとして、前記半導体層に不純物元素を添
加して高濃度不純物領域を形成する第５の工程と、前記
第２の導電層をエッチングして、前記第２の幅（Ｙ２）
を有する第２の導電層を形成する第６の工程と、前記第
２の幅（Ｙ２）を有する第２の導電層をマスクとして、
前記第１の導電膜を通過させて前記半導体層に不純物元
素を添加して低濃度不純物領域を形成する第７の工程
と、前記第１の導電膜をエッチングして、第３の幅（Ｙ
３）を有する第１の導電層と、前記第２の幅（Ｙ２）を
有する第２の導電層との積層からなる電極を形成する第
８の工程と、を有する半導体装置の作製方法である。

【００４２】また、上記第８工程の後に、前記第３の電
極を覆う第１の層間絶縁膜を形成する第９工程と、前記
半導体層中の不純物元素を活性化する第１の熱処理を行
う第１０工程と、前記第１の層間絶縁膜を覆う第２の層
間絶縁膜を形成する第１１工程と、前記第１の熱処理よ
り低い温度の第２の熱処理を行う第１２工程と、を有す
ることも特徴としている。

【００４３】

【発明の実施の形態】(実施の形態１)本発明の実施形態
１について、以下に図１〜図３を用いて説明する。

【００４４】まず、基板１０上に下地絶縁膜１１を形成
する。基板１０としては、ガラス基板や石英基板やシリ
コン基板、金属基板またはステンレス基板の表面に絶縁
膜を形成したものを用いても良い。また、処理温度に耐
えうる耐熱性を有するプラスチック基板を用いてもよ
い。

【００４５】また、下地絶縁膜１１としては、酸化シリ
コン膜、窒化シリコン膜または酸化窒化シリコン膜など
の絶縁膜から成る下地膜１１を形成する。ここでは下地
膜１１として２層構造（１１ａ、１１ｂ）を用いた例を
示したが、前記絶縁膜の単層膜または２層以上積層させ
た構造を用いても良い。なお、下地絶縁膜を形成しなく
てもよい。

【００４６】次いで、下地絶縁膜上に半導体層１２を形
成する。半導体層１２は、非晶質構造を有する半導体膜
を公知の手段（スパッタ法、ＬＰＣＶＤ法、またはプラ
ズマＣＶＤ法等）により成膜した後、公知の結晶化処理
（レーザー結晶化法、熱結晶化法、またはニッケルなど
の触媒を用いた熱結晶化法等）を行って得られた結晶質
半導体膜を第１のフォトマスクを用いて所望の形状にパ
ターニングして形成する。この半導体層１２の厚さは２
５〜８０ｎｍ（好ましくは３０〜６０ｎｍ）の厚さで形
成する。結晶質半導体膜の材料に限定はないが、好まし
くはシリコンまたはシリコンゲルマニウム（ＳｉＧｅ）
合金などで形成すると良い。

【００４７】次いで、半導体層１２を覆う絶縁膜１３を
形成する。

【００４８】絶縁膜１３はプラズマＣＶＤ法またはスパ
ッタ法を用い、厚さを４０〜１５０ｎｍとしてシリコン
を含む絶縁膜の単層または積層構造で形成する。なお、
この絶縁膜１３はゲート絶縁膜となる。

【００４９】次いで、絶縁膜１３上に膜厚２０〜１００
ｎｍの第１の導電膜１４と、膜厚１００〜４００ｎｍの
第２の導電膜１５とを積層形成する。（図１（Ａ））こ
こでは、スパッタ法を用い、ＴａＮ膜からなる第１の導
電膜１４と、Ｗ膜からなる第２の導電膜１５を積層形成
した。なお、ここでは、第１の導電膜１４をＴａＮ、第
２の導電膜１５をＷとしたが、特に限定されず、いずれ
もＴａ、Ｗ、Ｔｉ、Ｍｏ、Ａｌ、Ｃｕから選ばれた元
素、または前記元素を主成分とする合金材料若しくは化
合物材料で形成してもよい。また、リン等の不純物元素
をドーピングした多結晶シリコン膜に代表される半導体
膜を用いてもよい。

【００５０】次いで、第２のフォトマスクを用いてレジ
ストマスク１６ａを形成し、ＩＣＰエッチング装置を用
いて第１のエッチング工程を行う。この第１のエッチン
グ工程によって、第２の導電膜１５をエッチングして、
図１（Ｂ）に示すように、端部においてテーパー形状を
有する部分（テーパー部）を有する第２の導電層１７ａ
を得る。なお、この第１のエッチングの際、第１の導電
膜もわずかにエッチングされているがここでは図示しな
い。

【００５１】ここで、テーパー部の角度（テーパー角）
は基板表面（水平面）とテーパー部の傾斜部とのなす角
度として定義する。第２の導電層１７ａのテーパー角
は、エッチング条件を適宜、選択することによって、５
〜４５°の範囲とすることができる。

【００５２】次いで、レジストマスク１６ａをそのまま
用い、ＩＣＰエッチング装置を用いて第２のエッチング
工程を行う。この第２のエッチング工程によって、第１
の導電膜１４をエッチングして図１（Ｃ）に示すような
第１の導電層１８ａを形成する。第１の導電層１８ａ
は、第１の幅（Ｗ１）を有している。なお、この第２の
エッチング工程の際、レジストマスク、第２の導電層、
及び絶縁膜もわずかにエッチングされて、それぞれレジ
ストマスク１６ｂ、第２の導電層１７ｂ、絶縁膜１９ａ
が形成される。

【００５３】なお、ここでは、絶縁膜１３の膜減りを抑
えるために、２回のエッチング（第１のエッチング工程
と第２のエッチング工程）を行ったが、図２（Ｃ）に示
すような電極構造（第２の導電層１７ｂと第１の導電層
１８ａの積層）が形成できるのであれば、特に限定され
ず、１回のエッチング工程で行ってもよい。

【００５４】次いで、レジストマスク１６ｂを用いて、
ＩＣＰエッチング装置を用いて第３のエッチング工程を
行う。この第３のエッチング工程によって、第２の導電
層１７ｂをエッチングして図２（Ａ）に示すような第２
の導電層１７ｃを形成する。第２の導電層１７ｃは、第
２の幅（Ｗ２）を有する。なお、この第３のエッチング
の際、レジストマスク、第１の導電層、及び絶縁膜もわ
ずかにエッチングされて、それぞれレジストマスク１６
ｃ、第１の導電層１８ｂ、絶縁膜１９ｂが形成される。
（図１（Ｄ））

【００５５】次いで、レジストマスク１６ｃをそのまま
の状態にしたまま、第１のドーピング工程を行う。この
第１のドーピング工程によって、第１の導電層をマスク
として絶縁膜１９ｂを介してスルードープを行い、高濃
度不純物領域２０、２１を形成する。（図２（Ａ））

【００５６】このようにスルードープをすることによっ
て、半導体層に打ち込まれるドーピング量を所望の値に
制御することができる。

【００５７】次いで、レジストマスク１６ｃをそのまま
の状態にしたまま、第２のドーピング工程を行う。この
第２のドーピング工程によって第１の導電層１８ｂのテ
ーパー部及び絶縁膜１９ｂを介してスルードープを行
い、低濃度不純物領域２４、２５を形成する。（図２
（Ｂ））なお、この第２のドーピングの際、高濃度不純
物領域２０、２１にもドーピングされ、高濃度不純物領
域２２、２３が形成される。

【００５８】次いで、レジストマスク１６ｃをそのまま
の状態にしたまま、ＲＩＥエッチング装置またはＩＣＰ
エッチング装置を用いて第４のエッチング工程を行う。
この第４のエッチング工程によって、第１の導電層１８
ｂのテーパー部を一部除去する。ここで、第１の幅（Ｗ
１）を有していた第１の導電層１８ｂが、第３の幅（Ｗ
３）を有する第１の導電層１８ｃとなった。（図２
（Ｃ））

【００５９】本実施の形態では、この第１の導電層１８
ｃとその上に積層された第２の導電層１７ｃがゲート電
極となる。なお、この第４のエッチングの際、絶縁膜１
９ｂもエッチングされて、絶縁膜１９ｃが形成される。
ここでは、絶縁膜の一部を除去して高濃度不純物領域を
露呈させた例を示したが特に限定されず、高濃度不純物
領域が薄い絶縁膜で覆われていてもよい。

【００６０】この後、レジストマスク１６ｃを除去し、
半導体層に添加された不純物元素の活性化を行う。次い
で、層間絶縁膜２７を形成した後、第３のマスクを用い
てコンタクトホールを形成し、導電膜を形成した後、第
４のマスクを用いて電極２８、２９を形成する。

【００６１】こうして、フォトマスク４枚で、図２
（Ｄ）に示す構造のＴＦＴを形成することができる。

【００６２】また、本発明により形成されたＴＦＴの特
徴は、チャネル形成領域２６とドレイン領域２３との間
に設けられる低濃度不純物領域２５において、ほとんど
濃度差はなく、緩やかな濃度勾配を有し、ゲート電極
（１７ｃ及び１８ｃ）と重なる領域２５ａ（ＧＯＬＤ領
域）と、ゲート電極と重ならない領域２５ｂ（ＬＤＤ領
域）とを備えている点である。また、絶縁膜１９ｃの周
縁部、即ち、ゲート電極と重ならない領域２５ｂ及び高
濃度不純物領域２０、２１の上方の領域はテーパー状と
なっている。

【００６３】(実施の形態２)本発明の実施の形態２につ
いて、以下に図４及び図５を用いて説明する。

【００６４】なお、本実施の形態は、上記実施の形態１
と第１のエッチング工程（図１（Ｂ））までは同一であ
り、同じ符号を用いている。また、図４（Ａ）は図１
（Ａ）と対応し、図４（Ｂ）は図１（Ｂ）と対応してい
る。

【００６５】まず、上記実施の形態１に従って、図１
（Ｂ）の状態を得る。（図４（Ｂ））なお、この第１の
エッチング工程によって、第１の幅（Ｘ１）を有する第
２の導電層１７ａが形成される。

【００６６】次いで、レジストマスク１６ａをそのまま
の状態にしたまま、第１のドーピング工程を行う。この
第１のドーピング工程によって、第２の導電層１７ａを
マスクとし、第１の導電膜１４及び絶縁膜１３を介して
スルードープを行い、高濃度不純物領域３０、３１を形
成する。（図４（Ｃ））

【００６７】このようにスルードープをすることによっ
て、半導体層に打ち込まれるドーピング量を所望の値に
制御することができる。

【００６８】次いで、レジストマスク１６ａをそのまま
用い、ＩＣＰエッチング装置を用いて第２のエッチング
工程を行う。この第２のエッチング工程によって、第１
の導電膜１４をエッチングして図４（Ｄ）に示すような
第１の導電層３４ａを形成する。第１の導電層３４ａ
は、第２の幅（Ｘ２）を有している。なお、この第２の
エッチング工程の際、レジストマスク、第２の導電層、
及び絶縁膜もわずかにエッチングされて、それぞれレジ
ストマスク３２ａ、第３の幅（Ｘ３）を有する第２の導
電層３３ａ、絶縁膜３５ａが形成される。

【００６９】次いで、レジストマスク３２ａを用いて、
ＩＣＰエッチング装置を用いて第３のエッチング工程を
行う。この第３のエッチング工程によって、第２の導電
層３３ａをエッチングして図５（Ａ）に示すような第２
の導電層３３ｂを形成する。第２の導電層３３ｂは、第
４の幅（Ｘ４）を有する。なお、この第３のエッチング
の際、レジストマスク、第１の導電層、及び絶縁膜もわ
ずかにエッチングされて、それぞれレジストマスク３２
ｂ、第１の導電層３４ｂ、絶縁膜３５ｂが形成される。
（図５（Ａ））

【００７０】次いで、レジストマスク３２ｂをそのまま
の状態にしたまま、第２のドーピング工程を行う。この
第２のドーピング工程によって第１の導電層３４ｂのテ
ーパー部及び絶縁膜３５ｂを介してスルードープを行
い、低濃度不純物領域３８、３９を形成する。（図５
（Ｂ））なお、この第２のドーピングの際、高濃度不純
物領域３０、３１にもドーピングされ、高濃度不純物領
域３６、３７が形成される。

【００７１】次いで、レジストマスク３２ｂをそのまま
の状態にしたまま、ＲＩＥエッチング装置またはＩＣＰ
エッチング装置を用いて第４のエッチング工程を行う。
この第４のエッチング工程によって、第１の導電層３４
ｂのテーパー部を一部除去する。ここで、第１の幅（Ｘ
２）を有していた第１の導電層３４ｂが、第５の幅（Ｘ
５）を有する第１の導電層３４ｃとなった。（図５
（Ｃ））

【００７２】本実施の形態では、この第１の導電層３４
ｃとその上に積層された第２の導電層３３ｂがゲート電
極となる。なお、この第４のエッチングの際、絶縁膜３
５ｂもエッチングされて、絶縁膜３５ｃが形成される。
ここでは、絶縁膜の一部を除去して高濃度不純物領域を
露呈させた例を示したが特に限定されず、高濃度不純物
領域が薄い絶縁膜で覆われていてもよい。

【００７３】この後、レジストマスク３２ｂを除去し、
半導体層に添加された不純物元素の活性化を行う。次い
で、層間絶縁膜４１を形成した後、第３のマスクを用い
てコンタクトホールを形成し、導電膜を形成した後、第
４のマスクを用いて電極４２、４３を形成する。

【００７４】こうして、フォトマスク４枚で、図５
（Ｄ）に示す構造のＴＦＴを形成することができる。

【００７５】また、本発明により形成されたＴＦＴの特
徴は、チャネル形成領域４０とドレイン領域３７との間
に設けられる低濃度不純物領域３９において、ほとんど
濃度差はなく、緩やかな濃度勾配を有し、ゲート電極
（３３ｂ及び３４ｃ）と重なる領域３９ａ（ＧＯＬＤ領
域）と、ゲート電極と重ならない領域３９ｂ（ＬＤＤ領
域）とを備えている点である。また、絶縁膜３５ｃの周
縁部、即ち、ゲート電極と重ならない領域３９ｂ及び高
濃度不純物領域３７、３６の上方の領域はテーパー状と
なっている。

【００７６】(実施の形態３)本発明の実施の形態３につ
いて、以下に図４及び図６を用いて説明する。

【００７７】なお、本実施の形態は、上記実施の形態２
と第１のドーピング工程（図４（Ｃ））までは同一であ
り、図は省略する。また、ここでは、図４と同一の符号
を用いて説明する。

【００７８】まず、上記実施の形態１に従って、図４
（Ｃ）の状態を得る。

【００７９】次いで、レジストマスク１６ａを用いて、
ＩＣＰエッチング装置を用いて第２のエッチング工程を
行う。この第２のエッチング工程によって、第２の導電
層１７ａをエッチングして図６（Ａ）に示すような第２
の導電層５１を形成する。第２の導電層５１は、第２の
幅（Ｙ２）を有する。なお、この第２のエッチング工程
の際、レジストマスク及び第１の導電膜もわずかにエッ
チングされて、それぞれレジストマスク５０、第１の導
電膜５２ａが形成される。（図５（Ａ））なお、第１の
導電膜５２ａの一部は、既に第１のエッチング工程の際
にわずかにエッチングされているため、この第２のエッ
チング工程によって、さらに薄くなっている。また、第
２の導電層と重なっていない第１の導電膜５２ａのう
ち、第１のエッチング工程の際にエッチングされなかっ
た部分はテーパー形状となっている。

【００８０】次いで、レジストマスク５０をそのままの
状態にしたまま、第２のドーピング工程を行う。この第
２のドーピング工程によって第１の導電膜５２ａのテー
パー部及び絶縁膜１３を介してスルードープを行い、低
濃度不純物領域５５、５６を形成する。（図６（Ｂ））
なお、この第２のドーピングの際、高濃度不純物領域３
０、３１にもドーピングされ、高濃度不純物領域５５、
５６が形成される。

【００８１】このようにスルードープをすることによっ
て、半導体層に打ち込まれるドーピング量を所望の値に
制御することができる。

【００８２】次いで、レジストマスク５０をそのままの
状態にしたまま、ＲＩＥエッチング装置またはＩＣＰエ
ッチング装置を用いて第３のエッチング工程を行う。こ
の第３のエッチング工程によって、露呈している第１の
導電膜５２ａのうち、第１のエッチング工程により薄く
なった部分とテーパー形状になっている部分の一部が除
去される。ここで、第１の導電膜の膜厚、絶縁膜の膜厚
等を考慮に入れてエッチング条件を適宜調節することに
よって、テーパー形状を有し、且つ第３の幅（Ｙ３）を
有する第１の導電層５２ｂを形成する。（図６（Ｃ））

【００８３】本実施の形態では、この第１の導電層５２
ｂとその上に積層された第２の導電層５１がゲート電極
となる。なお、この第３のエッチングの際、絶縁膜１３
もエッチングされて、絶縁膜５７が形成される。

【００８４】この後、レジストマスク５０を除去し、半
導体層に添加された不純物元素の活性化を行う。次い
で、層間絶縁膜５９を形成した後、第３のマスクを用い
てコンタクトホールを形成し、導電膜を形成した後、第
４のマスクを用いて電極６０、６１を形成する。

【００８５】こうして、フォトマスク４枚で、図６
（Ｄ）に示す構造のＴＦＴを形成することができる。

【００８６】また、本発明により形成されたＴＦＴの特
徴は、チャネル形成領域５８とドレイン領域５６との間
に設けられる低濃度不純物領域５４において、ほとんど
濃度差はなく、緩やかな濃度勾配を有し、ゲート電極
（５１及び５２ｂ）と重なる領域５４ａ（ＧＯＬＤ領
域）と、ゲート電極と重ならない領域５４ｂ（ＬＤＤ領
域）とを備えている点である。

【００８７】以上の構成でなる本発明について、以下に
示す実施例でもってさらに詳細な説明を行うこととす
る。

【００８８】

【実施例】［実施例１］ここでは、同一基板上に画素部
と、画素部の周辺に設ける駆動回路のＴＦＴ（ｎチャネ
ル型ＴＦＴ及びｐチャネル型ＴＦＴ）を同時に作製する
方法について詳細に図７〜図９を用いて説明する。

【００８９】まず、本実施例ではコーニング社の＃７０
５９ガラスや＃１７３７ガラスなどに代表されるバリウ
ムホウケイ酸ガラス、またはアルミノホウケイ酸ガラス
などのガラスからなる基板１００を用いる。なお、基板
１００としては、透光性を有する基板であれば限定され
ず、石英基板を用いても良い。また、本実施例の処理温
度に耐えうる耐熱性が有するプラスチック基板を用いて
もよい。

【００９０】次いで、基板１００上に酸化シリコン膜、
窒化シリコン膜または酸化窒化シリコン膜などの絶縁膜
から成る下地膜１０１を形成する。本実施例では下地膜
１０１として２層構造を用いるが、前記絶縁膜の単層膜
または２層以上積層させた構造を用いても良い。下地膜
１０１の一層目としては、プラズマＣＶＤ法を用い、Ｓ
ｉＨ₄、ＮＨ₃、及びＮ₂Ｏを反応ガスとして成膜される
酸化窒化シリコン膜１０１ａを１０〜２００nm（好まし
くは５０〜１００nm）形成する。本実施例では、膜厚５
０ｎｍの酸化窒化シリコン膜１０１ａ（組成比Ｓｉ＝３
２％、Ｏ＝２７％、Ｎ＝２４％、Ｈ＝１７％）を形成し
た。次いで、下地膜１０１のニ層目としては、プラズマ
ＣＶＤ法を用い、ＳｉＨ₄、及びＮ₂Ｏを反応ガスとして
成膜される酸化窒化シリコン膜１０１ｂを５０〜２００
ｎｍ（好ましくは１００〜１５０nm）の厚さに積層形成
する。本実施例では、膜厚１００ｎｍの酸化窒化シリコ
ン膜１０１ｂ（組成比Ｓｉ＝３２％、Ｏ＝５９％、Ｎ＝
７％、Ｈ＝２％）を形成した。

【００９１】次いで、下地膜上に半導体層１０２〜１０
５を形成する。半導体層１０２〜１０５は、非晶質構造
を有する半導体膜を公知の手段（スパッタ法、ＬＰＣＶ
Ｄ法、またはプラズマＣＶＤ法等）により成膜した後、
公知の結晶化処理（レーザー結晶化法、熱結晶化法、ま
たはニッケルなどの触媒を用いた熱結晶化法等）を行っ
て得られた結晶質半導体膜を所望の形状にパターニング
して形成する。この半導体層１０２〜１０５の厚さは２
５〜８０ｎｍ（好ましくは３０〜６０ｎｍ）の厚さで形
成する。結晶質半導体膜の材料に限定はないが、好まし
くはシリコンまたはシリコンゲルマニウム（Ｓｉ_XＧｅ
_1-X（０＜Ｘ＜１、代表的にはＸ＝０．０００１〜０．
０５））合金などで形成すると良い。シリコンゲルマニ
ウムを形成する場合、シランとゲルマニウムとの混合ガ
スを用いたプラズマＣＶＤ法で形成してもよいし、シリ
コン膜にゲルマニウムをイオン注入してもよいし、シリ
コンゲルマニウムからなるターゲットを用いたスパッタ
法で形成してもよい。本実施例では、プラズマＣＶＤ法
を用い、５５ｎｍの非晶質シリコン膜を成膜した後、ニ
ッケルを含む溶液を非晶質シリコン膜上に保持させた。
この非晶質シリコン膜に脱水素化（５００℃、１時間）
を行った後、熱結晶化（５５０℃、４時間）を行い、さ
らに結晶化を改善するためのレーザーアニ―ル処理を行
って結晶質シリコン膜を形成した。そして、この結晶質
シリコン膜をフォトリソグラフィ法を用いたパターニン
グ処理によって、半導体層１０２〜１０５を形成した。

【００９２】また、半導体層１０２〜１０５を形成した
後、ＴＦＴのしきい値を制御するために微量な不純物元
素（ボロンまたはリン）のドーピング（チャネルドーピ
ングとも呼ばれる）を行ってもよい。

【００９３】また、レーザー結晶化法で結晶質半導体膜
を作製する場合には、パルス発振型または連続発光型の
エキシマレーザーやＹＡＧレーザー、ＹＶＯ₄レーザー
を用いることができる。これらのレーザーを用いる場合
には、レーザー発振器から放射されたレーザー光を光学
系で線状に集光し半導体膜に照射する方法を用いると良
い。結晶化の条件は実施者が適宣選択するものである
が、エキシマレーザーを用いる場合はパルス発振周波数
３０Ｈｚとし、レーザーエネルギー密度を１００〜４０
０mJ/cm²(代表的には２００〜３００mJ/cm²)とする。ま
た、ＹＡＧレーザーを用いる場合にはその第２高調波を
用いパルス発振周波数１〜１０ｋＨｚとし、レーザーエ
ネルギー密度を３００〜６００mJ/cm²(代表的には３５
０〜５００mJ/cm²)とすると良い。そして幅１００〜１
０００μｍ、例えば４００μｍで線状に集光したレーザ
ー光を基板全面に渡って照射し、この時の線状レーザー
光の重ね合わせ率（オーバーラップ率）を８０〜９８％
として行えばよい。

【００９４】次いで、半導体層１０２〜１０５を覆うゲ
ート絶縁膜１０６を形成する。ゲート絶縁膜を形成する
前に、半導体層の表面を洗浄することが望ましい。被膜
表面の汚染不純物（代表的にはＣ、Ｎａ等）除去は、オ
ゾンを容存させた純水で洗浄を行った後に、フッ素を含
有する酸性溶液を用い、被膜表面を極薄くエッチングす
ることにより行えばよい。極薄くエッチングする手段と
しては、スピン装置を用いて基板をスピンさせ、被膜表
面に接触させたフッ素を含有する酸性溶液を飛散させる
方法が有効である。フッ素を含有する酸性溶液として
は、フッ酸、希フッ酸、フッ化アンモニウム、バッファ
ードフッ酸（フッ酸とフッ化アンモニウムの混合溶
液）、フッ酸と過酸化水素水の混合溶液等を用いること
ができる。洗浄した後、連続的にゲート絶縁膜１０６は
プラズマＣＶＤ法またはスパッタ法を用い、厚さを４０
〜１５０ｎｍ、好ましくは５０〜１００ｎｍとしてシリ
コンを含む絶縁膜で形成する。本実施例では、プラズマ
ＣＶＤ法により１１０ｎｍの厚さで酸化窒化シリコン膜
（組成比Ｓｉ＝３２％、Ｏ＝５９％、Ｎ＝７％、Ｈ＝２
％）で形成した。勿論、ゲート絶縁膜は酸化窒化シリコ
ン膜に限定されるものでなく、他のシリコンを含む絶縁
膜を単層または積層構造として用いても良い。

【００９５】また、酸化シリコン膜を用いる場合には、
プラズマＣＶＤ法でＴＥＯＳ（Tetraethyl Orthosilica
te）とＯ₂とを混合し、反応圧力４０Pa、基板温度３０
０〜４００℃とし、高周波（１３．５６MHz）電力密度
０．５〜０．８W/cm²で放電させて形成することができ
る。このようにして作製される酸化シリコン膜は、その
後４００〜５００℃の熱アニールによりゲート絶縁膜と
して良好な特性を得ることができる。

【００９６】次いで、図７（Ａ）に示すように、ゲート
絶縁膜１０６上に膜厚２０〜１００ｎｍの第１の導電膜
１０７と、膜厚１００〜４００ｎｍの第２の導電膜１０
８とを積層形成する。また、汚染を防ぐために大気に触
れることなく、ゲート絶縁膜と第１の導電膜と第２の導
電膜とを連続的に成膜することが好ましい。また、連続
的に成膜しない場合、洗浄機を付随する成膜装置を用い
て行えば、膜界面の汚染を防ぐことができる。洗浄方法
はゲート絶縁膜形成前に行うものと同様に行えばよい。
本実施例では、膜厚３０ｎｍのＴａＮ膜からなる第１の
導電膜１０７と、膜厚３７０ｎｍのＷ膜からなる第２の
導電膜１０８を連続的に形成した。ＴａＮ膜はスパッタ
法で形成し、Ｔａのターゲットを用い、窒素を含む雰囲
気内でスパッタした。また、Ｗ膜は、Ｗのターゲットを
用いたスパッタ法で形成した。その他に６フッ化タング
ステン（ＷＦ₆）を用いる熱ＣＶＤ法で形成することも
できる。いずれにしてもゲート電極として使用するため
には低抵抗化を図る必要があり、Ｗ膜の抵抗率は２０μ
Ωｃｍ以下にすることが望ましい。Ｗ膜は結晶粒を大き
くすることで低抵抗率化を図ることができるが、Ｗ膜中
に酸素などの不純物元素が多い場合には結晶化が阻害さ
れ高抵抗化する。従って、本実施例では、高純度のＷ
（純度９９．９９９９％）のターゲットを用いたスパッ
タ法で、さらに成膜時に気相中からの不純物の混入がな
いように十分配慮してＷ膜を形成することにより、抵抗
率９〜２０μΩｃｍを実現することができた。

【００９７】なお、本実施例では、第１の導電膜１０７
をＴａＮ、第２の導電膜１０８をＷとしたが、特に限定
されず、いずれもＴａ、Ｗ、Ｔｉ、Ｍｏ、Ａｌ、Ｃｕ、
Ｃｒ、Ｎｄから選ばれた元素、または前記元素を主成分
とする合金材料若しくは化合物材料で形成してもよい。
また、リン等の不純物元素をドーピングした多結晶シリ
コン膜に代表される半導体膜を用いてもよい。また、Ａ
ｇＰｄＣｕ合金を用いてもよい。また、第１の導電膜を
タンタル（Ｔａ）膜で形成し、第２の導電膜をＷ膜とす
る組み合わせ、第１の導電膜を窒化チタン（ＴｉＮ）膜
で形成し、第２の導電膜をＷ膜とする組み合わせ、第１
の導電膜を窒化タンタル（ＴａＮ）膜で形成し、第２の
導電膜をＡｌ膜とする組み合わせ、第１の導電膜を窒化
タンタル（ＴａＮ）膜で形成し、第２の導電膜をＣｕ膜
とする組み合わせとしてもよい。

【００９８】次に、フォトリソグラフィ法を用いてレジ
ストからなるマスク１０９〜１１２を形成し、電極及び
配線を形成するための第１のエッチング処理を行う。第
１のエッチング処理では第１及び第２のエッチング条件
で行う。本実施例では第１のエッチング条件として、Ｉ
ＣＰ（Inductively Coupled Plasma：誘導結合型プラズ
マ）エッチング法を用い、エッチング用ガスにＣＦ₄と
Ｃｌ₂とＯ₂とを用い、それぞれのガス流量比を２５／２
５／１０（ｓｃｃｍ）とし、１Paの圧力でコイル型の電
極に５００WのＲＦ（13.56MHz）電力を投入してプラズ
マを生成してエッチングを行った。ここでは、松下電器
産業（株）製のＩＣＰを用いたドライエッチング装置
（Model Ｅ６４５−□ＩＣＰ）を用いた。基板側（試
料ステージ）にも１５０WのＲＦ（13.56MHz）電力を投
入し、実質的に負の自己バイアス電圧を印加する。この
第１のエッチング条件によりＷ膜をエッチングして第２
の導電層の端部をテーパー形状とする。第１のエッチン
グ条件でのＷに対するエッチング速度は２００．３９ｎ
ｍ／ｍｉｎ、ＴａＮに対するエッチング速度は８０．３
２ｎｍ／ｍｉｎであり、ＴａＮに対するＷの選択比は約
２．５である。また、この第１のエッチング条件によっ
て、Ｗのテーパー角は、約２６°となる。なお、ここで
の第１のエッチング条件でのエッチングは、実施の形態
１に記載した第１のエッチング工程（図１（Ｂ））に相
当する。

【００９９】この後、レジストからなるマスク１０９〜
１１２を除去せずに第２のエッチング条件に変え、エッ
チング用ガスにＣＦ₄とＣｌ₂とを用い、それぞれのガス
流量比を３０／３０（ｓｃｃｍ）とし、１Paの圧力でコ
イル型の電極に５００WのＲＦ（13.56MHz）電力を投入
してプラズマを生成して約３０秒程度のエッチングを行
った。基板側（試料ステージ）にも２０WのＲＦ（13.56
MHz）電力を投入し、実質的に負の自己バイアス電圧を
印加する。ＣＦ₄とＣｌ₂を混合した第２のエッチング条
件ではＷ膜及びＴａＮ膜とも同程度にエッチングされ
る。第２のエッチング条件でのＷに対するエッチング速
度は５８．９７ｎｍ／ｍｉｎ、ＴａＮに対するエッチン
グ速度は６６．４３ｎｍ／ｍｉｎである。なお、ゲート
絶縁膜上に残渣を残すことなくエッチングするために
は、１０〜２０％程度の割合でエッチング時間を増加さ
せると良い。なお、ここでの第２エッチング条件でのエ
ッチングは、実施の形態１に記載した第２のエッチング
工程（図１（Ｃ））に相当する。

【０１００】上記第１のエッチング処理では、レジスト
からなるマスクの形状を適したものとすることにより、
基板側に印加するバイアス電圧の効果により第１の導電
層及び第２の導電層の端部がテーパー形状となる。（図
７（Ｂ））このテーパー部の角度は１５〜４５°とすれ
ばよい。こうして、第１のエッチング処理により第１の
導電層と第２の導電層から成る第１の形状の導電層１１
３〜１１６（第１の導電層１１３ａ〜１１６ａと第２の
導電層１１３ｂ〜１１６ｂ）を形成する。ここでのチャ
ネル長方向における第１の導電層の幅は、上記実施の形
態１に示したＷ１に相当する。１１７はゲート絶縁膜で
あり、第１の形状の導電層１１３〜１１６で覆われない
領域は２０〜５０nm程度エッチングされ薄くなった領域
が形成される。

【０１０１】次いで、レジストからなるマスクを除去せ
ずに第２のエッチング処理を行う。なお、第１のエッチ
ング処理や第２のエッチング処理に用いるエッチング用
ガスにはＣｌ₂、ＢＣｌ₃、ＳｉＣｉ₄、ＣＣｌ₄などの塩
素化合物系ガス、ＣＦ₄、ＳＦ₆、ＮＦ₃などのフッ素化
合物系ガス及びＯ₂から選ばれたガス、またはこれらを
主成分とする混合ガスを用いればよい。ここでは、エッ
チング用ガスにＣＦ₄とＣｌ₂とＯ₂とを用い、それぞれ
のガス流量比を２５／２５／１０（ｓｃｃｍ）とし、１
Paの圧力でコイル型の電極に５００WのＲＦ（13.56MH
z）電力を投入してプラズマを生成してエッチングを行
った。基板側（試料ステージ）にも２０WのＲＦ（13.56
MHz）電力を投入し、実質的に負の自己バイアス電圧を
印加する。第２のエッチング処理でのＷに対するエッチ
ング速度は１２４．６２ｎｍ／ｍｉｎ、ＴａＮに対する
エッチング速度は２０．６７ｎｍ／ｍｉｎであり、Ｔａ
Ｎに対するＷの選択比は６．０５である。従って、Ｗ膜
が選択的にエッチングされる。この第２のエッチング処
理によりＷのテーパー角は７０°となった。この第２の
エッチング処理により第２の導電層１２２ｂ〜１２５ｂ
を形成する。一方、第１の導電層１１３ａ〜１１６ａ
は、ほとんどエッチングされず、第１の導電層１２２ａ
〜１２５ａを形成する。なお、ここでの第２のエッチン
グ処理は、実施の形態１に記載した第３のエッチング工
程（図１（Ｄ））に相当する。また、ここでのチャネル
長方向における第２の導電層の幅が実施の形態１に示し
たＷ２に相当する。

【０１０２】そして、レジストからなるマスクを除去せ
ずに第１のドーピング処理を行い、半導体層にｎ型を付
与する不純物元素を添加する。（図７（Ｃ））ドーピン
グ処理はイオンドープ法、若しくはイオン注入法で行え
ば良い。イオンドープ法の条件はドーズ量を１×１０¹³
〜５×１０¹⁵atoms/cm²とし、加速電圧を６０〜１００
ｋｅＶとして行う。本実施例ではドーズ量を１．５×１
０¹⁵atoms/cm²とし、加速電圧を８０ｋｅＶとして行っ
た。ｎ型を付与する不純物元素として１５族に属する元
素、典型的にはリン（Ｐ）または砒素（Ａｓ）を用いる
が、ここではリン（Ｐ）を用いた。この場合、導電層１
１３〜１１６がｎ型を付与する不純物元素に対するマス
クとなり、自己整合的に高濃度不純物領域１１８〜１２
１が形成される。高濃度不純物領域１１８〜１２１には
１×１０²⁰〜１×１０²¹atoms/cm ³の濃度範囲でｎ型を
付与する不純物元素を添加する。なお、ここでの第１の
ドーピング処理は、実施の形態１に記載した第１のドー
ピング工程（図２（Ａ））に相当する。

【０１０３】次いで、第２のドーピング処理を行って図
７（Ｄ）の状態を得る。ドーピングは第２の導電層１２
２ｂ〜１２５ｂを不純物元素に対するマスクとして用
い、第１の導電層のテーパー部下方の半導体層に不純物
元素が添加されるようにドーピングする。本実施例で
は、不純物元素としてＰ（リン）を用い、ドーズ量３．
５×１０¹²、加速電圧９０ｋｅＶにてプラズマドーピン
グを行った。こうして、第１の導電層と重なる低濃度不
純物領域１２６〜１２９を自己整合的に形成する。この
低濃度不純物領域１２６〜１２９へ添加されたリン
（Ｐ）の濃度は、１×１０¹⁷〜１×１０¹⁸atoms/cm³で
あり、且つ、第１の導電層のテーパー部の膜厚に従って
緩やかな濃度勾配を有している。なお、第１の導電層の
テーパー部と重なる半導体層において、第１の導電層の
テーパー部の端部から内側に向かって若干、不純物濃度
が低くなっているものの、ほぼ同程度の濃度である。ま
た、高濃度不純物領域１１８〜１２１にも不純物元素が
添加され、高濃度不純物領域１３０〜１３３を形成す
る。なお、ここでの第２のドーピング処理は、実施の形
態１に記載した第２のドーピング工程（図２（Ｂ））に
相当する。

【０１０４】なお、本実施例では、第１のドーピング処
理で高濃度不純物領域を形成し、第２のドーピング処理
で低濃度不純物領域を形成した例を示したが、特に限定
されず、第１のドーピング処理で低濃度不純物領域を形
成し、第２のドーピング処理で高濃度不純物領域を形成
してもよい。また、適宜、絶縁膜の膜厚や第１の導電層
の膜厚やドーピング条件等を調節することによって一回
のドーピング処理で高濃度不純物領域及び低濃度不純物
領域を形成してもよい。

【０１０５】次いで、レジストからなるマスクを除去せ
ずに第３のエッチング処理を行う。この第３のエッチン
グ処理では第１の導電層のテーパー部を部分的にエッチ
ングして、半導体層と重なる領域を縮小するために行わ
れる。第３のエッチング処理は、エッチングガスにＣＨ
Ｆ₃を用い、反応性イオンエッチング法（ＲＩＥ法）を
用いて行う。本実施例では、チャンバー圧力６．７Ｐ
ａ、ＲＦ電力８００Ｗ、ＣＨＦ₃ガス流量３５ｓｃｃｍ
で第３のエッチング処理を行った。第３のエッチングに
より、第１の導電層１３８〜１４１が形成される。（図
８（Ａ））なお、ここでの第３のエッチング処理は、実
施の形態１に記載した第４のエッチング工程（図２
（Ｃ））に相当する。また、ここでのチャネル長方向に
おける第１の導電層の幅が実施の形態１に示したＷ３に
相当する。

【０１０６】この第３のエッチング処理時、同時に絶縁
膜１１７もエッチングされて、高濃度不純物領域１３０
〜１３３の一部は露呈し、絶縁膜１４３ａ〜１４３ｃ、
１４４が形成される。なお、本実施例では、高濃度不純
物領域１３０〜１３３の一部が露呈するエッチング条件
を用いたが特に限定されず、絶縁膜の膜厚やエッチング
条件を変更すれば、高濃度不純物領域に薄く絶縁膜が残
るようにすることもできる。

【０１０７】上記第３のエッチングによって、第１の導
電層１３８〜１４１と重ならない不純物領域（ＬＤＤ領
域）１３４ａ〜１３７ａが形成される。なお、不純物領
域（ＧＯＬＤ領域）１３４ｂ〜１３７ｂは、第１の導電
層１３８〜１４１と重なったままである。

【０１０８】また、第１の導電層１３８と第２の導電層
１２２ｂとで形成された電極は、後の工程で形成される
駆動回路のｎチャネル型ＴＦＴのゲート電極となり、第
１の導電層１３９と第２の導電層１２３ｂとで形成され
た電極は、後の工程で形成される駆動回路のｐチャネル
型ＴＦＴのゲート電極となる。同様に、第１の導電層１
４０と第２の導電層１２４ｂとで形成された電極は、後
の工程で形成される画素部のｎチャネル型ＴＦＴのゲー
ト電極となり、第１の導電層１４１と第２の導電層１２
５ｂとで形成された電極は、後の工程で形成される画素
部の保持容量の一方の電極となる。

【０１０９】このようにすることで、本実施例は、第１
の導電層１３８〜１４１と重なる不純物領域（ＧＯＬＤ
領域）１３４ｂ〜１３７ｂにおける不純物濃度と、第１
の導電層１３８〜１４１と重ならない不純物領域（ＬＤ
Ｄ領域）１３４ａ〜１３７ａにおける不純物濃度との差
を小さくすることができ、ＴＦＴ特性を向上させること
ができる。

【０１１０】次いで、レジストからなるマスクを除去し
た後、新たにレジストからなるマスク１４５、１４６を
形成して第３のドーピング処理を行う。この第３のドー
ピング処理により、ｐチャネル型ＴＦＴの活性層となる
半導体層に前記一導電型（ｎ型）とは逆の導電型（ｐ
型）を付与する不純物元素が添加された不純物領域１４
７〜１５２を形成する。（図８（Ｂ））第１の導電層１
３９、１４１を不純物元素に対するマスクとして用い、
ｐ型を付与する不純物元素を添加して自己整合的に不純
物領域を形成する。本実施例では、不純物領域１４７〜
１５２はジボラン（Ｂ₂Ｈ₆）を用いたイオンドープ法で
形成する。なお、この第３のドーピング処理の際には、
ｎチャネル型ＴＦＴを形成する半導体層はレジストから
なるマスク１４５、１４６で覆われている。第１のドー
ピング処理及び第２のドーピング処理によって、不純物
領域１４５、１４６にはそれぞれ異なる濃度でリンが添
加されているが、そのいずれの領域においてもｐ型を付
与する不純物元素の濃度が２×１０²⁰〜２×１０²¹atom
s/cm³となるようにドーピング処理することにより、ｐ
チャネル型ＴＦＴのソース領域およびドレイン領域とし
て機能するために何ら問題は生じない。本実施例では、
第３のエッチング処置によって、ｐチャネル型ＴＦＴの
活性層となる半導体層の一部が露呈されたため、不純物
元素（ボロン）を添加しやすい利点を有している。

【０１１１】この第３のドーピング処理は１回でもよい
し、複数回でもよい。例えば、２回のドーピングを行う
場合、１回目のドーピング条件を加速電圧５〜４０ｋｅ
Ｖとし、１４７、１５０を形成し、２回目のドーピング
条件を加速電圧６０〜１２０ｋｅＶとし、１４８、１４
９、１５１、１５２を形成することによって半導体膜に
おける注入欠陥（イオンドーピングやイオン注入による
欠陥）を最小限に抑えることができる。さらに、このよ
うに複数回でドーピングを行えば、ソース領域およびド
レイン領域１４７とＬＤＤ領域１４８、１４９に対して
それぞれボロン元素の導入量を変えることができ、設計
の自由度が向上する。

【０１１２】以上までの工程でそれぞれの半導体層に所
望の不純物領域が形成される。

【０１１３】次いで、レジストからなるマスク１４５、
１４６を除去して第１の層間絶縁膜（ａ）１５３ａを形
成する。この第１の層間絶縁膜（ａ）１５３ａとして
は、プラズマＣＶＤ法またはスパッタ法を用い、厚さを
５０〜１００ｎｍとしてシリコンを含む絶縁膜で形成す
る。本実施例では、プラズマＣＶＤ法により膜厚５０ｎ
ｍの酸化窒化シリコン膜を形成した。勿論、第１の層間
絶縁膜（ａ）１５３ａは酸化窒化シリコン膜に限定され
るものでなく、他のシリコンを含む絶縁膜を単層または
積層構造として用いても良い。

【０１１４】次いで、それぞれの半導体層に添加された
不純物元素を活性化処理する工程を行う。（図８
（Ｃ））この活性化工程はファーネスアニール炉を用い
る熱アニール法で行う。熱アニール法としては、酸素濃
度が１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下の窒素
雰囲気中で４００〜７００℃、代表的には５００〜５５
０℃で行えばよく、本実施例では５５０℃、４時間の熱
処理で活性化処理を行った。なお、熱アニール法の他
に、レーザーアニール法、またはラピッドサーマルアニ
ール法（ＲＴＡ法）を適用することができる。

【０１１５】なお、本実施例では、上記活性化処理と同
時に、結晶化の際に触媒として使用したニッケルが高濃
度のリンを含む不純物領域（１３０、１３２、１４７、
１５０）にゲッタリングされ、主にチャネル形成領域と
なる半導体層中のニッケル濃度が低減される。このよう
にして作製したチャネル形成領域を有するＴＦＴはオフ
電流値が下がり、結晶性が良いことから高い電界効果移
動度が得られ、良好な特性を達成することができる。

【０１１６】また、第１の層間絶縁膜１５３を形成する
前に活性化処理を行っても良い。ただし、用いた配線材
料が熱に弱い場合には、本実施例のように配線等を保護
するため層間絶縁膜（シリコンを主成分とする絶縁膜、
例えば窒化珪素膜）を形成した後で活性化処理を行うこ
とが好ましい。

【０１１７】また、他の活性化処理としてレーザーアニ
ール法、例えば、エキシマレーザーやＹＡＧレーザー等
のレーザー光を照射することができる。

【０１１８】次いで、第１の層間絶縁膜（ｂ）１５３ｂ
を形成する。この第１の層間絶縁膜（ｂ）１５３ｂとし
ては、プラズマＣＶＤ法またはスパッタ法を用い、厚さ
を５０〜２００ｎｍとしてシリコンを含む絶縁膜で形成
する。本実施例では、プラズマＣＶＤ法により膜厚１０
０ｎｍの窒化シリコン膜を形成した。勿論、第１の層間
絶縁膜（ｂ）１５３ｂは窒化シリコン膜に限定されるも
のでなく、他のシリコンを含む絶縁膜を単層または積層
構造として用いても良い。

【０１１９】次いで、不活性雰囲気中で、３００〜５５
０℃で１〜１２時間の熱処理を行い、半導体層を水素化
する工程を行う。この水素化は、活性化処理での熱処理
温度よりも低い温度（４００〜５００℃）であることが
望ましい。（図８（Ｄ））本実施例では窒素雰囲気中で
４１０℃、１時間の熱処理を行った。この工程は層間絶
縁膜に含まれる水素により半導体層のダングリングボン
ドを終端する工程である。水素化の他の手段として、３
〜１００％の水素を含む雰囲気中で、３００〜５５０℃
で１〜１２時間の熱処理での水素化やプラズマ水素化
（プラズマにより励起された水素を用いる）を行っても
良い。

【０１２０】また、レジストからなるマスク１４５、１
４６を除去した後、熱活性化（代表的には窒素雰囲気中
で５００〜５５０℃）を行い、シリコンを含む絶縁膜か
らなる第１の層間絶縁膜（代表的には膜厚１００〜２０
０ｎｍの窒化シリコン膜）を形成した後で水素化（窒素
雰囲気中で３００〜５００℃）を行ってもよい。

【０１２１】次いで、第１の層間絶縁膜（ｂ）１５３ｂ
上に有機絶縁物材料から成る第２の層間絶縁膜１５４を
形成する。本実施例では膜厚１．６μｍのアクリル樹脂
膜を形成した。

【０１２２】次いで、第２の層間絶縁膜１５４上に透明
導電膜を８０〜１２０nmの厚さで形成し、パターニング
することによって画素電極１６２を形成する。透明導電
膜には酸化インジウム酸化亜鉛合金（Ｉｎ₂Ｏ₃―Ｚｎ
Ｏ）、酸化亜鉛（ＺｎＯ）も適した材料であり、さらに
可視光の透過率や導電率を高めるためにガリウム（Ｇ
ａ）を添加した酸化亜鉛（ＺｎＯ：Ｇａ）などを好適に
用いることができる。

【０１２３】なお、ここでは、画素電極として、透明導
電膜を用いた例を示したが、反射性を有する導電性材料
を用いて画素電極を形成すれば、反射型の表示装置を作
製することができる。

【０１２４】次いで、各不純物領域１３０、１３２、１
４７、１５０に達するコンタクトホールを形成するため
のパターニングを行う。

【０１２５】そして、駆動回路２０５においては、不純
物領域１３０または不純物領域１４７とそれぞれ電気的
に接続する電極１５５〜１６１を形成する。なお、これ
らの電極は、膜厚５０ｎｍのＴｉ膜と、膜厚５００ｎｍ
の合金膜（ＡｌとＴｉとの合金膜）との積層膜をパター
ニングして形成する。

【０１２６】また、画素部２０６においては、不純物領
域１３２と接する接続電極１６０、またはソース電極１
５９を形成し、不純物領域１５０と接する接続電極１６
１を形成する。なお、接続電極１６０は、画素電極１６
２と接して重ねて形成することによって画素ＴＦＴのド
レイン領域と電気的な接続が形成され、さらに保持容量
を形成する一方の電極として機能する半導体層（不純物
領域１５０）と電気的な接続が形成される。（図９）

【０１２７】以上の様にして、ｎチャネル型ＴＦＴ２０
１及びｐチャネル型ＴＦＴ２０２を有する駆動回路２０
５と、画素ＴＦＴ２０３及び保持容量２０４とを有する
画素部２０６を同一基板上に形成することができる。本
明細書中ではこのような基板を便宜上アクティブマトリ
クス基板と呼ぶ。

【０１２８】駆動回路２０５のｎチャネル型ＴＦＴ２０
１はチャネル形成領域１６３、ゲート電極の一部を構成
する第１の導電層１３８と重なる低濃度不純物領域１３
４ｂ（ＧＯＬＤ領域）、ゲート電極の外側に形成される
低濃度不純物領域１３４ａ（ＬＤＤ領域）とソース領域
またはドレイン領域として機能する高濃度不純物領域１
３０を有している。ｐチャネル型ＴＦＴ２０２にはチャ
ネル形成領域１６４、ゲート電極の一部を構成する第１
の導電層１３９と重なる不純物領域１４９、ゲート電極
の外側に形成される不純物領域１４８、ソース領域また
はドレイン領域として機能する不純物領域１４７を有し
ている。

【０１２９】画素部２０６の画素ＴＦＴ２０３にはチャ
ネル形成領域１６５、ゲート電極を形成する第１の導電
層１４０と重なる低濃度不純物領域１３６ｂ（ＧＯＬＤ
領域）、ゲート電極の外側に形成される低濃度不純物領
域１３６ａ（ＬＤＤ領域）とソース領域またはドレイン
領域として機能する高濃度不純物領域１３２を有してい
る。また、保持容量２０４の一方の電極として機能する
半導体層１５０〜１５２には、それぞれｐ型を付与する
不純物元素が添加されている。保持容量２０４は、絶縁
膜１４４を誘電体として、電極１２５、１４１と、半導
体層１５０〜１５２、１６６とで形成している。

【０１３０】また、本実施例で示す工程に従えば、アク
ティブマトリクス基板の作製に必要なフォトマスクの数
を６枚とすることができる。その結果、工程を短縮し、
製造コストの低減及び歩留まりの向上に寄与することが
できる。

【０１３１】[実施例２]本実施例では、実施例１で作製
したアクティブマトリクス基板から、アクティブマトリ
クス型液晶表示装置を作製する工程を以下に説明する。
説明には図１０を用いる。

【０１３２】まず、実施例１に従い、図９の状態のアク
ティブマトリクス基板を得た後、図９のアクティブマト
リクス基板上に配向膜１６７を形成しラビング処理を行
う。なお、本実施例では配向膜１６７を形成する前に、
アクリル樹脂膜等の有機樹脂膜をパターニングすること
によって基板間隔を保持するための柱状のスペーサを所
望の位置に形成した。また、柱状のスペーサに代えて、
球状のスペーサを基板全面に散布してもよい。

【０１３３】次いで、対向基板１６８を用意する。この
対向基板には、着色層１７４、遮光層１７５が各画素に
対応して配置されたカラーフィルタが設けられている。
また、駆動回路の部分にも遮光層１７７を設けた。この
カラーフィルタと遮光層１７７とを覆う平坦化膜１７６
を設けた。次いで、平坦化膜１７６上に透明導電膜から
なる対向電極１６９を画素部に形成し、対向基板の全面
に配向膜１７０を形成し、ラビング処理を施した。

【０１３４】そして、画素部と駆動回路が形成されたア
クティブマトリクス基板と対向基板とをシール材１７１
で貼り合わせる。シール材１７１にはフィラーが混入さ
れていて、このフィラーと柱状スペーサによって均一な
間隔を持って２枚の基板が貼り合わせられる。その後、
両基板の間に液晶材料１７３を注入し、封止剤（図示せ
ず）によって完全に封止する。液晶材料１７３には公知
の液晶材料を用いれば良い。このようにして図１０に示
すアクティブマトリクス型液晶表示装置が完成する。そ
して、必要があれば、アクティブマトリクス基板または
対向基板を所望の形状に分断する。さらに、公知の技術
を用いて偏光板等を適宜設けた。そして、公知の技術を
用いてＦＰＣを貼りつけた。

【０１３５】こうして得られた液晶表示パネルの構成を
図１１の上面図を用いて説明する。なお、図１０と対応
する部分には同じ符号を用いた。

【０１３６】図１１（Ａ）で示す上面図は、画素部、駆
動回路、ＦＰＣ（フレキシブルプリント配線板：Flexib
le Printed Circuit）を貼り付ける外部入力端子２０
７、外部入力端子と各回路の入力部までを接続する配線
２０８などが形成されたアクティブマトリクス基板と、
カラーフィルタなどが設けられた対向基板１６８とがシ
ール材１７１を介して貼り合わされている。

【０１３７】ゲート配線側駆動回路２０５ａと重なるよ
うに対向基板側に遮光層１７７ａが設けられ、ソース配
線側駆動回路２０５ｂと重なるように対向基板側に遮光
層１７７ｂが形成されている。また、画素部２０６上の
対向基板側に設けられたカラーフィルタ２０９は遮光層
と、赤色（Ｒ）、緑色（Ｇ）、青色（Ｂ）の各色の着色
層とが各画素に対応して設けられている。実際に表示す
る際には、赤色（Ｒ）の着色層、緑色（Ｇ）の着色層、
青色（Ｂ）の着色層の３色でカラー表示を形成するが、
これら各色の着色層の配列は任意なものとする。

【０１３８】ここでは、カラー化を図るためにカラーフ
ィルタ２０９を対向基板に設けているが特に限定され
ず、アクティブマトリクス基板を作製する際、アクティ
ブマトリクス基板にカラーフィルタを形成してもよい。

【０１３９】また、カラーフィルタにおいて隣り合う画
素の間には遮光層が設けられており、表示領域以外の箇
所を遮光している。また、ここでは、駆動回路を覆う領
域にも遮光層１７７ａ、１７７ｂを設けているが、駆動
回路を覆う領域は、後に液晶表示装置を電子機器の表示
部として組み込む際、カバーで覆うため、特に遮光層を
設けない構成としてもよい。また、アクティブマトリク
ス基板を作製する際、アクティブマトリクス基板に遮光
層を形成してもよい。

【０１４０】また、上記遮光層を設けずに、対向基板と
対向電極の間に、カラーフィルタを構成する着色層を複
数層重ねた積層で遮光するように適宜配置し、表示領域
以外の箇所（各画素電極の間隙）や、駆動回路を遮光し
てもよい。

【０１４１】また、外部入力端子にはベースフィルム２
１０と配線２１１から成るＦＰＣが異方性導電性樹脂２
１２で貼り合わされている。さらに補強板で機械的強度
を高めている。

【０１４２】図１１（Ｂ）は図１１（Ａ）で示す外部入
力端子２０７のＥ−Ｅ'線に対する断面図を示してい
る。導電性粒子２１４の外径は配線２１５のピッチより
も小さいので、接着剤２１２中に分散する量を適当なも
のとすると隣接する配線と短絡することなく対応するＦ
ＰＣ側の配線と電気的な接続を形成することができる。

【０１４３】以上のようにして作製される液晶表示パネ
ルは各種電子機器の表示部として用いることができる。

【０１４４】[実施例３]本実施例では実施例１とは異な
るアクティブマトリクス基板の作製方法について図１２
を用いて説明する。実施例１では透過型の表示装置を形
成したが、本実施例では、反射型の表示装置を形成し、
実施例１よりもマスク数を減らすことを特徴としてい
る。

【０１４５】なお、実施例１とは第２の層間絶縁膜１５
４を形成する工程まで同一であるため、ここでは省略す
る。図１２には実施例１と同じ箇所には同じ符号を用い
た。

【０１４６】実施例１に従って、第２の層間絶縁膜を形
成した後、各不純物領域に達するコンタクトホールを形
成するためのパターニングを行う。

【０１４７】次いで、駆動回路においては、実施例１と
同様に半導体層の一部（高濃度不純物領域）とそれぞれ
電気的に接続する電極を形成する。なお、これらの電極
は、膜厚５０ｎｍのＴｉ膜と、膜厚５００ｎｍの合金膜
（ＡｌとＴｉとの合金膜）との積層膜をパターニングし
て形成する。

【０１４８】また、画素部においては、高濃度不純物領
域１２００と接する画素電極１２０２、または高濃度不
純物領域１２０１と接するソース電極１２０３を形成す
る。なお、画素電極１２０２は、画素ＴＦＴの高濃度不
純物領域１２００と電気的な接続が形成され、さらに保
持容量を形成する一方の電極として機能する半導体層
（高濃度不純物領域１２０４）と電気的な接続が形成さ
れる。（図１２）

【０１４９】なお、画素電極１２０２の材料としては、
ＡｌまたはＡｇを主成分とする膜、またはそれらの積層
膜等の反射性の優れた材料を用いることが望ましい。

【０１５０】また、本実施例で示す工程に従えば、アク
ティブマトリクス基板の作製に必要なフォトマスクの数
を５枚とすることができる。その結果、工程を短縮し、
製造コストの低減及び歩留まりの向上に寄与することが
できる。

【０１５１】また、画素電極を形成した後、公知のサン
ドブラスト法やエッチング法等の工程を追加して表面を
凹凸化させて、鏡面反射を防ぎ、反射光を散乱させるこ
とによって白色度を増加させることが好ましい。また、
画素電極を形成する前に絶縁膜に凸凹を形成してその上
に画素電極を形成してもよい。

【０１５２】[実施例４]本実施例では、実施例３で作製
したアクティブマトリクス基板から、反射型液晶表示装
置を作製する工程を以下に説明する。説明には図１３を
用いる。

【０１５３】まず、実施例３に従い、図１２の状態のア
クティブマトリクス基板を得た後、図１２のアクティブ
マトリクス基板上、少なくとも画素電極上に配向膜を形
成しラビング処理を行う。なお、本実施例では配向膜を
形成する前に、アクリル樹脂膜等の有機樹脂膜をパター
ニングすることによって基板間隔を保持するための柱状
のスペーサ（図示しない）を所望の位置に形成した。ま
た、柱状のスペーサに代えて、球状のスペーサを基板全
面に散布してもよい。

【０１５４】次いで、対向基板１３０４を用意する。こ
の対向基板には、着色層、遮光層が各画素に対応して配
置されたカラーフィルタが設けられている。次いで、カ
ラーフィルターを覆う平坦化膜を形成する。

【０１５５】次いで、平坦化膜上に透明導電膜からなる
対向電極を少なくとも画素部に形成し、対向基板の全面
に配向膜を形成し、ラビング処理を施した。

【０１５６】そして、画素部１３０１と駆動回路１３０
２が形成されたアクティブマトリクス基板１３０３と対
向基板１３０４とをシール材１３０６で貼り合わせる。
シール材１３０６にはフィラーが混入されていて、この
フィラーと柱状スペーサによって均一な間隔を持って２
枚の基板が貼り合わせられる。その後、両基板の間に液
晶材料１３０５を注入し、封止剤によって完全に封止す
る。液晶材料１３０５には公知の液晶材料を用いれば良
い。なお、本実施例は反射型であるので実施例２と比較
して基板間隔は半分程度となる。このようにして反射型
液晶表示装置が完成する。そして、必要があれば、アク
ティブマトリクス基板または対向基板を所望の形状に分
断する。さらに、対向基板のみに偏光板１３０７を貼り
つけた。そして、公知の技術を用いてＦＰＣを貼りつけ
た。

【０１５７】以上のようにして作製される反射型の液晶
表示パネルは各種電子機器の表示部として用いることが
できる。

【０１５８】また、上記液晶表示パネルだけでは、暗い
場所で使用する場合、視認性に問題が生じる。従って、
図１３に示すような光源、リフレクタ、導光板を備える
構成とすることが望ましい。

【０１５９】光源にはＬＥＤまたは冷陰極管を単数また
は複数用いればよい。図１３に示すように光源は、導光
板の側面に沿って配置され、光源の背後にはリフレクタ
が設けられている。

【０１６０】光源から照射された光は、リフレクタによ
って効率よく導光板の側面から内部に入射すると、表面
に設けられた特殊なプリズム加工面で反射され、液晶表
示パネに入射する。

【０１６１】こうして液晶表示パネルと光源と導光板を
組み合わせることによって、光利用効率を向上させるこ
とができる。

【０１６２】[実施例５]本実施例は、実施例１と異なる
作製方法の一例を示す。なお、本実施例は、実施例１と
は半導体層１０２〜１０５の形成までの工程が異なって
いるだけでその後の工程は実施例１と同一であるため、
省略する。

【０１６３】まず、実施例１と同様に基板を用意する。
透過型の表示装置を作製する場合、基板は、ガラス基
板、石英基板などを用いることができる。また、本実施
例の処理温度に耐えうる耐熱性を有するプラスチック基
板を用いてもよい。また、反射型の表示装置を作製する
場合は、他にセラミック基板、シリコン基板、金属基板
またはステンレス基板の表面に絶縁膜を形成したものを
用いても良い。

【０１６４】次いで、基板上に酸化シリコン膜、窒化シ
リコン膜または酸化窒化シリコン膜などの絶縁膜から成
る下地膜を形成する。本実施例では下地膜として２層構
造を用いるが、前記絶縁膜の単層膜または２層以上積層
させた構造を用いても良い。本実施例では、下地膜の一
層目及び二層目は、プラズマＣＶＤ法を用い、第一の成
膜室にて連続形成する。下地膜の一層目としては、プラ
ズマＣＶＤ法を用い、ＳｉＨ₄、ＮＨ₃、及びＮ₂Ｏを反
応ガスとして成膜される酸化窒化シリコン膜を１０〜２
００nm（好ましくは５０〜１００nm）形成する。本実施
例では、膜厚５０ｎｍの酸化窒化シリコン膜（組成比Ｓ
ｉ＝３２％、Ｏ＝２７％、Ｎ＝２４％、Ｈ＝１７％）を
形成した。次いで、下地膜のニ層目としては、プラズマ
ＣＶＤ法を用い、ＳｉＨ₄、及びＮ₂Ｏを反応ガスとして
成膜される酸化窒化シリコン膜を５０〜２００ｎｍ（好
ましくは１００〜１５０nm）の厚さに積層形成する。本
実施例では、膜厚１００ｎｍの酸化窒化シリコン膜（組
成比Ｓｉ＝３２％、Ｏ＝５９％、Ｎ＝７％、Ｈ＝２％）
を形成した。

【０１６５】次いで、第二の成膜室にて下地膜上に非晶
質半導体膜を形成する。非晶質半導体膜は、３０〜６０
ｎｍの厚さで形成する。非晶質半導体膜の材料に限定は
ないが、好ましくはシリコンまたはシリコンゲルマニウ
ム合金などで形成すると良い。本実施例では、プラズマ
ＣＶＤ法により、ＳｉＨ₄ガスを用いて、非晶質シリコ
ン膜を形成する。

【０１６６】また、下地膜と非晶質半導体膜とは同じ成
膜方法で形成可能であるため、下地膜と非晶質半導体膜
とを連続形成することも可能である。

【０１６７】次いで、第三の成膜室にて非晶質シリコン
膜にＮｉを添加する。プラズマＣＶＤ法を用い、Ｎｉを
材料に含む電極を取り付け、アルゴンガスなどを導入し
てプラズマをたて、Ｎｉ添加する。勿論、蒸着法やスパ
ッタ法を用いて、Ｎｉの極薄膜を形成しても良い。

【０１６８】次いで、第四の成膜室にて保護膜を形成す
る。保護膜としては、酸化シリコン膜や酸化窒化シリコ
ン膜などを用いるのがよい。後工程の脱水素化を行う
際、水素が抜けにくいので、窒化シリコン膜のような緻
密な膜は用いない方がよい。本実施例では、プラズマＣ
ＶＤ法を用いて、ＴＥＯＳ（Tetraethyl Orthosilicat
e）とＯ₂を混合し、１００〜１５０ｎｍの厚さの酸化シ
リコン膜を形成する。本実施例は、保護膜としての酸化
シリコン膜形成までをクリーンルーム大気に曝すことな
く連続処理することを特徴としている。

【０１６９】また、上記各成膜室にて形成される膜は、
プラズマＣＶＤ法、熱ＣＶＤ法、減圧ＣＶＤ法、蒸着
法、スパッタ法等、あらゆる公知の形成手段を用いるこ
とが可能である。

【０１７０】次いで、非晶質シリコン膜の脱水素化（５
００℃、１時間）を行い、熱結晶化（５５０℃、４時
間）を行う。なお、本実施例に示したＮｉなどの触媒元
素を添加する方法に限定されず、公知の方法により熱結
晶化を行っても良い。

【０１７１】そして、ｎチャネル型ＴＦＴのしきい値
（Ｖｔｈ）を制御するためにｐ型を付与する不純物元素
を添加する。半導体に対してｐ型を付与する不純物元素
には、ボロン（Ｂ）、アルミニウム（Ａｌ）、ガリウム
（Ｇａ）など周期律第１３族元素が知られている。本実
施例では、ボロン（Ｂ）を添加する。

【０１７２】ボロンの添加を行った後に、保護膜である
酸化シリコン膜をフッ酸などのエッチング液を用いて除
去する。次いで、洗浄とレーザーアニールの連続処理を
行う。非晶質半導体膜にｐ型を付与する不純物元素であ
るボロン（Ｂ）を添加した後にレーザーアニールの処理
を行うことで、ボロンも結晶質半導体膜の結晶構造の一
部となって結晶化が起こるために、従来の技術で起こっ
ている結晶構造の破壊を防ぐことが可能である。

【０１７３】ここで、オゾンを容存させた純水とフッ素
を含有する酸性溶液を用いることで、オゾンを容存させ
た純水にて洗浄を行う際に形成される極薄い酸化被膜と
共に、被膜表面に付着している汚染不純物を除去するこ
とができる。オゾンを容存させた純水の作製方法として
は、純水を電気分解する方法や純水にオゾンガスを直接
溶かし込む方法などがある。また、オゾンの濃度は、６
ｍｇ／Ｌ以上で使用するのが好ましい。なお、スピン装
置の回転数や時間条件は、基板面積、被膜材料などによ
って適宜最適な条件を見つければよい。

【０１７４】レーザーアニールには、レーザー発振器か
ら放射されたレーザー光を光学系で線状に集光し半導体
膜に照射する方法を用いると良い。レーザーアニールに
よる結晶化の条件は、実施者が適宜選択すればよい。

【０１７５】こうして得られた結晶質半導体膜を所望の
形状にパターニングして、島状の半導体層１０２〜１０
５を形成する。

【０１７６】以降の工程は、実施例１に従えば、図１０
で示す液晶表示パネルを形成することができる。

【０１７７】なお、本実施例は、実施例１乃至４のいず
れか一と自由に組み合わせることができる。

【０１７８】[実施例６]本実施例では、本発明を用いて
ＥＬ（エレクトロルミネセンス）表示装置を作製した例
について説明する。なお、図１４は本発明のＥＬ表示装
置の断面図である。

【０１７９】図１４において、基板７００上に設けられ
たスイッチングＴＦＴ６０３は図９のｎチャネル型ＴＦ
Ｔ２０３を用いて形成される。従って、構造の説明はｎ
チャネル型ＴＦＴ２０３の説明を参照すれば良い。

【０１８０】なお、本実施例ではチャネル形成領域が二
つ形成されるダブルゲート構造としているが、チャネル
形成領域が一つ形成されるシングルゲート構造もしくは
三つ形成されるトリプルゲート構造であっても良い。

【０１８１】基板７００上に設けられた駆動回路は図９
のＣＭＯＳ回路を用いて形成される。従って、構造の説
明はｎチャネル型ＴＦＴ２０１とｐチャネル型ＴＦＴ２
０２の説明を参照すれば良い。なお、本実施例ではシン
グルゲート構造としているが、ダブルゲート構造もしく
はトリプルゲート構造であっても良い。

【０１８２】また、配線７０１、７０３はＣＭＯＳ回路
のソース配線、７０２はドレイン配線、７０４はスイッ
チングＴＦＴのソース領域とを電気的に接続するソース
配線、７０５はスイッチングＴＦＴのドレイン領域とを
電気的に接続するドレイン配線として機能する。

【０１８３】なお、電流制御ＴＦＴ６０４は図９のｐチ
ャネル型ＴＦＴ２０２を用いて形成される。従って、構
造の説明はｐチャネル型ＴＦＴ２０２の説明を参照すれ
ば良い。なお、本実施例ではシングルゲート構造として
いるが、ダブルゲート構造もしくはトリプルゲート構造
であっても良い。

【０１８４】また、配線７０６は電流制御ＴＦＴのソー
ス配線（電流供給線に相当する）であり、７０７は電流
制御ＴＦＴの画素電極７１０上に重ねることで画素電極
７１０と電気的に接続する電極である。

【０１８５】なお、７１０は、透明導電膜からなる画素
電極（ＥＬ素子の陽極）である。透明導電膜としては、
酸化インジウムと酸化スズとの化合物、酸化インジウム
と酸化亜鉛との化合物、酸化亜鉛、酸化スズまたは酸化
インジウムを用いることができる。また、前記透明導電
膜にガリウムを添加したものを用いても良い。画素電極
７１０は、上記配線を形成する前に平坦な層間絶縁膜７
１１上に形成する。本実施例においては、樹脂からなる
平坦化膜７１１を用いてＴＦＴによる段差を平坦化する
ことは非常に重要である。後に形成されるＥＬ層は非常
に薄いため、段差が存在することによって発光不良を起
こす場合がある。従って、ＥＬ層をできるだけ平坦面に
形成しうるように画素電極を形成する前に平坦化してお
くことが望ましい。

【０１８６】配線７０１〜７０７を形成後、図１４に示
すようにバンク７１２を形成する。バンク７１２は１０
０〜４００ｎｍの珪素を含む絶縁膜もしくは有機樹脂膜
をパターニングして形成すれば良い。

【０１８７】なお、バンク７１２は絶縁膜であるため、
成膜時における素子の静電破壊には注意が必要である。
本実施例ではバンク７１２の材料となる絶縁膜中にカー
ボン粒子や金属粒子を添加して抵抗率を下げ、静電気の
発生を抑制する。この際、抵抗率は１×１０⁶〜１×１
０¹²Ωｍ（好ましくは１×１０⁸〜１×１０¹⁰Ωｍ）と
なるようにカーボン粒子や金属粒子の添加量を調節すれ
ば良い。

【０１８８】画素電極７１０の上にはＥＬ層７１３が形
成される。なお、図１４では一画素しか図示していない
が、本実施例ではＲ（赤）、Ｇ（緑）、Ｂ（青）の各色
に対応したＥＬ層を作り分けている。また、本実施例で
は蒸着法により低分子系有機ＥＬ材料を形成している。
具体的には、正孔注入層として２０ｎｍ厚の銅フタロシ
アニン（ＣｕＰｃ）膜を設け、その上に発光層として７
０ｎｍ厚のトリス−８−キノリノラトアルミニウム錯体
（Ａｌｑ₃）膜を設けた積層構造としている。Ａｌｑ₃に
キナクリドン、ペリレンもしくはＤＣＭ１といった蛍光
色素を添加することで発光色を制御することができる。

【０１８９】但し、以上の例はＥＬ層として用いること
のできる有機ＥＬ材料の一例であって、これに限定する
必要はまったくない。発光層、電荷輸送層または電荷注
入層を自由に組み合わせてＥＬ層（発光及びそのための
キャリアの移動を行わせるための層）を形成すれば良
い。例えば、本実施例では低分子系有機ＥＬ材料をＥＬ
層として用いる例を示したが、高分子系有機ＥＬ材料を
用いても良い。また、電荷輸送層や電荷注入層として炭
化珪素等の無機材料を用いることも可能である。これら
の有機ＥＬ材料や無機材料は公知の材料を用いることが
できる。また、ＥＬ層として一重項励起により発光（蛍
光）する発光材料（シングレット化合物）からなる薄
膜、または三重項励起により発光（リン光）する発光材
料（トリプレット化合物）からなる薄膜を用いることが
できる。

【０１９０】次に、ＥＬ層７１３の上には導電膜からな
る陰極７１４が設けられる。本実施例の場合、導電膜と
してアルミニウムとリチウムとの合金膜を用いる。勿
論、公知のＭｇＡｇ膜（マグネシウムと銀との合金膜）
を用いても良い。陰極材料としては、周期表の１族もし
くは２族に属する元素からなる導電膜もしくはそれらの
元素を添加した導電膜を用いれば良い。

【０１９１】この陰極７１４まで形成された時点でＥＬ
素子７１５が完成する。なお、ここでいうＥＬ素子７１
５は、画素電極（陽極）７１０、ＥＬ層７１３及び陰極
７１４で形成されたコンデンサを指す。

【０１９２】ＥＬ素子７１５を完全に覆うようにしてパ
ッシベーション膜７１６を設けることは有効である。パ
ッシベーション膜７１６としては、炭素膜、窒化珪素膜
もしくは窒化酸化珪素膜を含む絶縁膜からなり、該絶縁
膜を単層もしくは組み合わせた積層で用いる。

【０１９３】この際、カバレッジの良い膜をパッシベー
ション膜として用いることが好ましく、炭素膜、特にＤ
ＬＣ（ダイヤモンドライクカーボン）膜を用いることは
有効である。ＤＬＣ膜は室温から１００℃以下の温度範
囲で成膜可能であるため、耐熱性の低いＥＬ層７１３の
上方にも容易に成膜することができる。また、ＤＬＣ膜
は酸素に対するブロッキング効果が高く、ＥＬ層７１３
の酸化を抑制することが可能である。そのため、この後
に続く封止工程を行う間にＥＬ層７１３が酸化するとい
った問題を防止できる。

【０１９４】さらに、パッシベーション膜７１６上に封
止材７１７を設け、カバー材７１８を貼り合わせる。封
止材７１７としては紫外線硬化樹脂を用いれば良く、内
部に吸湿効果を有する物質もしくは酸化防止効果を有す
る物質を設けることは有効である。また、本実施例にお
いてカバー材７１８はガラス基板や石英基板やプラスチ
ック基板（プラスチックフィルムも含む）の両面に炭素
膜（好ましくはダイヤモンドライクカーボン膜）を形成
したものを用いる。

【０１９５】こうして図１４に示すような構造のＥＬ表
示装置が完成する。なお、バンク７１２を形成した後、
パッシベーション膜７１６を形成するまでの工程をマル
チチャンバー方式（またはインライン方式）の成膜装置
を用いて、大気解放せずに連続的に処理することは有効
である。また、さらに発展させてカバー材７１８を貼り
合わせる工程までを大気解放せずに連続的に処理するこ
とも可能である。

【０１９６】こうして、プラスチック基板を母体とする
絶縁体５０１上にｎチャネル型ＴＦＴ６０１、６０２、
スイッチングＴＦＴ（ｎチャネル型ＴＦＴ）６０３およ
び電流制御ＴＦＴ（ｎチャネル型ＴＦＴ）６０４が形成
される。ここまでの製造工程で必要としたマスク数は、
一般的なアクティブマトリクス型ＥＬ表示装置よりも少
ない。

【０１９７】即ち、ＴＦＴの製造工程が大幅に簡略化さ
れており、歩留まりの向上および製造コストの低減が実
現できる。

【０１９８】さらに、図９を用いて説明したように、ゲ
ート電極に絶縁膜を介して重なる不純物領域を設けるこ
とによりホットキャリア効果に起因する劣化に強いｎチ
ャネル型ＴＦＴを形成することができる。そのため、信
頼性の高いＥＬ表示装置を実現できる。

【０１９９】また、本実施例では画素部と駆動回路の構
成のみ示しているが、本実施例の製造工程に従えば、そ
の他にも信号分割回路、Ｄ／Ａコンバータ、オペアン
プ、γ補正回路などの論理回路を同一の絶縁体上に形成
可能であり、さらにはメモリやマイクロプロセッサをも
形成しうる。

【０２００】さらに、ＥＬ素子を保護するための封止
（または封入）工程まで行った後の本実施例のＥＬ発光
装置について図１５を用いて説明する。なお、必要に応
じて図１４で用いた符号を引用する。

【０２０１】図１５（Ａ）は、ＥＬ素子の封止までを行
った状態を示す上面図、図１５（Ｂ）は図１５（Ａ）を
Ａ−Ａ’で切断した断面図である。点線で示された８０
１はソース側駆動回路、８０６は画素部、８０７はゲー
ト側駆動回路である。また、９０１はカバー材、９０２
は第１シール材、９０３は第２シール材であり、第１シ
ール材９０２で囲まれた内側には封止材９０７が設けら
れる。

【０２０２】なお、９０４はソース側駆動回路８０１及
びゲート側駆動回路８０７に入力される信号を伝送する
ための配線であり、外部入力端子となるＦＰＣ（フレキ
シブルプリントサーキット）９０５からビデオ信号やク
ロック信号を受け取る。なお、ここではＦＰＣしか図示
されていないが、このＦＰＣにはプリント配線基盤（Ｐ
ＷＢ）が取り付けられていても良い。本明細書における
ＥＬ表示装置には、ＥＬ表示装置本体だけでなく、それ
にＦＰＣもしくはＰＷＢが取り付けられた状態をも含む
ものとする。

【０２０３】次に、断面構造について図１５（Ｂ）を用
いて説明する。基板７００の上方には画素部８０６、ゲ
ート側駆動回路８０７が形成されており、画素部８０６
は電流制御ＴＦＴ６０４とそのドレインに電気的に接続
された画素電極７１０を含む複数の画素により形成され
る。また、ゲート側駆動回路８０７はｎチャネル型ＴＦ
Ｔ６０１とｐチャネル型ＴＦＴ６０２とを組み合わせた
ＣＭＯＳ回路（図９参照）を用いて形成される。

【０２０４】画素電極７１０はＥＬ素子の陽極として機
能する。また、画素電極７１０の両端にはバンク７１２
が形成され、画素電極７１０上にはＥＬ層７１３および
ＥＬ素子の陰極７１４が形成される。

【０２０５】陰極７１４は全画素に共通の配線としても
機能し、接続配線９０４を経由してＦＰＣ９０５に電気
的に接続されている。さらに、画素部８０６及びゲート
側駆動回路８０７に含まれる素子は全て陰極７１４およ
びパッシベーション膜５６７で覆われている。

【０２０６】また、第１シール材９０２によりカバー材
９０１が貼り合わされている。なお、カバー材９０１と
ＥＬ素子との間隔を確保するために樹脂膜からなるスペ
ーサを設けても良い。そして、第１シール材９０２の内
側には封止材９０７が充填されている。なお、第１シー
ル材９０２、封止材９０７としてはエポキシ系樹脂を用
いるのが好ましい。また、第１シール材９０２はできる
だけ水分や酸素を透過しない材料であることが望まし
い。さらに、封止材９０７の内部に吸湿効果をもつ物質
や酸化防止効果をもつ物質を含有させても良い。

【０２０７】ＥＬ素子を覆うようにして設けられた封止
材９０７はカバー材９０１を接着するための接着剤とし
ても機能する。また、本実施例ではカバー材９０１を構
成するプラスチック基板９０１aの材料としてＦＲＰ（F
iberglass-Reinforced Plastics）、ＰＶＦ（ポリビニ
ルフロライド）、マイラー、ポリエステルまたはアクリ
ルを用いることができる。

【０２０８】また、封止材９０７を用いてカバー材９０
１を接着した後、封止材９０７の側面（露呈面）を覆う
ように第２シール材９０３を設ける。第２シール材９０
３は第１シール材９０２と同じ材料を用いることができ
る。

【０２０９】以上のような構造でＥＬ素子を封止材９０
７に封入することにより、ＥＬ素子を外部から完全に遮
断することができ、外部から水分や酸素等のＥＬ層の酸
化による劣化を促す物質が侵入することを防ぐことがで
きる。従って、信頼性の高いＥＬ表示装置が得られる。

【０２１０】[実施例７]上記各実施例１乃至６のいずれ
か一を実施して形成されたＴＦＴは様々な電気光学装置
（アクティブマトリクス型液晶ディスプレイ、アクティ
ブマトリクス型ＥＬディスプレイ、アクティブマトリク
ス型ＥＣディスプレイ）に用いることができる。即ち、
それら電気光学装置を表示部に組み込んだ電子機器全て
に本発明を実施できる。

【０２１１】その様な電子機器としては、ビデオカメ
ラ、デジタルカメラ、プロジェクター、ヘッドマウント
ディスプレイ（ゴーグル型ディスプレイ）、カーナビゲ
ーション、カーステレオ、パーソナルコンピュータ、携
帯情報端末（モバイルコンピュータ、携帯電話または電
子書籍等）などが挙げられる。それらの一例を図１６、
図１７及び図１８に示す。

【０２１２】図１６（Ａ）はパーソナルコンピュータで
あり、本体２００１、画像入力部２００２、表示部２０
０３、キーボード２００４等を含む。本発明を表示部２
００３に適用することができる。

【０２１３】図１６（Ｂ）はビデオカメラであり、本体
２１０１、表示部２１０２、音声入力部２１０３、操作
スイッチ２１０４、バッテリー２１０５、受像部２１０
６等を含む。本発明を表示部２１０２に適用することが
できる。

【０２１４】図１６（Ｃ）はモバイルコンピュータ（モ
ービルコンピュータ）であり、本体２２０１、カメラ部
２２０２、受像部２２０３、操作スイッチ２２０４、表
示部２２０５等を含む。本発明は表示部２２０５に適用
できる。

【０２１５】図１６（Ｄ）はゴーグル型ディスプレイで
あり、本体２３０１、表示部２３０２、アーム部２３０
３等を含む。本発明は表示部２３０２に適用することが
できる。

【０２１６】図１６（Ｅ）はプログラムを記録した記録
媒体（以下、記録媒体と呼ぶ）を用いるプレーヤーであ
り、本体２４０１、表示部２４０２、スピーカ部２４０
３、記録媒体２４０４、操作スイッチ２４０５等を含
む。なお、このプレーヤーは記録媒体としてＤＶＤ（Ｄ
ｉｇｔｉａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ）、ＣＤ
等を用い、音楽鑑賞や映画鑑賞やゲームやインターネッ
トを行うことができる。本発明は表示部２４０２に適用
することができる。

【０２１７】図１６（Ｆ）はデジタルカメラであり、本
体２５０１、表示部２５０２、接眼部２５０３、操作ス
イッチ２５０４、受像部（図示しない）等を含む。本発
明を表示部２５０２に適用することができる。

【０２１８】図１７（Ａ）はフロント型プロジェクター
であり、投射装置２６０１、スクリーン２６０２等を含
む。本発明は投射装置２６０１の一部を構成する液晶表
示装置２８０８やその他の駆動回路に適用することがで
きる。

【０２１９】図１７（Ｂ）はリア型プロジェクターであ
り、本体２７０１、投射装置２７０２、ミラー２７０
３、スクリーン２７０４等を含む。本発明は投射装置２
７０２の一部を構成する液晶表示装置２８０８やその他
の駆動回路に適用することができる。

【０２２０】なお、図１７（Ｃ）は、図１７（Ａ）及び
図１７（Ｂ）中における投射装置２６０１、２７０２の
構造の一例を示した図である。投射装置２６０１、２７
０２は、光源光学系２８０１、ミラー２８０２、２８０
４〜２８０６、ダイクロイックミラー２８０３、プリズ
ム２８０７、液晶表示装置２８０８、位相差板２８０
９、投射光学系２８１０で構成される。投射光学系２８
１０は、投射レンズを含む光学系で構成される。本実施
例は三板式の例を示したが、特に限定されず、例えば単
板式であってもよい。また、図１７（Ｃ）中において矢
印で示した光路に実施者が適宜、光学レンズや、偏光機
能を有するフィルムや、位相差を調節するためのフィル
ム、ＩＲフィルム等の光学系を設けてもよい。

【０２２１】また、図１７（Ｄ）は、図１７（Ｃ）中に
おける光源光学系２８０１の構造の一例を示した図であ
る。本実施例では、光源光学系２８０１は、リフレクタ
ー２８１１、光源２８１２、レンズアレイ２８１３、２
８１４、偏光変換素子２８１５、集光レンズ２８１６で
構成される。なお、図１７（Ｄ）に示した光源光学系は
一例であって特に限定されない。例えば、光源光学系に
実施者が適宜、光学レンズや、偏光機能を有するフィル
ムや、位相差を調節するフィルム、ＩＲフィルム等の光
学系を設けてもよい。

【０２２２】ただし、図１７に示したプロジェクターに
おいては、透過型の電気光学装置を用いた場合を示して
おり、反射型の電気光学装置及びＥＬ表示装置での適用
例は図示していない。

【０２２３】図１８（Ａ）は携帯電話であり、本体２９
０１、音声出力部２９０２、音声入力部２９０３、表示
部２９０４、操作スイッチ２９０５、アンテナ２９０６
等を含む。本発明を表示部２９０４に適用することがで
きる。

【０２２４】図１８（Ｂ）は携帯書籍（電子書籍）であ
り、本体３００１、表示部３００２、３００３、記憶媒
体３００４、操作スイッチ３００５、アンテナ３００６
等を含む。本発明は表示部３００２、３００３に適用す
ることができる。

【０２２５】図１８（Ｃ）はディスプレイであり、本体
３１０１、支持台３１０２、表示部３１０３等を含む。
本発明は表示部３１０３に適用することができる。図１
８（Ｃ）に示すディスプレイは中小型または大型のも
の、例えば５〜２０インチの画面サイズのものである。
また、このようなサイズの表示部を形成するためには、
基板の一辺が１ｍのものを用い、多面取りを行って量産
することが好ましい。

【０２２６】以上の様に、本発明の適用範囲は極めて広
く、あらゆる分野の電子機器に適用することが可能であ
る。また、本実施例の電子機器は実施例１〜６のどのよ
うな組み合わせからなる構成を用いても実現することが
できる。

【０２２７】

【発明の効果】本発明により、第４のエッチング条件に
よりゲート電極に重なる低濃度不純物領域（ＧＯＬＤ領
域）の幅と、ゲート電極に重ならない低濃度不純物領域
（ＬＤＤ領域）の幅とを自由に調節できる。また、本発
明により形成されたＴＦＴのＧＯＬＤ領域とＬＤＤ領域
のにおける濃度差はほとんど生じていない。従って、ゲ
ート電極と重なっているＧＯＬＤ領域は、電界集中の緩
和が達成されてホットキャリアによる防止ができるとと
もに、ゲート電極と重なっていないＬＤＤ領域は、オフ
電流値を抑えることができる。

【図面の簡単な説明】

【図１】 ＴＦＴの作製工程を示す図である。（実施
の形態１）

【図２】 ＴＦＴの作製工程を示す図である。（実施
の形態１）

【図３】 不純物元素の濃度分布を示す曲線である。
（実施の形態１）

【図４】 ＴＦＴの作製工程を示す図である。（実施
の形態２）

【図５】 ＴＦＴの作製工程を示す図である。（実施
の形態２）

【図６】 ＴＦＴの作製工程を示す図である。（実施
の形態３）

【図７】 ＡＭ−ＬＣＤの作製工程を示す図である。
（実施例１）

【図８】 ＡＭ−ＬＣＤの作製工程を示す図である。
（実施例１）

【図９】 ＡＭ−ＬＣＤの作製工程を示す図である。
（実施例１）

【図１０】 透過型液晶表示装置の断面構造図である。
（実施例１）

【図１１】 液晶表示パネルの外観図である。（実施例
２）

【図１２】 反射型液晶表示装置の断面構造図である。
（実施例３）

【図１３】 光源を備えた反射型液晶表示パネルの断面
構造図である。（実施例４）

【図１４】 アクティブマトリクス型ＥＬ表示装置の構
成を示す図。

【図１５】 アクティブマトリクス型ＥＬ表示装置の構
成を示す図。

【図１６】 電子機器の一例を示す図。

【図１７】 電子機器の一例を示す図。

【図１８】 電子機器の一例を示す図。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 高山 徹 神奈川県厚木市長谷398番地 株式会社半 導体エネルギー研究所内 (72)発明者 山崎 舜平 神奈川県厚木市長谷398番地 株式会社半 導体エネルギー研究所内 Ｆターム(参考） 2H092 JA25 JA34 JA38 JA41 JB22 JB31 JB57 KB25 MA14 MA15 MA18 MA26 MA27 NA27 NA29 4M104 AA09 BB01 BB02 BB04 BB14 BB16 BB17 BB18 BB30 BB32 BB40 CC05 DD37 DD65 DD67 FF08 FF13 GG20 5F110 AA06 AA16 BB02 BB04 CC02 DD01 DD02 DD03 DD05 DD13 DD14 DD15 DD17 EE01 EE02 EE03 EE04 EE06 EE09 EE14 EE23 EE28 EE44 EE45 FF02 FF04 FF09 FF12 FF28 FF30 FF35 FF36 GG01 GG02 GG13 GG25 GG32 GG43 GG45 GG47 GG52 HJ01 HJ04 HJ12 HJ13 HJ18 HJ23 HL04 HL06 HL07 HL11 HM15 NN03 NN04 NN22 NN24 NN27 NN34 NN35 NN73 PP01 PP03 PP06 PP10 PP29 PP34 PP35 QQ04 QQ09 QQ11 QQ23 QQ24 QQ25 QQ28

Claims (12)

【特許請求の範囲】
1. 【請求項１】絶縁表面上に半導体層を形成する第１の工
   程と、 前記半導体層上に絶縁膜を形成する第２の工程と、 前記絶縁膜上に、第１の幅を有する第１の導電層と、第
   ２の導電層との積層からなる第１の電極を形成する第３
   の工程と、 前記第２の導電層をエッチングして、前記第１の幅を有
   する第１の導電層と、第２の幅を有する第２の導電層と
   の積層からなる第２の電極を形成する第４の工程と、 前記第２の電極をマスクとして、前記半導体層に不純物
   元素を添加して高濃度不純物領域を形成する第５の工程
   と、 前記第２の導電層をマスクとして、前記第１の導電層を
   通過させて前記半導体層に不純物元素を添加して低濃度
   不純物領域を形成する第６の工程と、 前記第１の導電層をエッチングして、第３の幅を有する
   第１の導電層と、前記第２の幅を有する第２の導電層と
   の積層からなる第３の電極を形成する第７の工程と、を
   有する半導体装置の作製方法。
2. 【請求項２】絶縁表面上に半導体層を形成する第１の工
   程と、 前記半導体層上に絶縁膜を形成する第２の工程と、 前記絶縁膜上に、第１の幅を有する第１の導電層と、第
   ２の導電層との積層からなる第１の電極を形成する第３
   の工程と、 前記第２の導電層をエッチングして、前記第１の幅を有
   する第１の導電層と、第２の幅を有する第２の導電層と
   の積層からなる第２の電極を形成する第４の工程と、 前記第２の導電層をマスクとして、前記半導体層に不純
   物元素を添加して高濃度不純物領域及び低濃度不純物領
   域を形成する第５の工程と、 前記第１の導電層をエッチングして、第３の幅を有する
   第１の導電層と、前記第２の幅を有する第２の導電層と
   の積層からなる第３の電極を形成する第６の工程と、を
   有する半導体装置の作製方法。
3. 【請求項３】請求項１または請求項２において、前記第
   ２の幅は、前記第１の幅より狭いことを特徴とする半導
   体装置の作製方法。
4. 【請求項４】請求項１乃至３のいずれか一において、前
   記第３の幅は、前記第１の幅より狭く、且つ、前記第２
   の幅より広いことを特徴とする半導体装置の作製方法。
5. 【請求項５】請求項１乃至４のいずれか一において、前
   記不純物元素は、半導体にｎ型またはｐ型を付与する不
   純物元素であることを特徴とする半導体装置の作製方
   法。
6. 【請求項６】請求項１乃至５のいずれか一において、前
   記第３の工程は、前記絶縁膜上に、第１の導電膜と第２
   の導電膜を積層形成した後、前記第２の導電膜に第１の
   エッチング処理を行って第２の導電層を形成し、前記第
   １の導電膜に第２のエッチング処理を行って第１の導電
   層を形成して、第１の幅を有する第１の導電層と、第２
   の導電層との積層からなる第１の電極を形成したことを
   特徴とする半導体装置の作製方法。
7. 【請求項７】絶縁表面上に半導体層を形成する第１の工
   程と、 前記半導体層上に絶縁膜を形成する第２の工程と、 前記絶縁膜上に第１の導電膜と第２の導電膜を積層形成
   する第３の工程と、 第１の幅を有する第２の導電層を形成する第４の工程
   と、 前記第１の幅を有する第２の導電層をマスクとして、前
   記半導体層に不純物元素を添加して高濃度不純物領域を
   形成する第５の工程と、 前記第１の導電膜をエッチングして、前記第２の幅を有
   する第１の導電層と、第３の幅を有する第２の導電層と
   の積層からなる第１の電極を形成する第６の工程と、 前記第２の導電層をエッチングして、前記第２の幅を有
   する第１の導電層と、第４の幅を有する第２の導電層と
   の積層からなる第２の電極を形成する第７の工程と、 前記第４の幅を有する第２の導電層をマスクとして、前
   記第１の導電層を通過させて前記半導体層に不純物元素
   を添加して低濃度不純物領域を形成する第８の工程と、 前記第１の導電層をエッチングして、第５の幅を有する
   第１の導電層と、前記第４の幅を有する第２の導電層と
   の積層からなる第３の電極を形成する第９の工程と、を
   有する半導体装置の作製方法。
8. 【請求項８】絶縁表面上に半導体層を形成する第１の工
   程と、 前記半導体層上に絶縁膜を形成する第２の工程と、 前記絶縁膜上に、第１の幅を有する第１の導電層と、第
   ２の導電層との積層からなる第１の電極を形成する第３
   の工程と、 前記第２の導電層をエッチングして、前記第１の幅を有
   する第１の導電層と、第２の幅を有する第２の導電層と
   の積層からなる第２の電極を形成する第４の工程と、 前記第２の導電層をマスクとして、前記第１の導電層を
   通過させて前記半導体層に不純物元素を添加して低濃度
   不純物領域を形成する第５の工程と、 前記第２の電極をマスクとして、前記半導体層に不純物
   元素を添加して高濃度不純物領域を形成する第６の工程
   と、 前記第１の導電層をエッチングして、第３の幅を有する
   第１の導電層と、前記第２の幅を有する第２の導電層と
   の積層からなる第３の電極を形成する第７の工程と、を
   有する半導体装置の作製方法。
9. 【請求項９】請求項１乃至８のいずれか一に記載された
   前記第３の電極を形成する工程の後に、前記第３の電極
   を覆う第１の層間絶縁膜を形成する工程と、前記半導体
   層中の不純物元素を活性化する第１の熱処理を行う工程
   と、前記第１の層間絶縁膜を覆う第２の層間絶縁膜を形
   成する工程と、前記第２の層間絶縁膜を形成した後、前
   記第１の熱処理より低い温度の第２の熱処理を行う工程
   と、を有する半導体装置の作製方法。
10. 【請求項１０】絶縁表面上に半導体層を形成する第１の
    工程と、 前記半導体層上に絶縁膜を形成する第２の工程と、 前記絶縁膜上に第１の導電膜と第２の導電膜を積層形成
    する第３の工程と、 第１の幅を有する第２の導電層を形成する第４の工程
    と、 前記第１の幅を有する第２の導電層をマスクとして、前
    記半導体層に不純物元素を添加して高濃度不純物領域を
    形成する第５の工程と、 前記第２の導電層をエッチングして、前記第２の幅を有
    する第２の導電層を形成する第６の工程と、 前記第２の幅を有する第２の導電層をマスクとして、前
    記第１の導電膜を通過させて前記半導体層に不純物元素
    を添加して低濃度不純物領域を形成する第７の工程と、 前記第１の導電膜をエッチングして、第３の幅を有する
    第１の導電層と、前記第２の幅を有する第２の導電層と
    の積層からなる電極を形成する第８の工程と、を有する
    半導体装置の作製方法。
11. 【請求項１１】請求項１０に記載された前記第８工程の
    後に、前記第３の電極を覆う第１の層間絶縁膜を形成す
    る第９工程と、前記半導体層中の不純物元素を活性化す
    る第１の熱処理を行う第１０工程と、前記第１の層間絶
    縁膜を覆う第２の層間絶縁膜を形成する第１１工程と、
    前記第１の熱処理より低い温度の第２の熱処理を行う第
    １２工程と、を有する半導体装置の作製方法。
12. 【請求項１２】請求項１乃至１１のいずれか一に記載さ
    れた半導体装置とは、ビデオカメラ、デジタルカメラ、
    プロジェクター、ゴーグル型ディスプレイ、カーナビゲ
    ーション、パーソナルコンピュータ、携帯型情報端末、
    デジタルビデオディスクプレーヤー、または電子遊技機
    器であることを特徴とする半導体装置の作製方法。