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KR100862547B1 - 표시 장치 - Google Patents

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KR100862547B1
KR100862547B1 KR1020070029975A KR20070029975A KR100862547B1 KR 100862547 B1 KR100862547 B1 KR 100862547B1 KR 1020070029975 A KR1020070029975 A KR 1020070029975A KR 20070029975 A KR20070029975 A KR 20070029975A KR 100862547 B1 KR100862547 B1 KR 100862547B1
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KR
South Korea
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conductive layer
film
layer
conductive
substrate
Prior art date
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KR1020070029975A
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순페이 야마자키
히데오미 스자와
코지 오노
요시히로 쿠스야마
Original Assignee
가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Publication date
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Abstract

본 발명의 배선은 제 1 폭을 가지며 W 및 Mo로부터 선택된 하나 혹은 복수 종류의 원소들 또는, 이 원소를 주로 함유한 합금 혹은 화합물로 된 제 1 도전층(제 1 층), 제 1 폭보다 작은 제 2 폭을 가지며 Al를 주로 함유한 합금 혹은 화합물로 된 저저항 제 2 도전층(제 2 층), 및 제 2 폭보다 작은 제 3 폭을 가지며 Ti를 주로 함유한 합금 혹은 화합물로 된 제 3 도전층(제 3 층)을 포함하는 적층 구조를 갖는다. 이러한 구성에 의해서, 본 발명은 화소부의 확장에 완전히 대처할 수 있다. 제 2 도전층의 적어도 에지들은 테이퍼 형상의 단면을 갖는다. 이러한 형상 때문에, 만족스러운 피복성이 얻어질 수 있다.
Figure 112007024090310-pat00001
화소부, 도전층, 화합물, 합금, 적층 구조

Description

표시 장치{Display device}
도 1a 내지 1c는 본 발명의 개념을 도시한 도면.
도 2a 및 도 2b는 본 발명에 따라 제작된 배선의 형상을 도시한 도면.
도 3a 및 도 3b는 본 발명에 따라 제작된 배선의 형상을 도시한 개략도.
도 4a 내지 도 4c는 본 발명에 따라 제작된 배선의 형상을 도시한 도면.
도 5a 내지 도 5c는 본 발명에 따라 제작된 배선의 형상을 도시한 도면.
도 6a 내지 도 6c는 본 발명에 따라 제작된 배선의 형상을 도시한 도면.
도 7a 내지 도 7c는 본 발명의 개념을 도시한 도면.
도 8a 내지 도 8c는 화소 TFT 및 구동회로의 TFT를 제조하는 공정을 도시한 단면도.
도 9a 내지 도 9c는 화소 TFT 및 구동회로의 TFT를 제조하는 공정을 도시한 단면도.
도 10은 화소 TFT 및 구동회로의 TFT를 제조하는 공정을 도시한 단면도.
도 11은 화소 TFT의 구성을 도시한 평면도.
도 12는 액티브 매트릭스 액정 표시장치를 제조하는 공정을 도시한 단면도.
도 13은 액티브 매트릭스 액정 표시장치를 제조하는 공정을 도시한 단면도.
도 14는 발광 장치의 구동회로 및 화소부의 단면 구조도.
도 15a는 발광 장치의 평면도이고, 도 15b는 발광 장치의 구동회로 및 화소부의 단면 구조도.
도 16은 발광 장치의 구동회로 및 화소부의 단면 구조도.
도 17a 및 17b는 본 발명의 개념을 도시한 도면.
도 18a 및 도 18b는 액티브 매트릭스 액정 표시장치를 제조하는 공정을 도시한 단면도.
도 19는 발광 장치의 화소부의 단면 구조도.
도 20a 내지 20c는 반도체 장치의 예를 도시한 도면.
도 21은 화소 TFT 및 구동회로의 TFT를 제조하는 공정을 예시한 단면도.
도 22는 제 1 에칭조건에 따라 제작된 배선의 형상을 도시한 개략도.
* 도면의 주요부분에 대한 부호의 설명 *
10: 기판 11: 베이스 절연막
12: 반도체층 14: 제 1 도전막
15: 제 2 도전막 16: 제 3 도전막
17a,17b: 레지스트 마스크 18a,18b: 제 3 도전층
19a,19b: 제 2 도전층 20a,20b: 제 1 도전층
본 발명은 박막 기술을 사용함으로써 형성되는 배선 및 이를 제조하는 방법에 관한 것이다. 또한, 본 발명은 배선기판 및 이를 제조하는 방법에 관한 것이다. 본 명세서에서, 배선기판이란 유리 등으로 된 절연기판, 혹은 배선이 박막 기술을 사용하여 형성된 각종의 기판들을 말한다.
최근에, 절연표면을 가진 기판 상에 형성된 반도체 박막을 사용하여 박막 트랜지스터(TFT)를 형성하는 기술이 주목을 끌어왔다. TFT는 집적회로(IC) 및 전자장치와 같은 전자장치에 광범하게 적용된다. 특히, TFT는 화상 표시장치의 스위칭 소자로서 급속하게 개발되고 있다.
종래에, 화상 표시 장치로서의 액정 표시 장치가 공지되어 있다. 패시브형 액정 표시장치에 비해 보다 높은 정밀도의 화상이 얻어질 수 있기 때문에, 액티브 매트릭스형 액정 표시장치가 더 사용되고 있다. 액티브 매트릭스형 액정 표시장치에서, 매트릭스로 배열된 화소전극들이 구동되고, 이에 의해서 표시 패턴이 스크린 상에 형성된다. 구체적으로, 선택된 화소전극과 화소전극에 대응하는 대향전극 간에 전압에 인가되고, 이에 의해서 화소전극과 대향전극 사이에 배치된 액정층은 광변조되고, 이러한 광변조는 표시패턴으로서 관찰자에 의해 인식된다.
이러한 액티브 매트릭스형 액정 표시장치는 광범위한 용도에 사용될 수 있어, 화면크기의 증대만이 아니라, 고정밀, 고 개구비 및 고신뢰성의 요구가 늘어나고 있다. 생산성의 향상 및 비용 감소에 대한 요구도 있다.
TFT를 제조하기 위해서 상기 TFT의 배선으로서 알루미늄(Al)을 사용한 경우 에, 힐록(hillock) 및 휘스커(whisker)와 같은 돌기물들이 열 처리에 기인하여 형성되고, Al 원자가 절연막 및 활성영역(특히, 채널 형성영역)으로 확산하여, TFT의 동작결함을 야기하거나 TFT의 전기적 특성의 감소를 야기한다.
이러한 상황 하에서, 열 처리에 견디는 금속 재료(전형적으로, 텅스텐(W) 및 몰리브덴(Mo) 등의 고융점 금속원소)의 사용이 생각되지만 이들 원소의 저항은 Al에 비해 매우 높다(표 1 참조).
배선 재료 저항률[μΩcm]
Al 2
W 10 ~ 20
Mo 15 ~ 25
그러므로, 화면크기가 증대될 때, 배선 지연이 문제가 된다. 이러한 면에서, 배선을 두껍게 함으로써 저항을 감소시키는 방법이 생각되지만, 배선의 폭이 커질 때, 설계 자유도 및 화소부의 개구비가 낮아질 수 있다. 또한, 배선의 막 두께를 크게 할 때, 3차원적으로 서로 교차하는 부분에서 단란회로가 야기되기가 쉽고, 배선의 단차부에서 피복성이 악화된다.
그러므로, 이러한 점에서, 본 발명의 목적은 화면 증대에 대처하는 배선과 이를 제조하는 방법, 및 배선기판과 이를 제조하는 방법을 제공하는 것이다.
본 발명에 따라서, 배선은, 제 1 층으로서 W 및 Wo로부터 선택된 하나 혹은 복수 종류의 원소들, 혹은 W 및 Mo으로부터 선택된 하나 혹은 복수 종류의 원소들을 주로 함유한 도전막; 제 2 층으로서, 주로 Al를 함유한 저저항 제 2 도전층; 및 제 3 층으로서, 주로 Ti를 함유한 도전막을 포함하는 적층 구조를 가지며, 이에 의해서 배선의 저항을 낮추고자 한다. 본 발명에 따라서, Al를 주로 함유하는 저저항 도전막은 다른 도전막들에 의해 개재됨으로써, 열 처리에 기인한 힐록 및 휘스커와 같은 돌기들의 형성이 방지될 수 있다. 또한, 제 1 및 제 3 층이 고융점의 도전막들로 만들어지므로, 이들은 장벽 금속으로서 기능하여, Al 원자가 절연막 및 활성영역으로 확산하는 것을 방지할 수 있다(표 2). 또한, 절연막이 본 발명의 배선 상에 형성되고, 배선과의 접촉이 형성될 때, 제 3 층은 절연막의 에칭에 대한 스토퍼로서 기능하므로, 접촉이 쉽게 형성될 수 있다. Al이 ITO 막(전형적인 투명 도전막)과 접촉하게 될 때, Al의 전기 부식에 의해 접촉저항이 증가하게 된다. 그러나, 제 3 층은 주로 Ti를 함유하는 도전막으로 만들어지므로 접촉저항은 만족스럽게 된다.
배선 재료 융점[℃]
Al 660.4
W 3387
Mo 2610
Ti 1675
또한, 본 발명에 따라서, 주로 Al를 함유한 저저항 도전막으로 된 제 2 층의 적어도 에지들은 테이퍼 형상을 갖는다. 테이퍼 형상 때문에, 단차부에서의 피복성이 향상된다. 본 명세서에서, 테이퍼각이란 수평면과 재료층의 측면에 의해 형성된 각을 말한다. 또한, 본 명세서에서, 편의상, 테이퍼각을 갖는 측면을 테이퍼 형상이라 하고, 테이퍼 형상을 갖는 부분을 테이퍼부라 한다.
본 명세서에 개시된 본 발명의 구성은 제 1 층으로서 제 1 폭을 가진 제 1 도전층, 제 2 층으로서 상기 제 1 폭보다 작은 제 2 폭을 가진 제 2 도전층, 및 제 3 층으로서 상기 제 2 폭보다 작은 제 3 폭을 가진 제 3 도전층을 포함하는 적층 구조의 배선에서, 상기 제 1 도전층, 상기 제 2 도전층, 혹은 상기 제 3 도전층의 에지들의 단면은 테이퍼 형상인 것이 특징인 배선에 관계된 것이다.
상기 구성에서, 배선은 합금 혹은 주로 W를 함유하는 화합물로 된 도전층(제 1 층), 합금 혹은 주로 Al를 함유하는 화합물로 된 도전층(제 2 층), 합금 혹은 주로 Ti를 함유하는 화합물로 된 도전층(제 3 층)을 포함하는 적층 구조를 구비한 것이 특징이다. 대안으로, 배선은 합금 혹은 주로 Mo를 함유하는 화합물로 된 도전층(제 1 층), 합금 혹은 주로 Al를 함유하는 화합물로 된 도전층(제 2 층), 합금 혹은 주로 Ti를 함유하는 화합물로 된 도전층(제 3 층)을 포함하는 적층 구조를 구비한 것이 특징이다. 예를 들면, 제 1 층으로서, W, WN, Mo, 등이 사용될 수 있다. 제 2 층으로서, Al, Al-Si(2wt%), Al-Ti(1wt%), Al-Nd(1wt%), Al-Sc(0.18wt%), 등이 사용될 수 있다. 제 3 층으로서, Ti, TiN, 등이 사용될 수 있다. 이들 층들은 스퍼터링, 플라즈마 CVD, 등에 의해 형성될 수 있다. 또한, Al-Si 등이 제 2 층에서 형성될 때, Si와 같은 원소가 Al에 용해될 수 있는 비에 한계(고체 용해도 한계)가 있다. 용해도가 높음에 따라, 저항이 증가되고, 열 저항도 변한다. 그러므로, 이 기술에 숙련된 자들은 배선에 적합한 저항 및 열 저항, 및 Si와 같은 원소의 고체 용해도 한계에 따라, Si 등 대 Al의 비를 적합하게 결정할 수 있다.
표 3은 배선을 구성하는 각각의 도전층의 저항의 예를 나타낸 것이다. 표 3으로부터 합금 혹은 주로 Al를 함유하는 화합물로 된 도전층이 다른 도전층들에 비해 매우 낮은 저항을 갖는 것을 알 수 있다.
Figure 112007024090310-pat00002
열 저항과 도전성을 갖는 제 1, 제 2, 제 3 도전막들이 정밀하게 고속으로 에칭될 수 있고 막들의 단부들이 테이퍼될 수 있는 한, 어떠한 에칭방법이든 적용될 수 있다. 이들 중에서, 고밀도 플라즈마를 사용한 건식 에칭방법을 사용하는 것이 좋다. 고밀도 플라즈마를 얻는 과정에는, 마이크로파, 헬리콘파 플라즈마(HWP), 혹은 유도 결합 플라즈마(ICP)를 사용한 에칭장치가 적합하다. 예를 들면, 전자 사이클로트론 공진(ECR) 에칭장치, 표면파 플라즈마(SWP) 에칭장치, ICP 에칭장치, 2 주파수 평행판 여기형 에칭장치, 등이 사용될 수 있다. 특히, ICP 에칭장치는 플라즈마를 쉽게 제어하며, 처리될 기판의 증대에 대처할 수 있다.
예를 들면, 고정밀 플라즈마 처리를 행하기 위해서, 고주파 전력을 복수 나선형 코일(복수의 나선형 코일 부분들이 임피던스 매칭회로를 통해 병렬로 접속되어 있음)에 적용함으로써 플라즈마를 형성하는 방법이 사용된다. 또한, 고주파 전력은 또한 처리할 기판을 유지하는 하위전극에 적용되고, 그럼으로써 그에 바이어스 전압을 공급한다.
이러한 복수 나선형 코일을 채택한 ICP 에칭장치가 사용될 때, 기판측에 인가되는 바이어스 전력에 따라 테이퍼 각이 변한다. 그러므로, 바이어스 전력을 더 증가시키고 압력을 변경함으로써, 테이퍼 각이 5° 내지 85°의 범위에서 변경될 수 있다.
제 2 및 제 3 층을 에칭하는 데 사용되는 가스로서는, 염소가스가 바람직하다. 예를 들면, SiCl4, HCl, CCl4, BCl3, Cl2, 등이 사용될 수 있다.
제 1 층을 에칭하는데 사용되는 가스로서, 불소가스가 바람직하다. 예를 들면, NF3, CF4, C2F6, SF6, 등이 사용될 수 있다. 염소가스가 불소가스와 동시에 도입될 때, 제 1 층에서 에칭속도가 향상되어 바람직하다.
또한, 배선에 전술한 도전층들을 포함하는 적층 구조를 취하게 함으로써, 배선의 에지들은 ICP 에칭 방법 등을 사용함으로써 테이퍼된다. 배선의 에지들을 테테이퍼부의 각보다 크게 하는 것이 바람직하다.
본 발명을 실현하기 위한 구성은 절연표면 상에 제 1 도전층, 제 2 도전층, 및 제 3 도전층의 적층을 포함하는 제 1 형상의 도전층을 형성하는 단계; 상기 제 1 도전층, 제 2 도전층, 제 3 도전층을 에칭하여, 제 1 폭을 가진 제 1 도전층, 제 2 폭을 가진 제 2 도전층, 제 3 폭을 가진 제 3 도전층의 적층을 포함하는 제 2 형상의 도전층을 형성하는 단계; 및 제 2 폭을 가지는 제 2 도전층 및 제 3 폭을 가진 제 3 도전층을 에칭하여, 제 4 폭을 가진 제 1 도전층, 제 5 폭을 가진 제 2 도전층, 및 제 6 폭을 가진 제 3 도전층의 적층을 포함하는 제 3 형상의 도전층을 형성하는 단계를 포함하고, 상기 제 1 도전층, 상기 제 2 도전층, 혹은 상기 제 3 도전층의 에지들의 단면은 테이퍼 형상인 배선 제조방법에 관한 것이다.
전술한 구성에서, 배선은 합금 혹은 주로 W를 함유하는 화합물로 된 도전층(제 1 층), 합금 혹은 주로 Al를 함유하는 화합물로 된 도전층(제 2 층), 합금 혹은 주로 Ti를 함유하는 화합물로 된 도전층(제 3 층)을 포함하는 적층 구조를 구비한 것이 특징이다. 대안으로, 배선은 합금 혹은 주로 Mo를 함유하는 화합물로 된 도전층(제 1 층), 합금 혹은 주로 Al를 함유하는 화합물로 된 도전층(제 2 층), 합금 혹은 주로 Ti를 함유하는 화합물로 된 도전층(제 3 층)을 포함하는 적층 구조를 구비한 것이 특징이다.
또한, 배선에 전술한 도전층들을 포함하는 적층 구조를 취하게 함으로써, 배선의 에지들은 ICP 에칭 방법 등을 사용함으로써 테이퍼된다. 배선의 에지들을 테이퍼되게 함으로써, 나중의 공정에서 형성할 막들의 피복성을 만족스럽게 할 수 있다.
전술한 구성에서, 제 1 도전층의 에지들은 테이퍼되는 것이 바람직하다. 테이퍼 형상을 갖는 부분(즉, 테이퍼부)은 제 2 도전층과는 중첩하지 않는 영역이며, 이 영역의 폭은 제 1 폭에서 제 2 폭을 감하여 얻어진 것에 대응한다. 제 2 도전층을 테이퍼되게 하고 이의 테이퍼 각은 제 1 도전층의 테이퍼부의 각보다 크게 하는 것이 바람직하다. 또한, 제 3 도전층을 테이퍼되게 하고 이의 테이퍼 각은 제 2 도전층의 테이퍼부의 각과 실질적으로 동일하게 하는 것이 바람직하다.
본 발명을 실현하기 위한 구성은 절연기판 및 배선을 포함하는 배선기판으로서, 상기 배선은 제 1 층으로서 제 1 폭을 가진 제 1 도전층, 제 2 층으로서 상기 제 1 폭보다 작은 제 2 폭을 가진 제 2 도전층, 및 제 3 층으로서 상기 제 2 폭보다 작은 제 3 폭을 가진 제 3 도전층을 포함하는 적층 구조이고, 상기 제 1 도전층, 상기 제 2 도전층, 혹은 상기 제 3 도전층의 에지들의 단면은 테이퍼 형상인 것을 특징으로 하는 배선기판에 관한 것이다.
전술한 구성에서, 배선을 형성하는 공정은 주로 W를 함유하는 도전막, 주로 Al를 함유하는 도전막, 주로 Ti를 함유하는 도전막이 연이어 적층된 후 마스크에 의해 에칭되는 것을 특징으로 한다. 또한, 위에 언급된 구성에서, 배선을 형성하는 공정은 주로 Mo를 포함하는 도전막, 주로 Al을 포함하는 도전막, 및 주로 Ti를 함유하는 도전막이 연이어 적층된 후 마스크에 의해 에칭되는 것을 특징으로 한다.
전술한 구성에서, 제 1 도전층의 에지들은 테이퍼되는 것이 바람직하다. 테이퍼 형상을 갖는 부분(즉, 테이퍼부)는 제 2 도전층과는 중첩하지 않는 영역이며, 이 영역의 폭은 제 1 폭에서 제 2 폭을 감하여 얻어진 것에 대응한다. 제 2 도전층을 테이퍼되게 하고 이의 테이퍼 각은 제 1 도전층의 테이퍼부의 각보다 크게 하는 것이 바람직하다. 또한, 제 3 도전층을 테이퍼되게 하고 이의 테이퍼 각은 제 2 도전층의 테이퍼부의 각보다 크게 하는 것이 바람직하다.
또한, 본 발명을 실현하는 구성은 배선기판 제조방법에 있어서, 절연표면 상에 제 1 도전층을 형성하는 단계, 상기 제 1 도전층 상에 제 2 도전층을 형성하는 단계, 제 2 도전층 상에 제 3 도전층을 형성하는 단계, 및 상기 제 1 내지 제 3 도전층을 에칭하여 테이퍼부를 갖는 도전층을 형성하는 배선기판 제조방법에 관한 것이다.
상기 구성에서, 배선을 형성하는 공정은 주로 W를 함유하는 도전막, 주로 Al를 함유하는 도전막, 주로 Ti를 함유하는 도전막이 연이어 적층된 후 마스크에 의해 에칭되는 것을 특징으로 한다. 또한, 위에 언급된 구성에서, 배선을 형성하는 공정은 주로 Mo를 포함하는 도전막, 주로 Al을 포함하는 도전막, 및 주로 Ti를 함유하는 도전막이 연이어 적층된 후 마스크에 의해 에칭되는 것을 특징으로 한다.
또한, 배선을 전술한 도전층들을 포함하는 적층 구조를 취하게 함으로써, 배선의 에지들은 ICP 에칭 방법 등을 사용함으로써 테이퍼된다. 배선의 에지들을 테이퍼되게 함으로써, 나중의 공정에서 형성할 막들의 피복성을 만족스럽게 할 수 있다.
또한, 제 1 도전층의 에지들은 테이퍼되는 것이 바람직하다. 테이퍼 형상을 갖는 부분(즉, 테이퍼부)은 제 2 도전층과는 중첩하지 않는 영역이며, 이 영역의 폭은 제 1 폭에서 제 2 폭을 감하여 얻어진 것에 대응한다. 제 2 도전층을 테이퍼되게 하고 이의 테이퍼 각은 제 1 도전층의 테이퍼부의 각보다 크게 하는 것이 바람직하다. 또한, 제 3 도전층을 테이퍼되게 하고 이의 테이퍼 각은 제 2 도전층의 테이퍼부의 각보다 크게 하는 것이 바람직하다.
본 발명에 따라서, 종래의 배선 혹은 배선기판을 제조하는 공정들에 적합한 간단한 방법에 의해서 배선에 저저항이 실현될 수 있다. 그러므로, 설계 자유도 및 화소부에 개구비가 향상될 수 있다. 배선은 테이퍼 형상의 도전층들을 포함하기 때문에, 만족스러운 피복성이 얻어진다. 이러한 잇점 때문에, 액티브 매트릭스형 액정 표시 장치로 대표되는 반도체 장치에서, 본 발명은 증가된 화소부 면적에 의해 야기된 화면의 증대에 완전히 대처할 수 있어 반도체 장치의 동작특성 및 신뢰성을 향상시킬 수 있다.
본 발명의 이들 및 다른 잇점은 첨부한 도면을 참조로 하여 다음에 상세한 설명을 읽고 이해할 때 이 기술에 숙련된 자들에게 명백하게 될 것이다.
이하, 도 1a 내지 도 1c를 참조하여 실시예에 의해 본 발명을 기술한다. 본 실시예에서, 본 발명을 이용한 TFT의 게이트 전극이 구비된 배선기판(wiring board)에 대해 기술한다.
먼저, 베이스 절연막(11)을 기판(10) 상에 형성한다. 기판(10)으로서는, 유리 기판, 석영 기판, 실리콘 기판, 플라스틱 기판, 금속 기판, 가요성 기판, 등이 사용될 수 있다. 유리 기판의 예는 바륨 보로실리케이트 유리 혹은 알루미노보로실리케이트 유리와 같은 유리로 만들어진 것들을 포함한다. 또한, 가요성 기판이란 PET, PES, PEN, 아크릴 수지 등으로 만들어진 막 형태의 기판을 말한다. 반도체 장치를 가요성 기판을 사용하여 제조한다면, 경량이 예상될 수 있다. 내구성을 향상시키기 위해서, Al 막(AlON, AlN, AlO 등), 탄소막(다이아몬드형 탄소(DLC)등), 혹은 SiN 막과 같은 장벽층을, 가요성 기판의 전면(front surface) 혹은 이면 상에 단일층으로서 혹은 복수의 층으로서 형성하는 것이 바람직하다.
더구나, 베이스 절연막(11)으로서는, 실리콘 산화막, 실리콘 질화막, 혹은 실리콘 옥시나이트라이드막과 같은 절연막으로 만들어지는 베이스 막(11)이 형성된다. 여기서, 2층 구조(11a, 11b)의 베이스 막(11)을 예시하였으나 베이스 막(11)은 단층막의 절연막이거나 2층 이상의 복수층의 구성을 취할 수 있다. 베이스 절연막은 형성하지 않을 수도 있음에 유의한다.
다음에, 베이스 절연막(11) 상에 반도체층(12)을 형성한다. 반도체층(12)은 공지의 방법(스퍼터링, LPCVD, 플라즈마 CVD, 등)으로 비정질 구조의 반도체 막을 형성하고, 이 반도체 막을 공지의 결정화(레이저 결정화, 열 결정화, 촉매로서 니켈을 사용한 열 결정화, 등)에 의해 결정화하고, 제 1 포토마스크를 사용하여 원하는 형상을 갖도록 결정질 반도체 막을 패터닝함으로써 얻어진다. 반도체층(12)은 25 내지 80nm(바람직하게는, 30 내지 60nm)의 두께로 형성된다. 결정질 반도체막용의 재료엔 특별한 제한은 없으나, 결정질 반도체 막은 실리콘, 실리콘-게르마늄(SiGe) 합금, 등으로 형성되는 것이 바람직할 수 있다.
다음에, 반도체층(12)을 덮도록 절연막(13)이 형성된다. 절연막(13)은 플라즈마 CVD 혹은 스퍼터링에 의해, 실리콘을 함유하는 단층 구조 혹은 복수층 구조의 절연막이 되도록 40 내지 150nm의 두께로 형성된다. 절연막(13)은 게이트 절연막이 될 것이다.
다음에, 제 1 도전막(14)(두께: 20 내지 100nm), 제 2 도전막(15)(두께: 100 내지 800nm), 및 제 3 도전막(16)(두께: 20 내지 100nm)이 절연막(13) 상에 층으로 구성된다. 여기서, 이들 도전막들은 스퍼터링, 플라즈마 CVD, 등에 의해 형성될 수 있으며, 절연막(13)과 접촉하는 제 1 도전막(14)으로서는, 주로 W 혹은 Mo를 함유하는 도전막(W, WMo, Mo, 등)을, 기판(10)으로부터 채널 형성영역으로 불순물들의 확산 방지를 위해 사용할 수 있다. 더구나, 제 2 도전막(15)으로서, 주로 Al를 함유하는 저저항 도전막(Al, Al-Ti, Al-Sc, Al-Si, 등)이 사용될 수 있다. 제 3 도전막(16)으로서는 저 접촉 저항의 주로 Ti를 함유하는 도전막(Ti, TiN, 등)이 사용될 수 있다.
다음에, 제 2 포토마스크를 사용하여 레지스트 마스크(17a)를 형성하고, 유도 결합 플라즈마(ICP) 에칭 장치, 등에서 제 1 에칭 공정이 행해진다. 제 1 에칭 공정에 기인하여, 제 1 내지 제 3 도전막(14 내지 16)이 에칭됨으로써 도 1b에 도시한 바와 같이 에지들에 테이퍼부를 갖는 도전층(18a 내지 20a)이 얻어진다.
제 2 포토리소그래피 공정에서 형성된 레지스트 마스크(17a)를 그대로 사용하여, ICP 에칭 장치 등에서, 제 2 에칭 공정을 행한다. 제 2 에칭 공정에 의해, 제 2 도전층(19a) 및 제 3 도전층(18a)이 선택적으로 에칭됨으로써 도 1c에 도시한 바와 같은 제 2 도전층(19b) 및 제 3 도전층(18b)이 얻어진다. 제 2 에칭 공정 중에, 레지스트 마스크(17a), 제 1 도전층(20a), 및 절연막(13)이 약간 에칭되어 레지스크 마스크(17b), 제 1 도전층(20b), 및 절연막(21b)이 형성된다. 제 1 도전층(20b)은 제 1 폭(W1)을 가지며, 제 2 도전층(19b)은 제 2 폭(W2)을 가지며, 제 3 도전층(18b)은 제 3 폭(W3)을 갖는다. 제 1 폭은 제 2 폭보다 크며, 제 2 폭은 제 3 폭보다 크다.
여기서, 절연막(13)의 막 감소를 억제하기 위해서, 에칭은 두 번 행해진다(제 1 에칭 공정과 제 2 에칭 공정). 그러나, 전극 구조(제 3 도전층(18b), 제 2 도전층(19b), 및 제 1 도전층(20b)의 층 구조)가 도 1c에 도시한 바와 같이 형성될 수 있는 한, 특정한 제한은 없다. 에칭은 1회 행해질 수도 있다.
전술한 바와 같이, 본 발명에 따라서, 게이트 선은 저저항 도전층들로 형성된다. 그러므로, 화소부의 면적이 커지더라도, 화소는 충분히 구동될 수 있다. 말할 나위 없이, 본 발명은 게이트 선뿐만 아니라 다양한 배선에 적용할 수 있어, 배선이 형성된 배선기판을 제조할 수 있다. 더구나, 본 발명에 따라서, 이러한 배선이 형성된 반도체 장치의 동작 특성 및 신뢰성이 향상될 수 있다.
전술한 구성의 본 발명에 대해 다음의 실시예들을 사용하여 상세히 기술한다.
실시예
본 발명을 실시예에 의해 기술할 것이지만, 본 발명은 이들로 한정되는 것은 아님에 유의해야 할 것이다.
[실시예 1]
본 발명을 사용한 게이트 전극이 구비된 배선기판의 구조 예를 이하 기술한다.
먼저, 베이스 절연막(11)을 기판(10) 상에 형성한다. 기판(10)으로서는, 유리 기판, 석영 기판, 실리콘 기판, 혹은 금속 기판, 또는 절연막이 위에 형성된 가요성 기판이 사용될 수 있다. 또한, 처리 온도를 견디어 내는 내열 플라스틱 기판이 사용될 수도 있다. 본 실시예에서는 유리기판(코닝사에서 제조한 1737)이 사용되었다.
베이스 절연막(11)으로서는, 실리콘 산화막, 실리콘 질화막, 혹은 실리콘 옥시나이트라이드막과 같은 절연막으로 만들어지는 베이스 막(11)이 형성된다. 여기서, 2층 구조(11a, 11b)의 베이스 막(11)을 예시하였으나 베이스 막(11)은 단층막의 절연막이거나 2층 이상의 복수층의 구성을 취할 수 있다. 베이스 절연막은 형성하지 않을 수도 있음에 유의한다. 본 실시예에서는 50nm 두께의 실리콘 옥시나이트라이드 막(11a)(조성비: Si=32%, O=27%, N=24%, H=17%)을 형성하였다. 이어서, 100nm 두께의 실리콘 옥시나이트라이드 막(11b)(조성비: Si=32%, O=59%, N=7%, H=2%)을 형성하였다.
다음에, 베이스 절연막(11) 상에 반도체층(12)을 형성한다. 반도체층(12)은 공지의 방법(스퍼터링, LPCVD, 플라즈마 CVD 등)으로 비정질 구조의 반도체 막을 형성하고, 이 반도체 막을 공지의 결정화(레이저 결정화, 열 결정화, 촉매로서 니켈을 사용한 열 결정화 등)에 의해 결정화하고, 제 1 포토마스크를 사용하여 원하는 형상을 갖도록 결정질 반도체 막을 패터닝함으로써 얻어진다. 반도체층(12)은 25 내지 80nm(바람직하게는, 30 내지 60nm)의 두께로 형성된다. 결정질 반도체막용의 재료엔 특별한 제한은 없으나, 결정질 반도체 막은 실리콘, 실리콘-게르마늄(SiGe) 합금 등으로 형성되는 것이 바람직할 수 있다. 본 실시예에서, 비정질 실리콘막은 플라즈마 CVD에 의해 55nm의 두께를 갖도록 형성되었으며, 니켈을 함유하는 용액을 비정질 실리콘막 상에 유지시켰다. 비정질 실리콘막은 1시간 동안 500℃에서 탈수소화되었으며 4시간 동안 550℃에서 열 결정화되었다. 결정화를 향상시키기 위한 레이저 어닐링 공정을 행하여 결정질 실리콘 막을 형성하였다. 결정질 실리콘막을 포토리소그래피에 의해 패터닝하여 반도체층(12)을 형성하였다.
다음에, 반도체층(12)을 덮도록 절연막(13)을 형성한다. 절연막(13)은 플라즈마 CVD 혹은 스퍼터링에 의해, 실리콘을 함유하는 단층 구조 혹은 복수층 구조의 절연막을 되도록 40 내지 150 nm의 두께로 형성된다. 절연막(13)은 게이트 절연막이 될 것이다. 본 실시예에서, 실리콘 옥시나이트라이드 막(조성비: Si=32%, O=59%, N=7%, H=2%)을 플라즈마 CVD에 의해 110nm의 두께를 갖도록 형성하였다.
다음에, 제 1 도전막(14)(두께: 20 내지 100nm), 제 2 도전막(15)(두께: 100 내지 800nm), 및 제 3 도전막(16)(두께: 20 내지 100nm)이 절연막(13) 상에 층으로 형성된다. 여기서, 이들 도전막들은 스퍼터링, 등에 의해 형성될 수 있으며, 절연막(13)과 접촉하는 제 1 도전막(14)으로서는, 주로 W 혹은 Mo를 함유하는 도전막(W, WMo, Mo, 등)을, 기판(10)으로부터 채널 형성영역으로 불순물들의 확산 방지를 위해 사용할 수 있다. 더구나, 제 2 도전막(15)으로서, 주로 Al를 함유하는 저저항 도전막(Al, Al-Ti, Al-Sc, Al-Si, 등)이 사용될 수 있다. 제 3 도전막(16)으로서는 저 접촉 저항의 주로 Ti를 함유하는 도전막(Ti, TiN, 등)이 사용될 수 있다. 본 실시예에서는, W막(두께: 30nm)으로 된 제 1 도전막(14), Al-Ti막(두께: 500nm)으로 된 제 2 도전막(15), 및 Ti막(두께: 50nm)으로 된 제 3 도전막(16)을 스퍼터링에 의해 층으로 형성하였다. 제 2 도전막(15)의 Ti의 비는 1%였으며, 제 2 도전막(15)은 Al-Ti를 타겟으로서 사용하여 형성되었다.
다음에, 제 1 에칭 공정을 행한다. 제 1 에칭 공정은 제 1 에칭조건 및 제 2 에칭조건 하에서 행해진다. 본 실시예에서는, 제 1 에칭 조건 하에서, ICP 에칭 방법을 사용하였다. 구체적으로, 에칭은 1.2Pa의 압력 하에서 코일형상의 전극에 450W의 RF(13.56 MHz) 파워를 공급하여 65:10:5(sccm)의 가스 유속으로 에칭 가스로서 BCl2, Cl2, O2를 사용하여, 플라즈마를 발생시킴으로써 147초 동안 행해졌다. 여기서, 마츠시타 전기 산업사에 의해 제조된 ICP를 사용하는 건식 에칭 장치(모델 E645-ICP)이 사용되었다. 300W의 RF(13.56 MHz) 파워를 또한 기판측(샘플 스테이지)에 공급함으로써 실제적으로 네가티브 자기-바이어스 전압을 그에 인가한다. 제 1 에칭 조건 하에서, 레지스트에 관한 에칭 속도는 235.5 nm/min이고, Al-Ti에 관한 에칭 속도는 233.4 nm/min이고, W에 관한 에칭속도는 133.8nm/min이다. Ti에 관한 에칭속도는 Al-Ti의 에칭속도와 거의 동일하다. 도 22에 도시한 바와 같이, Al-Ti 막 및 Ti 막이 제 1 에칭 조건에 의해 에칭되어 제 2 도전막(29) 및 제 3 도전막(28)이 얻어졌다. 제 1 에칭 조건 하에서, Al-Ti 막 및 Ti 막을 에칭하여 제 2 및 제 3 도전층들의 에지들을 테이퍼되게 하였다. 더구나, 제 1 에칭 조건 하에서, Al-Ti 막 및 Ti 막의 테이퍼 각은 약 45℃가 된다. W에 관한 에칭속도가 레지스트, T, 및 Al-Ti에 관한 에칭속도보다 훨씬 작기 때문에, 제 1 도전막(14)의 표면이 주로 에칭되어 참조부호 30으로 표기한 모양을 형성하게 된다.
그 후에, 에칭조건을 레지스트 마스크(17a)를 제거하지 않고 제 2 에칭 조건으로 변경한다. 제 2 에칭 조건 하에서는 1Pa의 압력 하에서 코일형상의 전극에 500W의 RF(13.56 MHz) 파워를 공급하여 25:25:10(sccm)의 가스 유속으로 에칭 가스로서 CF4, Cl2, O2를 사용하여, 플라즈마를 발생시킴으로써 30초 동안 행해졌다. 20W의 RF(13.56 MHz) 파워를 또한 기판측(샘플 스테이지)에 공급함으로써 실제적으로 네가티브 자기-바이어스 전압을 그에 인가한다. CF4, Cl2, O2가 혼합된 제 2 에칭 조건 하에서는 W막만이 에칭된다. 제 2 에칭 조건 하에서 W에 관한 에칭 속도는 124.6 nm/min이다. 게이트 절연막 상에 잔류물을 남기지 않고 에칭을 수행하기 위해서는 에칭 시간은 약 10 내지 20%만큼 증가시킬 수 있다.
제 1 에칭 공정에서, 레지스트 마스크의 모양을 적합하게 함으로써, 제 1 및 제 2 도전층들의 에지들은 기판측에 인가되는 바이어스 전압에 영향에 의해 테이퍼된다. 테이퍼 각은 15° 내지 45°로 설정될 수 있다. 따라서, 제 1 도전층(20a), 제 2 도전층(19a), 및 제 3 도전층(18a)으로 구성된 제 1 형상의 도전층이 제 1 에칭 공정에 의해 형성된다. 채널 길이 방향으로 제 1 도전층(20a)의 폭은 전술한 실시형태에서 보인 W1에 대응한다. 참조부호 21a는 게이트 절연막을 나타내며, 제 1 형상의 도전층이 덮이지 않은 게이트 절연막(21a)의 영역들은 약 20 내지 50nm 만큼 약간 에칭된다. 여기서 제 1 에칭 공정은 전술한 실시형태에서 기술한 제 1 에칭공정(도 1b)에 대응한다. 도 2a는 이와 같이 하여 형성된 제 1 형상의 도전층의 SEM 사진이다.
다음에, 레지스트 마스크를 제거하지 않고, 제 2 에칭 공정을 행한다. 여기서, 에칭은 1.2Pa의 압력 하에서 코일형상의 전극에 600W의 RF(13.56 MHz) 파워를 공급하여 20:60(sccm)의 가스 유속으로 에칭 가스로서 BCl3 및 Cl2를 사용하여, 플라즈마를 발생시킴으로써 행해졌다. 100W의 RF(13.56 MHz) 파워를 또한 기판측(샘플 스테이지)에 공급함으로써 실제적으로 네가티브 자기-바이어스 전압을 그에 인가한다. 제 2 에칭 조건에 기인하여, Al-Ti 막 및 Ti 막의 테이퍼 각은 80°가 된다. 제 2 에칭 공정 중에, 제 2 도전층(19b) 및 제 3 도전층(18b)이 형성된다. 한편, 제 1 도전층(20a)은 제 2 도전층(19b) 및 제 3 도전층(18b)에 비해 거의 에칭되지 않아 제 1 도전층(20b)이 형성된다. 여기서 제 2 에칭 공정은 전술한 실시형태에서 기술한 제 2 에칭 공정(도 1c)에 대응한다. 따라서, 채널 길이 방향으로 W1의 폭의 제 1 도전층, W2의 폭의 제 2 도전층, 및 W3 폭의 제 3 도전층으로 구성되는, 제 2 형상의 도전층이 형성되었다. 도 2b는 제 2 형상의 도전층의 SEM 사진이다.
표 4는 Al-Ti 막의 에칭비의 인-플레인(in-plane) 변화를 고려하여, Al-Ti 막에 관하여 Al-Ti 막 밑에 형성된 막의 에칭비가 2 내지 10인 경우에, 에칭될 하지의 막의 두께(nm)를 계산하여 얻어진 결과들을 나타낸 것이다. 이 때, 두께는 Al-Ti 막의 두께를 500nm로 하고 평면에서 ±5% 변화가 있다는 가정하에 계산되었다.
Figure 112007024090310-pat00003
표 4에 나타낸 바와 같이, Al-Ti 막에 관한 에칭비의 변화가 증가됨에 따라, 에칭될 두께가 커지게 된다. 더구나, 하지막에 관한 선택비가 증가됨에 따라, 에칭될 두께는 얇아진다. 이들 특성을 활용한다면, 원하는 형상의 배선이 형성될 수 있다.
전술한 바와 같이, 본 발명에 따라서, 게이트 선은 저저항 도전층들로 형성되기 때문에, 화소부의 면적이 커지더라도, 화소는 충분히 구동될 수 있다. 더구나, 이러한 배선이 형성된 반도체 장치의 동작 특성 및 신뢰성이 향상될 수 있다.
[실시예 2]
본 실시예에서, 실시예 1의 제 1 에칭 공정에서의 제 1 에칭 조건을 변경한 경우에 대해 도 3a-3b 내지 6a-6c를 참조하여 기술한다. 여기서, 제 1 에칭 조건을 변경하였기 때문에, 실시예 1에서 2개의 층(제 2 도전층과 제 3 도전층)만이 게이트 선을 구성한다. 그러나, 본 발명은 게이트 선이 실시예 1에서 제 1 도전층을 하위층으로서 사용한 3개의 층으로 구성되는 경우에도 적용할 수 있다.
먼저, 옥시나이트라이드 막(33)을 스퍼터링에 의해 1737 유리 기판(10) 상에 200nm의 두께를 갖도록 형성한다. 다음에, Al-Ti 막(두께: 500nm)로 된 제 1 도전막 및 Ti막(두께: 100nm)으로 된 제 2 도전막(35)을 스퍼터링에 의해 층으로 형성하였다(도 3a).
다음에, 제 2 도전막(35) 상에 레지스트를 형성한 후에 에칭공정을 행한다. 이 에칭공정은 실시예 1에서 제 1 에칭조건 하에서 행해진다. 본 실시예에서, ICP 에칭 방법이 사용되었으며, BCl2 및 Cl2가 1.2 Pa의 압력 하에서 에칭가스로서 사용되었다. 에칭은 표 5에 나타낸 바와 같이 가스 유속과, 코일 형상의 전극과 기판측(샘플 스테이지)에 공급되는 전력을 가변시킴으로써 행해졌다(도 3b). 이러한 에칭공정에 기인하여, 레지스트, 제 2 도전막(35), 및 제 1 도전막이 에칭되어 제 2 도전층(37), 제 1 도전층(38), 및 또한 옥시나이트라이드막(40)을 형성하였다. 참조부호 36은 에칭공정 후의 레지스트를 나타낸다.
Figure 112007024090310-pat00004
도 4a-4c 내지 6a-6c는 SEM으로 15000의 배율에 의해 관찰된, 표 5에 나타낸 조건들 하에서 얻어진 도전층들의 구성을 도시한 것이다. 도 4a는 조건 1 하에서 형성된 도전층을 도시한 것이다. 도 4b는 조건 2 하에서 형성된 도전층을 도시한 것이다. 도 4c는 조건 3 하에서 형성된 도전층을 도시한 것이다. 도 5a는 조건 4 하에서 형성된 도전층을 도시한 것이다. 도 5b는 조건 5 하에서 형성된 도전층을 도시한 것이다. 도 5c는 조건 6 하에서 형성된 도전층을 도시한 것이다. 도 6a는 조건 7 하에서 형성된 도전층을 도시한 것이다. 도 6b는 조건 8 하에서 형성된 도전층을 도시한 것이다. 도 6c는 조건 9 하에서 형성된 도전층을 도시한 것이다. 도 4a 내지 4c로부터, 코일형상의 전극에 공급되는 전력이 증가됨에 따라 테이퍼 각이 커짐을 알 수 있다. 도 5a 내지 5c로부터, 기판측에 공급되는 전력이 증가됨에 따라, 테이퍼 각이 커짐을 알 수 있다. 도 6a 내지 6c로부터, BlC2 가스의 유속이 증가됨에 따라 테이퍼 각이 커짐을 알 수 있다. 또한, 표 6은 표 5에 나타낸 조건들 하에서 얻어진 에칭속도들을 나타낸 것이다. 표 7은 각각의 막에 관한 선택비를 도시한 것이다. Al-Ti와 W 간 선택비를 크게 하는 조건 하에서는 비등방성 에칭이 가능하게 되므로 원하는 형상의 도전층이 형성될 수 있다.
Figure 112007024090310-pat00005
Figure 112007024090310-pat00006
전술한 바와 같이, 조건을 가변시킴으로써, 원하는 형상의 도전층이 얻어질 수 있다. 더구나, 화소의 면적이 커지더라도, 화소는 충분하게 구동될 수 있다. 더구나, 이러한 배선이 형성된 반도체 장치의 동작 특성 및 신뢰성이 향상될 수 있다.
[실시예 3]
본 실시예에서, 실시예 1에서 형성된 배선에 플라즈마 처리가 행해지는 경우를 도 17a 및 도 17b를 참조하여 기술한다. 본 명세서에서, 플라즈마 처리란 가스를 플라즈마 처리한 분위기에 샘플을 노출시키는 것을 말한다.
먼저, 실시예 1에 따라서, 도 1c에 도시한 상태가 얻어진다. 도 17a 및 도 17c는 동일한 상태를 도시한 것으로, 대응하는 부분들을 동일 참조부호로 표기하였다.
이와 같이 형성된 배선은 산소, 주로 산소를 함유하는 가스, 혹은 H2O를 사용하여 플라즈마 처리된다(도 17b). 플라즈마 처리는 플라즈마 발생장치(플라즈마 CVD 장치, 건식 에칭 장치, 스퍼터링 장치, 등)을 사용하여 30초 내지 20분(바람직하게는 3 내지 15분) 동안 행해진다. 또한, 배선은 50 내지 3000 sccm의 가스 유속비, 실온 내지 200℃, 및 100 내지 2000W의 RF의 조건 하에서 처리되는 것이 바람직하다. 플라즈마 처리에 기인하여, 3층 구조를 구성하는 도전층 들 중에서, Al, 혹은 합금 또는 주로 Al를 함유하는 화합물로 된 도전층으로 구성되는 제 2 도전층(19b)은 산화되기 쉽다. 그러므로, 다른 도전층들과 접촉하지 않은, 제 2 도전층(19b)의 부분들(22)이 산화된다. 이것은 힐록 및 휘스커와 같은 돌기들의 형성을 더 감소시킬 수 있게 한다.
말할 나위 없이, 레지스트(17b)를 제거하기 위해서 산소 혹은 주로 산소를 함유하는 가스, 혹은 H2O를 사용하여 애싱이 행해진다면, 제 2 도전층(19b)의 노출된 부분들이 산화된다. 그러나, 레지스트(17b)를 제거한 후에 플라즈마 처리가 행해질 때 충분한 산화막이 더 쉽게 형성된다.
전술한 바와 같이, 본 발명에 따라서, 게이트 선은 저저항 도전층들로 형성된다. 그러므로, 화소부의 면적이 커지더라도, 화소는 충분히 구동될 수 있다. 더구나, 이러한 배선이 형성된 반도체 장치의 동작 특성 및 신뢰성이 향상될 수 있다.
[실시예 4]
실시예 1 내지 3과는 다른 배선구조에 본 발명을 적용함으로써 배선기판을 제조하는 예를 도 7을 참조하여 기술한다.
먼저, 기판(10)으로서, 유리 기판, 석영 기판, 실리콘 기판, 금속 기판, 또는 절연막이 위에 형성된 가요성 기판이 사용될 수 있다. 또한, 처리 온도를 견디어 내는 내열 플라스틱 기판이 사용될 수도 있다. 본 실시예에서는 유리기판(코닝사에서 제조한 1737)을 사용한다.
다음에, 제 1 도전막(44)(두께: 20 내지 100 nm), 제 2 도전막(45)(두께: 100 내지 800nm), 및 제 3 도전막(46)(두께: 20 내지 100nm)을 기판(10) 상에 층으로 형성한다. 여기서, 이들 도전막들은 스퍼터링에 의해 형성될 수 있고, 절연층과 접촉하는 제 1 도전막(44)으로서, 주로 W 혹은 Mo를 함유하는 도전막을, 기판(10)으로부터 채널 형성영역으로 불순물들의 확산 방지를 위해 사용할 수 있다. 더구나, 제 2 도전막(45)으로서, 주로 Al 혹은 Cu를 함유하는 저저항 도전막이 사용될 수 있다. 제 3 도전막(46)으로서는 저 접촉 저항의 주로 Ti를 함유하는 도전막이 사용될 수 있다. 본 실시예에서는, 이들 도전막들은 스퍼터링에 의해 형성될 수 있고, Mo막(두께: 30nm)으로 된 제 1 도전막(44), Al-Ti막(두께: 500nm)으로 된 제 2 도전막(45), 및 Ti막(두께: 50nm)으로 된 제 3 도전막(16)을 층으로 형성한다.
다음에, 에칭 공정을 행한다. 에칭 공정은 제 1 에칭조건 및 제 2 에칭조건 하에서 행해진다. 본 실시예에서는, 제 1 에칭 조건 하에서, ICP 에칭 방법을 사용하였다. 구체적으로, 에칭은 1.2Pa의 압력 하에서 코일형상의 전극에 450W의 RF(13.56 MHz) 파워를 공급하여 65:10:5(sccm)의 가스 유속으로 에칭 가스로서 BCl2, Cl2, O2를 사용하여, 플라즈마를 발생시킴으로써 행해졌다. 여기서, 마츠시타 전기 산업사에 의해 제조된 ICP를 사용하는 건식 에칭 장치(모델 E645-ICP)가 사용되었다. 300W의 RF(13.56 MHz) 파워를 또한 기판측(샘플 스테이지)에 공급함으로써 실제적으로 네가티브 자기-바이어스 전압을 그에 인가한다. 제 1 에칭 조건 하에서, Al-Ti 막 및 Ti 막이 에칭되어 제 1 도전층의 에지들을 테이퍼되게 하였다. 더구나, 제 1 에칭 조건 하에서, Al-Ti 막 및 Ti 막의 테이퍼 각은 약 45℃가 되고, Mo는 에칭되지 않는다.
그 후에, 레지스트 마스크(17a)를 제거하지 않고 에칭조건을 제 2 에칭 조건으로 변경한다. 제 2 에칭 조건 하에서는 1Pa의 압력 하에서 코일형상의 전극에 500W의 RF(13.56 MHz) 파워를 공급하여 25:25:10(sccm)의 가스 유속으로 에칭 가스로서 CF4, Cl2, O2를 사용하여, 플라즈마를 발생시킴으로써 행해졌다. 20W의 RF(13.56 MHz) 파워를 또한 기판측(샘플 스테이지)에 공급함으로써 실제적으로 네가티브 자기-바이어스 전압을 그에 인가한다. CF4, Cl2, O2가 혼합된 제 2 에칭 조건 하에서는 W막만이 에칭된다. 게이트 절연막 상에 잔류물을 남기지 않고 에칭을 수행하기 위해서는 에칭 시간은 약 10 내지 20%만큼 증가시킬 수 있다.
전술한 에칭공정에서, 레지스트 마스크의 모양을 적합하게 함으로써, 제 1 및 제 2 도전층들의 에지들은 기판측에 인가되는 바이어스 전압의 영향에 의해 테이퍼된다. 테이퍼 각은 15° 내지 45°로 설정될 수 있다. 따라서, 제 1 도전층(50), 제 2 도전층(49), 및 제 3 도전층(48)로 구성된 도전층이 에칭 공정에 의해 형성된다.
다음에, 반도체층을 덮도록 절연막(51)이 형성된다. 절연막(51)은 플라즈마 CVD 혹은 스퍼터링에 의해, 실리콘을 함유하는 단층 구조 혹은 복수층 구조의 절연막이 되도록 40 내지 150nm의 두께로 형성된다. 절연막(13)은 게이트 절연막이 될 것이다. 본 실시예에서, 실리콘 옥시나이트라이드 막(조성비: Si=32%, O=59%, N=7%, H=2%)를 플라즈마 CVD에 의해 110nm의 두께를 갖도록 형성하였다.
다음에, 반도체층(52)을 절연막(51) 상에 형성한다. 반도체층(52)은 공지의 방법(스퍼터링, LPCVD, 플라즈마 CVD, 등)으로 비정질 구조의 반도체 막을 형성하고, 이 반도체 막을 공지의 결정화(레이저 결정화, 열 결정화, 촉매로서 니켈을 사용한 열 결정화, 등)에 의해 결정화하고, 포토마스크를 사용하여 원하는 형상을 갖도록 결정질 반도체 막을 패터닝함으로써 얻어진다. 반도체층(52)은 25 내지 300nm(바람직하게는, 30 내지 150nm)의 두께로 형성된다. 결정질 반도체막용의 재료엔 특별한 제한은 없으나, 결정질 반도체 막은 실리콘, 실리콘-게르마늄(SiGe) 합금, 등으로 형성되는 것이 바람직할 수 있다. 본 실시예에서, 비정질 반도체막은 플라즈마 CVD에 의해 55nm의 두께가 되도록 형성되고, 비정질 실리콘막에 레이저 어닐링 공정을 행하여 결정질 실리콘막을 형성한다. 결정질 실리콘막을 포토리소그래피로 패터닝하여 반도체층(52)을 형성한다.
전술한 바와 같이, 본 발명에 따라서, 게이트 선은 저저항 도전층들로 형성된다. 그러므로, 역-스태거 구조를 갖는 TFT를 사용한 경우에, 화소부의 면적이 커지더라도, 화소는 충분히 구동될 수 있다. 더구나, 이러한 배선이 형성된 반도체 장치의 동작 특성 및 신뢰성이 향상될 수 있다.
[실시예 5]
본 실시예에서, 본 발명을 이용한 배선기판으로서, 액티브 매트릭스 기판을 제조하는 방법을 도 8a 내지 11을 참조하여 기술한다. 본 명세서에서, CMOS 회로를 구비한 구동회로와 화소 TFT 및 축전 캐패시터를 구비한 화소부가 함께 형성되는 기판을 편의상 액티브 매트릭스 기판이라 칭한다.
본 실시예에서, 바륨 보로실리케이트 유리(예를 들면, 코닝사에서 제조한 #7059 유리, #1737 유리) 혹은 알루미노보로실리케이트 유리와 같은 유리로 된 기판(400)을 사용한다. 기판(400)으로서는, 석영 기판, 실리콘 기판, 혹은 금속 기판, 또는 절연막이 위에 형성된 가요성 기판이 사용될 수 있다. 대안으로, 본 실시예의 처리 온도를 견디어 내는 내열 플라스틱 기판이 사용될 수도 있다.
다음에, 실리콘 산화막, 실리콘 질화막, 혹은 실리콘 옥시나이트라이드막과 같은 절연막으로 만들어지는 베이스 막(11)을 기판(400) 상에 형성한다. 본 실시예에서, 베이스 막(401)은 2층 구조이지만, 베이스 막(401)은 단층 구조이거나 2층 이상의 복수층의 구조의 절연막을 취할 수 있다. 베이스 막(401)의 하위층으로서, 실리콘 옥시나이트라이드 막(401a)을 플라즈마 CVD에 의해 반응 가스로서 SiH4, NH3, N2O를 사용하여 10 내지 200 nm(바람직하게는 50 내지 100nm)의 두께를 갖도록 형성한다. 본 실시예에서, 50 nm 두께의 실리콘 옥시나이트라이드 막(401a)(조성비: Si=32%, O=27%, N=24%, H=17%)을 형성하였다. 이어서, 베이스 막(401)의 상위층으로서, 실리콘 옥시나이트라이드 막(401b)을 플라즈마 CVD에 의해 반응 가스로서 SiH4 및 N2O를 사용하여 50 내지 200 nm(바람직하게는 10 내지 150nm)의 두께를 갖도록 형성한다. 본 실시예에서, 100nm 두께의 실리콘 옥시나이트라이드 막(401b)(조성비: Si=32%, O=59%, N=7%, H=2%)을 형성하였다.
다음에, 베이스 절연막(401) 상에 반도체층(402)을 형성한다. 반도체층(402 내지 406)은 공지의 방법(스퍼터링, LPCVD, 플라즈마 CVD, 등)으로 반도체 막을 25 내지 300nm(바람직하게는 30 내지 200nm)을 갖도록 형성하고, 이 반도체 막을 공지의 결정화(레이저 결정화, 어닐링 노를 사용한 열 어닐링 및 급속 열 어닐링(RTA)와 같은 열 결정화, 결정화를 가속시키는 금속원소를 사용한 열 결정화, 등)에 의해 결정화하고, 결정질 반도체 막을 원하는 모양으로 패터닝함으로써 얻어진다. 반도체 막의 예로서 비정질 반도체막, 마이크로 결정질 반도체 막, 및 결정질 반도체 막이 있고, 비정질 실리콘 게르마늄 막 등의 비정질 구조의 화합물 반도체 막을 사용할 수도 있다. 본 실시예에서, 반도체 실리콘막은 플라즈마 CVD에 의해 55nm의 두께를 갖도록 형성되었으며, 니켈 함유 용액을 비정질 실리콘 막 상에 유지시켰다. 비정질 실리콘막은 1시간 동안 500℃에서 탈수소화되었으며 4시간 동안 550℃에서 열 결정화되었다. 결정질 실리콘막을 포토리소그래피에 의해 패터닝하여 반도체층(402 내지 406)을 형성하였다.
레이저 결정화에 의해 결정질 반도체막을 제조하는 경우에, 연속 발진형 혹은 펄스 발진형 고체 상태 레이저, 가스 레이저, 혹은 금속 레이저가 사용될 수 있다. 고체 상태 레이저의 예로서 연속 발진형 혹은 펄스 발진형 YAG 레이저, YVO4 레이저, YLF 레이저, YAlO3 레이저, 글래스 레이저, 루비 레이저, 알렉산더 보석 레이저, Ti:사파이어 레이저 등이 있다. 가스 레이저의 예로서는 연속 발진형 혹은 펄스 발진형 엑시머 레이저, Ar 레이저, Kr 레이저, CO2 레이저 등이 있다. 금속 레이저의 예로는 헬륨 카드뮴 레이저, 구리 증기 레이저, 금 증기 레이저가 있다. 이들 레이저를 사용하는 경우, 레이저 발진기로부터 방출되는 레이저 빔은 광학 시스템에 의해 선형 형상으로 집중되어 반도체 막에 방사될 수 있다. 결정화를 위한 조건은 이 기술에 숙련된 자들에 의해 적합하게 선택된다. 펄스 발진형 엑시머 레이저를 사용하는 경우, 펄스 발진 주파수는 300Hz로 설정되고, 레이저 에너지 밀도는 100 내지 1200 mJ/cm2(전형적으로는 200 내지 800 mJ/cm2)로 설정된다. 또한, 펄스 발진형 YAG 레이저를 사용하는 경우엔, 제 2 고조파들이 사용되고, 펄스 발진 주파수는 1 내지 300 Hz로 설정되며, 레이저 에너지 밀도는 300 내지 1200 mJ/cm2(전형적으로는, 350 내지 100 mJ/cm2)로 설정된다. 100 내지 1000㎛(예를 들면, 400㎛)의 폭으로 선형 형상으로 집중된 레이저 광이 기판의 전체 표면에 걸쳐 방사되고 선형 빔들의 중첩 비를 50 내지 90%로 설정하는 것이 가능하다. 또한, 연속 발진형 레이저를 사용하는 경우에 에너지 밀도는 약 0.01 내지 100 MW/cm2(바람직하게는, 0.1 내지 10 MW/cm2)로 해야 한다. 조사(irradiation)는 약 0.5 내지 200cm/s의 속도로 레이저 빔에 대해 스테이지를 이동시킴으로써 행해진다.
그러나, 본 실시예에서, 비정질 실리콘 막은 결정화를 가속시키는 금속 원소를 사용하여 결정화되므로, 금속원소가 결정질 실리콘 막 내에 잔류하게 된다. 그러므로, 50 내지 100nm의 두께의 비정질 실리콘막을 결정질 실리콘막 상에 형성하고, 금속원소를 비정질 실리콘막으로 확산시키도록 열 처리(어닐링 노, RTA 등을 사용한 열 어닐링)를 행하고 비정질 실리콘 막을 열 처리 후에 에칭함으로써 제거한다. 이 때문에, 결정질 실리콘막 내 금속원소의 함유량이 감소 또는 제거될 수 있다.
말할 나위 없이, TFT는 레이저 결정화만에 의해서 얻어진 결정질 반도체 막을 사용하여 제조될 수도 있다. 그러나, 금속원소를 사용한 열 결정화와 레이저 결정화를 겸한다면, 결정질 반도체 막의 결정도(crystallinity)가 향상되므로 TFT의 전기적 특성이 또한 향상되어, 바람직하다. 예를 들면, 레이저 결정화를 행하는 것만에 의해 얻어진 결정질 반도체 막을 사용하여 TFT를 제조할 때, 이동도는 약 300 cm2/Vs이다. 반면, 금속원소 및 레이저 결정화를 사용한 열 결정화에 의해 얻어진 결정질 반도체막을 사용하여 TFT를 제조할 때, 이동도는 현저하게 향상된다(즉, 약 500 내지 600 cm2/Vs).
반도체 층(402 내지 406)을 형성한 후에, TFT의 임계값을 제어하기 위해서, 약간 량의 불순물 원소들(보론 혹은 인)의 도핑을 행한다.
다음에, 반도체층(402 내지 406)을 덮도록 게이트 절연막(407)이 형성된다. 게이트 절연막(407)은 플라즈마 CVD 혹은 스퍼터링에 의해, 40 내지 150 nm의 두께가 되게 실리콘을 함유하는 절연막으로 형성된다. 본 실시예에서, 실리콘 옥시나이트라이드 막(조성비: Si=32%, O=59%, N=7%, H=2%)를 플라즈마 CVD에 의해 110nm의 두께를 갖도록 형성하였다. 게이트 절연막(407)은 실리콘 옥시나이트라이드 막으로 한정되는 것은 아니며 단층구조 혹은 복수층 구조의 실리콘 함유의 또다른 절연막을 취할 수도 있음을 알 것이다.
실리콘 산화막을 사용하는 경우에, 실리콘 산화막은 플라즈마 CVD에 의해 형성될 수 있다. 구체적으로, 실리콘 산화막은 테트라에칠 오소실리케이트(TEOS)와 O2를 혼합하고, 반응 압력 및 기판 온도를 40Pa 및 300℃ 내지 400℃로 설정하고, 0.5 내지 0.8 W/cm2의 고주파(13.56 MHz)의 전기밀도에서 방전이 되게 함으로써 형성될 수 있다. 이와 같이 하여 제조된 실리콘 산화막은 400℃ 내지 500℃에서 열 어닐링에 의해 게이트 절연막으로서 만족스러운 전기적 특성을 나타낸다.
다음에, 제 1 도전막(408a)(두께: 20 내지 100nm), 제 2 도전막(408b)(두께: 100 내지 800nm), 및 제 3 도전막(408c)(두께: 20 내지 100nm)이 절연막(407) 상에 층으로 형성된다. 본 실시예에서는, WN 막(두께: 30nm)으로 된 제 1 도전막(408a), Al-Sc막(두께: 370nm)으로 된 제 2 도전막(408b), 및 TiN막(두께: 30nm)으로 된 제 3 도전막(16)을 층으로 형성하였다.
본 실시예에서, 제 1 도전막(408a)을 WN으로 만들었으나, 이에 특별한 제한은 없다. 제 1 도전막(408a)으로서는, W 및 Mo으로부터 선택된 원소, 혹은 주로 이 원소를 함유하는 합금이나 화합물로 된 도전층이 형성될 수 있다. 또한, 제 2 도전막(408b)를 Al-Sc으로 만들었으나, 이에 특별한 제한은 없다. 제 2 도전막(408b)으로서는, Al, 혹은 주로 Al을 함유하는 합금이나 화합물로 된 도전층이 형성될 수 있다. 또한, 제 3 도전막(408c)을 TiN으로 만들었으나, 이에 특별한 제한은 없다. 제 3 도전막(408c)으로서는, Ti, 혹은 주로 Ti를 함유하는 합금이나 화합물로 된 도전층이 형성될 수 있다.
다음에, 포토리소그래피에 의해 레지스트 마스크(410 내지 415)가 형성되고, 이에 의해서 전극 및 배선을 형성하는 제 1 에칭공정이 행해진다. 제 1 에칭공정은 제 1 에칭조건 및 제 2 에칭조건 하에서 행해진다(도 3b). 본 실시예에서는, 제 1 에칭 조건 하에서, ICP 에칭 방법을 사용한다. 구체적으로, 에칭은 1.2Pa의 압력 하에서 코일형상의 전극에 450W의 RF(13.56 MHz) 파워를 공급하여 65:10:5(sccm)의 가스 유속으로 에칭 가스로서 BCl2, Cl2, O2를 사용하여, 플라즈마를 발생시킴으로써 행해진다. 300W의 RF(13.56 MHz) 파워를 또한 기판측(샘플 스테이지)에 공급함으로써 실제적으로 네가티브 자기-바이어스 전압을 그에 인가한다. 제 1 에칭 조건 하에서, Al-Ti 막 및 Ti 막이 에칭되어 제 2 및 제 3 도전층들의 에지들을 테이퍼되게 하였다. 더구나, 제 1 에칭 조건 하에서, Al-Sc 막 및 TiN 막의 테이퍼 각은 약 45℃가 되는 반면, WN막은 거의 에칭되지 않는다.
그 후에, 레지스트 마스크(410 내지 415)를 제거하지 않고 에칭조건을 제 2 에칭 조건으로 변경한다. 제 2 에칭 조건 하에서는 1Pa의 압력 하에서 코일형상의 전극에 500W의 RF(13.56 MHz) 파워를 공급하여 25:25:30(sccm)의 가스 유속으로 에칭 가스로서 CF4, Cl2, O2를 사용하여, 플라즈마를 발생시킴으로써 행해졌다. 20W의 RF(13.56 MHz) 파워를 또한 기판측(샘플 스테이지)에 공급함으로써 실제적으로 네가티브 자기-바이어스 전압을 그에 인가한다. 게이트 절연막 상에 잔류물을 남기지 않고 에칭을 수행하기 위해서는 에칭 시간은 약 10 내지 20%만큼 증가시킬 수 있다.
제 1 에칭 공정에서, 레지스트 마스크의 모양을 적합하게 함으로써, 제 1 및 제 2 도전층들의 에지들은 기판측에 인가되는 바이어스 전압의 영향에 의해 테이퍼된다. 테이퍼 각은 15° 내지 45°로 설정될 수 있다. 따라서, 제 1, 제 2, 제 3 도전층(제 1 도전층(417 내지 422a), 제 2 도전층(417b 내지 422b), 및 제 3 도전층(417c 내지 422c)으로 구성된 제 1 형상의 도전층(418 내지 422)이 제 1 에칭 공정에 의해 형성된다. 참조부호 416은 게이트 절연막을 나타낸다. 제 1 형상의 도전층(417 내지 422)이 덮이지 않은 게이트 절연막(416)의 영역들은 약 20 내지 50nm 만큼 약간 에칭되어 얇아지게 된다.
다음에, 레지스트 마스크를 제거하지 않고, 제 2 에칭 공정을 행한다(도 8c). 여기서, 에칭은 1.2 Pa의 압력 하에서 코일형상의 전극에 600W의 RF(13.56 MHz) 파워를 공급하여 20:60(sccm)의 가스 유속으로 에칭 가스로서 BCl3 및 Cl2를 사용하여, 플라즈마를 발생시킴으로써 행해졌다. 100W의 RF(13.56 MHz) 파워를 또한 기판측(샘플 스테이지)에 공급함으로써 실제적으로 네가티브 자기-바이어스 전압을 그에 인가한다. 제 2 에칭 공정에서, Al-Sc 막 및 TiN 막이 선택적으로 에칭된다. 제 2 에칭공정에 기인하여, 제 2 도전층(428b 내지 433b) 및 제 3 도전층(428b 내지 433b)이 형성된다. 한편, 제 1 도전층(417a 내지 422a)은 거의 에칭되지 않아 제 2 도전층(428 내지 433)이 형성된다.
전술한 바와 같이, 제 1 에칭공정 및 제 2 에칭공정에 기인하여, 본 발명의 구성을 사용하여, 게이트 전극(428 내지 431), 축전 캐패시터의 일 전극(432), 및 소스 선(433)이 형성된다.
다음에, 레지스트 마스크들을 제거하지 않고 제 1 도핑 공정이 행해지고, 이에 의해서 n형을 부여하는 불순물 원소가 저농도로 반도체층들에 첨가된다. 도핑 공정은 이온 도핑 혹은 이온주입에 의해 행해질 수 있다. 이온 도핑은 1 x 1013 내지 5 x 1013/cm2의 도우즈 량과 40 내지 80 keV의 가속전압의 조건 하에서 행해진다. 본 실시예에서, 이온 도핑은 1.5 x 1013/cm2의 도우즈 량과 60 keV의 가속전압의 조건 하에서 행해진다. n형을 부여하는 불순물 원소로서, 15족에 속하는 원소(전형적으로는 인(P) 혹은 비소(As))가 사용된다. 여기서는 인(P)이 사용된다. 이 경우, 도전층(428 내지 433)은 n형을 부여하는 불순물 원소에 관한 마스크들로서 기능하고, 불순물 영역들(423 내지 427)이 자기정렬로 형성된다. n형을 부여하는 불순물 원소를, 1 x 1018 내지 1 x 1020/cm3의 농도범위를 갖도록 불순물 영역(423 내지 427)에 첨가한다.
레지스트 마스크들을 제거한 후에, 레지스트 마스크들(434a 내지 434c)을 새로이 형성하고, 제 2 도핑 공정을 제 1 도핑공정보다 높은 가속전압에서 행한다. 이 때 이온 도핑은 1 x 1013 내지 1 x 1015/cm2의 도우즈 량과 60 내지 120 keV의 가속전압의 조건 하에서 행해진다. 도핑 공정은 불순물 원소가 제 1 도전층들의 테이퍼 부분들 밑의 반도체층들에 첨가되게 불순물 원소에 관한 마스크들로서 제 2 도전층들(428b 내지 432b)을 사용하여 행해진다. 다음에, 제 3 도핑공정은 제 2 도핑공정보다 낮은 가속전압에서 행해지고, 이에 의해서 도 9a에 도시한 상태가 얻어진다. 이 때, 이온 도핑은 1 x 1015 내지 1 x 1017/cm2의 도우즈 량과, 50 내지 100 keV의 가속전압의 조건 하에서 행해진다. 제 2 및 제 3 도핑 공정들에 기인하여, 제 1 도전층들과 중첩된 저농도 불순물 영역들(436, 442, 448)에, 1 x 1018 내지 5 x 1019/cm2의 농도범위로 n형을 부여하는 불순물 원소가 첨가된다. 반면, n형을 부여하는 불순물 원소가 1 x 1019 내지 5 x 1021/cm2의 농도범위로 고농도 불순물 영역(435, 438, 441, 444, 447)에 첨가된다.
말할 나위 없이, 적합한 가속전압을 설정함으로써, 제 2 및 제 3 도핑 공정들 대신 하나의 도핑 공정에 의해 저농도 불순물 영역들과 고농도 불순물 영역들이 형성될 수 있다.
다음에, 레지스트 마스크들(434a 내지 434c)을 제거한 후에, 레지스트 마스크들(450a 내지 450c)을 새로이 형성하고, 이에 의해서 제 4 도핑 공정이 행해진다. 제 4 도핑공정 때문에, 전술한 일 도전형에 반대되는 도전형을 제공하는 불순물 원소가 첨가되는 불순물 영역들(454, 454, 459, 460)이 p채널 TFT의 활성층들이 되게 반도체 층들에 형성된다. 제 2 도전층(428a 내지 432a)은 불순물 원소에 관한 마스크들로서 사용되며, p형을 부여하는 불순물 원소가 첨가되고, 이에 의해서 불순물 영역들이 자기정렬로 형성된다. 본 실시예에서, 불순물 영역(453, 454, 459, 460)은 디보란(B2H6)을 사용한 이온 도핑에 의해 형성된다(도 9b). 제 4 도핑공정 중에, n채널 TFT들을 구성하는 반도체층들을 레지스트 마스크들(450a 내지 450c)로 덮는다. 제 1 내지 제 3 도핑 공정중에, 인을 다른 농도들로 불순물 영역들(438 내지 439)에 첨가한다. 그러나, 도핑은 이들 양 영역들에 행해지므로 p형을 부여하는 불순물 원소의 농도는 1 x 1019 내지 5 x 1021 atom/cm3 이 되고, 이에 의해서, 이들 영역들은 p채널 TFT의 소스영역 및 드레인 영역으로서 기능한다. 그러므로, 아무 문제가 없다.
전술한 공정들에 기인하여, 불순물 영역들이 각각의 반도체층에 형성된다.
다음에, 레지스트 마스크(450a 내지 450c)를 제거하고, 제 1 층간 절연막(461)을 형성한다. 제 1 층간 절연막(461)은 플라즈마 CVD 혹은 스퍼터링에 의해 100 내지 200 nm의 두께로 실리콘 함유 절연막에 의해 만들어진다. 본 실시예에서, 150 nm 두께의 실리콘 옥시나이트라이드 막은 플라즈마 CVD에 의해 형성되었다. 말할 나위 없이, 제 1 층간 절연막(461)은 실리콘 옥시나이트라이드 막으로 한정되는 것은 아니고 단층구조 혹은 복수층 구조의 또다른 실리콘 함유 절연막을 가질 수 있다.
다음에, 도 9c에 도시한 바와 같이, 반도체층들의 결정도가 복구되고, 각각의 반도체층들에 첨가된 불순물 원소들은 레이저 빔으로 조사에 의해 활성화된다. 연속 발진형 혹은 펄스 발진형 고체상태 레이저, 가스 레이저, 혹은 금속 레이저를 사용하는 것이 바람직하다. 특히, YAG 레이저를 사용한 레이저 어닐링 공정을 수행하는 것이 바람직하다. 연속 발진형 레이저가 사용된다면, 레이저 광의 에너지 밀도는 약 0.01 내지 100 MW/cm2(바람직하게는, 0.01 내지 10 MW/cm2)로 해야 하고, 기판을 0.5 내지 2000 cm/s의 속도로 레이저 광에 대해서 이동시킨다. 펄스 발진형 레이저가 사용된다면, 주파수는 300Hz로 설정하고 레이저 에너지 밀도는 50 내지 900 mJ/cm2(전형적으로는, 50 내지 500 mJ/cm2)로 설정하는 것이 바람직하다. 이 때, 레이저 광은 50 내지 98%만큼 중첩될 수 있다. 제 1 층간 절연막(461)과 접촉하는 제 2 도전층들의 영역들이 충분히 산화되고, 힐록 및 휘스커 등과 같은 돌기들이 열 처리에 의해서도 형성되지 않은 경우, 어닐링 노 혹은 RTA를 사용한 열 어닐링이 적용될 수 있다.
열 처리는 제 1 층간 절연막을 형성하기 전에 행해질 수 있다. 사용될 배선이 열에 약한 경우엔, 층간 절연막(주로 실리콘을 함유한 절연막, 예를 들면 실리콘 질화막)을 형성한 후 활성화 공정을 수행하여 본 실시예에서처럼 배선, 등을 보호하도록 하는 것이 바람직하다.
다음에, 열 처리(1 내지 12시간 동안 300℃ 내지 450℃)에 의해 수소첨가(hydrogenation)가 행해질 수 있다. 이 공정에서, 제 1 층간 절연막(461)에 함유된 수소에 기인하여 반도체층들의 댕글링 본드들로 말단을 이루게 된다. 제 1 층간 절연막의 존재와 무관하게, 반도체층들이 수소화될 수 있다. 수소화의 대안이 되는 방법으로서는, 3 내지 100% 수소를 포함하는 분위기에서 1 내지 12 시간 동안 300℃ 내지 450℃에서 플라즈마 수소첨가(플라즈마에 의해 여기된 수소를 사용함) 혹은 열처리가 행해질 수 있다.
다음에, 무기 절연막 재료 혹은 유기 절연재료로 된 제 2 층간 절연막(462a)을 제 1 층간 절연막(461) 상에 형성한다. 본 실시예에서, 아크릴 수지 막이 형성되는데, 이 막은 1.6㎛의 두께와 10 내지 1000 cp(바람직하게는, 40 내지 200 cp)의 점도를 가지며, 평탄하지 않은 표면이 형성된다. 유기 수지막이 사용되지 않는 경우엔, 도 21에 도시한 형상의 제 2 층간 절연막(462b)이 형성된다.
본 실시예에서, 거울 반사를 방지하기 위해서, 비평탄(unevenness)이 형성된 제 2 층간 절연막이 형성되고, 이에 의해서 화소전극들의 표면 상에 비평탄이 형성된다. 더구나, 화소전극들 상에 비평탄을 형성함에 의해 광 산란을 얻기 위해서, 화소전극들의 하위 영역들 내에 볼록한 부분들이 형성될 수 있다. 이 경우, 볼록부분들은 TFT를 형성하기 위한 포토마스크와 동일한 포토마스크를 사용함으로써 형성될 수 있다. 그러므로, 공정 수를 늘릴 필요가 없다. 볼록부분들은 배선과 TFT부 이외의 화소부 내 기판 상에 적합하게 설치될 수 있다. 이 때문에, 비평탄이 볼록부분들을 덮는 절연막의 표면 상에 형성된 비평탄을 따라 화소전극들의 표면 상에 형성된다.
제 2 층간 절연막(462a)으로서, 표면이 평탄한 막이 사용될 수 있다. 이 경우, 화소전극들이 형성된 후, 거울 반사를 방지하여 반사된 광이 산란되게 하기 위해 공지의 샌드 블라스트, 에칭, 등을 행하여 표면에 비평탄을 형성하여 백색도(whiteness)를 향상시키는 것이 바람직하다.
구동 회로(506)에서, 각각의 불순물 영역들에 전기적으로 접속된 와이어들(363 내지 467)이 형성된다. 이들 와이어들은 Ti막(두께: 50nm) 및 합금(Al 및 Ti) 막(두께: 500nm)의 층으로 된 막을 패터닝함으로써 형성된다. 와이어들은 단층구조 혹은 복수층 구조의 3층 이상의 층들을 2층구조 대신 취할 수도 있음을 알 것이다. 더구나, 배선용 재료는 Al 및 Ti로 한정되는 것은 아니다. 예를 들면, Al 혹은 Cu를 TaN 막 상에 형성하고 Ti막을 그 위에 형성함으로써 얻어진 층으로 된 막을 패터닝하여 배선을 형성할 수 있다(도 10).
화소부(507)에, 화소전극(470), 게이트 선(469), 및 접속전극(468)이 형성된다. 접속 전극(468)은 소스 선(433a 내지 433c)이 화소 TFT에 전기적으로 접속되게 한다. 또한, 게이트 선(469)은 화소 TFT의 게이트 전극에 전기적으로 접속된다. 또한, 화소 전극(470)은 화소 TFT의 드레인 영역(442)에 전기적으로 접속되고, 축전 캐패시터를 구성하는 하나의 전극으로서 기능하는 반도체층(458)에 전기적으로 접속된다. 화소 전극(470)으로서, 주로 Al 혹은 Ag를 함유한 막 혹은 이들에 의해 층으로 된 막과 같이 반사율이 우수한 재료를 사용하는 것이 바람직하다.
전술한 바와 같이, n채널 TFT(501) 및 p채널 TFT(502)로 구성된 CMOS 회로와 n채널 TFT(503)를 구비한 구동회로(506), 화소 TFT(504)와 캐패시터 배선(523)을 포함하는 축전 캐패시터(505)를 구비한 화소부(507)가 동일 기판 상에 형성될 수 있다. 이에 따라, 액티브 매트릭스 기판이 완성된다.
구동 회로(506)의 n채널 TFT(501)은 채널 형성 영역(437), 게이트 전극의 일부를 구성하는 제 1 도전층(428a)에 중첩된 저농도 불순물 영역(436)(GOLD 영역), 및 소스영역 혹은 드레인 영역으로서 기능하는 고농도 불순물 영역(452)을 갖는다. n채널 TFT(501)에 전극(466)을 통해 접속됨으로써 CMOS 회로를 구성하는 p채널 TFT(502)는 채널 형성 영역(440), 소스 영역 혹은 드레인 영역으로서 기능하는 고농도 불순물 영역(454), 및 n형을 부여하는 불순물 원소와 p형을 부여하는 불순물 원소가 도입된 불순물 영역(453)을 구비한다. 또한, n채널 TFT(503)은 채널 형성 영역(443), 게이트 전극의 일부를 구성하는 제 1 도전층(430a)에 중첩된 저농도 불순물 영역(442)(GOLD 영역), 및 소스영역 혹은 드레인 영역으로서 기능하는 고농도 불순물 영역(456)을 구비한다.
화소부(507)의 화소 TFT(504)는 채널 형성 영역(446), 게이트 전극 밖에 형성된 저농도 불순물 영역(445)(저농도로 도핑된 드레인(LDD) 영역), 및 소스영역 혹은 드레인 영역으로서 기능하는 고농도 불순물 영역(458)을 구비한다. 더구나, n형을 부여하는 불순물 원소 및 p형을 부여하는 불순물 원소는 축전 캐패시터(505)의 한 전극으로서 기능하는 반도체층에 첨가된다. 축전 캐패시터(505)는 전극(층 구조(432a 내지 432c)과, 절연막(416)을 유전체로서 사용하는 반도체층으로 구성된다.
본 실시예의 화소 구성에서, 화소 전극의 에지들은 소스 선과 중첩되게 배치됨으로써 화소 전극들 간 갭은 블랙 매트릭스를 사용하지 않고도 광이 차폐된다.
또한, 도 11은 본 실시예에서 제조된 액티브 매트릭스 기판의 화소부의 평면도이다. 도 8a-8c에서 대응하는 부분들을 동일 참조부호로 표기하였다. 도 10에서 점선 A-A'는 도 11에서 점선 A-A'을 따라 취한 단면에 대응한다. 도 10에서 점선 B-B'는 도 11에서 점선 B-B'를 따라 취한 단면에 대응한다.
이와 같이 하여 제조된 배선에서, 저저항이 실현되고, 배선을 갖는 배선기판은 확대된 화소부에 완전하게 설계된다.
본 실시예는 실시예 1 내지 4 중 어느 하나와 임의로 결합될 수 있다.
[실시예 6]
본 실시예에서는, 실시예 5에서 제조된 액티브 매트릭스 기판을 사용한 반사형 액정 표시장치를 제조하는 공정을 도 12를 참조하여 기술한다.
먼저, 실시예 5에 따라, 도 10에 도시한 바와 같은 액티브 매트릭스 기판이 얻어진다. 그 후에, 도 10에서 액티브 매트릭스 기판 상에 적어도 화소 전극(470) 상에 정렬막(567)을 형성하고, 러빙 처리를 행한다. 본 실시예에서, 정렬막(567)을 형성하기 전에, 아크릴 수지막과 같은 유기 수지막을 패터닝하였으며, 이에 의해서, 기판 갭을 유지하기 위한 컬럼 모양의 스페이서(572)가 원하는 위치에 형성되었다. 또한, 컬럼 형상의 스페이서들 대신으로, 구형(spherical) 스페이서들을 기판의 전체 표면에 걸쳐 배치할 수 있다.
다음에, 대향 기판(569)을 준비한다. 컬러링 층(570, 571), 및 평탄화 막(573)을 대향 기판(569) 상에 형성한다. 적색 컬러링 층(570)을 청색 컬러링 층(571)과 겹치게 하여 광 차폐부를 형성한다. 적색 컬러링 층을 녹색 컬러링 층과 부분적으로 겹치게 하여 광 차폐부를 형성하는 것이 가능할 수도 있다.
본 실시예에서, 실시예 5에서 기술된 기판이 사용된다. 그러므로, 실시예 5에서 화소부의 평면도를 도시한 도 11에서, 적어도, 게이트 선(469)과 화소전극(470)간 갭, 게이트 선(469)과 접속전극(468) 간 갭, 및 접속전극(468)과 화소전극(470)간 갭을 광 차폐시켜야 할 필요가 있다. 본 실시예에서, 각각의 컬러링 층은 적층된 컬러링 층들로 구성된 광 차폐부를 광 차폐될 위치들과 겹쳐지게 배치하였으며, 이 상태에서 대향 기판을 부착하였다.
전술한 바와 같이, 각각의 화소들 간 갭은 적층한 컬러링 층들로 된 광 차폐부에 의해 광 차폐되고, 이에 의해서, 블랙 매트릭스와 같은 광 차폐층을 형성함이 없이, 공정 수를 줄일 수 있다.
다음에, 투명한 도전막으로 된 대향 전극(576)을 적어도 화소부에서 평탄화막(573) 상에 형성하고, 대향 기판의 전체 표면에 걸쳐 정렬막(574)을 형성하고, 이에 의해서 러빙 처리가 행해졌다.
다음에, 화소부와 구동회로가 형성된 액티브 매트릭스 기판과 대향 기판을 밀봉재(568)를 사용하여 서로 부착시킨다. 필터와 밀봉재(568)를 혼합하고, 필러와 컬럼 스페이서들을 사용해서 두 개의 기판을 균일한 간격으로 서로 부착한다. 그 후에, 기판들 사이에 액정을 주입하고, 기판들을 밀봉재(도시없음)로 완전히 밀봉한다. 액정재료(575)에 있어서는 공지의 액정재료가 사용될 수 있다. 필요하다면, 액티브 매트릭스 기판 혹은 대향 기판을 원하는 모양으로 분리시킨다. 또한, 대향기판에만 편광판(도시없음)을 부착하였다. 그 후에, 공지의 기술로 가요성 인쇄회로(FPC)를 부착하였다.
전술한 바와 같이 제조된 액정 표시 패널은 각종의 전자장비의 표시부로서 사용될 수 있다. 액정 표시 패널은 화소부에 개구비를 감소시킴이 없이 큰 면적에 완전히 설계된다.
본 실시예는 실시예 1 내지 5 중 어느 하나와 임의로 결합될 수 있다.
[실시예 7]
본 실시예에서는, 실시예 5에서 제조된 액티브 매트릭스 기판을 사용한 실시예 6과는 다른 액티브 매트릭스형 액정 표시장치를 제조하는 공정을 도 13을 참조하여 기술한다.
먼저, 실시예 5에 따라서, 도 8a-8c에 도시한 바와 같은 액티브 매트릭스 기판이 얻어진다. 그 후에, 도 8a-8c에서 액티브 매트릭스 기판 상에 정렬막(1067)을 형성하고, 러빙 처리를 행한다. 본 실시예에서, 정렬막(1067)을 형성하기 전에, 아크릴 수지막과 같은 유기 수지막을 패터닝하였으며, 이에 의해서, 기판 갭을 유지하기 위한 컬럼 모양의 스페이서(572)가 원하는 위치에 형성되었다. 또한, 컬럼 형상의 스페이서들 대신으로, 구형 스페이서들을 기판의 전체 표면에 걸쳐 배치할 수 있다.
다음에, 대향 기판(1068)을 준비한다. 대향기판엔, 컬러링층(1074) 및 광 차폐층(1075)이 각 화소에 대응하도록 배치된 컬러 필터가 설치된다. 광 차폐층(1077)은 구동회로의 부분에도 형성되었다. 컬러 필터 및 광 차폐층(1077)을 덮는 평탄화막(1076)이 설치되었다. 다음에, 평탄화막(1076) 상에 투명 도전막으로된 대향전극(1069)이 화소부에 형성되었으며, 정렬막(1070)을 대향기판(1068)의 전체 표면에 걸쳐 형성한 후 러빙처리를 행하였다.
다음에, 화소부와 구동회로가 형성된 액티브 매트릭스 기판과 대향 기판을 밀봉재(1071)를 사용하여 서로 부착시킨다. 필터와 밀봉재(1071)를 혼합하고, 필러와 컬럼 스페이서들을 사용해서 두 개의 기판을 균일한 간격으로 서로 부착한다. 그 후에, 기판들 사이에 액정 재료(1073)을 주입하고, 기판들을 밀봉재(도시없음)로 완진히 밀봉한다. 상기 액정재료(1073)에 있어서는 공지의 액정재료가 사용될 수 있다. 이와 같이 하여, 도 11에 도시한 액티브 매트릭스형 액정 표시장치가 완성된다. 필요하다면, 액티브 매트릭스 기판 혹은 대향 기판을 원하는 모양으로 분리시킨다. 또한, 편광판 등을 공지의 기술을 사용하여 적합하게 설치하였다. 그 후에, 공지의 기술로 FPC를 부착하였다.
전술한 바와 같이 제조된 액정 표시 패널은 각종의 전자장비의 표시부로서 사용될 수 있다. 액정 표시 패널은 화소부에 개구비를 감소시킴이 없이 큰 면적에 완전히 설계된다.
본 실시예는 실시예 1 내지 5 중 어느 하나와 임의로 결합될 수 있다.
[실시예 8]
본 실시예에서, 본 발명을 이용한 배선기판의 실시예에서, 발광 장치의 제조를, 실시예 5에 기술된 액티브 매트릭스 기판을 제조하기 위한 TFT 제조 방법을 사용하여 기술한다. 본 명세서에서, 발광 장치는 기판 상에 형성된 발광 소자가 기판과 커버 부재 사이에 시일링된 표시 패널과 IC가 표시 패널에 실장된 표시 모듈을 총칭한다. 발광 소자는 전계의 인가에 의해 발생되는 전장발광이 얻어지게 하는 유기 화합물을 함유하는 발광층, 애노드층, 및 캐소드층을 포함한다. 더구나, 유기 화합물에서의 발광은 싱글렛 여기된 상태가 정상상태로 복귀할 때 얻어지는 형광과 트리플렛 여기된 상태가 정상상태로 복귀할 때 얻어지는 인광을 포함한다. 발광 중 어느 하나 혹은 이들 모두가 포함된다.
본 명세서에서, 발광 소자에서 애노드와 캐소드 사이에 형성된 모든 층들은 유기 발광층들로서 정의된다. 구체적으로, 유기 발광층들은 발광층, 정공 주입층, 전자 주입층, 정공 수송층, 전자 수송층, 등을 포함한다. 발광소자는 애노드층, 발광층, 및 캐소드층이 연속적으로 적층된 기본 구조를 갖는다. 전술한 구조 외에, 발광 소자는 애노드층, 정공 주입층, 발광층, 캐소드층이 연속하여 적층된 구조와, 애노드층, 정공 주입층, 발광층, 전자 수송층, 캐소드층이 연속하여 적층된 구조 등이 있다.
도 14는 본 실시예의 발광 장치의 단면도이다. 도 14에서, 기판(700) 상에 설치된 스위칭 TFT(603)은 도 10에서 n채널 TFT(503)를 사용함으로써 형성된다. 스위칭 TFT(603)의 구성에 관해서는, n채널 TFT(503)에 대한 설명을 참조할 수 있다.
본 실시예에서 두 개의 채널 형성 영역들이 형성된 이중 게이트 구조를 보였지만, 하나의 채널 형성 영역이 형성된 단일 게이트 구조 혹은 3개의 채널 형성 영역들이 형성된 3중 게이트 구조가 사용될 수도 있다.
기판(700) 상에 설치된 구동회로는 도 10에 도시한 CMOS 회로를 사용함으로써 형성된다. 그러므로, 구동회로의 구성에 대한 설명에 관하여, n채널 TFT(501) 및 p채널 TFT(502)에 대한 설명을 참조할 수 있다. 본 실시예에서 단일 게이트 구조를 보였지만, 이중 게이트 구조 혹은 3중 게이트 구조가 사용될 수도 있다.
또한, 와이어(701, 703)는 CMOS 회로의 소스 선들로서 기능하고, 와이어(702)는 드레인 선으로서 기능한다. 와이어(704)는 소스 선(708)을 스위칭 TFT의 소스영역에 전기적으로 접속하기 위한 와이어로서 기능하며, 와이어(705)는 드레인 선(709)을 스위칭 TFT의 드레인 영역에 전기적으로 접속하기 위한 와이어로서 기능한다.
전류 제어 TFT(604)는 도 10에서 p채널 TFT(502)를 사용함으로써 형성된다. 그러므로, 전류 제어 TFT(604)에 대한 설명에 관해서는, p채널 TFT(502)에 대한 설명을 참조할 수 있다. 본 실시예에서는 단일 게이트 구조를 보였지만, 이중 게이트 기판 혹은 3중 게이트 구조가 사용될 수도 있다.
와이어(706)는 전류 제어 TFT(604)의 소스 선(전류 공급 선에 대응함)이고, 참조부호 707은 전류 제어 TFT의 화소전극(711)에 중첩됨으로써 화소 전극(711)에 전기적으로 접속되는 전극을 나타낸다.
화소 전극(711)은 투명 도전막으로 된, 발광 소자의 애노드이다. 투명 도전막으로서는 산화인듐 및 산화주석의 화합물, 산화 인듐 및 산화아연의 화합물, 산화아연, 산화주석, 혹은 산화인듐이 사용될 수 있다. 갈륨이 첨가된 투명한 도전막이 사용될 수도 있다. 화소전극(711)은 전술한 배선을 형성하기 전에 평탄한 층간 절연막(710) 상에 형성된다. 본 실시예에서, 수지로 된 평탄화 막(710)을 사용함으로써 TFT들에 의해 야기되는 단차를 평탄하게 하는 것이 매우 중요하다. 나중에 형성될 발광층은 매우 얇으므로, 발광 결함들이 단차의 존재에 기인하여 야기될 수 있다. 그러므로, 발광층이 평탄한 표면 상에 형성될 수 있도록 화소전극을 형성하기 전에 표면이 평탄화되는 것이 바람직하다.
와이어(701 내지 707)가 형성된 후에, 뱅크(712)가 도 14에 도시한 바와 같이 형성된다. 뱅크(712)는 절연막 혹은 실리콘 함유 유기 수지막(두께: 100 내지 400 nm)을 패터닝함으로써 형성될 수 있다.
뱅크(712)는 절연막으로 만들어지므로, 막 형성 중에 소자의 정전기적 파손에 대해 주의해야 한다. 본 실시예에서, 뱅크(712)용 재료가 될 절연막에 탄소입자 혹은 금속입자를 첨가함으로써 저항이 감소되고, 이에 의해서 정전기가 억제된다. 이 때, 탄소입자 혹은 금속 입자의 첨가량은 1 x 106 내지 1 x 1012 Ωcm(바람직하게는 1 x 108 내지 1 x 1010 Ωcm)가 되도록 조절될 수 있다.
발광층(713)은 화소전극(711) 상에 형성된다. 하나의 화소를 도 14에 도시하였지만, 발광층들은 본 실시예에서 적색(R), 녹색(G), 청색(B)에 대응하도록 형성된다. 더구나, 본 실시예에서, 저분자량 유기 발광 재료는 증기 증착에 의해 형성된다. 구체적으로, 구리 프탈로시아닌(CuPc) 막(두께: 20nm)이 정공 주입층으로서 설치되고, 트라이스-8-퀴놀리노라토알루미늄 합성물(Alq3) 막(두께: 70nm)이 정공 주입층 상에 발광층으로서 설치된 적층 구조가 사용된다. 퀴나크리돈, 페릴렌, 혹은 DCMI와 같은 형광 색소를 Alq3에 첨가함으로써, 발광 색이 제어될 수 있다.
발광층으로서 사용될 수 있는 유기 발광 재료를 위에 기술하였으나 본 실시예는 이것으로 한정되는 것은 아님에 유의해야 한다. 발광층(광을 방출하고 발광을 위해 캐리어들을 이동시키는)은 발광층, 전하 수송층, 혹은 전하 주입층을 임의로 결합함으로써 형성될 수 있다. 본 실시예에서, 저분자량 유기 발광재료는 발광층으로서 사용되지만, 중간 분자량 유기 발광재료 혹은 고분자량 유기 발광재료가 사용될 수도 있다. 본 명세서에서, 중간 분자량 유기 발광재료는 전혀 승화가 없고 20개 이하의 분자를 함유하거나 10㎛ 이하의 링크된 분자 길이를 갖는 유기 발광 재료를 말한다. 또한, 고분자 유기 발광재료를 사용한 예로서, 폴리티오펜(PEDOT) 막(두께: 20nm)이 스핀 코팅에 의해 정공 주입층으로서 설치되고, 파라페닐렌 비닐렌(PPV) 막(두께: 약 100nm)이 발광층으로서 정공 주입층 상에 설치되는 적층 구조가 사용될 수 있다. PPV의 π-공액형 폴리머가 사용될 때, 적색 내지 청색의 발광 파장이 선택될 수 있다. 또한, 전하 수송층 혹은 전하 주입층으로서 탄화 실리콘 등의 무기 재료를 사용하는 것이 또한 가능하다. 유기 발광재료 및 무기 재료로서, 공지의 재료들이 사용될 수 있다.
다음에, 도전막으로 된 캐소드(714)가 발광층(713) 상에 설치된다. 본 실시예에서, 알루미늄 및 리튬의 합금막이 도전막으로서 사용된다. 말할 나위 없이, 공지의 MgAg 막(마그네슘과 은의 합금막)이 사용될 수도 있다. 캐소드용 재료로서, 주기율표의 1족 혹은 2족에 속하는 원소로 만들어진 도전막, 혹은 이들 원소들이 첨가된 도전막이 사용될 수 있다.
캐소드(714)가 형성될 때, 발광 소자(715)가 완성된다. 여기서 발광 소자(715)는 화소전극(애노드)(711), 발광층(713), 및 캐소드(714)로 형성된 다이오드를 지칭한다.
발광 소자(715)를 완전히 덮도록 패시베이션 막(713)이 설치되는 것이 효과적이다. 패시베이션 막(716)으로서, 단층 구조 혹은 탄소막, 실리콘 질화막, 혹은 실리콘 옥시나이트라이드막을 포함하는 복수 층 구조의 절연막이 사용된다. 탄소막(특히, DLC 막)을 사용하는 것이 효과적이다. DLC 막이 실온 내지 100℃의 온도 범위에서 형성될 수 있기 때문에, DLC 막은 낮은 내열성 발광층(713) 위에도 쉽게 형성될 수 있다. 또한, 산소에 대한 높은 차단효과에 기인하여, DLC 막은 발광층(713)의 산화를 억제할 수 있다. 그러므로, 발광층(713)은 후속되는 밀봉공정을 행하는 중에 산화되는 것이 방지될 수 있다.
또한, 패시베이션 막(716) 상에 밀봉재(717)를 설치하고, 커버 부재(718)를 밀봉재(717)에 부착한다. 밀봉재(717)로서, UV 경화 수지가 사용될 수 있고, 밀봉재(717)에 습기 흡수 혹은 산화 방지 효과를 갖는 재료를 제공하는 것이 효과적이다. 또한, 본 실시예에서, 커버 부재(718)로서, 유리 기판, 석영 기판, 혹은 탄소막(바람직하게는, DLC 막)이 양측 상에 형성된 플라스틱 기판(플라스틱 막을 포함)이 사용된다.
따라서, 도 14에 도시한 구성을 갖는 발광장치가 완성된다. 뱅크(712)를 형성한 후에 패시베이션 막(716)을 형성하는 공정은 복수 챔버형(혹은 인-라인형)막 형성 장치 내 분위기에 노출됨이 없이 연속하여 행해지는 것이 효과적이다. 커버 부재(718) 부착까지의 공정은 분위기에 노출됨이 없이 연속하여 행해지는 것 또한 가능하다.
따라서, n채널 TFT(601, 602), 스위칭 TFT(n채널 TFT)(603), 및 전류 제어 TFT(n채널 TFT)(604)가 기판(700) 상에 형성된다.
또한, 도 14를 참조하여 기술된 바와 같이, 절연막을 통해 게이트 전극과 중첩되는 불순물 영역들을 설치함으로써, 핫-캐리어 효과에 기인하여 열화되지는 않을 n채널 TFT가 형성될 수 있다. 그러므로, 고도의 신뢰성 있는 발광 장치가 실현될 수 있다.
본 실시예에서, 화소부의 구성 및 구동회로의 구성만을 보였다. 그러나, 본 실시예의 제조공정들에 따라서, 신호 분할 회로, D/A 변환기, 연산 증폭기, γ-보정 회로와 같은 논리 회로들이 동일 절연체 상에 형성될 수 있다. 또한, 메모리 및 마이크로프로세서도 형성될 수 있다.
발광 소자를 보호하기 위한 시일링(혹은 캡슐화) 공정이 행해진 후에 본 실시예의 발광 장치에 대해 도 15a 및 15b를 참조하여 기술한다. 필요하다면, 도 14에서 사용된 참조부호들을 인용하도록 하겠다.
도 15a는 발광 소자의 시일링이 완성된 상태를 도시한 평면도이다. 도 15b는 도 15a에서 선 C-C'을 따라 취한 단면도이다. 점선으로 둘러싸이고 참조부호 801, 806, 807로 표시된 부분들은, 각각, 소스측 구동 회로, 화소부, 및 게이트측 구동회로이다. 참조부호 901은 커버 부재이고, 902는 제 1 밀봉재, 903은 제 2 밀봉재이며, 밀봉재(907)은 밀봉재(902)에 의해 둘러싸인 내측부 내에 설치된다.
참조부호 904는 입력신호를 소스측 구동회로(801) 및 게이트측 구동회로(807)에 송신하고 외부 입력단자가 될 가요성 인쇄회로(FPC)(905)로부터의 비디오 신호 및 클럭신호를 수신하는 배선을 나타낸다. 여기서, FPC만을 보였으나, 인쇄 배선기판(PWB)이 FPC에 부착될 수도 있다. 본 명세서에서 발광 장치는 발광 장치만이 아니라 FPC 혹은 PWB의 발광 장치를 포함한다.
다음에, 도 15b를 참조하여 단면구성을 기술한다. 화소부(806) 및 게이트측 구동회로(807)가 기판(700) 상에 형성된다. 화소부(806)는 전류 제어 TFT(604), 및 전류 제어 TFT(604)에 전기적으로 접속된 화소 전극(710)을 포함하는 복수의 화소들로 구성된다. 또한, 게이트측 구동회로(807)는 n채널 TFT(601)과 p채널 TFT(602)를 결합함으로써 얻어진 CMOS 회로(도 14 참조)로 구성된다.
화소 전극(711)은 발광 소자의 애노드로서 기능한다. 뱅크(712)는 화소전극(711)의 양단에 형성되고, 발광층(713) 및 발광 소자의 캐소드(714)는 화소전극(711) 상에 형성된다.
캐소드(714)는 모든 화소들에 공통되는 배선으로서 기능하며 접속 선(904)을 통해 FPC(905)에 전기적으로 접속된다. 또한, 화소부(806) 및 게이트측 구동회로(807)에 포함된 모든 요소들은 캐소드(714)와 패시베이션 막(716)으로 덮는다.
커버 부재(901)는 제 1 밀봉재(902)에 의해 부착된다. 수지막으로 된 스페이서들은 커버 부재(901)와 발광 소자 간에 갭을 확보하기 위해 설치될 수 있다. 제 1 밀봉재(902)의 내측부는 밀봉재(907)로 채워진다. 제 1 밀봉재(902)와 밀봉재(907)용으로 에폭시 수지가 사용되는 것이 바람직하다. 제 1 밀봉재(902)는 습기 및 산소를 전하는 않는 것이 바람직하다. 또한, 밀봉재(907)은 습기 흡수 및 산화 방지 효과를 갖는 재료를 포함할 수 있다.
발광 소자를 덮도록 제공되는 밀봉재(907)은 커버 부재(901)를 부착하기 위한 접착제로서 기능한다. 본 실시예에서, 커버 부재(901)를 구성하는 플라스틱 기판(901a)용 재료로서, 섬유유리-보강 플라스틱스(FRP), 폴리비닐 플루오라이드(PVF), 마일러 폴리에스터, 혹은 아크릴 수지가 사용될 수 있다.
또한, 밀봉재(907)에 의해 커버 부재(901)가 부착된 후에, 밀봉재(907)의 측면들을 덮기 위해서 제 2 밀봉재(903)가 제공된다. 제 2 밀봉재(903)는 제 1 밀봉재(902)용 재료과 동일한 재료로 만들어 질 수 있다.
전술한 구성에서 밀봉재(907)로 발광 소자를 시일링함으로써, 발광 소자는 외부로부터 완전히 차단될 수 있고, 이에 의해서, 습기 및 산소와 같은 산화에 기인한 발광층의 열화를 가속하는 재료가 외부로부터 들어오는 것이 방지될 수 있다. 이에 따라, 고도의 신뢰성이 있는 발광장치가 얻어진다. 더구나, 화소부에 개구비를 감소시킴이 없이 큰 면적에 발광 장치를 완전히 설계할 수 있다.
본 실시예는 실시예 1 내지 5 중 어느 하나와 임의의 결합될 수 있다.
[실시예 9]
본 실시예에서, 실시예 8과는 다른 화소 구성을 갖는 발광 장치를 도 16을 참조하여 기술한다.
도 16에서, 전류 제어 TFT(4501)으로서, 도 10의 p채널 TFT(502)의 구성과 동일한 구성의 TFT가 사용되고, 스위칭 TFT(4402)로서는, 도 10의 화소 TFT(504)의 구성과 동일한 구성의 TFT가 사용된다. 말할 나위 없이, 전류 제어 TFT(4501)의 게이트 전극은 스위칭 TFT(4402)의 드레인 선에 전기적으로 접속된다. 또한, 전류 제어 TFT(4501)의 드레인 선은 절연막(4409) 상에 형성된 화소전극(4504)에 전기적으로 접속된다.
본 실시예에서, 도전막으로 된 화소 전극(4504)은 발광 소자의 캐소드로서 기능한다. 구체적으로, 알루미늄 및 리튬의 합금막이 사용된다. 주기율표에서 1족 혹은 2족에 속하는 원소로 된 도전막 혹은 이 원소가 첨가된 도전막이 사용될 수 있다.
발광층(4505)은 화소 전극(4504) 상에 형성된다. 도 16엔 하나의 화소만을 보였으며, 본 실시예에서, G(녹색)에 대응하는 발광층은 증기증착 및 코팅(바람직하게, 스핀코팅)에 의해 형성된다. 구체적으로, 발광층은 리튬 플루오라이드(LiF) 막(두께: 20nm)이 전자 주입층으로서 설치되고, 폴리파라페닐렌 비닐렌(PPV) 막(두께: 70nm)이 발광층으로서 그 위에 설치된 복수층 구조를 갖는다.
투명 도전막으로 된 애노드(4506)가 발광층(4505) 상에 설치된다. 본 실시예에서, 투명 도전막으로서, 산화인듐 및 산화주석의 화합물 혹은 산화인듐과 산화주석의 화합물로 된 도전막이 사용된다.
애노드(4506)를 형성할 때, 발광소자(4507)가 완성된다. 여기서, 발광 소자(4507)는 화소 전극(캐소드)(4504), 발광층(4505), 및 애노드(4506)로 형성된 다이오드를 말한다.
발광 소자(4507)를 완전히 덮도록 패시베이션 막(4508)을 설치하는 것이 효과적이다. 패시베이션 막(4508)으로서, 단층의 막 혹은 탄소막, 실리콘 질화막, 혹은 실리콘 옥시나이트라이드막을 포함하는 복수 층 구조의 절연막이 사용된다.
또한, 밀봉재(4509)을 패시베이션 막(4508) 상에 설치하고, 커버 부재(4510)를 밀봉재(4509)에 부착한다. 밀봉재(4509)로서, UV-경화 수지가 사용될 수 있고, 밀봉재(4509)에 습기 흡수 혹은 산화 방지 효과를 갖는 재료를 제공하는 것이 효과적이다. 본 실시예에서, 커버 부재(4510)로서는, 유리 기판, 석영 기판, 혹은 탄소막이 양측에 형성된 플라스틱 기판(플라스틱 막을 포함함)이 사용된다.
이와 같이 하여 제조된 발광 장치의 배선에, 저저항이 실현되고, 화소부에 개구비를 감소시킴이 없이 큰 영역에 이러한 발광 장치가 완전히 설계된다.
본 실시예는 실시예 1 내지 5 중 어느 하나와 임의의 결합될 수 있다.
[실시예 10]
본 실시예에서, TFT 구성이 실시예 5에서 제조된 액티브 매트릭스 기판의 구성과는 다른 본 발명에 따른 액정 표시 장치를 기술한다.
도 18a에 도시한 액티브 매트릭스 기판 상에, n채널 TFT(503) 및 p채널 TFT(502)를 구비한 구동회로(506), 및 화소 TFT(504) 및 축전 캐패시터(505)를 구비한 화소부(507)가 형성된다.
이들 TFT는 기판(510) 상에 게이트 선(512 내지 517)을 형성하고, 게이트 선(512 내지 517)(512a 내지 517a, 512b 내지 517b, 및 512c 내지 517c) 상에 절연막(511)(511a, 511b)을 형성하고, 채널 형성 영역들, 소스영역들, 드레인 영역들, LDD 영역들, 등을 절연막 상의 반도체 층에 설치함으로써 얻어진다. 반도체층은 실시예 1 내지 5와 동일한 방법으로 본 발명에 따라 형성된다.
게이트 선들(512 내지 517)은, 상위 층들 상에 형성될 코팅막의 단차 피복성(step coverage)을 향상시키기 위해서 게이트 선들(512 내지 517)의 에지들이 테이퍼되게 200 내지 400 nm의 두께를 갖도록 형성된다. 게이트 선들(512 내지 517)은 테이퍼 각이 5° 내지 30°(바람직하게는, 15° 내지 25°)가 되도록 형성된다. 테이퍼부들은 건식 에칭에 의해 형성되고, 이의 각도는 에칭가스 및 기판측에 인가되는 바이어스 전압에 의해 제어된다.
또한, 제 1 내지 제 3 도핑 공정들에서 불순물 영역들이 형성된다. 먼저, 제 1 도핑 공정이 행해지고, 이에 의해서 n채널 TFT의 LDD 영역이 형성된다. 도핑은 이온 도핑 혹은 이온 주입에 의해 행해질 수 있다. 인(P)이 n형을 부여하는 불순물 원소로서 첨가되고(도우너), 제 1 불순물 영역들은 마스크에 의해 형성된다. 이어서, n채널 TFT의 LDD 영역을 덮도록 마스크를 새로이 형성하고, 이에 의해서, n채널 TFT의 소스 영역 및 드레인 영역이 제 2 도핑 공정 중에 형성된다.
제 3 도핑 공정에서, p채널 TFT의 소스영역 및 드레인 영역이 형성된다. 도핑은 이온 도핑 혹은 이온 주입에 의해 p형을 부여하는 불순물 원소(어셉터)를 첨가함으로써만 행해진다. 이 때, n채널 TFT가 형성될 반도체 층을 마스크로 덮으므로, p형을 부여하는 불순물 원소는 반도체층에 첨가되지 않을 것이다. 본 실시예에서, LDD 영역이 p채널 TFT에 제조되지 않을지라도, LDD 영역이 제공될 수 있다.
이에 따라, n채널 TFT(503)에서, LDD 영역(530) 및 소스영역 혹은 드레인 영역(531)이 채널 형성 영역(529) 밖에 형성된다. p채널 TFT(502) 역시 동일한 구성을 가지며, 채널 형성 영역(527), 및 소스 영역 혹은 드레인 영역(528)으로 구성된다. 본 실시예에서, 단일 게이트 구조가 사용되었으나 이중 게이트 구조 혹은 3중 게이트 구조가 사용될 수도 있다.
화소부(507)에서, n채널 TFT로 형성된 화소 TFT(504)는 오프 전류를 감소시킬 목적의 복수 게이트 구조를 취하고 LDD 영역(533), 및 소스영역 혹은 드레인 영역(534-536)은 채널 형성 영역(532) 밖에 설치된다.
층간 절연막은 산화 실리콘, 질화 실리콘, 혹은 실리콘 옥시나이트라이드와 같은 무기 재료로 된 제 1 층간 절연막(540)(두께: 50 내지 500nm), 및 폴리이미드, 아크릴 수지, 폴리이미드아미드, 및 벤조사이클로부텐(BCB)과 같은 유기 절연재료로 된 제 2 층간 절연막(541)으로 구성된다. 이에 따라, 유기 절연재료의 제 2 층간 절연막을 형성함으로써, 층간 절연막의 표면은 만족스럽게 평탄화될 수 있다. 유기 수지 재료는 일반적으로 낮은 유전상수를 갖고 있으므로, 기생 캐패시턴스가 감소될 수 있다. 그러나, 유기 수지 재료는 이의 습기 흡수성에 기인하여 보호막으로서는 적합하지 않으므로 제 1 층간 절연체(540)와 결합되는 것이 바람직하다.
그 후에, 소정의 패턴을 가진 레지스트 마스크를 형성하고, 각각의 반도체층에 형성된 소스 영역 혹은 드레인 영역에 이르는 접촉홀들이 형성된다. 접촉홀들은 건식 에칭에 의해 형성된다. 이 경우, 먼저 유기 수지 재료로 된 제 2 층간 절연막(541)을 에칭가스로서 CF4, O2 및 He의 혼합가스를 사용하여 에칭한 후 에칭가스로서 CF4 및 O2를 사용하여 제 1 층간 절연막(540)을 에칭한다.
다음에, 도전성 금속막을 스퍼터링 혹은 진공 증기 증발에 의해 형성한다. 레지스트 마스크 패턴을 형성하고, 와이어(543 내지 549)를 에칭에 의해 형성한다. 이에 따라, 액티브 매트릭스 기판이 형성될 수 있다.
도 18a의 액티브 매트릭스 기판을 사용한 액티브 매트릭스형 액정 표시장치를 제조하는 공정을 기술한다. 도 18b는 액티브 매트릭스 기판을 밀봉재(558)를 사용하여 대향 기판(554)에 부착한 상태를 도시한 것이다. 먼저, 컬럼 형상의 스페이서들(551, 552)를 도 18a에 도시한 액티브 매트릭스 기판 상에 형성한다. 화소부에 설치된 스페이서들(551)은 화소 전극 상의 접촉부와 중첩되게 형성된다. 사용될 액정재료에 따라 달라지겠지만, 스페이서들의 높이는 3 내지 10㎛로 설정된다. 접촉부에서, 접촉홀들에 대응하여 오목부분들을 형성한다. 그러므로, 스페이서들이 오목부분들과 정렬되게 이들 스페이서를 형성함으로써, 액정 방위가 교란되는 것이 방지될 수 있다. 투명 도전막(555) 및 정렬막(556)을 대향 기판(554) 상에 형성한다. 다음에, 액티브 매트릭스 기판 및 대향기판을 서로 부착하고, 액정(557)을 이들 사이에 주입한다.
상술한 바와 같이 하여 제조된 액티브 매트릭스형 액정 표시장치는 각종의 전자장치들용의 표시장치로서 사용될 수 있다. 상술한 액정 표시 패널은 화소부에 개구비를 감소시킴이 없이 큰 면적에 완전히 설계된다.
본 실시예는 실시예 1 내지 5 중 어느 하나와 임의로 결합될 수 있다.
[실시예 11]
실시예 10에서 기술된 액티브 매트릭스 기판을 사용하여 발광 장치가 제조되는 경우를 기술한다.
도 19에서, 전류 제어 TFT(4501)로서, 도 16에서의 n채널 TFT(503)이 구성과 동일한 구성의 TFT를 사용한다. 말할 나위 없이, 전류 제어 TFT(4501)의 게이트 전극은 스위칭 TFT(4402)의 드레인 선에 전기적으로 접속된다. 전류 제어 TFT(4501)의 드레인 선은 절연막(4409) 상에 형성된 화소 전극(4504)에 전기적으로 접속된다.
본 실시예에서, 도전막으로 된 화소 전극(4504)은 발광 소자의 캐소드로서 기능한다. 구체적으로, 알루미늄 및 리튬의 합금막이 사용된다. 주기율표에서 1족 혹은 2족에 속하는 원소로 만들어진 도전막 혹은 이 원소가 첨가된 도전막이 사용될 수 있다.
발광층(4505)은 화소 전극(4504) 상에 형성된다. 도 19에서, 하나의 화소만을 나타내었다. G(녹색)에 대응하는 발광층은 본 실시예에서 증기 증착 및 코팅(바람직하게는 스핀 코팅)에 의해 형성된다. 구체적으로, LiF 막(두께: 20nm)이 전자 주입층으로서 설치되고, PPV 막(두께: 70nm)이 발광층으로서 설치된 적층 구조가 사용된다.
다음에, 투명 도전막으로 된 애노드(4506)가 발광층(4505) 상에 설치된다. 본 실시예에서, 산화 인듐 및 산화 주석의 화합물 혹은 산화 인듐 및 산화 아연의 화합물로 된 도전막이 사용된다.
애노드(4506)가 형성될 때, 발광 소자(4507)가 완성된다. 발광 소자(4507)란 화소 전극(캐소드)(4504), 발광층(4505), 및 애노드(4506)으로 구성된 다이오드를 말한다.
발광 소자(4507)를 완전히 덮도록 패시베이션 막(4508)을 설치하는 것이 효과적이다. 패시베이션 막(4508)으로서는, 단층 구조 혹은 탄소막, 실리콘 질화막, 혹은 실리콘 옥시나이트라이드막을 포함하는 복수 층 구조의 절연막이 사용된다.
또한, 패시베이션 막(4508) 상에 밀봉재(4509)를 설치하고, 커버 부재(4510)를 밀봉재(4509)에 부착한다. 밀봉재(4509)로서는 UV 경화 수지가 사용될 수 있고, 밀봉재(4509)에 습기 흡수성을 가진 재료 혹은 산화 방지 효과를 가진 재료를 제공하는 것이 효과적이다. 또한, 본 실시예에서, 커버 부재(4510)로서, 유리 기판, 석영 기판, 혹은 탄소막(바람직하게는, DLC 막)이 양측 상에 형성된 플라스틱 기판(플라스틱 막을 포함)이 사용된다.
이와 같이 하여 제조된 발광 장치는 화소부에 개구비를 감소시킴이 없이 큰 면적에 완전히 설계된다.
본 실시예는 실시예 1 내지 5 중 어느 하나와 임의로 결합될 수 있다.
[실시예 12]
본 발명에 따라 형성된 배선기판은 각종의 전기광학 장치(액티브 매트릭스형 액정 표시장치, 액티브 매트릭스형 EC 표시장치, 액티브 매트릭스형 발광장치)용에 사용될 수 있다. 구체적으로, 본 발명은 전기광학 장치들을 표시부에 탑재한 모든 전자장비에서 수행될 수 있다.
이러한 전자장비의 예로서는 개인용 컴퓨터 및 표시장치가 있다. 도 20a 내지 20c는 이의 예들을 보인 것이다.
도 20a는 본체(3001), 화상 입력부(3002), 표시부(3003), 키보드(3004), 등을 포함하는 개인용 컴퓨터를 도시한 것이다. 본 발명은 표시부(3003)에 적용할 수 있다. 본 발명은 표시부(3003)의 증대에 대처할 수 있다.
도 20b는 프로그램을 저장하는 기록매체(이하, 기록매체라 함)를 사용한 플레이어를 도시한 것으로, 본체(3401), 표시부(3402), 스피커부(3403), 기록매체(3404), 조작 스위치(3405), 등을 포함한다. 이 플레이어는 기록매체로서 디지털 다기능 디스크(DVD), 콤팩트 디스크(CD), 등을 사용하며, 음악을 듣고, 영화를 보고, 게임을 하고, 인터넷을 수행하는데 사용될 수 있다. 본 발명은 표시부(3402)에 적용할 수 있다. 본 발명은 표시부(3003)의 증대에 대처할 수 있다.
도 20c는 본체(4101), 지지부(4102), 표시부(4103), 등을 포함하는 표시장치를 도시한 것이다. 본 발명은 표시부(4103)에 적용할 수 있다. 본 발명의 표시장치는 화면의 증대에 완전히 대처할 수 있다. 특히, 본 발명은 대향각이 10인치 이상(특히 30인치 이상)의 표시장치에 잇점이 있다.
전술한 바와 같이, 본 발명의 적용범위는 극히 크고 본 발명은 각종의 전자장비 분야에 적용할 수 있다. 또한, 본 실시예의 전자장비는 실시예 1 내지 11의 어떤 조합을 사용한 구성을 채택함으로써 실현될 수 있다.
본 발명의 구성을 채택함으로써, 다음의 기본적인 효과가 얻어질 수 있다.
(a) 종래의 배선 혹은 배선기판을 제조하는 공정에 적합한 간단한 방법
(b) 배선에 저저항이 실현될 수 있다. 그러므로, 설계 자유도 및 화소부에 개구비가 향상된다.
(c) 만족스러운 피복성이 얻어진다.
(d) 액티브 매트릭스형 액정 표시장치 등의 반도체 장치에서, 전술한 효과가 만족되면서도, 화소부의 면적이 대형화되고, 본 발명은 화면의 증대에 완전히 대응할 수 있어, 반도체 장치의 동작특성 및 신뢰성을 향상시킨다.
이 발명의 범위 및 정신에서 일탈됨이 없이 여러 가지 다른 수정이 이 기술에 숙련된 자들에 명백할 것이며 이들에 의해 쉽게 행해질 수 있다. 따라서, 첨부된 청구범위는 여기 개시된 바로 한정되게 한 것이 아니라 광범위하게 해석되게 한 것이다.

Claims (13)

  1. 표시 장치에 있어서,
    절연 표면상의 게이트 배선으로서,
    상기 절연 표면상의 제 1 도전층;
    상기 제 1 도전층상의 구리를 포함하는 제 2 도전층; 및
    상기 제 2 도전층상의 제 3 도전층을 포함하는, 상기 게이트 배선;
    상기 게이트 배선상의 게이트 절연막; 및
    상기 게이트 절연막상의 채널 형성 영역을 포함하는 반도체 층을 포함하고,
    상기 제 1 도전층, 상기 제 2 도전층, 및 상기 제 3 도전층의 에지들의 단면은 각각 테이퍼 형상을 갖고,
    상기 제 2 도전층의 테이퍼 각은 상기 제 1 도전층의 테이퍼 각보다 큰, 표시 장치.
  2. 표시 장치에 있어서,
    화소부로서,
    화소 박막 트랜지스터; 및
    캐패시터를 포함하는, 상기 화소부를 포함하고,
    상기 화소 박막 트랜지스터는:
    절연 표면상의 게이트 배선으로서,
    상기 절연 표면상의 제 1 도전층;
    상기 제 1 도전층상의 구리를 포함하는 제 2 도전층; 및
    상기 제 2 도전층상의 제 3 도전층을 포함하는, 상기 게이트 배선;
    상기 게이트 배선상의 게이트 절연막; 및
    상기 게이트 절연막상의 채널 형성 영역을 포함하는 반도체 층을 포함하고,
    상기 제 1 도전층, 상기 제 2 도전층, 및 상기 제 3 도전층의 에지들의 단면은 각각 테이퍼 형상을 갖고,
    상기 제 2 도전층의 테이퍼 각은 상기 제 1 도전층의 테이퍼 각보다 큰, 표시 장치.
  3. 표시 장치에 있어서,
    기판상에 형성된 구동 회로로서,
    n채널 박막 트랜지스터; 및
    p채널 박막 트랜지스터를 포함하는, 상기 구동 회로; 및
    상기 기판상에 형성된 화소부로서,
    화소 박막 트랜지스터; 및
    캐패시터를 포함하는, 상기 화소부를 포함하고,
    상기 n채널 박막 트랜지스터, 상기 p채널 박막 트랜지스터, 및 상기 화소 박막 트랜지스터 각각은:
    상기 기판상의 절연 표면상의 게이트 배선으로서,
    상기 절연 표면상의 제 1 도전층;
    상기 제 1 도전층상의 구리를 포함하는 제 2 도전층; 및
    상기 제 2 도전층상의 제 3 도전층을 포함하는, 상기 게이트 배선;
    상기 게이트 배선상의 게이트 절연막; 및
    상기 게이트 절연막상의 채널 형성 영역을 포함하는 반도체 층을 포함하고,
    상기 제 1 도전층, 상기 제 2 도전층, 및 상기 제 3 도전층의 에지들의 단면은 각각 테이퍼 형상을 갖고,
    상기 제 2 도전층의 테이퍼 각은 상기 제 1 도전층의 테이퍼 각보다 큰, 표시 장치.
  4. 표시 장치에 있어서,
    화소부로서,
    전류 제어 박막 트랜지스터; 및
    스위칭 박막 트랜지스터를 포함하는, 상기 화소부를 포함하고,
    상기 전류 제어 박막 트랜지스터 및 상기 스위칭 박막 트랜지스터 각각은:
    절연 표면상의 게이트 배선으로서,
    상기 절연 표면상의 제 1 도전층;
    상기 제 1 도전층상의 구리를 포함하는 제 2 도전층; 및
    상기 제 2 도전층상의 제 3 도전층을 포함하는, 상기 게이트 배선;
    상기 게이트 배선상의 게이트 절연막; 및
    상기 게이트 절연막상의 채널 형성 영역을 포함하는 반도체 층을 포함하고,
    상기 제 1 도전층, 상기 제 2 도전층, 및 상기 제 3 도전층의 에지들의 단면은 각각 테이퍼 형상을 갖고,
    상기 제 2 도전층의 테이퍼 각은 상기 제 1 도전층의 테이퍼 각보다 큰, 표시 장치.
  5. 표시 장치에 있어서,
    기판상에 형성된 구동 회로로서,
    n채널 박막 트랜지스터; 및
    p채널 박막 트랜지스터를 포함하는, 상기 구동 회로; 및
    상기 기판상에 형성된 화소부로서,
    전류 제어 박막 트랜지스터; 및
    스위칭 박막 트랜지스터를 포함하는, 상기 화소부를 포함하고,
    상기 n채널 박막 트랜지스터, 상기 p채널 박막 트랜지스터, 상기 전류 제어 박막 트랜지스터, 및 상기 스위칭 박막 트랜지스터 각각은:
    상기 기판상의 절연 표면상의 게이트 배선으로서,
    상기 절연 표면상의 제 1 도전층;
    상기 제 1 도전층상의 구리를 포함하는 제 2 도전층; 및
    상기 제 2 도전층상의 제 3 도전층을 포함하는, 상기 게이트 배선;
    상기 게이트 배선상의 게이트 절연막; 및
    상기 게이트 절연막상의 채널 형성 영역을 포함하는 반도체 층을 포함하고,
    상기 제 1 도전층, 상기 제 2 도전층, 및 상기 제 3 도전층의 에지들의 단면은 각각 테이퍼 형상을 갖고,
    상기 제 2 도전층의 테이퍼 각은 상기 제 1 도전층의 테이퍼 각보다 큰, 표시 장치.
  6. 제 1 항 내지 제 5 항 중 어느 한 항에 있어서, 상기 제 1 도전층은 W 및 Mo로 구성된 그룹에서 선택된 적어도 하나를 포함하는, 표시 장치.
  7. 제 1 항 내지 제 5 항 중 어느 한 항에 있어서, 상기 제 3 도전층은 Ti를 포함하는, 표시 장치.
  8. 제 1 항 내지 제 5 항 중 어느 한 항에 있어서, 상기 제 1 도전층, 상기 제 2 도전층, 및 상기 제 3 도전층 중 적어도 하나의 테이퍼 각은 5° 내지 30°인, 표시 장치.
  9. 제 1 항 내지 제 5 항 중 어느 한 항에 있어서, 상기 게이트 배선은 건식 에칭에 의해 형성되는, 표시 장치.
  10. 제 1 항 내지 제 5 항 중 어느 한 항에 있어서, 상기 제 2 도전층은 상기 제 1 도전층, 상기 제 3 도전층, 및 절연막으로 덮여 있으며, 상기 절연막과 접촉하는 영역은 산화되어 있는, 표시 장치.
  11. 제 1 항 내지 제 5 항 중 어느 한 항에 있어서, 상기 반도체 층은 소스 영역 및 드레인 영역을 더 포함하는, 표시 장치.
  12. 제 1 항 내지 제 5 항 중 어느 한 항에 있어서, 상기 표시 장치는 액정 표시 장치 또는 발광 장치인, 표시 장치.
  13. 제 1 항 내지 제 5 항 중 어느 한 항에 있어서, 상기 반도체 층은 결정질인, 표시 장치.
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