JP2001102544A - 薄膜キャパシタおよびその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 下部電極とバッファー層との界面における荒
れや剥離を防止し、優れたキャパシタ特性を有し、高い
信頼性を有する薄膜キャパシタおよびその製造方法を提
供することを目的とする。 【解決手段】 半導体基板上に形成された、バリア層
２、下部電極層４、誘電体薄膜５、および上部電極層６
を具備し、バリア層２と下部電極層４の間にアナターゼ
構造を主体とする酸化物を含むバッファ層３を介在させ
たことをことを特徴とする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体記憶装置な
どに用いられる薄膜キャパシタおよびその製造方法に関
する。

【０００２】

【従来の技術】近年、集積回路技術の発達によって、半
導体記憶装置がますます小型化されてきており、半導体
記憶装置に必須の回路である薄膜キャパシタも、一層の
小型化が要望されている。

【０００３】従来の半導体記憶装置に用いられる薄膜キ
ャパシタは、トランジスタ等の能動素子と同一の基板に
溝を掘って蓄積容量膜を形成するトレンチ型キャパシタ
や、基板上に蓄積容量膜を積み上げるスタック型のキャ
パシタ等の立体構造を有し、これらは蓄積容量の面積を
実効的に大きくすることで高集積化を図ってきた。

【０００４】しかしながら、能動素子の小型化が急速化
する一方で、薄膜キャパシタの小型化は比較的遅れてお
り、このことは、特に半導体記憶装置のより一層の高集
積化をはばむ大きな要因となっている。その理由は、従
来用いられてきた誘電体材料が、シリコン酸化物（Ｓｉ
Ｏ２）やシリコン窒化物（Ｓｉ３Ｎ４）などのように、
誘電率が高々１０以下の材料に限られているからであ
り、薄膜キャパシタの小型化のためには、誘電率のより
大きな誘電体の開発が要求されている。

【０００５】ペロブスカイト型酸化物であるＳｒＴｉＯ
_３、ＢａＴｉＯ_３、ＰｂＴｉＯ_３、ＰｂＺｒＯ_３など
は、単一組成ならびに相互の固溶体組成で、１００以
上、１０００にも及ぶ誘電率を有することが知られてお
り、セラミックコンデンサに広く用いられている。

【０００６】これらの材料の薄膜化は、上述の薄膜キャ
パシタの小型化にきわめて有効であり、かなり以前から
研究が行われてきており、比較的良好な特性のものが得
られている。特に、ＳｒＴｉＯ_３（ＳＴＯ）、Ｂａｌ−
ｘＳｒｘＴｉＯ_３（ＢＳＴＯ）は、ＤＲＡＭ用キャパシ
タとして現在盛んに検討が行われている。

【０００７】一方、記憶媒体として強誘電体薄膜を用い
た記憶装置（強誘電体メモリ：ＦｅＲＡＭ）の開発が行
われている。強誘電体は不揮発性であり、電源をおとし
た後も記憶内容が失われず、しかも強誘電体の膜厚が充
分薄い場合には自発分極の反転が早く、ＤＲＡＭ並みに
高速の書き込みおよび読み出しが可能である等の特徴を
有している。また、１ビットのメモリセルを１つのトラ
ンジスタと１つの強誘電体薄膜キャパシタで構成するこ
とが出来るため、大容量化にも適している。

【０００８】ここで、強誘電体メモリに用いる強誘電体
薄膜には、以下の特徴を有することが求められている。

【０００９】（１）残留分極が大きいこと、（２）抗電
圧が小さいこと、（３）残留分極の温度依存性が小さい
こと、（４）残留分極の長時間保持が可能である（リテ
ンション）等の特徴を有すること。

【００１０】現在、誘電体材料としては、主としてジル
コン酸チタン酸鉛（Ｐｂ（Ｚｒ，Ｔｉ）Ｏ_３（以下ＰＺ
Ｔと略する）が用いられている。ＰＺＴは、ジルコン酸
鉛とチタン酸鉛の固溶体であるが、ほぼ１：１のモル比
で固溶したものは自発分極が大きく、低い電界でも反転
することができるので、記憶媒体として優れていると考
えられている。また、ＰＺＴは、強誘電体相と常誘電体
相の転位温度（キュリー温度）が５７３Ｋと比較的高い
ため、記憶された内容が熱によって失われる可能性が少
ないという利点を有している。

【００１１】しかしながら、ＰＺＴは、良質な膜を作成
することが困難であることが知られている。その理由
は、第一に、ＰＺＴの主成分である鉛は７７３Ｋ以上で
蒸発しやすく、そのため、組成の正確な制御が難しい。
第二に、ＰＺＴはペロブスカイト結晶構造を有する時に
初めて強誘電特性が現れるが、このペロブスカイト型結
晶構造を有するＰＺＴは得にくく、パイロクロア型結晶
構造の方が容易に形成されるという問題がある。

【００１２】また、シリコンデバイスに応用した場合に
は、主成分であるＰｂの拡散および蒸発が比較的低温で
起こり易いなどの点より、微細化には対応出来ないと言
われている。

【００１３】ＰＺＴ以外では、チタン酸バリウム（Ｂａ
ＴｉＯ_３、以下ＢＴＯと略記する）が代表的な強誘電体
として知られている。ＢＴＯは、ＰＺＴと同じくペロブ
スカイト型結晶を持ち、キュリー温度は３９３Ｋである
ことが知られている。Ｐｂと比べるとＢａは蒸発し難い
ので、ＢＴＯの薄膜作成においては、組成の制御が比較
的容易である。また、ＢＴＯが結晶化した場合には、ペ
ロブスカイト型以外の結晶構造をとることは殆どない。

【００１４】上記したような長所を有するにもかかわら
ず、ＢＴＯの薄膜キャパシタが強誘電体メモリの記憶媒
体としてさほど検討されていない理由は、ＰＺＴと比較
して残留分極が小さく、しかも残留分極の温度依存性が
大きいことが挙げられる。その原因は、ＢＴＯのキュリ
ー温度が低いことにあり、このため強誘電体メモリを作
成した場合、３７３Ｋ以上の高温にさらされると記憶内
容が失われる恐れがあるばかりでなく、通常電子回路が
使用される温度範囲（３５８Ｋ以下）でも残留分極の温
度依存性が大きく、動作が不安定となる。

【００１５】したがって、ＢＴＯからなる強誘電体薄膜
を利用した薄膜キャパシタは、強誘電体メモリの記憶媒
体としての用途に適さないと考えられている。

【００１６】これに対して、本発明者らは、Ｐｔまたは
ＳｒＲｕＯ３（以下ＳＲＯと略記）を下部電極として選
択し、かつこれより大きな格子定数を有するＢＳＴＯを
誘電体膜として選択し、これをエピタキシャル成長させ
ることにより、ｃ軸方向に格子を伸長させ、かつａ軸方
向に収縮した状態を保つことができることを見出した。

【００１７】更に、この結果、キュリー温度を高温側に
シフトさせ、室温領域で大きな分極量を示し、かつ３５
８Ｋ程度まで温度を上げても充分大きな残留分極量を保
持出来る強誘電体膜が得られることを見出した。

【００１８】また、ＤＲＡＭ用としても、エピタキシャ
ルキャパシタでは、電極・誘電体の格子ミスマッチに起
因する誘電体の格子歪みを利用して、極めて高い誘電率
や歪み誘起強誘電性を発現させることが出来、これを用
いて非常に高い電荷蓄積量を有する常誘電体キャパシタ
を備えた超高集積ＤＲＡＭを作成することが可能であ
る。

【００１９】しかし、このような、ＳＴＯやＢＳＴＯの
ような高誘電体薄膜キャパシタを用いたＤＲＡＭ、ＰＺ
Ｔなどを用いたＦｅＲＡＭ、およびエピタキシャルＢＳ
ＴＯ／ＰｔもしくはＢＳＴＯ／ＳＲＯ膜などを用いたＦ
ｅＲＡＭやＤＲＡＭなどを作成するために、Ｓｉ基板上
にこれらの薄膜を直接成長させる場合、例えばスイッチ
用トランジスタを形成した半導体基板とペロブスカイト
系強誘電体からなるメモリセルを組み合わせる場合に
は、下部電極または誘電体薄膜を構成するＰｔ、Ｒｕ、
Ｓｒ、Ｂａなどの元素がトランジスタ中を拡散し、スイ
ッチング動作に悪影響を及ぼすという問題がある。

【００２０】このため、半導体基板と下部電極または誘
電体薄膜の間に、相互拡散を防ぐバリア層を介在させる
ことが必要になる。また、前記エピタキシャル効果を得
るためには、このバリア層も半導体基板上にエピタキシ
ャル成長させる必要がある。

【００２１】このバリア層として、窒化チタン（以下Ｔ
ｉＮ）が主に検討されている。ＴｉＮは、Ａｌなどに対
するバリア性が高く、現在のＳｉデバイスにおいてもバ
リアメタルとして広く利用されている。また、高融点の
化合物（融点３２７３Ｋ以上）であるため、熱的安定性
も高い。更に、比抵抗が、多結晶膜で約５０μΩ・ｃ
ｍ、エピタキシャル膜で１８μΩ・ｃｍ程度と非常に低
いことから、膜厚方向での電気特性を利用しようとした
場合、コンタクト抵抗が下げられるという利点が考えら
れる。

【００２２】また、ＳＴＯ，ＢＳＴＯ，ＰＺＴのような
ペロブスカイト型高誘電体薄膜キャパシタにおいては、
ＰｔやＲｕ等の貴金属、あるいはその酸化物、ないしは
これらの金属上にさらにその酸化物を形成した下部電極
が用いられてきた。

【００２３】これらのうちＲｕは、特に加工性が良好で
あり、ＲＩＥ等による微細加工が可能であることから、
ＤＲＡＭ用キャパシタ電極として優れたものであると考
えられてきた。

【００２４】また、ＳＴＯ、ＢＳＴＯ等と同一の結晶構
造を有する導電性ペロブスカイト酸化物を電極材料とし
て用いると、誘電体／電極界面では高い界面整合性が得
られ、欠陥や界面準位の発生が抑制されることから、高
い誘電率、低いリーク電流といった良好な電気特性や高
い誘電破壊耐圧による高信頼性、長寿命を示すキャパシ
タが得られるといった利点があることがわかってきた。

【００２５】

【発明が解決しようとする課題】しかしながら、これら
のペロブスカイト誘電体をキャパシタの誘電体膜として
Ｓｉ上に形成する際には、その作成を酸素含有雰囲気で
行う必要があり、前述のように誘電体薄膜を構成するＰ
ｔ、Ｒｕ、Ｓｒ、Ｂａなどの元素の相互拡散抑制のため
に、バリア層として例えばＴｉＮを用いた場合、ＴｉＮ
の酸化が生じ、下部電極との界面で剥離やモフォロジー
荒れが発生してしまう。

【００２６】さらに酸化が進んだ場合、電極の下部にあ
たる、ポリシリコンあるいはエピタキシャル成長させた
単結晶Ｓｉ等で作成されたプラグとの界面に酸化物が生
成され、過大な接触が生じたり、場合によってはこれら
の反応により電極表面のモフォロジー荒れが生じて、キ
ャパシタのショートをもたらす等の問題点があることが
知られている。

【００２７】このような界面での酸化を防ぐために、Ｓ
ｉからなるプラグ上に耐酸化性の高い前述のＴｉ_1-x Ａ
ｌ_xＮ などの導電性バッファー層を設けることや、さら
にＴｉ_1-xＡｌ_xＮ膜と導電性酸化物からなる下部電極と
の間に白金等の第２の導電性バッファー層を設けること
も行われているが、Ｔｉ_1-xＡｌ_xＮやＳｉの酸化による
モフォロジ低下や、誘電体や電極の高温の成膜によるＰ
ｔのモフォロジ荒れなどの問題は、依然、解決されてい
ない。

【００２８】一方、この酸化によるモフォロジ悪化を防
止するため、ＳｒＲｕＯ３などの導電性酸化物を低酸素
分圧中で成膜することも可能ではあるが、多くの導電性
ペロブスカイト酸化物は、低酸素分圧中で成膜すると結
晶性が悪化し、電極や誘電体の膜質が低下してリークが
増大するなどの問題点を生じるという問題があった。

【００２９】本発明は、以上のような事情の下になさ
れ、下部電極とバッファー層との界面における荒れや剥
離を防止し、優れたキャパシタ特性を有し、高い信頼性
を有する薄膜キャパシタおよびその製造方法を提供する
ことを目的とする。

【００３０】

【課題を解決するための手段】上記課題を解決するた
め、本発明は、半導体基板上に形成された、バリア層、
下部電極層、誘電体薄膜、および上部電極層を具備し、
バリア層と下部電極層の間にアナターゼ構造を主体とす
る酸化物を含むバッファ層を介在させたことを特徴とす
る薄膜キャパシタを提供する。

【００３１】本発明の薄膜キャパシタにおいて、バリア
層は、Ｔｉ_1-xＡｌ_xＮにより表わされる材料により構成
することが出来る。

【００３２】また、本発明は、半導体基板上にバリア層
を形成する工程、前記バリア層上に、アナターゼ構造を
主体とする金属酸化物を含むバッファ層、または後の工
程における酸化によりアナターゼ構造を主体とする酸化
物を形成し得る金属を含むバッファ層形成予定層を形成
する工程、前記バッファ層またはバッファ層形成予定層
上に下部電極層を形成する工程、前記下部電極層上に誘
電体薄膜を形成する工程、および前記誘電体薄膜上に上
部電極層を形成する工程を具備することを特徴とする薄
膜キャパシタの製造方法を提供する。

【００３３】本発明の薄膜キャパシタの製造方法におい
て、前記アナターゼ構造を主体とする金属酸化物は、金
属酸化物を１００〜７００℃で成膜することにより得ら
れ、またはアナターゼ構造を主体とする酸化物を形成し
得る金属は、前記下部電極層を形成する工程において、
４００〜８００℃で酸化され、アナターゼ構造を主体と
する酸化物とされる。これらの温度範囲外では、アナタ
ーゼ構造を主体とする酸化物を得ることが困難となる。

【００３４】本発明において、「アナターゼ構造を主体
とする金属酸化物」とは、アナターゼ構造のみからなる
金属酸化物に限らず、アナターゼ構造が５０％以上含ま
れている、アナターゼ構造とルチル構造の混合物からな
る金属酸化物を含むことを意味する。

【００３５】アナターゼ構造が５０％未満では、ルチル
構造が支配的となり、本発明の効果を得ることが出来な
い。なお、バッファ層の厚さは、特に限定されないが、
１０〜４０ｎｍであるのが好ましい。

【００３６】発明者らは、アナターゼ構造を主体とする
金属酸化物を含むバッファー層を下部電極とバリア層の
間に設けることにより、下部電極およびバリア層の種類
によらず、モフォロジーの劣化もしくは剥離の発生を抑
制し、リーク電流の増大を抑制する効果があることを見
出し、本発明をなすに至った。

【００３７】通常の形成方法では、ＴｉＯ_２は還元型半
導体であり、酸素とＴｉの比が２：１より小さい、いわ
ゆる低級酸化物ＴｉＯ_２−δを形成するため、その上に
ペロブスカイト型誘電体を成膜する際、酸素含有雰囲気
において、酸素をトラップすることで下方への酸素拡散
を抑制する。これにより、下地バリア層の酸化を抑制
し、モフォロジーの劣化を抑制することができる。

【００３８】また、アナターゼ構造ＴｉＯ_２は、低温相
であり、プロセス的にも作成が容易である。例えば、Ｔ
ｉの熱酸化法では４００℃以上８００℃以下で形成さ
れ、ＴｉＯ_２の蒸着、マグネトロンスパッタ等の成膜方
法では、室温から７００℃以下の範囲で形成可能であ
る。

【００３９】さらに、比抵抗が、高温相であるルチル型
より１桁以上低いことが知られている。従って、キャパ
シタの下部に設けた際に、コンタクト抵抗を低く抑える
ことができる。

【００４０】さらに導電率を高めるために、酸素欠損を
導入することも可能である。この場合、酸素欠損を導入
したアナターゼ型チタン酸化物ＴｉＯ_２−δの欠損量δ
として、０．０１〜０．５程度が必要である。ただし前
述の通り、このバッファ層を作成した後、下部電極や誘
電体薄膜を高温酸素雰囲気で形成する場合には、酸素欠
損が消失し、導電性が失われる恐れがある。

【００４１】この場合には、あらかじめ構成元素の一部
をＴａなどで置換したアナターゼ構造のＴｉＯ_２を用い
ることができる。例えば、ＴａをＴｉＯ_２ に微量添加
すると、下記式に示す反応により、置換したＴａ^５＋と
同数のＴｉ^３＋が生ずる。

【００４２】（１−ｘ） ＴｉＯ_２＋（ｘ／２）Ｔａ_２
Ｏ_５ → ｘＴａ^５＋＋ ｘＴｉ^３＋ ＋ （１−２
ｘ）Ｔｉ^４＋ ＋ ２Ｏ^２− Ｔｉ^３＋は、Ｔｉ^４＋＋ｅ⁻と考えられるので、ｘ個の
伝導電子を生じたことになり、ｎ型半導体となる。この
ように、 ＴｉＯ_２に導入してＴｉと置換し、ＴｉＯ_２
を導電体化する元素としては、Ｔａの他にＶ、Ｎｂ、Ｃ
ｒ、Ｍｏ、Ｒｕ、Ｒｈ、Ｐｄ、Ｍｎ、Ｆｅ、Ｎｉなどの
５価以上の元素を挙げることができる。

【００４３】また、このアナターゼ型バッファ層の下部
のバリア層としては、ＴｉＮまたはこれにＡｌを添加し
たＴｉｌ−ｘＡｌｘＮを用いることが望ましいが、他の
ＴａＮやこれにＳｉを添加したＴａＳｉＮなどのバリア
層を用いることもできる。

【００４４】また、Ｔｉｌ−ｘＡｌｘＮからなる導電性
バッファー層をエピタキシャル単結晶膜として作成すれ
ば、その上部に設ける該導電性バッファー層、さらに下
部電極，誘電体，場合によっては上部電極もエピタキシ
ャル成長させた単結晶ヘテロエピタキシャル全酸化物キ
ャパシタを作成することが可能である。

【００４５】また、下部電極としては、ＳｒＲｕＯ
_３膜、Ｓｒ_１−ｘＢａ_ｘＲｕＯ_３膜、Ｓｒ_１−ｘＲＥ_ｘ
ＣｏＯ_３（ＲＥはＬａ，Ｐｒ，Ｓｍ，Ｎｄから選ばれた
少なくとも１種）膜、ＳｒＴｉ_１−ｘＭ_ｘＯ_３（ＭはＮ
ｂ，Ｃｒ，Ｖから選ばれた少なくとも１種）膜、Ｓｒ
_１−ｘＡＲ_ｘＴｉＯ_３（ＡＲはＬａ）膜のいずれかを用
いることが望ましい。

【００４６】特に、ＳｒＴｉ_１−ｘＮｂ_ｘＯ_３、Ｓｒ
_１−ｘＬａ_ｘＴｉＯ_３膜は、比抵抗が低く、熱力学的に
安定であるため、最も望ましい。

【００４７】この誘電体キャパシタに用いるキャパシタ
の誘電体は、各種のものが考えられるが、ＤＲＡＭ用の
高誘電体としては上記ＳＴＯやＢＳＴＯが用いられ、ま
た強誘電体メモリとしてはＢＳＴＯ，ＰＺＴ，ＰＬＺ
Ｔ，ＢｉＳｒＴａＯやＢｉＳｒＴｉＯ等のペロブスカイ
ト誘電体を用いることができる。

【００４８】

【発明の実施の形態】以下、本発明の実施の形態として
の種々の実施例について、図面を参照して説明する。

【００４９】実施例１ 本実施例は、誘電体膜としてエピタキシャルＢＳＴＯを
用いたキャパシタのＤＲＡＭへの搭載例を示すものであ
る。

【００５０】図１は、本実施例に係る半導体記憶装置に
用いるキャパシタ部分の概念図である。まず、単結晶Ｓ
ｉ（（１００）方位）により作成したプラグ１まで形成
してある基板上に、超高真空チャンバーを有するヘリコ
ンスパッタ装置を用いて、第１のバッファー層としてＴ
ｉ_0.9Ａｌ_0.1Ｎ膜２を１０ｎｍの厚さに堆積した。

【００５１】次いで、このＴｉ_0.9Ａｌ_0.1Ｎ膜２上に、
ＤＣスパッタ装置を用いて、Ｔｉ膜３を８ｎｍの厚さに
堆積した。この時の成膜雰囲気は、０．１ＰａのＡｒ雰
囲気であった。

【００５２】次に、このＴｉ膜３上に、下部電極として
ＳｒＴｉ_0.8Ｎｂ_0.2Ｏ₃ 膜４を、ＲＦマグネトロンスパ
ッタを用いて３０ｎｍの厚さに堆積した。この時の成膜
温度は、５００℃であった。成膜雰囲気は、０．１Ｐａ
のＡｒ雰囲気であったが、ＳｒＴｉ_0.8Ｎｂ_0.2Ｏ₃ ター
ゲットからの酸素によりＴｉ膜３は酸化され、アナター
ゼ構造のＴｉＯ２単相が形成されていることをＸ線回折
により確認している。

【００５３】その後、ＣＭＰを用いて表面を平坦化する
と共に、セル間を分離した。この下部電極４上に、誘電
体としてＢａ_0.2Ｓｒ_0.8Ｔｉ₃ 膜５を２０ｎｍの厚さ
に、さらにその上に上部電極としてＳｒＲｕＯ₃ 膜６を
１００ｎｍの厚さに堆積し、ＤＲＡＭ用全酸化物キャパ
シタを作成した。

【００５４】このようにして作成したキャパシタのＸ線
回折分析を行ったところ、この薄膜キャパシタでは、Ｔ
ｉ_0.9Ａｌ_0.1Ｎ膜２、ＳｒＴｉ_0.8Ｎｂ_0.2Ｏ₃下部電極
４、Ｂａ_0.2Ｓｒ_0.8Ｔｉ₃ 誘電体膜５、ＳｒＲｕ０３上
部電極６のすべてがエピタキシャル成長していることが
わかった。

【００５５】更に、断面電子顕微鏡観察を行ったとこ
ろ、酸化層生成に伴う下部電極−誘電体界面、Ｔｉ_0.9
Ａｌ_0.1Ｎ膜−ＳｒＴｉ_0.8Ｎｂ_0.2Ｏ₃ 下部電極界面の
荒れ等は見受けられなかった。

【００５６】比較例１として、アナターゼ構造のＴｉＯ
₂ からなるバッファ層３を設けないキャパシタ、また、
比較例２として、第２のバッファ層として１０ｎｍのＰ
ｔ膜を有するキャパシタを作成し、本実施例に係るキャ
パシタと特性を比較したところ、図２に示す走査型電子
顕微鏡による表面観察結果に見られるように、本実施例
に係るキャパシタでは膨れなどのモフォロジー劣化は全
く見られず、平坦であった。

【００５７】これに対し、比較例１に係るキャパシタで
は、図３に示す走査型電子顕微鏡による表面観察結果に
示すように、全面にわたってに１μｍ程度の膨れおよび
部分的にはがれが生じていた。また、比較例２に係るキ
ャパシタでも、図４に示す走査型電子顕微鏡による表面
観察結果に示すように、膨れが生じていた。

【００５８】また、本実施例に係るキャパシタでは、誘
電率９９０、２．２Ｖ印加時のリーク電流密度１×１０
^−７／ｃｍ^２以下の特性が得られ、このキャパシタに１
０ＶのＤＣ電圧を印加しても誘電破壊は発生しなかった
のに対し、比較例１に係るキャパシタでは、２６０個の
キャパシタのうち９９％のキャパシタが短絡により測定
不可能という結果が得られ、比較例２に係るキャパシタ
では、２６０個のキャパシタのうち９０％のキャパシタ
が短絡により測定不可能であり、残りのキャパシタも、
リーク電流は少ないものの、誘電率３９０、ＤＣ１０Ｖ
印加で８０％のキャパシタが１０００秒以内に破壊する
結果となった。

【００５９】実施例２ 本実施例は、誘電体としてエピタキシャルＢＴＯを用い
たキャパシタをＦｅＲＡＭに搭載した例を示すものであ
る。

【００６０】実施例１と同様にして、誘電体としてＢＴ
Ｏを用いた強誘電体キャパシタを有する半導体記憶装置
を作成した。

【００６１】まず、単結晶Ｓｉ（（１００）方位）によ
り作成したプラグ１まで形成してある基板上に、超高真
空チャンバーを有するヘリコンスパッタ装置を用いて、
第１のバッファー層としてＴｉ_0.9Ａｌ_0.1Ｎ膜２を１０
ｎｍの厚さに堆積した。

【００６２】次いで、このＴｉ_0.9Ａｌ_0.1Ｎ膜２上に、
ＤＣスパッタ装置を用いて、Ｔｉ膜３を８ｎｍの厚さに
堆積した。この時の成膜雰囲気は、０．１ＰａのＡｒ雰
囲気であった。

【００６３】次に、このＴｉ膜３上に、下部電極として
ＳｒＴｉ_0.8Ｎｂ_0.2Ｏ₃ 膜４を、ＲＦマグネトロンスパ
ッタを用いて、３０ｎｍの厚さに堆積した。この時の成
膜温度は、５００℃であった。また、成膜雰囲気は、
０．１ＰａのＡｒ雰囲気で行ったが、ＳｒＴｉ_0.8Ｎｂ
_0.2Ｏ₃ ターゲットからの酸素によりＴｉ膜３は酸化さ
れ、アナターゼ構造のＴｉＯ_２単相が形成されているこ
とをＸ線回折により確認している。

【００６４】尚、Ｔｉ膜３の厚さをここでは８ｎｍと設
定したが、 Ｔｉ膜３が酸化され、アナターゼ型ＴｉＯ
_２となった場合、厚さは約２０ｎｍ程度となる。このＴ
ｉ膜の厚さは、薄すぎると（Ｔｉ，Ａｌ）Ｎの酸化防止
効果が充分でなく、厚すぎると上部ＳＴＯの結晶性が劣
化するため、４ｎｍないし２０ｎｍ程度が好ましく、さ
らに６ｎｍないし１０ｎｍ程度が最も好ましい範囲であ
る。

【００６５】その後、ＣＭＰを用いて表面を平坦化する
と共に、セル間を分離した。この下部電極４上、に強誘
電体としてＢａＴｉＯ₃ 膜５を２０ｎｍの厚さに、さら
にその上に上部電極としてＳｒＲｕＯ₃ 膜６を１００ｎ
ｍの厚さに堆積し、強誘電体キャパシタを作成した。

【００６６】このようにして作成したキャパシタのＸ線
回折分析を行ったところ、この薄膜キャパシタでは、Ｔ
ｉ_0.9Ａｌ_0.1Ｎ膜２、ＳｒＴｉ_0.8Ｎｂ_0.2Ｏ₃ 下部電極
４、ＢａＴｉＯ₃ 誘電体膜５、ＳｒＲｕＯ₃ 上部電極６
のすべてがエピタキシャル成長していることがわかっ
た。

【００６７】更に、断面電子顕微鏡観察を行ったとこ
ろ、酸化層生成に伴う下部電極−誘電体界面、Ｔｉ_0.9
Ａｌ_0.1Ｎ膜−ＳｒＴｉ_0.8Ｎｂ_0.2Ｏ₃ 下部電極界面の
荒れ等は認められなかった。

【００６８】また、Ｘ線回折の（００３）回折角度より
求めた誘電体薄膜ＢＳＴＯの格子定数（ｃ軸方法）は、
０．４３３ｎｍであり、歪量が大きく保たれていること
が判明した。また、実施例のキャパシタでは、残留分極
０．４３ｃ／ｍ^２、抗電圧１．８Ｖの特性が得られ、か
つ２Ｖ印加時のリーク電流密度は２×１０^−７Ａ／ｃｍ
^２以下であり、さらに１５ＶのＤＣ電圧を印加しても誘
電破壊は発生しなかった。

【００６９】更に、このキャパシタを搭載した強誘電体
記憶装置の試験回路を作成し、ＦｅＲＡＭ動作における
いわゆる疲労特性の測定を行ったところ、１０００個の
試験ビットのうち、９５％以上が１０^１２回までの書込
み動作まで清浄動作することを確認した。これにより、
このキャパシタの疲労が少ないことが判明した。

【００７０】実施例３ 本実施例は、多結晶膜からなるキャパシタをＤＲＡＭに
搭載した例を示すものである。

【００７１】まず、ポリシリコンからなるプラグ７まで
形成した基板上にプラズマＴＥＯＳで絶縁層８を１００
ｎｍの厚さに形成した。この絶縁層８に、図５に示すよ
うなキャパシタトレンチをリソグラフィーにより形成
し、プラグ７を露出させた。

【００７２】このようにキャパシタトレンチが形成され
た絶縁層８上に、ＤＣスパッタをもちいて、アドヒージ
ョン層としてＴｉＮ膜９を１０ｎｍの厚さに堆積し、次
いで、Ｎｂを添加したＴｉＯ_２膜１０を１０ｎｍの厚さ
に堆積し、更に下部電極としてＳｒＲｕＯ_３膜１１をＲ
Ｆマグネトロンスパッタを用いて５０ｎｍの厚さに堆積
した。 Ｎｂを添加したＴｉＯ_２膜１０の成膜温度は、
６００℃であった。

【００７３】その後、ＣＭＰにより表面を平坦化すると
共に、セル間を分離した。この下部電極１１上に、誘電
体としてＢａ_０．２Ｓｒ_０．８ＴｉＯ_３膜１２を４０ｎ
ｍの厚さに堆積し、更にその上に上部電極としてＳｒＲ
ｕＯ_３膜１３を１００ｎｍの厚さに堆積し、ＤＲＡＭ用
キャパシタを作成した。

【００７４】このようにして形成された本実施例に係る
キャパシタでは、誘電率４８０、１．８Ｖ印加時のリー
ク電流は１×１０^−８Ａ／ｃｍ^２以下であり、このキャ
パシタに１０ＶのＤＣ電圧を印加しても、誘電破壊は生
じなかった。

【００７５】また、このキャパシタを搭載した半導体記
憶装置の試験回路を作成し、ＤＲＡＭ動作におけるいわ
ゆるエンデュランス測定、すなわちリフレッシュ時間延
長に対する誤動作率の変化を測定したところ、１０００
個の試験ビットのうち、９０％以上が２０秒以上のリフ
レッシュサイクルまで正常動作し、キャパシタリークが
極めて少ないことが判明した。

【００７６】実施例４ 本実施例では、Ｎｂ添加量を変化させた場合のＦｅＲＡ
Ｍへの搭載例を示す。

【００７７】実施例２と同様にして、誘導体としてＢＴ
Ｏを用いた強誘電体キャパシタを有する半導体記憶装置
を作成した。

【００７８】まず単結晶Ｓｉ（（100）方位）で作成し
たプラグ１まで完成している基板上に超高真空チャンバ
ーを有するヘリコンスパッタ装置１を用いて第１のバッ
ファー層としてＴｉ_0.9Ａｌ_0.1Ｎ膜を１０ｎｍ堆積し
た。さらにこの上にＤＣスパッタ装置を用いてＴｉ_1-x
Ｎｂ_x膜を８ｎｍ堆積した。この時の成膜雰囲気はＡｒ
０．１Ｐａの条件で行った。

【００７９】この時、Ｎｂ量ｘを０．１〜０．５すなわ
ちｌ０at％、２０at％、３０at％、４０at％、５０at％
と変化させた。尚、その後、ＳｒＴｉ_0.8Ｎｂ_0.2Ｏ₃を
形成する際に、Ｔｉ_1-xＮｂ_xが酸化されて生成するＴｉ
_1-xＮｂ_xＯ_y層に関しては、酸化前後でＮｂ混合量に変
化がないことをラザフォード後方散乱分光（ＲＢＳ）法
により確認している。

【００８０】この場合、Ｔｉ４０at％以下ではＸＲＤで
アナターゼ構造のＴｉＯ₂単相が形成されていることを
確認したが、５０at％以上ではＮｂの酸化物であるルチ
ル型ＮｂＯ₂の形成が確認された。

【００８１】この上に下部電極としてＳｒＴｉ_0.8Ｎｂ
_0.2Ｏ₃膜をＲＦマグネトロンスパッタを用いて３０ｎｍ
堆積した。

【００８２】その後、ＣＭＰを用いて表面を平坦化する
と共にセル間を分離した。この下部電極上に強誘電体と
してＢａＴｉＯ₃膜を２０ｎｍ、さらにその上に上部電
極としてＳｒＴｉ_0.8Ｎｂ_0.2Ｏ₃膜を１００ｎｍ堆積
し、強誘電体キャパシタを作成した。

【００８３】作成したキャパシタのＸ線回折を行い、こ
の薄膜キャパシタでは、Ｔｉ_0.9Ａｌ_0.1Ｎ膜、ＳｒＴｉ
_0.8Ｎｂ_0.2Ｏ₃下部電極および上部電極、Ｂａ_0.2Ｓｒ
_0.8ＴｉＯ₃誘電体膜すべてがエピタキシャル成長してい
ることがわかった。さらに断面電子顕微鏡観察を行った
ところ、酸化層生成に伴う下部電極−誘電体界面、Ｔｉ
_0.9Ａｌ_0.1Ｎ膜−ＳｒＴｉ_0.8Ｎｂ_0.2Ｏ₃下部電極界面
の荒れ等は見受けられなかった。

【００８４】下記表１に、本実施例によるＴｉ_1-xＮｂ_x
Ｏ_y膜をバッファ層とした場合のＸ線回折のＢａＴｉＯ₃
（003）回折角から求めた誘電体薄膜の格子定数（ｃ軸
方向）、５００Ｈｚの３角波を印加して測定した強誘電
体ヒステリシスから求めた残留分極量を示す。

【００８５】

【表１】

【００８６】上記表１から明らかなように、バッファ層
としてＴｉ_1-xＮｂ_xＯ_y膜を用いることにより、Ｔｉ_1-x
Ｎｂ_xＯ_y層の比抵抗が急激に低下する。これは、Ｎｂ添
加量増大に伴うキャリア密度増大によるもので、ＴｉＯ
_x単独の場合に形成される（Ｔｉ，Ａｌ）Ｎ−ＴｉＯ₂界
面、ＴｉＯ₂−下部電極界面に存在する空乏層長を減少
させる。

【００８７】この空乏層が低誘電率層として働き、実質
的に強誘電体層ＢａＴｉＯ₃へ印加される電圧を減少さ
せ、結果的に印加電圧に対する分極量の減少をもたらし
たものである。また、Ｎｂ５０％以上では、前記の通り
ルチル型ＮｂＯ₂が形成され、ＮｂのＴｉＯ₂中への拡散
が妨げられる。従って、モフォロジーの悪化とともに残
留分極量の低下が起こる。５０％未満ではこの影響は少
ない。

【００８８】実施例５ 本実施例では、ＴｉＯ₂中のアナターゼ量を変化させた
場合のＦｅＲＡＭへの搭載例を示す。

【００８９】実施例２と同様にして、誘電体としてＢＴ
Ｏを用いた強誘電体キャパシタを有する半導体記憶装置
を作成した。

【００９０】さらにこの上にＤＣスパッタ装置を用いて
ＴｉＯ₂膜を２０ｎｍ堆積した。この時の成膜雰囲気は
Ａｒ０．１Ｐａ、基板温度は５００℃、６００℃、７０
０℃、８００℃、９００℃の５条件で成膜した。この場
合、成膜温度６００℃以下ではＸＲＤでアナターゼ構造
のＴｉＯ₂単相が形成されていることを確認したが、７
００℃以上ではルチル構造との混合層が形成されてい
た。

【００９１】この上に下部電極として、ＳｒＴｉ_0.8Ｎ
ｂ_0.2Ｏ₃膜をＲＦマグネトロンスパッタを用いて３０ｎ
ｍ堆積した。成膜温度は５００℃で行った。その後ＣＭ
Ｐを用いて表面を平坦化すると共にセル間を分離した。

【００９２】この下部電極上に強誘電体としてＢａＴｉ
Ｏ₃を２０ｎｍ、さらにその上に上部電極としてＳｒＴ
ｉ_0.8Ｎｂ_0.2Ｏ₃膜を１００ｎｍ堆積し、強誘電体キャ
パシタを作成した。

【００９３】下記表２に、本実施例による成膜温度を変
化させて形成したＴｉＯ₂膜をバッファ層とした場合の
Ｘ線回折のアナターゼ型ＴｉＯ₂の（004）ピークと、ル
チル型ＴｉＯ₂の（101）ピークの積分強度比（Ｉ₍₀₀₄₎
／Ｉ₍₁₀₁₎）、２Ｖ印加時のリーク電流値、５００Ｈｚ
の３角波を印加して測定した強誘電体ヒステリシスから
求めた残留分極量を示す。なお、Ｘ線回折は、Ｃｕ、Ｋ
α線を用いて、管電圧及び管電流をそれぞれ４０ｋＶ、
４０ｍＡとして、θ−２θスキャンにより行った。

【００９４】

【表２】

【００９５】なお、アナターゼ型ＴｉＯ₂の（004）ピー
クと、ルチル型ＴｉＯ₂の（101）ピークの積分強度比Ｉ
₍₀₀₄₎／Ｉ₍₁₀₁₎は、ほぼ結晶層の存在割合に近いことを
透過型電子顕微鏡観察により確認している。

【００９６】上記表２から明らかなように、ルチル層の
混合量が５０％を超えると、上部ＢａＴｉＯ₃のリーク
電流が急激に上昇する。これは、ルチル層形成によるモ
フォロジーの劣化によるものである。また、モフォロジ
ーの悪化とともにＢａＴｉＯ ₃の結晶性（配向性）劣
化、残留分極量の低下が起こる。５０％以下ではこの影
響は少ない。

【００９７】

【発明の効果】以上、詳細に説明したように、本発明に
よると、アナターゼ構造の酸化物を下部電極とバリア層
の間にバッファ層として用いた場合に起こるプラグとの
界面の反応やプラグ表面の酸化による表面荒れや拡散に
よるキャパシタ特性の劣化を防止し、良好な誘電特性や
高い信頼性をもつキャパシタが得られる。

【図面の簡単な説明】

【図１】本発明の一実施形態に係る薄膜キャパシタを示
す断面図。

【図２】本発明の一実施形態に係る薄膜キャパシタの表
面を示す電子顕微鏡写真図。

【図３】比較例１に係る薄膜キャパシタの表面を示す電
子顕微鏡写真図。

【図４】比較例２に係る薄膜キャパシタの表面を示す電
子顕微鏡写真図。

【図５】本発明の他の実施形態に係る薄膜キャパシタを
示す断面図。

【符号の説明】

１，７…プラグ ２…Ｔｉ_0.9Ａｌ_0.1Ｎ膜 ３…Ｔｉ膜 ４… ＳｒＴｉ_0.8Ｎｂ_0.2Ｏ₃ 膜 ５… Ｂａ_0.2Ｓｒ_0.8Ｔｉ₃ 膜 ６… ＳｒＲｕＯ₃ 膜 ８…絶縁膜 ９…ＴｉＮ膜 １０…ＴｉＯ_２膜 １１…ＳｒＲｕＯ_３膜 １２…Ｂａ_０．２Ｓｒ_０．８ＴｉＯ_３膜 １３…ＳｒＲｕＯ_３膜

───────────────────────────────────────────────────── フロントページの続き (72)発明者 川久保 隆 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝研究開発センター内 Ｆターム(参考） 5F038 AC05 AC14 DF05 EZ14 5F083 AD31 AD49 FR01 GA25 HA08 JA13 JA14 JA39 JA40 JA45 MA06 MA17 PR22 PR25 PR40

Claims (4)

【特許請求の範囲】
1. 【請求項１】半導体基板上に形成された、バリア層、下
   部電極層、誘電体薄膜、および上部電極層を具備し、バ
   リア層と下部電極層の間にアナターゼ構造を主体とする
   酸化物を含むバッファ層を介在させたことを特徴とする
   薄膜キャパシタ。
2. 【請求項２】前記バリア層が、Ｔｉ_1-xＡｌ_xＮにより表
   わされる材料により構成されることを特徴とする請求項
   １に記載の薄膜キャパシタ。
3. 【請求項３】半導体基板上にバリア層を形成する工程、 前記バリア層上に、アナターゼ構造を主体とする金属酸
   化物を含むバッファ層、または後の工程における酸化に
   よりアナターゼ構造を主体とする酸化物を形成し得る金
   属を含むバッファ層形成予定層を形成する工程、 前記バッファ層またはバッファ層形成予定層上に下部電
   極層を形成する工程、前記下部電極層上に誘電体薄膜を
   形成する工程、および前記誘電体薄膜上に上部電極層を
   形成する工程を具備することを特徴とする薄膜キャパシ
   タの製造方法。
4. 【請求項４】前記アナターゼ構造を主体とする金属酸化
   物は、金属酸化物を１００〜７００℃で成膜することに
   より得られ、またはアナターゼ構造を主体とする酸化物
   を形成し得る金属は、前記下部電極層を形成する工程に
   おいて、４００〜８００℃で酸化され、アナターゼ構造
   を主体とする酸化物とされることを特徴とする請求項３
   に記載の薄膜キャパシタの製造方法。