JPH10173140A - 強誘電体キャパシタの製造方法及び強誘電体メモリ装置の製造方法 - Google Patents
強誘電体キャパシタの製造方法及び強誘電体メモリ装置の製造方法Info
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- JPH10173140A JPH10173140A JP8351916A JP35191696A JPH10173140A JP H10173140 A JPH10173140 A JP H10173140A JP 8351916 A JP8351916 A JP 8351916A JP 35191696 A JP35191696 A JP 35191696A JP H10173140 A JPH10173140 A JP H10173140A
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Abstract
(57)【要約】
【課題】 Ｐｔ以外のＩｒ等の電極物質を電極に用いる
ＰＺＴキャパシタをスパッタリング法によつて製造する
際、良好な核形成によって良質な強誘電体薄膜を形成で
きる方法を提供すること。 【解決手段】 Ｉｒ電極６上にチタン薄膜３１を堆積さ
せた後、チタン酸鉛の結晶化温度以上の基板温度におい
て鉛酸化物３２をスパッタリング法によって堆積させ、
更に、前記基板温度以上の基板温度においてチタン酸ジ
ルコン酸鉛３４をスパッタリング法によって堆積させ、
この堆積膜を熱処理してＰＺＴ薄膜１７を形成するＰＺ
Ｔ強誘電体キャパシタＣＡＰの製造方法。
ＰＺＴキャパシタをスパッタリング法によつて製造する
際、良好な核形成によって良質な強誘電体薄膜を形成で
きる方法を提供すること。 【解決手段】 Ｉｒ電極６上にチタン薄膜３１を堆積さ
せた後、チタン酸鉛の結晶化温度以上の基板温度におい
て鉛酸化物３２をスパッタリング法によって堆積させ、
更に、前記基板温度以上の基板温度においてチタン酸ジ
ルコン酸鉛３４をスパッタリング法によって堆積させ、
この堆積膜を熱処理してＰＺＴ薄膜１７を形成するＰＺ
Ｔ強誘電体キャパシタＣＡＰの製造方法。
Description
【０００１】
【発明の属する技術分野】本発明は、強誘電体キャパシ
タ（特に、チタン酸ジルコン酸鉛（ＰＺＴ）膜を有する
半導体メモリセルのキャパシタ）の製造方法及び強誘電
体メモリ装置の製造方法に関するものである。
タ（特に、チタン酸ジルコン酸鉛（ＰＺＴ）膜を有する
半導体メモリセルのキャパシタ）の製造方法及び強誘電
体メモリ装置の製造方法に関するものである。
【０００２】
【従来の技術】例えば、ダイナミックＲＡＭのメモリセ
ルのキャパシタを構成する絶縁膜（誘電体膜）として
は、例えばＳｉＯ2 とＳｉ3 Ｎ4 とＳｉＯ2 とが順次積
層された構造のＯＮＯ膜が使われている。
ルのキャパシタを構成する絶縁膜（誘電体膜）として
は、例えばＳｉＯ2 とＳｉ3 Ｎ4 とＳｉＯ2 とが順次積
層された構造のＯＮＯ膜が使われている。
【０００３】しかし、このＯＮＯ膜の実効的な比誘電率
は約５程度と小さいため、２５６Ｍｂ以降の大容量メモ
リに適用した場合、面積的な制約下でキャパシタ誘電体
膜の膜厚を薄くしたり、面積を拡張するために複雑な形
状が要求される等、プロセス的に大きな困難を伴う。
は約５程度と小さいため、２５６Ｍｂ以降の大容量メモ
リに適用した場合、面積的な制約下でキャパシタ誘電体
膜の膜厚を薄くしたり、面積を拡張するために複雑な形
状が要求される等、プロセス的に大きな困難を伴う。
【０００４】これに対して、ペロブスカイト結晶構造型
の強誘電体材料は、比誘電率が数１００から数１０００
と極めて大きいことから、将来のダイナミックＲＡＭ用
のキャパシタの絶縁膜材料として注目されている。
の強誘電体材料は、比誘電率が数１００から数１０００
と極めて大きいことから、将来のダイナミックＲＡＭ用
のキャパシタの絶縁膜材料として注目されている。
【０００５】強誘電体材料のうちＰｂ（Ｚｒ，Ｔｉ）Ｏ
3 で示されるＰＺＴ膜を形成するには、薄膜形成法とし
てゾルーゲル法、ＣＶＤ（化学的気相成長法）、スパッ
タリング法等が採用可能であるが、そのなかでもスパッ
タリング法は、下地の表面粗さに影響されずに広い面積
の平坦部に均一に薄膜を形成する手法として、量産工程
に最も適している。
3 で示されるＰＺＴ膜を形成するには、薄膜形成法とし
てゾルーゲル法、ＣＶＤ（化学的気相成長法）、スパッ
タリング法等が採用可能であるが、そのなかでもスパッ
タリング法は、下地の表面粗さに影響されずに広い面積
の平坦部に均一に薄膜を形成する手法として、量産工程
に最も適している。
【０００６】しかし、スパッタリング法によるＰＺＴ薄
膜の形成においては、基板上のＰＺＴ結晶化核の形成密
度が低く、また、その低結晶性によってＰｂＯが成膜中
に蒸発するなどの理由から、良好な電気特性を示すＰＺ
Ｔキャパシタの製造が比較的困難である。
膜の形成においては、基板上のＰＺＴ結晶化核の形成密
度が低く、また、その低結晶性によってＰｂＯが成膜中
に蒸発するなどの理由から、良好な電気特性を示すＰＺ
Ｔキャパシタの製造が比較的困難である。
【０００７】ＰＺＴキャパシタの電極物質には、一般に
白金（Ｐｔ）が用いられている。ところが、Ｐｔはシリ
コン酸化膜に対する還元能力がないので、直接密着させ
ることができない。そこで、５０ｎｍ程度のＴｉ接着層
をシリコン酸化膜上に形成した後に、スパッタリング法
や電子線加熱方式の蒸着法によってＰｔを堆積させてい
る。
白金（Ｐｔ）が用いられている。ところが、Ｐｔはシリ
コン酸化膜に対する還元能力がないので、直接密着させ
ることができない。そこで、５０ｎｍ程度のＴｉ接着層
をシリコン酸化膜上に形成した後に、スパッタリング法
や電子線加熱方式の蒸着法によってＰｔを堆積させてい
る。
【０００８】このようなＰｔ上にＰＺＴ薄膜を形成する
場合、ゾル−ゲル法による成膜においては、熱処理の際
にＴｉがＰｔ粒界を拡散してＰｔ−ＰＺＴ界面にＴｉＯ
2 を形成し、ＰＺＴ成膜時にこれが結晶核として働く。
しかし、スパッタリング法においてはＰｂＯの蒸発が激
しく、ゾル−ゲル法よりも良質のＰＺＴ薄膜を形成する
ことが困難である。
場合、ゾル−ゲル法による成膜においては、熱処理の際
にＴｉがＰｔ粒界を拡散してＰｔ−ＰＺＴ界面にＴｉＯ
2 を形成し、ＰＺＴ成膜時にこれが結晶核として働く。
しかし、スパッタリング法においてはＰｂＯの蒸発が激
しく、ゾル−ゲル法よりも良質のＰＺＴ薄膜を形成する
ことが困難である。
【０００９】一方、ＰＺＴキャパシタの分極疲労特性を
向上させるには、イリジウム（Ｉｒ）などの酸化性金属
又は酸化イリジウム（ＩｒＯ2 ）などの導電性酸化物か
らなる電極を用いることが知られている。しかし、これ
らの物質を基板にするときには、接着層としてＴｉ層を
形成しても、Ｔｉの拡散による核形成効果は得られな
い。
向上させるには、イリジウム（Ｉｒ）などの酸化性金属
又は酸化イリジウム（ＩｒＯ2 ）などの導電性酸化物か
らなる電極を用いることが知られている。しかし、これ
らの物質を基板にするときには、接着層としてＴｉ層を
形成しても、Ｔｉの拡散による核形成効果は得られな
い。
【００１０】
【発明が解決しようとする課題】本発明の目的は、Ｐｔ
以外のＩｒ等の電極物質を電極に用いるＰＺＴキャパシ
タ等の強誘電体キャパシタをスパッタリング法によって
製造する際、良好な核形成によって良質な強誘電体薄膜
を形成できる方法を提供することにある。
以外のＩｒ等の電極物質を電極に用いるＰＺＴキャパシ
タ等の強誘電体キャパシタをスパッタリング法によって
製造する際、良好な核形成によって良質な強誘電体薄膜
を形成できる方法を提供することにある。
【００１１】
【課題を解決するための手段】即ち、本発明は、イリジ
ウム等からなる第１の電極と、この第１の電極上のチタ
ン酸ジルコン酸鉛等からなる強誘電体膜と、この強誘電
体膜上のイリジウム等からなる第２の電極とによって構
成した強誘電体キャパシタを製造するに際し、前記強誘
電体膜の構成金属元素の少なくとも１種の金属元素又は
その酸化物（例えばチタン）を前記第１の電極上に堆積
させて、金属又は金属酸化物薄膜（例えばチタン薄膜）
を形成する工程と、前記強誘電体膜の構成金属元素の少
なくとも１種の金属元素であって前記金属又は金属酸化
物薄膜とは異なる金属元素の酸化物（例えば鉛の酸化
物：ＰｂＯ）を前記金属又は金属酸化物薄膜上に堆積さ
せる工程と、この堆積させた金属酸化物（例えば鉛酸化
物）と前記金属又は金属酸化物薄膜の金属元素（例えば
チタン）とからなる酸化物膜（例えばチタン酸鉛：Ｐｂ
ＴｉＯ3 ）を前記第１の電極上に生成させる工程と、こ
の生成させた酸化物膜を特に結晶核としてこの酸化物膜
上に前記強誘電体膜の構成材料（例えばチタン酸ジルコ
ン酸鉛：Ｐｂ（Ｔｉ，Ｚｒ）Ｏ3 ）を堆積させて前記強
誘電体膜を形成する工程と、この強誘電体膜上に前記第
２の電極を形成する工程とを有する、強誘電体キャパシ
タの製造方法に係るものであり、またこの製造方法によ
って、メモリセルに強誘電体キャパシタを作製する工程
を含む、強誘電体メモリ装置の製造方法にも係るもので
ある。
ウム等からなる第１の電極と、この第１の電極上のチタ
ン酸ジルコン酸鉛等からなる強誘電体膜と、この強誘電
体膜上のイリジウム等からなる第２の電極とによって構
成した強誘電体キャパシタを製造するに際し、前記強誘
電体膜の構成金属元素の少なくとも１種の金属元素又は
その酸化物（例えばチタン）を前記第１の電極上に堆積
させて、金属又は金属酸化物薄膜（例えばチタン薄膜）
を形成する工程と、前記強誘電体膜の構成金属元素の少
なくとも１種の金属元素であって前記金属又は金属酸化
物薄膜とは異なる金属元素の酸化物（例えば鉛の酸化
物：ＰｂＯ）を前記金属又は金属酸化物薄膜上に堆積さ
せる工程と、この堆積させた金属酸化物（例えば鉛酸化
物）と前記金属又は金属酸化物薄膜の金属元素（例えば
チタン）とからなる酸化物膜（例えばチタン酸鉛：Ｐｂ
ＴｉＯ3 ）を前記第１の電極上に生成させる工程と、こ
の生成させた酸化物膜を特に結晶核としてこの酸化物膜
上に前記強誘電体膜の構成材料（例えばチタン酸ジルコ
ン酸鉛：Ｐｂ（Ｔｉ，Ｚｒ）Ｏ3 ）を堆積させて前記強
誘電体膜を形成する工程と、この強誘電体膜上に前記第
２の電極を形成する工程とを有する、強誘電体キャパシ
タの製造方法に係るものであり、またこの製造方法によ
って、メモリセルに強誘電体キャパシタを作製する工程
を含む、強誘電体メモリ装置の製造方法にも係るもので
ある。
【００１２】
【発明の実施の形態】本発明の強誘電体キャパシタの製
造方法及び強誘電体メモリ装置の製造方法においては、
前記金属又は金属酸化物薄膜（又は例えば前記チタン薄
膜）、前記金属酸化物（又は例えば前記鉛酸化物）、前
記強誘電体の構成材料（又は例えば前記チタン酸ジルコ
ン酸鉛）をそれぞれ、スパッタリング法、化学的気相成
長法又は真空蒸着法によって堆積させることが望まし
い。
造方法及び強誘電体メモリ装置の製造方法においては、
前記金属又は金属酸化物薄膜（又は例えば前記チタン薄
膜）、前記金属酸化物（又は例えば前記鉛酸化物）、前
記強誘電体の構成材料（又は例えば前記チタン酸ジルコ
ン酸鉛）をそれぞれ、スパッタリング法、化学的気相成
長法又は真空蒸着法によって堆積させることが望まし
い。
【００１３】特に、前記金属又は金属酸化物（例えば前
記チタン薄膜）を堆積させた後、前記強誘電体膜の構成
材料（例えばチタン酸鉛）の結晶化温度以上の基板温度
において前記金属酸化物（例えば前記鉛酸化物）をスパ
ッタリング法によって堆積させ、更に、前記基板温度以
上の基板温度において前記強誘電体膜の構成材料（例え
ば前記チタン酸ジルコン酸鉛）をスパッタリング法によ
って堆積させ、この堆積膜を熱処理することが望まし
い。
記チタン薄膜）を堆積させた後、前記強誘電体膜の構成
材料（例えばチタン酸鉛）の結晶化温度以上の基板温度
において前記金属酸化物（例えば前記鉛酸化物）をスパ
ッタリング法によって堆積させ、更に、前記基板温度以
上の基板温度において前記強誘電体膜の構成材料（例え
ば前記チタン酸ジルコン酸鉛）をスパッタリング法によ
って堆積させ、この堆積膜を熱処理することが望まし
い。
【００１４】本発明の強誘電体キャパシタの製造方法及
び強誘電体メモリ装置の製造方法において、前記第１の
電極（更には第２の電極）が常温で酸化されにくく、キ
ャパシタの分極疲労特性を向上させるＩｒ等の導体から
なり、前記第１の電極上にスパッタリング法又は真空蒸
着法で堆積させる金属又は金属酸化物が特に膜厚０．５
〜５．０ｎｍと薄いチタン等の薄膜からなり、また、こ
の薄膜上に４００℃以上の基板温度でＰｂＯ等の金属酸
化物を特に０．５〜５．０ｎｍの厚みにスパッタリング
法等で堆積させて、結晶核としての酸化物膜（例えばＰ
ｂＴｉＯ3 膜）を形成するのがよい。また、この酸化物
膜上に前記強誘電体膜の構成材料であるチタン酸ジルコ
ン酸鉛等は、６００〜７００℃の基板温度でスパッタリ
ング法等で堆積させるのがよい。なお、上記の第１の電
極下には、キャパシタ構成元素の拡散を防止するための
ＴｉＮ等のバリア層を設けておくのがよい。
び強誘電体メモリ装置の製造方法において、前記第１の
電極（更には第２の電極）が常温で酸化されにくく、キ
ャパシタの分極疲労特性を向上させるＩｒ等の導体から
なり、前記第１の電極上にスパッタリング法又は真空蒸
着法で堆積させる金属又は金属酸化物が特に膜厚０．５
〜５．０ｎｍと薄いチタン等の薄膜からなり、また、こ
の薄膜上に４００℃以上の基板温度でＰｂＯ等の金属酸
化物を特に０．５〜５．０ｎｍの厚みにスパッタリング
法等で堆積させて、結晶核としての酸化物膜（例えばＰ
ｂＴｉＯ3 膜）を形成するのがよい。また、この酸化物
膜上に前記強誘電体膜の構成材料であるチタン酸ジルコ
ン酸鉛等は、６００〜７００℃の基板温度でスパッタリ
ング法等で堆積させるのがよい。なお、上記の第１の電
極下には、キャパシタ構成元素の拡散を防止するための
ＴｉＮ等のバリア層を設けておくのがよい。
【００１５】
【実施例】以下、本発明を実施例について説明する。
【００１６】まず、図３について、本発明に基づく方法
で形成されたＰＺＴ薄膜１７を有する強誘電体キャパシ
タＣＡＰと、これを組み込んだ半導体デバイス、例えば
揮発性記憶素子であるダイナミックＲＡＭのメモリセル
Ｍ−ＣＥＬの構成を概略的に説明する。但し、図３にお
いては、ＳｉＯ2 等からなる絶縁膜は図示省略されてい
る。
で形成されたＰＺＴ薄膜１７を有する強誘電体キャパシ
タＣＡＰと、これを組み込んだ半導体デバイス、例えば
揮発性記憶素子であるダイナミックＲＡＭのメモリセル
Ｍ−ＣＥＬの構成を概略的に説明する。但し、図３にお
いては、ＳｉＯ2 等からなる絶縁膜は図示省略されてい
る。
【００１７】このデバイスにおいては、例えば、Ｐ- 型
シリコン基板１にＮ+ 型ソース領域３とＮ+ 型ドレイン
領域４が不純物拡散でそれぞれ形成され、これら両領域
間にはゲート酸化膜５を介してワードラインＷＬが設け
られ、トランスファゲートＴＲが構成されている。ドレ
イン領域４にはビットラインＢＬが接続されている。
シリコン基板１にＮ+ 型ソース領域３とＮ+ 型ドレイン
領域４が不純物拡散でそれぞれ形成され、これら両領域
間にはゲート酸化膜５を介してワードラインＷＬが設け
られ、トランスファゲートＴＲが構成されている。ドレ
イン領域４にはビットラインＢＬが接続されている。
【００１８】キャパシタＣＡＰはスタック型と称される
ものであって、ソース領域３−絶縁膜に形成されたコン
タクトホール内に埋め込まれたポリシリコン層３０−Ｔ
ｉＮ、ＴａＮ、ＲｕＯ2 等からなるバリア層２０−Ｉｒ
層からなる下部電極６が接続され、この下部電極６上に
ＰＺＴ強誘電体膜１７及びＩｒ層からなる上部電極１８
が順次積層されている。このような構造において、Ｉｒ
層からなる下部電極６上に結晶核としてのＰｂＴｉＯ3
をスパッタリング法で核付けし、この上にＰＺＴをスパ
ッタしてペロブスカイト構造にＰＺＴ膜１７を結晶成長
させていることが特徴的である。
ものであって、ソース領域３−絶縁膜に形成されたコン
タクトホール内に埋め込まれたポリシリコン層３０−Ｔ
ｉＮ、ＴａＮ、ＲｕＯ2 等からなるバリア層２０−Ｉｒ
層からなる下部電極６が接続され、この下部電極６上に
ＰＺＴ強誘電体膜１７及びＩｒ層からなる上部電極１８
が順次積層されている。このような構造において、Ｉｒ
層からなる下部電極６上に結晶核としてのＰｂＴｉＯ3
をスパッタリング法で核付けし、この上にＰＺＴをスパ
ッタしてペロブスカイト構造にＰＺＴ膜１７を結晶成長
させていることが特徴的である。
【００１９】次に、図３の強誘電体キャパシタＣＡＰの
製造方法を図１及び図２について説明する。この製造方
法は、基本的には、例えばＩｒ等の下部電極を設けた基
板上に換算膜厚２ｎｍ程度のＴｉをスパッタリング法又
は蒸着法によって堆積させ、スパッタ初期にＰｂＯのみ
を堆積させ、ＰｂＴｉＯ3 を初期核として基板表面に形
成した後に、結晶性ＰＺＴを堆積させる工程からなるも
のである。
製造方法を図１及び図２について説明する。この製造方
法は、基本的には、例えばＩｒ等の下部電極を設けた基
板上に換算膜厚２ｎｍ程度のＴｉをスパッタリング法又
は蒸着法によって堆積させ、スパッタ初期にＰｂＯのみ
を堆積させ、ＰｂＴｉＯ3 を初期核として基板表面に形
成した後に、結晶性ＰＺＴを堆積させる工程からなるも
のである。
【００２０】まず、工程１において、熱酸化処理により
Ｓｉ基板１上に膜厚２００ｎｍのシリコン酸化膜１０を
形成する。このシリコン酸化膜１０は層間絶縁膜を形成
するものである。なお、図３に示したトランスファゲー
トＴＲやポリＳｉ層３０等のメモリセルを構成する他の
要素は図面上省略し、キャパシタＣＡＰの形成工程のみ
を示す。
Ｓｉ基板１上に膜厚２００ｎｍのシリコン酸化膜１０を
形成する。このシリコン酸化膜１０は層間絶縁膜を形成
するものである。なお、図３に示したトランスファゲー
トＴＲやポリＳｉ層３０等のメモリセルを構成する他の
要素は図面上省略し、キャパシタＣＡＰの形成工程のみ
を示す。
【００２１】次に、工程２において、工程１で形成した
シリコン酸化膜１０上に膜厚１００ｎｍのＩｒ薄膜６を
電子線加熱方式の蒸着法又はスパッタリング法によって
形成する。この場合、予め下地層として、図３に示した
如きポリＳｉ層３０上にＴｉＮ、ＴａＮ、ＲｕＯ2 等か
らなるバリア層２０を形成しておいてもよい。
シリコン酸化膜１０上に膜厚１００ｎｍのＩｒ薄膜６を
電子線加熱方式の蒸着法又はスパッタリング法によって
形成する。この場合、予め下地層として、図３に示した
如きポリＳｉ層３０上にＴｉＮ、ＴａＮ、ＲｕＯ2 等か
らなるバリア層２０を形成しておいてもよい。
【００２２】次に、工程３において、工程２で形成した
Ｉｒ薄膜６上に真空中における電子線加熱方式の蒸着法
により膜厚２ｎｍのＴｉ３１を室温において堆積させ
る。
Ｉｒ薄膜６上に真空中における電子線加熱方式の蒸着法
により膜厚２ｎｍのＴｉ３１を室温において堆積させ
る。
【００２３】これらの工程１から工程３において形成し
たＴｉ／Ｉｒ／ＳｉＯ2 ／Ｓｉ構造を基板とする。
たＴｉ／Ｉｒ／ＳｉＯ2 ／Ｓｉ構造を基板とする。
【００２４】次に、工程４において、ＰｂＯセラミック
スターゲットを用いたスパッタリング法、又はＰｂター
ゲットを用いた反応性スパッタリングによって、Ｔｉ薄
膜３１上にＰｂＯ３２を２ｎｍの膜厚に堆積させる。こ
の堆積温度はＰｂＴｉＯ3 の結晶化温度以上である４６
０℃以上にする。このＰｂＴｉＯ3 からなる結晶化核の
形成温度は、図４に示すように、Ｘ線回折スペクトル
（ＸＲＤ）による観察で求められており、堆積温度４６
０℃以上、特に５００℃以上でＰｂＴｉＯ3 の形成が顕
著に観察されている（但し、図４は電極材料としてＰｔ
を用いたが、Ｉｒでも同様）。こうして、工程５のよう
に、Ｉｒ薄膜６上に結晶核としてのＰｂＴｉＯ3 膜３３
を形成する。
スターゲットを用いたスパッタリング法、又はＰｂター
ゲットを用いた反応性スパッタリングによって、Ｔｉ薄
膜３１上にＰｂＯ３２を２ｎｍの膜厚に堆積させる。こ
の堆積温度はＰｂＴｉＯ3 の結晶化温度以上である４６
０℃以上にする。このＰｂＴｉＯ3 からなる結晶化核の
形成温度は、図４に示すように、Ｘ線回折スペクトル
（ＸＲＤ）による観察で求められており、堆積温度４６
０℃以上、特に５００℃以上でＰｂＴｉＯ3 の形成が顕
著に観察されている（但し、図４は電極材料としてＰｔ
を用いたが、Ｉｒでも同様）。こうして、工程５のよう
に、Ｉｒ薄膜６上に結晶核としてのＰｂＴｉＯ3 膜３３
を形成する。
【００２５】次に、工程５で形成したＰｂＴｉＯ3 ３３
上に、工程６において、Ｐｂ（Ｔｉ，Ｚｒ）Ｏ3 ターゲ
ットを用いた反応性スパッタリング法によってＰｂ（Ｔ
ｉ，Ｚｒ）Ｏ3 ３４をスパッタし、Ｐｂ（Ｔｉ，Ｚｒ）
Ｏ3 薄膜１７を堆積させる。基板の実際の温度は６００
℃〜７００℃とする。本工程では、工程４及び工程５で
形成したＰｂＴｉＯ3 ３３がペロブスカイト結晶核にな
るので、堆積するＰｂ（Ｔｉ，Ｚｒ）Ｏ3 薄膜１７の粒
子１７Ａは柱状に成長する。この場合、スパッタリング
法であってもＰｂ（Ｔｉ，Ｚｒ）Ｏ3 からＰｂＯは蒸発
することなく、下地の結晶核によって良好に堆積するこ
とになる。
上に、工程６において、Ｐｂ（Ｔｉ，Ｚｒ）Ｏ3 ターゲ
ットを用いた反応性スパッタリング法によってＰｂ（Ｔ
ｉ，Ｚｒ）Ｏ3 ３４をスパッタし、Ｐｂ（Ｔｉ，Ｚｒ）
Ｏ3 薄膜１７を堆積させる。基板の実際の温度は６００
℃〜７００℃とする。本工程では、工程４及び工程５で
形成したＰｂＴｉＯ3 ３３がペロブスカイト結晶核にな
るので、堆積するＰｂ（Ｔｉ，Ｚｒ）Ｏ3 薄膜１７の粒
子１７Ａは柱状に成長する。この場合、スパッタリング
法であってもＰｂ（Ｔｉ，Ｚｒ）Ｏ3 からＰｂＯは蒸発
することなく、下地の結晶核によって良好に堆積するこ
とになる。
【００２６】工程６において、Ｐｂ（Ｔｉ，Ｚｒ）Ｏ3
薄膜１７の成長に伴って、ＰｂＴｉＯ3 ３３はＰｂ（Ｔ
ｉ，Ｚｒ）Ｏ3 ３４と反応して消失し、工程７のように
Ｐｂ（Ｔｉ，Ｚｒ）Ｏ3 薄膜１７が単層として形成され
る。
薄膜１７の成長に伴って、ＰｂＴｉＯ3 ３３はＰｂ（Ｔ
ｉ，Ｚｒ）Ｏ3 ３４と反応して消失し、工程７のように
Ｐｂ（Ｔｉ，Ｚｒ）Ｏ3 薄膜１７が単層として形成され
る。
【００２７】次に、工程８において、Ｐｂ（Ｔｉ，Ｚ
ｒ）Ｏ3 薄膜１７に酸素中において６５０℃×１時間の
熱処理を加える。この処理によって、スパッタリング時
の酸素欠陥が補償される。
ｒ）Ｏ3 薄膜１７に酸素中において６５０℃×１時間の
熱処理を加える。この処理によって、スパッタリング時
の酸素欠陥が補償される。
【００２８】次に、工程９において、スパッタリング法
や真空中の電子線加熱方式の蒸着法により、例えばＩｒ
上部電極１８を形成する。
や真空中の電子線加熱方式の蒸着法により、例えばＩｒ
上部電極１８を形成する。
【００２９】次に、工程１０において、ドライエッチン
グによって、キャパシタ構成層のパターニングを行う。
グによって、キャパシタ構成層のパターニングを行う。
【００３０】そして、５００℃で酸素中の熱処理を施
し、Ｐｂ（Ｔｉ，Ｚｒ）Ｏ3 層１７の側壁１７Ｂのスパ
ッタリングダメージを回復させる。
し、Ｐｂ（Ｔｉ，Ｚｒ）Ｏ3 層１７の側壁１７Ｂのスパ
ッタリングダメージを回復させる。
【００３１】以上に説明したように、本実施例によれ
ば、ＰＺＴ強誘電体キャパシタＣＡＰを作製するに際
し、スパッタリング法によって結晶性の良いＰＺＴ薄膜
を形成するために、電極上へのＴｉ堆積−ＰｂＯ堆積−
Ｐｂ（Ｔｉ，Ｚｒ）Ｏ3 堆積の工程フローとその条件を
特定し、極めて薄いＴｉ３３を電極６の表面に堆積させ
た後、その上にＰｂＴｉＯ3 の結晶化温度以上の基板温
度においてＰｂＯ３２を堆積させ、そこにＰｂＴｉＯ3
３３を形成させ、引き続いて形成されるＰｂ（Ｔｉ，Ｚ
ｒ）Ｏ3 １７のペロブスカイト相の結晶核として用いる
ことが特徴的である。
ば、ＰＺＴ強誘電体キャパシタＣＡＰを作製するに際
し、スパッタリング法によって結晶性の良いＰＺＴ薄膜
を形成するために、電極上へのＴｉ堆積−ＰｂＯ堆積−
Ｐｂ（Ｔｉ，Ｚｒ）Ｏ3 堆積の工程フローとその条件を
特定し、極めて薄いＴｉ３３を電極６の表面に堆積させ
た後、その上にＰｂＴｉＯ3 の結晶化温度以上の基板温
度においてＰｂＯ３２を堆積させ、そこにＰｂＴｉＯ3
３３を形成させ、引き続いて形成されるＰｂ（Ｔｉ，Ｚ
ｒ）Ｏ3 １７のペロブスカイト相の結晶核として用いる
ことが特徴的である。
【００３２】従って、ＰＺＴ薄膜１７のスパッタ形成時
に、Ｔｉ膜３１へのＰｂＯスパッタによるＰｂＴｉＯ3
３３を結晶核として予め形成し、このＰｂＴｉＯ3 上に
ＰＺＴを柱状構造のペロブスカイト結晶に堆積、成長さ
せることができるから、Ｐｔ以外の物質で電極６を形成
しても、その上に目的とする結晶構造のＰＺＴ薄膜１７
を確実に成膜することができ、しかも、スパッタリング
法を適用できるために、下地の表面の影響を受けること
なく均一な薄膜を得ることができ、量産性も向上する。
そして、下部電極にＩｒを使用すると、分極疲労し難く
なり、疲労特性が向上することになる。
に、Ｔｉ膜３１へのＰｂＯスパッタによるＰｂＴｉＯ3
３３を結晶核として予め形成し、このＰｂＴｉＯ3 上に
ＰＺＴを柱状構造のペロブスカイト結晶に堆積、成長さ
せることができるから、Ｐｔ以外の物質で電極６を形成
しても、その上に目的とする結晶構造のＰＺＴ薄膜１７
を確実に成膜することができ、しかも、スパッタリング
法を適用できるために、下地の表面の影響を受けること
なく均一な薄膜を得ることができ、量産性も向上する。
そして、下部電極にＩｒを使用すると、分極疲労し難く
なり、疲労特性が向上することになる。
【００３３】次に、上記のように、ＰｂＴｉＯ3 膜３３
を核付けしたＩｒ電極６上に形成したＰＺＴ薄膜と、核
付けしないＩｒ電極上に形成したＰＺＴ薄膜とについ
て、電気特性を比較する。
を核付けしたＩｒ電極６上に形成したＰＺＴ薄膜と、核
付けしないＩｒ電極上に形成したＰＺＴ薄膜とについ
て、電気特性を比較する。
【００３４】まず、図５にＩ−Ｖ特性を示す。このデー
タによれば、Ｉｒ電極上に形成したＰＺＴ薄膜の漏れ電
流値は印加電圧の増加に伴って増加を示すが、ＰｂＴｉ
Ｏ3核付けしたＩｒ電極上に形成したＰＺＴ薄膜の漏れ
電流値は印加電圧に依存せず、ほぼ一定である。４Ｖを
印加したときの漏れ電流値は、ＰｂＴｉＯ3 核付けした
Ｉｒ電極においては３×１０-8Ａ／ｃｍ2 程度である
が、核付けしないＩｒ電極においては約１×１０-4Ａ／
ｃｍ2 以上である。核付けによってＩ−Ｖ特性が著しく
向上したことが明らかである。なお、Ｐｔ電極を用いた
場合の漏れ電流値は、４Ｖを印加したときに約１×１０
-5Ａ／ｃｍ2 であり、大きい漏れ電流が存在することが
分かる。
タによれば、Ｉｒ電極上に形成したＰＺＴ薄膜の漏れ電
流値は印加電圧の増加に伴って増加を示すが、ＰｂＴｉ
Ｏ3核付けしたＩｒ電極上に形成したＰＺＴ薄膜の漏れ
電流値は印加電圧に依存せず、ほぼ一定である。４Ｖを
印加したときの漏れ電流値は、ＰｂＴｉＯ3 核付けした
Ｉｒ電極においては３×１０-8Ａ／ｃｍ2 程度である
が、核付けしないＩｒ電極においては約１×１０-4Ａ／
ｃｍ2 以上である。核付けによってＩ−Ｖ特性が著しく
向上したことが明らかである。なお、Ｐｔ電極を用いた
場合の漏れ電流値は、４Ｖを印加したときに約１×１０
-5Ａ／ｃｍ2 であり、大きい漏れ電流が存在することが
分かる。
【００３５】図６には、核付けしたＩｒ電極上に形成し
たＰＺＴ薄膜について、最大電圧５Ｖにおいて測定した
ヒステリシス曲線を示す。このデータから明らかなよう
に、平均２００ｆＣ／μｍ2 以上の残留分極密度が得ら
れた。一方、核付けしないＩｒ電極上に形成したＰＺＴ
薄膜では、漏れ電流によって分極特性が劣化し、測定で
きないこともあった。
たＰＺＴ薄膜について、最大電圧５Ｖにおいて測定した
ヒステリシス曲線を示す。このデータから明らかなよう
に、平均２００ｆＣ／μｍ2 以上の残留分極密度が得ら
れた。一方、核付けしないＩｒ電極上に形成したＰＺＴ
薄膜では、漏れ電流によって分極特性が劣化し、測定で
きないこともあった。
【００３６】上記したＰｂＴｉＯ3 膜３３を核付けした
Ｉｒ電極６上にＰＺＴ薄膜１７を形成するキャパシタＣ
ＡＰの製造は、次の如き条件で行うことが望ましい。
Ｉｒ電極６上にＰＺＴ薄膜１７を形成するキャパシタＣ
ＡＰの製造は、次の如き条件で行うことが望ましい。
【００３７】 工程フロー 条 件 (1) 基板上へのＴｉ３１の堆積 ・真空蒸着法、又はＡｒによるスパッタリン グ法 ・Ｔｉの厚み：０．５〜５．０ｎｍ（更に好 ましくは１．５〜２．５ｎｍ）、これは薄 すぎると核付けし難くなり、厚すぎるとＴ ｉの凝集（偏析）が生じ易くなる。 ・堆積温度：２００℃以下 (2) ＰｂＯ３２の堆積 ・（Ａｒ＋Ｏ2 ）による反応性スパッタリン グ法 ・基板温度：４００℃以上（ＰｂＴｉＯ3 の 結晶化温度以上）（好ましくは４００〜５ ００℃） ・ＰｂＯの厚み：０．５〜５．０ｎｍ（更に 好ましくは１．５〜２．５ｎｍ）、これは 薄すぎると核付けし難くなり、厚すぎると 凝集（偏析）が生じ易くなる。 (3) Ｐｂ（Ｔｉ，Ｚｒ）Ｏ3 ・（Ａｒ＋Ｏ2 ）による反応性スパッタリン １７の堆積 グ法 ・基板温度：６００〜７００℃（ペロブスカ イト結晶成長温度） ・ターゲット：Ｐｂ（Ｔｉ，Ｚｒ）Ｏ3 、或 いはＬａ、Ｎｂ、Ｆｅ、Ｅｒなどの添加物 質を含むＰｂ（Ｔｉ，Ｚｒ）Ｏ3 ＊上記の「温度」は基板の温度とする。
【００３８】図７には、Ｉｒ／ＰＺＴ／ＰｂＯ／Ｔｉ／
Ｉｒ、Ｉｒ／ＰＺＴ／Ｉｒ及びＰｔ／ＰＺＴ／Ｐｔ構造
の各ＰＺＴキャパシタの分極疲労特性の比較を示す。
Ｉｒ、Ｉｒ／ＰＺＴ／Ｉｒ及びＰｔ／ＰＺＴ／Ｐｔ構造
の各ＰＺＴキャパシタの分極疲労特性の比較を示す。
【００３９】図７から、下部及び上部電極にＰｔを用い
たＰｔ／ＰＺＴ／Ｐｔ構造のキャパシタにおいては、２
×１０5 回以上の反転において急激な分極特性の低下が
観測される。また、下部及び上部電極にＩｒを用いた場
合であっても、本発明を適用せずに、Ｉｒ電極上にスパ
ッタ法でＰＺＴを形成したＩｒ／ＰＺＴ／Ｉｒ構造のキ
ャパシタの場合も、同様に２×１０5 回以上の反転にお
いて急激な分極特性の低下が観測される。しかし、Ｉｒ
／ＰＺＴ／ＰｂＯ／Ｔｉ／Ｉｒ構造からなる本実施例の
キャパシタでは、２×１０9 回まで分極特性の低下が見
られない。
たＰｔ／ＰＺＴ／Ｐｔ構造のキャパシタにおいては、２
×１０5 回以上の反転において急激な分極特性の低下が
観測される。また、下部及び上部電極にＩｒを用いた場
合であっても、本発明を適用せずに、Ｉｒ電極上にスパ
ッタ法でＰＺＴを形成したＩｒ／ＰＺＴ／Ｉｒ構造のキ
ャパシタの場合も、同様に２×１０5 回以上の反転にお
いて急激な分極特性の低下が観測される。しかし、Ｉｒ
／ＰＺＴ／ＰｂＯ／Ｔｉ／Ｉｒ構造からなる本実施例の
キャパシタでは、２×１０9 回まで分極特性の低下が見
られない。
【００４０】このように、核付けしたＩｒ電極を用いた
本実施例のキャパシタは、他のものに比べて分極反転時
の残留分極密度（Ｐｒ）が安定し、非常に優れているこ
とが明らかである。これは、Ｉｒ金属の耐酸化性等に寄
因するものと思われる。
本実施例のキャパシタは、他のものに比べて分極反転時
の残留分極密度（Ｐｒ）が安定し、非常に優れているこ
とが明らかである。これは、Ｉｒ金属の耐酸化性等に寄
因するものと思われる。
【００４１】次に、本実施例により得られたキャパシタ
を組み込む半導体デバイス、例えば揮発性メモリである
ダイナミックＲＡＭのメモリセルＭ−ＣＥＬ（例えばス
タック型のもの）の製造方法を説明する。
を組み込む半導体デバイス、例えば揮発性メモリである
ダイナミックＲＡＭのメモリセルＭ−ＣＥＬ（例えばス
タック型のもの）の製造方法を説明する。
【００４２】まず、図８のように、Ｐ- 型シリコン基板
（ウエハ）１上に選択酸化法によりフィールド酸化膜２
を形成し、熱酸化法によるゲート酸化膜５及び化学的気
相成長法によるポリシリコンワードラインＷＬをそれぞ
れ形成し、更にＡｓ等のＮ型不純物の熱拡散でＮ+ 型ソ
ース領域３及びドレイン領域４をそれぞれ形成する。
（ウエハ）１上に選択酸化法によりフィールド酸化膜２
を形成し、熱酸化法によるゲート酸化膜５及び化学的気
相成長法によるポリシリコンワードラインＷＬをそれぞ
れ形成し、更にＡｓ等のＮ型不純物の熱拡散でＮ+ 型ソ
ース領域３及びドレイン領域４をそれぞれ形成する。
【００４３】そして、全面に化学的気相成長法で堆積さ
せたＳｉＯ2 絶縁層４０に対し、ソース領域３上にフォ
トリソグラフィでコンタクトホール１２を形成する。
せたＳｉＯ2 絶縁層４０に対し、ソース領域３上にフォ
トリソグラフィでコンタクトホール１２を形成する。
【００４４】次いで、図９のように、コンタクトホール
１２においてソース領域３に接合するように、ＴｉＮ薄
膜からなるバリア層２０を形成する。なお、バリア層２
０の下のコンタクトホール内にポリＳｉを埋め込んでも
よい。
１２においてソース領域３に接合するように、ＴｉＮ薄
膜からなるバリア層２０を形成する。なお、バリア層２
０の下のコンタクトホール内にポリＳｉを埋め込んでも
よい。
【００４５】次いで、図１０のように、バリア層２０上
にスパッタリング法又は真空蒸着法でＩｒ層６を有する
下部電極を膜厚１００ｎｍに形成する。
にスパッタリング法又は真空蒸着法でＩｒ層６を有する
下部電極を膜厚１００ｎｍに形成する。
【００４６】次いで、図１１のように、真空蒸着法でＴ
ｉ層３１を２ｎｍの膜厚に堆積させる。
ｉ層３１を２ｎｍの膜厚に堆積させる。
【００４７】次いで、図１２のように、Ｔｉ層３１上か
らＰｂＯ３２を反応性スパッタリングによって４６０℃
以上の堆積温度で堆積させ、図１３のように、ＰｂＴｉ
Ｏ3層３３からなる結晶核を形成する。
らＰｂＯ３２を反応性スパッタリングによって４６０℃
以上の堆積温度で堆積させ、図１３のように、ＰｂＴｉ
Ｏ3層３３からなる結晶核を形成する。
【００４８】次いで、図１４のように、ＰｂＴｉＯ3 ３
３上に、Ｐｂ（Ｔｉ，Ｚｒ）Ｏ3 ターゲットを用いた反
応性スパッタリング法によってＰｂ（Ｔｉ，Ｚｒ）Ｏ3
３４をスパッタし、Ｐｂ（Ｔｉ，Ｚｒ）Ｏ3 薄膜１７を
堆積させる。基板の実際の温度は６００℃〜７００℃と
する。堆積するＰｂ（Ｔｉ，Ｚｒ）Ｏ3 薄膜１７の粒子
１７Ａは柱状に成長する。
３上に、Ｐｂ（Ｔｉ，Ｚｒ）Ｏ3 ターゲットを用いた反
応性スパッタリング法によってＰｂ（Ｔｉ，Ｚｒ）Ｏ3
３４をスパッタし、Ｐｂ（Ｔｉ，Ｚｒ）Ｏ3 薄膜１７を
堆積させる。基板の実際の温度は６００℃〜７００℃と
する。堆積するＰｂ（Ｔｉ，Ｚｒ）Ｏ3 薄膜１７の粒子
１７Ａは柱状に成長する。
【００４９】この場合、Ｐｂ（Ｔｉ，Ｚｒ）Ｏ3 薄膜１
７の成長に伴って、ＰｂＴｉＯ3 はＰｂ（Ｔｉ，Ｚｒ）
Ｏ3 ３４と反応して消失し、図１５のようにＰｂ（Ｔ
ｉ，Ｚｒ）Ｏ3 薄膜１７が単層として形成される。
７の成長に伴って、ＰｂＴｉＯ3 はＰｂ（Ｔｉ，Ｚｒ）
Ｏ3 ３４と反応して消失し、図１５のようにＰｂ（Ｔ
ｉ，Ｚｒ）Ｏ3 薄膜１７が単層として形成される。
【００５０】そして、Ｐｂ（Ｔｉ，Ｚｒ）Ｏ3 薄膜１７
に酸素中において６５０℃×１時間の熱処理を加える。
この処理によって、スパッタリング時の酸素欠陥が補償
される。
に酸素中において６５０℃×１時間の熱処理を加える。
この処理によって、スパッタリング時の酸素欠陥が補償
される。
【００５１】次いで、図１６のように、スパッタリング
法や真空中の電子線加熱方式の蒸着法により、例えばＩ
ｒ上部電極１８を形成する。
法や真空中の電子線加熱方式の蒸着法により、例えばＩ
ｒ上部電極１８を形成する。
【００５２】次いで、図１７のように、ドライエッチン
グによって、キャパシタ構成層１８、１７及び６のパタ
ーニングを行う。
グによって、キャパシタ構成層１８、１７及び６のパタ
ーニングを行う。
【００５３】そして、５００℃で酸素中の熱処理を施
し、Ｐｂ（Ｔｉ，Ｚｒ）Ｏ3 層１７の側壁１７Ｂのスパ
ッタリングダメージを回復させる。
し、Ｐｂ（Ｔｉ，Ｚｒ）Ｏ3 層１７の側壁１７Ｂのスパ
ッタリングダメージを回復させる。
【００５４】以上、本発明の実施例を説明したが、上述
の実施例は本発明の技術的思想に基いて更に変形が可能
である。
の実施例は本発明の技術的思想に基いて更に変形が可能
である。
【００５５】例えば、電極材料と核付け物質について、
まず、電極材料としては、ＰＺＴの結晶化温度に耐え、
酸化しにくく、常温で導体であり、Ｔｉを含まないメタ
ル又は酸化物であれば、Ｉｒ以外にも、Ｐｔ、Ｐｄ、Ｐ
ｔ−Ｐｄ合金、Ｃｒ、Ｎｉ、Ｎｉ−Ｃｕ合金、Ｒｕ、Ｒ
ｕＯ2 、ＴｉＮ、ＴａＮ、ＩｒＯ2 、ＳｒＲｕＯ3 等で
あってよい。
まず、電極材料としては、ＰＺＴの結晶化温度に耐え、
酸化しにくく、常温で導体であり、Ｔｉを含まないメタ
ル又は酸化物であれば、Ｉｒ以外にも、Ｐｔ、Ｐｄ、Ｐ
ｔ−Ｐｄ合金、Ｃｒ、Ｎｉ、Ｎｉ−Ｃｕ合金、Ｒｕ、Ｒ
ｕＯ2 、ＴｉＮ、ＴａＮ、ＩｒＯ2 、ＳｒＲｕＯ3 等で
あってよい。
【００５６】そして、この電極の表面に堆積させる核付
け物質としては、Ｔｉを用いたが、常温下で酸化物とな
り易い金属であれば、Ｔｉ以外のＺｒ、Ｐｂ、Ｓｒ、Ｂ
ａ、Ｌａ、Ｚｎ、Ｎｂ、Ｆｅの元素のうちの１種又は１
種以上或いはその酸化物を電極上に堆積させることがで
きる。例えば、金属Ｔｉ以外にＴｉＯX 、金属Ｐｂ又は
ＰｂＯを用いると、この上に、Ｔｉに対してはＰｂＯ
を、ＰｂとＰｂＯに対してはＴｉＯX を堆積させること
が可能である。
け物質としては、Ｔｉを用いたが、常温下で酸化物とな
り易い金属であれば、Ｔｉ以外のＺｒ、Ｐｂ、Ｓｒ、Ｂ
ａ、Ｌａ、Ｚｎ、Ｎｂ、Ｆｅの元素のうちの１種又は１
種以上或いはその酸化物を電極上に堆積させることがで
きる。例えば、金属Ｔｉ以外にＴｉＯX 、金属Ｐｂ又は
ＰｂＯを用いると、この上に、Ｔｉに対してはＰｂＯ
を、ＰｂとＰｂＯに対してはＴｉＯX を堆積させること
が可能である。
【００５７】上述の実施例では、スパッタリング法によ
る薄膜形成を例として挙げたが、ＣＶＤ法、またはスパ
ッタリング法とＣＶＤ法の組み合わせによって、同様に
成膜を行うことも可能である。
る薄膜形成を例として挙げたが、ＣＶＤ法、またはスパ
ッタリング法とＣＶＤ法の組み合わせによって、同様に
成膜を行うことも可能である。
【００５８】使用可能な上記金属のうち、Ｌａ、Ｚｎ、
Ｎｂ及びＦｅは強誘電体膜に添加可能な元素である。Ｔ
ｉ、Ｚｒ及びＰｂはＰＺＴの主成分であり、Ｓｒ及びＢ
ａはＢＳＴＯ（（Ｂａ，Ｓｒ）ＴｉＯ3 ）の主成分であ
る。
Ｎｂ及びＦｅは強誘電体膜に添加可能な元素である。Ｔ
ｉ、Ｚｒ及びＰｂはＰＺＴの主成分であり、Ｓｒ及びＢ
ａはＢＳＴＯ（（Ｂａ，Ｓｒ）ＴｉＯ3 ）の主成分であ
る。
【００５９】上記金属又はその酸化物を堆積させるに
は、スパッタリング法だけでなく、高真空中での電子線
加熱方式の蒸着法などにより、Ｔｉ、Ｚｒ、Ｐｂ、Ｓ
ｒ、Ｂａ、Ｌａ、Ｚｎ、Ｎｂ又はＦｅを堆積させるか、
或いは堆積させた後に含酸素環境（例えば、大気中）で
自然酸化させる方法も可能である。
は、スパッタリング法だけでなく、高真空中での電子線
加熱方式の蒸着法などにより、Ｔｉ、Ｚｒ、Ｐｂ、Ｓ
ｒ、Ｂａ、Ｌａ、Ｚｎ、Ｎｂ又はＦｅを堆積させるか、
或いは堆積させた後に含酸素環境（例えば、大気中）で
自然酸化させる方法も可能である。
【００６０】この場合、中でもＴｉは極めて活性な物質
であるため、電子線加熱方式の蒸着法により形成される
堆積物は蒸着室中の残留酸素により酸化されるので、強
いて酸化処理を行う必要がない。
であるため、電子線加熱方式の蒸着法により形成される
堆積物は蒸着室中の残留酸素により酸化されるので、強
いて酸化処理を行う必要がない。
【００６１】上述した核付けによる効果は電極層の厚み
に係わらず期待できることから、電極層の厚みは５ｎｍ
以上としてよい。
に係わらず期待できることから、電極層の厚みは５ｎｍ
以上としてよい。
【００６２】電極構造としては、核付け物質層／電極層
／バリア層であり、電極下部のバリア層は、その下層の
例えばＳｉＯ2 層からなる絶縁層に設けられたコンタク
トホール内のポリＳｉ導電層に接合される構造が考えら
れる。適用可能な核付け物質層／電極層／バリア層の電
極構造は例えばＴｉＯX ／Ｉｒ／ＴｉＮであるが、上記
した材料の組み合わせから他の代表的な構造として、Ｔ
ｉ又はＴｉＯX ／Ｉｒ／ＴｉＮ、Ｔｉ又はＴｉＯX ／Ｐ
ｔ／ＲｕＯ2 、Ｔｉ又はＴｉＯX ／Ｐｔ／ＩｒＯ2 、Ｔ
ｉ又はＴｉＯX ／Ｎｉ／ＴｉＮ、Ｚｒ又はＺｒＯX ／Ｐ
ｔ／ＲｕＯ2 等が挙げられる。また、必ずしも電極とは
別にバリア層を設ける必要はなく、その場合はＴｉ又は
ＴｉＯX ／ＩｒＯ2 、Ｔｉ又はＴｉＯX ／ＲｕＯ2 、Ｔ
ｉ又はＴｉＯX ／ＴｉＮ、Ｔｉ又はＴｉＯX ／ＩＴＯ
（Indium tin oxide）等が挙げられる。
／バリア層であり、電極下部のバリア層は、その下層の
例えばＳｉＯ2 層からなる絶縁層に設けられたコンタク
トホール内のポリＳｉ導電層に接合される構造が考えら
れる。適用可能な核付け物質層／電極層／バリア層の電
極構造は例えばＴｉＯX ／Ｉｒ／ＴｉＮであるが、上記
した材料の組み合わせから他の代表的な構造として、Ｔ
ｉ又はＴｉＯX ／Ｉｒ／ＴｉＮ、Ｔｉ又はＴｉＯX ／Ｐ
ｔ／ＲｕＯ2 、Ｔｉ又はＴｉＯX ／Ｐｔ／ＩｒＯ2 、Ｔ
ｉ又はＴｉＯX ／Ｎｉ／ＴｉＮ、Ｚｒ又はＺｒＯX ／Ｐ
ｔ／ＲｕＯ2 等が挙げられる。また、必ずしも電極とは
別にバリア層を設ける必要はなく、その場合はＴｉ又は
ＴｉＯX ／ＩｒＯ2 、Ｔｉ又はＴｉＯX ／ＲｕＯ2 、Ｔ
ｉ又はＴｉＯX ／ＴｉＮ、Ｔｉ又はＴｉＯX ／ＩＴＯ
（Indium tin oxide）等が挙げられる。
【００６３】使用可能な強誘電体膜の材質は、上記のＰ
ＺＴ以外にも、ＰＺＴにＮｂ、Ｚｒ、Ｆｅ等を添加した
ＰＺＴ、ＢＳＴＯ（（Ｂａ，Ｓｒ）ＴｉＯ3 ）、ＰＬＴ
（（Ｐｂ，Ｌａ）X （Ｔｉ，Ｚｒ）1-X Ｏ3 ）等であっ
てよい。
ＺＴ以外にも、ＰＺＴにＮｂ、Ｚｒ、Ｆｅ等を添加した
ＰＺＴ、ＢＳＴＯ（（Ｂａ，Ｓｒ）ＴｉＯ3 ）、ＰＬＴ
（（Ｐｂ，Ｌａ）X （Ｔｉ，Ｚｒ）1-X Ｏ3 ）等であっ
てよい。
【００６４】本発明に基づく強誘電体膜は、例えば図３
に示したＩｒ／ＰＺＴ／Ｉｒ／バリア層／ポリ−Ｓｉ構
造のキャパシタ（スタック型キャパシタ）を有するデバ
イスに適用可能であるが、これに限らず、ＳｉＯ2 膜上
に上述のスタック型キャパシタを設けてこのキャパシタ
の下部電極を延設してトランスファゲートのソース領域
と接続する構造としてよいし、或いはスタック型ではな
く、いわゆるトレンチ（溝）内にキャパシタを組み込ん
だ構造のキャパシタにも適用可能である。
に示したＩｒ／ＰＺＴ／Ｉｒ／バリア層／ポリ−Ｓｉ構
造のキャパシタ（スタック型キャパシタ）を有するデバ
イスに適用可能であるが、これに限らず、ＳｉＯ2 膜上
に上述のスタック型キャパシタを設けてこのキャパシタ
の下部電極を延設してトランスファゲートのソース領域
と接続する構造としてよいし、或いはスタック型ではな
く、いわゆるトレンチ（溝）内にキャパシタを組み込ん
だ構造のキャパシタにも適用可能である。
【００６５】
【発明の作用効果】本発明は、上述した如く、強誘電体
膜の構成金属元素の少なくとも１種の金属元素又はその
酸化物（例えばチタン）を第１の電極上に堆積させて、
金属又は金属酸化物薄膜（例えばチタン薄膜）を形成す
る工程と、前記強誘電体膜の構成金属元素の少なくとも
１種の金属元素であって前記金属又は金属酸化物薄膜と
は異なる金属元素の酸化物（例えば鉛の酸化物：Ｐｂ
Ｏ）を前記金属又は金属酸化物薄膜上に堆積させる工程
と、この堆積させた金属酸化物（例えば鉛酸化物）と前
記金属又は金属酸化物薄膜の金属元素（例えばチタン）
とからなる酸化物膜（例えばチタン酸鉛：ＰｂＴｉ
Ｏ3 ）を前記第１の電極上に生成させる工程と、この生
成させた酸化物膜を特に結晶核としてこの酸化物膜上に
前記強誘電体膜の構成材料（例えはチタン酸ジルコン酸
鉛：Ｐｂ（Ｔｉ，Ｚｒ）Ｏ3 ）を堆積させて前記強誘電
体膜を形成する工程と、この強誘電体膜上に前記第２の
電極を形成する工程とを有しているので、前記強誘電体
膜のスパッタリング等による成膜時に、前記結晶核上に
強誘電体結晶を所望の構造に堆積、成長させることがで
き、前記第１の電極の材質に拘らず、その上に目的とす
る結晶構造の強誘電体膜を確実に成膜することができ、
しかも、スパッタリング法を適用できるために、下地の
表面の影響を受けることなく均一な薄膜を得ることがで
き、量産性も向上する。そして、前記第１及び第２の電
極にＩｒを使用すると、分極疲労し難くなり、疲労特性
が向上することになる。
膜の構成金属元素の少なくとも１種の金属元素又はその
酸化物（例えばチタン）を第１の電極上に堆積させて、
金属又は金属酸化物薄膜（例えばチタン薄膜）を形成す
る工程と、前記強誘電体膜の構成金属元素の少なくとも
１種の金属元素であって前記金属又は金属酸化物薄膜と
は異なる金属元素の酸化物（例えば鉛の酸化物：Ｐｂ
Ｏ）を前記金属又は金属酸化物薄膜上に堆積させる工程
と、この堆積させた金属酸化物（例えば鉛酸化物）と前
記金属又は金属酸化物薄膜の金属元素（例えばチタン）
とからなる酸化物膜（例えばチタン酸鉛：ＰｂＴｉ
Ｏ3 ）を前記第１の電極上に生成させる工程と、この生
成させた酸化物膜を特に結晶核としてこの酸化物膜上に
前記強誘電体膜の構成材料（例えはチタン酸ジルコン酸
鉛：Ｐｂ（Ｔｉ，Ｚｒ）Ｏ3 ）を堆積させて前記強誘電
体膜を形成する工程と、この強誘電体膜上に前記第２の
電極を形成する工程とを有しているので、前記強誘電体
膜のスパッタリング等による成膜時に、前記結晶核上に
強誘電体結晶を所望の構造に堆積、成長させることがで
き、前記第１の電極の材質に拘らず、その上に目的とす
る結晶構造の強誘電体膜を確実に成膜することができ、
しかも、スパッタリング法を適用できるために、下地の
表面の影響を受けることなく均一な薄膜を得ることがで
き、量産性も向上する。そして、前記第１及び第２の電
極にＩｒを使用すると、分極疲労し難くなり、疲労特性
が向上することになる。
【図１】本発明に基づく強誘電体キャパシタの作製フロ
ーを示す各概略断面図である。
ーを示す各概略断面図である。
【図２】同キャパシタの作製フローを図１に続いて示す
各概略断面図である。
各概略断面図である。
【図３】同キャパシタを組み込んだ半導体デバイスの概
略断面図である。
略断面図である。
【図４】同キャパシタのＰＺＴ薄膜形成時の基板温度に
よる膜のＸ線回折スペクトル図である。
よる膜のＸ線回折スペクトル図である。
【図５】各電極上に形成したＰＺＴ薄膜のＩ−Ｖ特性図
である。
である。
【図６】本発明に基づく強誘電体キャパシタのＰＺＴ薄
膜の分極値のヒステリシス曲線図である。
膜の分極値のヒステリシス曲線図である。
【図７】各種電極材料によるＰＺＴキャパシタの残留分
極密度と分極反転回数との関係を示すグラフである。
極密度と分極反転回数との関係を示すグラフである。
【図８】本発明に基づく強誘電体キャパシタを組み込ん
だダイナミックＲＡＭのメモリセルの製造方法の一工程
段階を示す拡大断面図である。
だダイナミックＲＡＭのメモリセルの製造方法の一工程
段階を示す拡大断面図である。
【図９】同メモリセルの製造方法の他の一工程段階を示
す拡大断面図である。
す拡大断面図である。
【図１０】同メモリセルの製造方法の他の一工程段階を
示す拡大断面図である。
示す拡大断面図である。
【図１１】同メモリセルの製造方法の他の一工程段階を
示す拡大断面図である。
示す拡大断面図である。
【図１２】同メモリセルの製造方法の他の一工程段階を
示す拡大断面図である。
示す拡大断面図である。
【図１３】同メモリセルの製造方法の他の一工程段階を
示す拡大断面図である。
示す拡大断面図である。
【図１４】同メモリセルの製造方法の他の一工程段階を
示す拡大断面図である。
示す拡大断面図である。
【図１５】同メモリセルの製造方法の他の一工程段階を
示す拡大断面図である。
示す拡大断面図である。
【図１６】同メモリセルの製造方法の他の一工程段階を
示す拡大断面図である。
示す拡大断面図である。
【図１７】同メモリセルの製造方法の更に他の一工程段
階を示す拡大断面図である。
階を示す拡大断面図である。
１・・・シリコン基板 ３・・・Ｎ+ 型ソース領域 ４・・・Ｎ+ 型ドレイン領域 ６、１８・・・Ｉｒ電極 １０・・・ＳｉＯ2 膜 １７・・・強誘電体膜（ＰＺＴ薄膜） １７Ａ・・・粒子（柱状構造） ２０・・・バリア層 ３０・・・ポリＳｉ層 ３１・・・Ｔｉ層 ３２・・・ＰｂＯ ３３・・・ＰｂＴｉＯ3 ３４・・・Ｐｂ（Ｔｉ，Ｚｒ）Ｏ3 ＣＡＰ・・・強誘電体キャパシタ ＴＲ・・・トランスファゲート Ｍ−ＣＥＬ・・・メモリセル ＷＬ・・・ワードライン（ゲート電極） ＢＬ・・・ビットライン
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 21/8247 29/788 29/792 (72)発明者 福田 幸夫 茨城県稲敷郡美浦村木原2355番地 日本テ キサス・インスツルメンツ株式会社内 (72)発明者 沼田 乾 茨城県稲敷郡美浦村木原2355番地 日本テ キサス・インスツルメンツ株式会社内 (72)発明者 西村 明俊 茨城県稲敷郡美浦村木原2355番地 日本テ キサス・インスツルメンツ株式会社内
Claims (5)
- 【請求項１】 第１の電極と、この第１の電極上の強誘
電体膜と、この強誘電体膜上の第２の電極とによって構
成された強誘電体キャパシタを製造するに際し、 前記強誘電体膜の構成金属元素の少なくとも１種の金属
元素又はその酸化物を前記第１の電極上に堆積させて、
金属又は金属酸化物薄膜を形成する工程と、 前記強誘電体膜の構成金属元素の少なくとも１種の金属
元素であって前記金属又は金属酸化物薄膜とは異なる金
属元素の酸化物を前記金属又は金属酸化物薄膜上に堆積
させる工程と、 この堆積させた金属酸化物と前記金属又は金属酸化物薄
膜の金属元素とからなる酸化物膜を前記第１の電極上に
生成させる工程と、 この生成させた酸化物膜上に前記強誘電体膜の構成材料
を堆積させて前記強誘電体膜を形成する工程と、 この強誘電体膜上に前記第２の電極を形成する工程とを
有する、強誘電体キャパシタの製造方法。 - 【請求項２】 イリジウムからなる前記第１の電極と、
この第１の電極上のチタン酸ジルコン酸鉛からなる前記
強誘電体膜と、この強誘電体膜上のイリジウムからなる
前記第２の電極とによって構成された前記強誘電体キャ
パシタを製造するに際し、 前記強誘電体膜の構成金属元素であるチタンを前記第１
の電極上に堆積させて、チタン薄膜を形成する工程と、 前記強誘電体膜の構成金属元素である鉛の酸化物を前記
チタン薄膜上に堆積させる工程と、 この堆積させた鉛酸化物と前記チタン薄膜のチタンとか
らなるチタン酸鉛膜を前記第１の電極上に生成させる工
程と、 この生成させたチタン酸鉛膜を結晶核として、このチタ
ン酸鉛膜上にチタン酸ジルコン酸鉛を堆積させ、前記強
誘電体膜を形成する工程と、 この強誘電体膜上に前記第２の電極を形成する工程とを
有する、請求項１に記載した製造方法。 - 【請求項３】 前記金属又は金属酸化物薄膜又は前記チ
タン薄膜、前記金属酸化物又は前記鉛酸化物、前記強誘
電体膜の構成材料又は前記チタン酸ジルコン酸鉛をそれ
ぞれ、スパッタリング法、化学的気相成長法又は真空蒸
着法によって堆積させる、請求項１又は２に記載した製
造方法。 - 【請求項４】 前記金属又は金属酸化物薄膜又は前記チ
タン薄膜を堆積させた後、前記金属又は金属酸化物薄膜
又は前記チタン薄膜とは異なる金属元素の酸化物を得ら
れる前記酸化物膜又は前記チタン酸鉛膜の結晶化温度以
上の基板温度においてスパッタリング法によって堆積さ
せ、更に、前記基板温度以上の基板温度において前記強
誘電体膜の構成材料又は前記チタン酸ジルコン酸鉛をス
パッタリング法によって堆積させ、この堆積膜を熱処理
する、請求項３に記載した製造方法。 - 【請求項５】 請求項１〜４のいずれか１項に記載した
製造方法によって、メモリセルに前記強誘電体キャパシ
タを作製する工程を含む、強誘電体メモリ装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8351916A JPH10173140A (ja) | 1996-12-11 | 1996-12-11 | 強誘電体キャパシタの製造方法及び強誘電体メモリ装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8351916A JPH10173140A (ja) | 1996-12-11 | 1996-12-11 | 強誘電体キャパシタの製造方法及び強誘電体メモリ装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10173140A true JPH10173140A (ja) | 1998-06-26 |
Family
ID=18420498
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8351916A Pending JPH10173140A (ja) | 1996-12-11 | 1996-12-11 | 強誘電体キャパシタの製造方法及び強誘電体メモリ装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10173140A (ja) |
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6184044B1 (en) | 1997-12-10 | 2001-02-06 | Nec Corporation | Thin film capacitor including perovskite-type oxide layers having columnar structure and granular structure |
| KR100292819B1 (ko) * | 1998-07-07 | 2001-09-17 | 윤종용 | 커패시터및그의제조방법 |
| WO2002013251A1 (fr) * | 2000-08-09 | 2002-02-14 | Nec Corporation | Procede de depot en phase vapeur pour film dielectrique en oxyde metallique |
| US6887716B2 (en) | 2000-12-20 | 2005-05-03 | Fujitsu Limited | Process for producing high quality PZT films for ferroelectric memory integrated circuits |
| JP2008004782A (ja) * | 2006-06-23 | 2008-01-10 | Fujifilm Corp | 強誘電体素子とその製造方法、強誘電体メモリ、及びインクジェット式記録ヘッド |
| KR100813517B1 (ko) | 2006-10-27 | 2008-03-17 | 삼성전자주식회사 | 데이터 저장을 위한 강유전체 박막의 제조방법 및 이를이용한 강유전체 기록매체의 제조방법 |
| KR100858093B1 (ko) * | 2007-12-20 | 2008-09-10 | 삼성전자주식회사 | 데이터 저장을 위한 강유전체 박막의 제조방법 및 이를이용한 강유전체 기록매체의 제조방법 |
| US8227893B2 (en) | 2004-06-23 | 2012-07-24 | Nec Corporation | Semiconductor device with capacitor element |
| US8593784B2 (en) * | 1999-03-01 | 2013-11-26 | Round Rock Research, Llc | Thin film structure that may be used with an adhesion layer |
| US9293257B2 (en) | 2011-11-09 | 2016-03-22 | Japan Science And Technology Agency | Solid-state electronic device including dielectric bismuth niobate film formed from solution |
| CN115274298A (zh) * | 2022-05-20 | 2022-11-01 | 沈阳工业大学 | 一种锆酸铅纳米复合电介质薄膜及其制备方法 |
-
1996
- 1996-12-11 JP JP8351916A patent/JPH10173140A/ja active Pending
Cited By (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6184044B1 (en) | 1997-12-10 | 2001-02-06 | Nec Corporation | Thin film capacitor including perovskite-type oxide layers having columnar structure and granular structure |
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| JP2002057156A (ja) * | 2000-08-09 | 2002-02-22 | Nec Corp | 金属酸化物誘電体膜の気相成長方法 |
| US6887716B2 (en) | 2000-12-20 | 2005-05-03 | Fujitsu Limited | Process for producing high quality PZT films for ferroelectric memory integrated circuits |
| US8227893B2 (en) | 2004-06-23 | 2012-07-24 | Nec Corporation | Semiconductor device with capacitor element |
| JP4519810B2 (ja) * | 2006-06-23 | 2010-08-04 | 富士フイルム株式会社 | 強誘電体素子とその製造方法、強誘電体メモリ、及びインクジェット式記録ヘッド |
| JP2008004782A (ja) * | 2006-06-23 | 2008-01-10 | Fujifilm Corp | 強誘電体素子とその製造方法、強誘電体メモリ、及びインクジェット式記録ヘッド |
| KR100813517B1 (ko) | 2006-10-27 | 2008-03-17 | 삼성전자주식회사 | 데이터 저장을 위한 강유전체 박막의 제조방법 및 이를이용한 강유전체 기록매체의 제조방법 |
| KR100858093B1 (ko) * | 2007-12-20 | 2008-09-10 | 삼성전자주식회사 | 데이터 저장을 위한 강유전체 박막의 제조방법 및 이를이용한 강유전체 기록매체의 제조방법 |
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| CN115274298A (zh) * | 2022-05-20 | 2022-11-01 | 沈阳工业大学 | 一种锆酸铅纳米复合电介质薄膜及其制备方法 |
| CN115274298B (zh) * | 2022-05-20 | 2023-10-03 | 沈阳工业大学 | 一种锆酸铅纳米复合电介质薄膜及其制备方法 |
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