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KR100572737B1 - 반도체장치 및 그 제조방법 - Google Patents

반도체장치 및 그 제조방법 Download PDF

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KR100572737B1
KR100572737B1 KR1020030084402A KR20030084402A KR100572737B1 KR 100572737 B1 KR100572737 B1 KR 100572737B1 KR 1020030084402 A KR1020030084402 A KR 1020030084402A KR 20030084402 A KR20030084402 A KR 20030084402A KR 100572737 B1 KR100572737 B1 KR 100572737B1
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KR
South Korea
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semiconductor
electrode
semiconductor substrate
semiconductor device
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네모토요시히코
타니다카즈마사
타카하시켄지
Original Assignee
가부시끼가이샤 르네사스 테크놀로지
가부시끼가이샤 도시바
로무 가부시키가이샤
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Publication date
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Abstract

제조가 용이한 반도체장치를 얻는다. 서로 대향배치된 제1 및 제2 반도체기판(1, 2)과, 제1 반도체기판(1)의 대향면 상에 형성되고, 제1 반도체회로(3) 및 제1 전극(7)으로 이루어지는 제1 반도체소자(5)와, 제2 반도체기판(2)의 대향면 상에 형성되고, 제2 반도체회로(4) 및 제2 전극(8)으로 이루어지는 제2 반도체소자(6)와, 제1 및 제2 전극(7, 8)의 사이에 끼워 유지된 배선층(9)과, 제1 반도체기판(1)을 관통하여, 배선층(9)을 통해 제1 및 제2 전극(7, 8)에 접속된 관통전극(12)을 구비하고, 제2 반도체기판(2)은 관통전극(12)의 측면방향으로 이격배치되며, 제1 반도체기판(1)으로부터 돌출된 관통전극(12)의 측면 및 제2 반도체소자(6)의 측면은 절연재(13)로 피복되고, 관통전극(12)의 일단은, 제1 반도체기판(1)의 이면으로부터 노출되며, 타단은, 제2 반도체기판(2)의 이면과 동일 높이에 위치함과 동시에, 절연재(13)로부터 노출되었다.
반도체장치, 제조방법, 절연막, 관통전극, 기판, 레지스트, 도금, 피복, 개구

Description

반도체장치 및 그 제조방법{SEMICONDUCTOR DEVICE AND METHOD OF MANUFACTURING THE SAME}
도 1은 본 발명의 실시예 1을 나타내는 반도체장치의 단면도이다.
도 2는 종래의 반도체장치의 단면도이다.
도 3은 본 발명의 실시예 2를 나타내는 반도체장치의 단면도이다.
도 4는 종래의 반도체장치의 제조방법의 공정도이다.
도 5는 종래의 반도체장치의 제조방법의 공정도이다.
도 6은 본 발명의 실시예 3을 나타내는 반도체장치의 제조방법의 공정도이다.
도 7은 본 발명의 실시예 3을 나타내는 반도체장치의 제조방법의 공정도이다.
도 8은 본 발명의 실시예 3을 나타내는 반도체장치의 제조방법의 공정도이다.
도 9는 본 발명의 실시예 3을 나타내는 반도체장치의 제조방법의 공정도이다.
도 10은 본 발명의 실시예 3을 나타내는 반도체장치의 제조방법의 공정도이 다.
도 11은 본 발명의 실시예 3을 나타내는 반도체장치의 제조방법의 공정도이다.
도 12는 본 발명의 실시예 3을 나타내는 반도체장치의 제조방법의 공정도이다.
도 13은 본 발명의 실시예 3을 나타내는 반도체장치의 제조방법의 공정도이다.
도 14는 본 발명의 실시예 3을 나타내는 반도체장치의 제조방법의 공정도이다.
도 15는 본 발명의 실시예 3을 나타내는 반도체장치의 제조방법의 공정도이다.
도 16은 본 발명의 실시예 3을 나타내는 반도체장치의 제조방법의 공정도이다.
도 17은 본 발명의 실시예 3을 나타내는 반도체장치의 제조방법의 공정도이다.
도 18은 본 발명의 실시예 3을 나타내는 반도체장치의 제조방법의 공정도이다.
도 19는 본 발명의 실시예 3을 나타내는 반도체장치의 제조방법의 공정도이다.
도 20은 본 발명의 실시예 4를 나타내는 반도체장치의 단면도이다.
도 21은 본 발명의 실시예 4를 나타내는 반도체장치의 단면도이다.
도 22는 본 발명의 실시예 5를 나타내는 반도체장치의 제조방법의 공정도이다.
도 23은 본 발명의 실시예 5를 나타내는 반도체장치의 제조방법의 공정도이다.
도 24는 본 발명의 실시예 5를 나타내는 반도체장치의 제조방법의 공정도이다.
도 25는 본 발명의 실시예 5를 나타내는 반도체장치의 제조방법의 공정도이다.
도 26은 본 발명의 실시예 5를 나타내는 반도체장치의 제조방법의 공정도이다.
도 27은 본 발명의 실시예 5를 나타내는 반도체장치의 제조방법의 공정도이다.
도 28은 본 발명의 실시예 5를 나타내는 반도체장치의 제조방법의 공정도이다.
도 29는 본 발명의 실시예 6을 나타내는 반도체장치의 단면도이다.
도 30은 본 발명의 실시예 7을 나타내는 이면절연막의 형성방법의 공정도이다.
도 31은 본 발명의 실시예 7을 나타내는 이면절연막의 형성방법의 공정도이다.
도 32는 본 발명의 실시예 7을 나타내는 이면절연막의 형성방법의 공정도이다.
도 33은 본 발명의 실시예 8을 나타내는 반도체장치의 단면도이다.
도 34는 본 발명의 실시예 9를 나타내는 제2 돌기전극의 형성방법의 공정도이다.
도 35는 본 발명의 실시예 9를 나타내는 제2 돌기전극의 형성방법의 공정도이다.
도 36은 본 발명의 실시예 9를 나타내는 제2 돌기전극의 형성방법의 공정도이다.
도 37은 본 발명의 실시예 9를 나타내는 제2 돌기전극의 형성방법의 공정도이다.
도 38은 본 발명의 실시예 10을 나타내는 제1 돌기전극의 형성방법의 공정도이다.
도 33은 본 발명의 실시예 10을 나타내는 제1 돌기전극의 형성방법의 공정도이다.
도 40은 본 발명의 실시예 10을 나타내는 제1 돌기전극의 형성방법의 공정도이다.
도 41은 본 발명의 실시예 10을 나타내는 제1 돌기전극의 형성방법의 공정도이다.
도 42는 본 발명의 실시예 11을 나타내는 반도체장치의 단면도이다.
도 43은 본 발명의 실시예 12를 나타내는 반도체장치의 단면도이다.
도 44는 본 발명의 실시예 13을 나타내는 반도체장치의 단면도이다.
도 45는 본 발명의 실시예 13을 나타내는 반도체장치의 단면도이다.
도 46은 본 발명의 실시예 14를 나타내는 반도체장치의 단면도이다.
도 47은 본 발명의 실시예 14를 나타내는 반도체장치의 단면도이다.
도 48은 본 발명의 실시예 14를 나타내는 반도체장치의 단면도이다.
도 49는 본 발명의 실시예 14를 나타내는 반도체장치의 단면도이다.
도 50은 본 발명의 실시예 15를 나타내는 반도체장치의 단면도이다.
도 51은 본 발명의 실시예 15를 나타내는 반도체장치의 단면도이다.
도 52는 본 발명의 실시예 15를 나타내는 반도체장치의 단면도이다.
도 53은 본 발명의 실시예 15를 나타내는 반도체장치의 단면도이다.
도 54는 본 발명의 실시예 15를 나타내는 반도체장치의 단면도이다.
도 55는 본 발명의 실시예 15를 나타내는 반도체장치의 단면도이다.
도 56은 본 발명의 실시예 16을 나타내는 반도체장치의 제조방법의 공정도이다.
도 57은 본 발명의 실시예 16을 나타내는 반도체장치의 제조방법의 공정도이다.
도 58은 본 발명의 실시예 16을 나타내는 반도체장치의 제조방법의 공정도이다.
도 59는 본 발명의 실시예 16을 나타내는 반도체장치의 제조방법의 공정도이 다.
도 60은 본 발명의 실시예 17을 나타내는 반도체장치의 제조방법의 공정도이다.
도 61은 본 발명의 실시예 17을 나타내는 반도체장치의 제조방법의 공정도이다.
도 62는 본 발명의 실시예 17을 나타내는 반도체장치의 제조방법의 공정도이다.
도 63은 본 발명의 실시예 17을 나타내는 반도체장치의 제조방법의 공정도이다.
도 64는 본 발명의 실시예 18을 나타내는 반도체장치의 제조방법의 공정도이다.
도 65는 본 발명의 실시예 18을 나타내는 반도체장치의 제조방법의 공정도이다.
도 66은 본 발명의 실시예 18을 나타내는 반도체장치의 제조방법의 공정도이다.
도 67은 본 발명의 실시예 19를 나타내는 반도체장치의 단면도이다.
도 69는 본 발명의 실시예 19를 나타내는 반도체장치의 제조방법의 공정도이다.
도 70은 본 발명의 실시예 19를 나타내는 반도체장치의 제조방법의 공정도이다.
도 71은 본 발명의 실시예 19를 나타내는 반도체장치의 제조방법의 공정도이다.
도 72는 본 발명의 실시예 19를 나타내는 반도체장치의 제조방법의 공정도이다.
도 73은 본 발명의 실시예 20을 나타내는 반도체장치의 단면도이다.
도 74는 본 발명의 실시예 21을 나타내는 반도체장치의 단면도이다.
도 75는 본 발명의 실시예 21을 나타내는 반도체장치의 단면도이다.
도 76은 본 발명의 실시예 22를 나타내는 반도체장치의 단면도이다.
도 77은 본 발명의 실시예 22를 나타내는 반도체장치의 단면도이다.
도 78은 본 발명의 실시예 23을 나타내는 반도체장치의 단면도이다.
도 79는 본 발명의 실시예 23을 나타내는 반도체장치의 단면도이다.
도 80은 본 발명의 실시예 24를 나타내는 반도체장치의 단면도이다.
도 81은 본 발명의 실시예 24를 나타내는 반도체장치의 단면도이다.
도 82는 본 발명의 실시예 25를 나타내는 반도체장치의 제조방법의 공정도이다.
도 83은 본 발명의 실시예 25를 나타내는 반도체장치의 제조방법의 공정도이다.
도 84는 본 발명의 실시예 25를 나타내는 반도체장치의 제조방법의 공정도이다.
도 85는 본 발명의 실시예 25를 나타내는 반도체장치의 제조방법의 공정도이 다.
도 86은 본 발명의 실시예 25를 나타내는 반도체장치의 제조방법의 공정도이다.
도 87은 본 발명의 실시예 26을 나타내는 반도체장치의 단면도이다.
도 88은 본 발명의 실시예 27을 나타내는 반도체장치의 단면도이다.
도 89는 본 발명의 실시예 27을 나타내는 반도체장치의 단면도이다.
도 90은 본 발명의 실시예 28을 나타내는 반도체장치의 단면도이다.
도 91은 본 발명의 실시예 29를 나타내는 반도체장치의 단면도이다.
도 92는 본 발명의 실시예 30을 나타내는 반도체장치의 단면도이다.
도 93은 본 발명의 실시예 18을 나타내는 반도체장치의 제조방법의 공정도이다.
도 94는 본 발명의 실시예 18을 나타내는 반도체장치의 제조방법의 공정도이다.
*도면의 주요부분에 대한 부호의 설명*
1 : 제1 반도체기판 2 : 제2 반도체기판
3 : 제1 반도체회로 4 : 제2 반도체회로
5 : 제1 반도체소자 6 : 제2 반도체소자
7 : 제1 전극 8 : 제2 전극
9 : 접속배선(배선층) 10 : 제1 외부단자
11 : 제2 외부단자 12 : 관통전극
13 : 절연재 20 : 범프전극
30 : 절연막 31 : 레지스트
32 : 지지체 33 : 접착층
40 : 제1 절연막 41 : 제2 절연막
42 : 도금금속 44 : 새로운 제1 외부단자
60 : 이면절연막 70 : 대향전극(양극)
71 : 용액 80 : 제1 돌기전극
81 : 제2 돌기전극 90 : 전기도금액
91 : 무전해 도금액 110 : 수지
140 : 절연막 150 : 배선층
151 : 보호막 152 : 전극(랜드)
160 : 땜납볼 170 : 도전재의 기둥(도금)
181 : 용액 182 : 절연막
190 : SOI 기판 모재 191 : 절연층
240 : 제3 반도체소자 241 : 제3 반도체회로
242 : 제3 전극 243 : 관통전극
244 : 제4 반도체소자 245 : 제4 반도체회로
246 : 제4 전극 260, 261 : 반도체장치
290 : 반도체모듈 291 : 제3 반도체 소자군
본 발명은, 반도체장치의 전극구조, 특히 관통전극을 갖는 반도체장치와 그 실장구조에 관한 것이다.
종래의 반도체장치는, 반도체기판에 개구를 갖는 레지스트를 형성하여, 개구에 도금을 시행하여 도전기둥을 형성하고, 도전기둥을 수지로 굳히는 것에 의해 제조되고 있었다(예를 들면, 특허문헌 1 참조).
[특허문헌 1]
일본특허공개평 11-307937호 공보(제7페이지, 도 1)
종래의 반도체장치는 이상과 같이 제조되고, 특히, 관통전극을 갖는 반도체장치는, 반도체기판 내를 전극이 관통하여, 절연막에 의해, 관통전극과 반도체기판을 전기적으로 이격하고 있다. 이러한 반도체장치를 제조하기 위해서는, 우선 에칭가공에 의해, 반도체기판에 미세한 홀을 깊게(높은 애스펙트비로) 형성하여, 홀의 내벽에 피복성이 좋게, 화학적 기상 성장법(CVD : Chemical Vapor Deposition)에 의해 절연막을 퇴적하고, 더욱이 전기도금의 음극이 되는 금속막을, 화학적 기상 성장법에 의해 피복성 좋게 퇴적시킨다.
이 금속막을 음극으로 하여 전기도금으로 홀 부분에 금속을 매립한 후, 나머 지 화학기상성장법에 의한 절연막과, 도금에 의한 금속을 제거하여, 반도체기판의 이면으로부터 반도체기판을 연삭함으로써 홀 저부의 금속을 노출시키고 있었다.
그러나, 반도체기판에 애스펙트비가 큰 홀을 형성하고, 홀의 적어도 측벽에 절연막을 피복성 좋게, 결함이 생기지 않도록 퇴적하는 것이 필요하지만, 이것 자체가 꽤 어려운 기술이었다.
또한, 도금의 음극은 홀 저부뿐만 아니라 측벽부에도 피착되어 있기 때문에, 홀에 전기도금으로 금속을 매립할 때, 저부로부터의 도금성장뿐만 아니라, 측벽부로부터도 도금성장이 발생한다. 일반적으로, 도금의 유동성이 좋은 홀 상부의 측벽에서의 성장속도가 빠르기 때문에, 도금을 진행시킴에 따라, 홀 상부가 먼저 메워져 버려, 그 밑의 부분에 도금되지 않은 부분에 도금되지 않는 부분이 생길 우려가 있었다. 이것을 피하기 위해 도금성장을 제어하는 것이 필요하지만, 제어는 매우 곤란했었다.
이러한 것이, 반도체장치의 제조 자체를 곤란하게 하고 있었기 때문에, 그 보급을 방해하고 있고, 제조된 반도체장치도, 수율이 매우 낮고, 비싸게 되어, 신뢰성이 낮아지게 되어 있었다.
본 발명은 상기한 바와 같은 문제점을 해결하기 위해 이루어진 것으로, 제조가 용이한 관통전극을 구비한 반도체장치를 얻는 것을 목적으로 한다. 다른 목적은, 그 반도체장치를 높은 수율로 용이하게 제조할 수 있는 방법을 제공하는 것으로 한다.
본 발명에 관한 반도체장치는, 서로 대향배치된 대향면을 갖는 제1 및 제2 반도체기판과, 제1 반도체기판의 대향면 상에 형성되고, 제1 반도체회로 및 제1 전극으로 이루어지는 제1 반도체소자와, 제2 반도체기판의 대향면 상에 형성되고, 제2 반도체회로 및 제2 전극으로 이루어지는 제2 반도체소자와, 제1 및 제2 전극의 사이에 끼워 유지된 도전재로 이루어지는 배선층과, 제1 반도체기판을 관통함과 동시에, 배선층을 통해 제1 및 제2 전극에 접속된 관통전극을 구비하고, 제2 반도체기판은 제1 반도체기판에 탑재되며, 관통전극의 측면방향으로 이격배치되고, 제1 반도체기판으로부터 돌출된 관통전극의 측면 및 제2 반도체소자의 측면은 절연재로 피복되며, 관통전극의 일단은, 제1 반도체기판의 이면에서 제1 외부단자로서 노출되고, 관통전극의 타단은, 제2 반도체기판의 이면과 동일 높이에 위치함과 동시에, 제2 외부단자로서 절연재로부터 노출된 것이다
[발명의 실시예]
(실시예 1)
이하, 도면을 참조하면서, 본 발명의 실시예 1에 대하여 상세히 설명한다. 도 1은 본 발명의 실시예 1을 나타내는 반도체장치의 단면도이고, 도 2는 종래의 반도체장치의 단면도이다.
도 1에서, 제1 반도체기판 상에 제1 반도체회로(3)가 형성되고, 제1 반도체회로(3) 내에 또는 그 둘레 에지부에는, 제1 전극(또는 전극군)(7)이 형성되어 있 다.
또한, 제2 반도체기판(2) 상에는, 제2 반도체회로(4)가 형성되고, 제2 반도체회로(4)의 소정위치에는, 제2 전극(또는 전극군))(8)이 형성되어 있다.
제1 반도체기판(1) 상에 형성되어 제1 반도체회로(3)를 포함하는 제1 반도체소자(5)와, 제2 반도체기판 상에 형성되어 제2 반도체회로(4)를 포함하는 제2 반도체소자(6)와는, 각각의 회로형성면끼리를 대향배치시켜, 제1 전극(7)과 제2 전극(8)을 통해 서로 접속되어 있다.
또한, 제1 반도체소자(5)의 제1 반도체회로(3)가 형성되어 있는 면의 반대의 면(이면)으로부터 노출하고, 제2 반도체기판(2)의 방향으로 수직으로 얇게 펴, 제2 반도체소자(6)의 제2 반도체회로(4)가 형성되어 있는 반대의 면까지 도달하는 기둥형의 관통전극(12)이 형성되어 있다.
관통전극(12)의 일단은, 제1 반도체기판(1)으로부터 노출되어, 제1 외부단자(10)로서 외부장치와 접속가능하고, 또한, 관통전극(12)의 타단은, 제2 반도체기판(2)의 제2 반도체소자(6)의 제2 반도체회로(4)의 형성면의 반대의 면에 의해 구성되는 평면과 대략 동일한 평면으로부터 노출되어, 제2 외부단자(11)로서, 외부장치와 접속가능하다.
제1 외부단자(10)의 배선층(9)은, 제1 반도체기판(1)주면 상에 형성되어 있고, 제1 반도체기판(1) 상에서는, 일단이 관통전극(12)에 접속되고, 타단이 제1 및 제2 전극(7, 8) 중 어느 하나가 적어도 한쪽에 접속하는 배선층을 형성하고 있다.
또한, 제1 및 제2 반도체기판(1, 2)의 회로형성면의 반대의 면(이면)과, 제2 반도체기판(2)과 대략 동일평면인 관통전극(12)의 정상부(제2 외부단자(11))와, 제1 반도체기판(1)의 측면과의 면 이외의 면은, 절연재(13)로 피복되어 있다. 또한, 도 1에서, 참조번호 30은 절연막을 나타낸다.
한편, 종래의 반도체장치는 도 2와 같이, 반도체기판(21) 상에 1개의 반도체회로(22)를 형성하고, 반도체기판(21)의 상하 양면을 절연막(23)으로 피복하고 있다. 관통전극(12)은 반도체기판(21)을 관통하여, 노출된 관통전극의 양단은 돌기전극(24)으로 하고 있다. 또한, 도면에서 참조번호 9는 배선층을 나타낸다.
이상과 같이, 종래의 반도체장치에 비해, 본 실시예의 반도체장치는, 동일한 관통전극을 갖는 종래의 반도체장치와 거의 동일한 체적으로, 용이하게 약 2배의 반도체회로를 탑재할 수 있다.
(실시예 2)
도 3은, 본 발명의 실시예 2를 나타내는 반도체장치의 단면도이다.
이때, 도 3에서 전술(도 1 참조)과 동일한 것은 동일부호를 부착하고 상술을 생략한다.
상기 실시예 1에서는, 제1 전극(7)과 제2 전극(8)을 직접접촉시킴으로써, 제1 반도체소자(5)와 제2 반도체소자(6)를 접속시켰다. 본 실시예에서는, 도 3과 같이, 제1 전극(7)과 제2 전극(8)과의 사이에 범프전극(20)을 형성함으로써, 제1 반도체소자(5)와 제2 반도체소자(6)를 접속해도 된다.
이러한 접속방법으로 함으로써, 제1 반도체소자(5)와 제2 반도체소자(6)와의 접속이 용이하게 된다.
또한, 본 실시예에서, 관통전극(12)에 접속하는 배선층(9)을 일부 이용하여, 제1 반도체소자(5)와 범프전극(20)과의 접속을 행할 수 있다.
이때, 범프전극(20)은, 제1 반도체기판(1)측에 형성되어도, 제2 반도체기판(2)측에 형성되어도, 혹은 양측에 형성되어도 된다.
(실시예 3)
상기 실시예 1 및 2의 반도체장치의 제조방법에 대하여 설명한다.
도 4∼도 5는, 종래의 반도체장치의 제조방법의 공정도이고, 도 6∼도 19는, 본 발명의 실시예 3을 나타내는 반도체장치의 제조방법의 공정도이다.
이때, 도 4∼도 19에서, 전술(도 1∼도 3 참조)과 동일한 것은 동일부호를 붙이고 상술을 생략한다.
예를 들면, 전술한 도 2와 같은 종래의 반도체장치의 관통전극을 형성하는 경우에는, 도 4와 같이, 반도체기판(21)에 애스펙트비가 높고, 깊은 홀(25)을 형성하고, 그 내벽에 절연막(26), 또한, 도금의 하지금속(27)을 피복시킨다.
더욱이, 도 5와 같이, 홀(25)을 매립하기 위한 도금(28)을 시행하여, 관통전극(12)의 형성을 행하여 간다.
다음에, 본 실시예에서의 관통전극(12)을 갖는 반도체장치의 제조방법에 대하여 설명한다.
도 6에 나타낸 스텝에서, 우선, 소정의 전기저항을 갖는 p형 또는 n형의 제1 반도체기판(1) 상에 접속단자부를 포함하는 제1 반도체회로(3)를 형성한다.
다음에, 도 7의 스텝에서, 제1 반도체기판(1)의 제1 반도체회로(3)의 둘레 에지부의 위치에 소정 깊이의 홀을 형성한다.
이때, 제1 반도체기판(1)에 형성하는 홀의 깊이는, 반도체소자가 실효적으로 동작하고 있는 두께보다 깊고, 또한 후술하는 제1 반도체기판의 연삭공정에서, 제1 반도체기판(1)에 주는 기계적손상 등이 이 실효적인 동작을 하는 층(활성층)에까지 도달하지 않는 정도, 예를 들면 10um 정도 보다 깊으면 된다.
제1 반도체기판(1)에 홀을 형성할 때, 홀을 극단적으로 깊게 하면 공정상에 여러가지 곤란이 발생한다. 이것을 회피하기 위해서는, 홀은 될 수 있는 한 얕게 하는 것이 바람직하며, 애스펙트비를 1∼2 정도로 할 수 있으면 된다. 홀의 지름을 10um 정도를 실용적인 크기로서 형성하는 경우, 애스펙트비를 고려하면, 홀의 깊이, 바꿔 말하면 제1 반도체장치의 두께는 10∼20um정도, 즉, 20um 이하가 좋다.
다음에, 도 8의 스텝에서, 제1 반도체기판 상에 절연막(예를 들면 SiO)(30)을 퇴적한다. 더욱이, 도 7의 스텝에서 형성한 홀의 저부와, 제1 반도체회로(3)의 소정위치에 있는 제1 반도체회로(3)의 접속단자부과 퇴적된 절연막(30)을 에칭에 의해 제거한다.
도 9의 스텝에서, 일단이 관통전극(12)에 접속하는 배선이 되어, 후술하는 도금시의 하지가 되는 금속막(9)을 퇴적하고, 배선패턴(접속배선, 배선층)(9)으로 가공한다. 이때 가공된 금속막(9)은, 절연막(30)을 제거한 홀 저부 및 홀 측벽부에도 형성된다.
다음에, 도 10에서 포토레지스트(31)를 도포하고, 사진제판에 의해, 도 7의 스텝에서 형성한 홀의 위쪽부를 개구한 소정두께의 포토레지스트 패턴(레지스트 31)을 형성한다.
이때, 레지스트막은 기둥형의 관통전극이 되는 도금막보다 약간 두껍고, 예를 들면 50um∼100um 정도로 한다.
다음에, 도 11의 스텝에서, 반도체기판의 도전성을 이용하여, 제1 반도체기판(1)을 음극으로 하여, 전기도금에 의해, 예를 들면 Cu와 같은 금속을 레지스트 패턴(31)의 개구부에 매립한다.
이때, 도금의 성장에 적합한 하지가 되는 예를 들면 Cu와 같은 금속재료를, 도 9의 스텝에서 형성한 접속배선(9)의 적어도 최표면이 되도록 미리 형성해 둔다.
도 12의 스텝에서, 미리 제2 반도체기판(2)에, 제2 반도체회로(4) 및 범프전극(20)을 형성하고, 개편화한 제2 반도체소자(6)를 준비한다.
도 10의 스텝에서 형성한 포토레지스트(31)를 제거하고, 제1 반도체기판(1)에 제1 반도체회로(3)를 형성한 제1 반도체소자(5)와, 제2 반도체기판(2)에 제2 반도체회로(4)를 형성한 제2 반도체소자(6)를, 회로형성면을 대향시켜 위치맞춤하여, 범프전극(20)을 통해 제1 반도체소자(5)와 제2 반도체소자(6)를 접속한다.
이때, 제2 반도체소자(6)는, 관통전극(12)이 되는 도금된 기둥(12)의 내측에 탑재된다. 또한, 제2 반도체소자(6)는 도금의 높이(두께)보다 두꺼워도 되며, 예를 들면 도금된 기둥(12) 높이의 10배 정도의 500um∼700um이어도 된다.
다음에, 도 13의 스텝에서, 제1 반도체기판 상에서, 제2 반도체소자(6) 및 관통전극(12)이 되는 도금된 기둥의 전부를 덮도록, 예를 들면 에폭시수지와 같은 당초 유동성이 있어, 경화 후 양호한 절연재(13)로 피복하여, 경화시킨다.
도 14의 스텝에서, 제2 반도체소자(6)의 절연재(수지)(13)를, 관통전극(도금된 기둥)의 정상부(12)가 노출할 때까지 연삭한다.
이때, 제2 반도체소자(6)는 도금된 기둥(12)의 높이보다 두껍기 때문에, 제2 반도체소자(6)의 이면이 노출하게 된다.
도 15의 스텝에서, 제2 반도체소자(6)측에 접착층(33)을 통해 지지체(32)를 붙이고, 제1 반도체기판(1)의 이면(제1 반도체회로(3) 형성면의 반대의 면)으로부터, 관통전극 저부 또는 홀 저부에 퇴적한 접속배선(9)의 배면이 노출할 때까지 연삭가공을 행한다.
도 16의 스텝과 같이, 필요에 따라, 제1 반도체기판(1) 이면의 기계연삭에 의한 손상부 제거를 위해 반도체기판 자체를 소정량만큼 에칭제거한다.
또한, 도 17의 스텝과 같이, 관통전극 저부의 배선층(9) 혹은 관통전극 저부 자체의 기계연삭 흠 제거를 위해, 이 부분을 소정량만큼 에칭제거한다.
이때, 이 제1 반도체기판(1)의 에칭제거나 관통전극 저부의 에칭제거에 대해서는, 어느 한쪽을 생략하는 것도, 양쪽 모두 생략하는 것도 가능하고, 관통전극 저부는, 외부단자로서 사용할 수 있어, 오히려 이것들의 공정순서를 교체하는 것도 가능하다.
도 18의 스텝에서, 접착층(33)과 동시에 지지체(32)를 벗겨내어, 전술한 도 3과 같은, 관통전극을 갖는 반도체장치가 형성된다.
이때, 관통전극(12)의 제1 반도체기판(1)으로부터의 높이는, 애스펙트비를 작게 하여 결정하는 방법이 바람직하다. 그러나, 너무 작게 하면 총두께가 얇아져 버려, 반도체기판(제1 반도체기판(1)의 두께와 제2 반도체기판의 두께와의 합계) 자체의 굴절 강성이 저하해 버린다. 따라서, 실용적으로 두껍게 도포한 레지스트(31)가 개구하고, 이 부분을 도금으로 매립하는 것이 가능한 한계두께가 50um∼100um 정도라고 하면, 반도체장치의 총두께는 100um 정도 또는 그것 이하인 것이 좋다.
이때, 도 19의 스텝에서, 도 13의 절연재(13)의 피복 전에, 제1 반도체기판(1), 제2 반도체기판(2) 및 관통전극(12)에 참조번호 32로 나타내는 바와 같이 비도전 페이스트(NCP : Non Conductive Paste)를 프리코트하여, 플립칩 본딩(플립칩 결합)(FCB : Flip Chip Bonding ) 후, 수지 등의 절연재(13)로 피복함으로써, 비도전 페이스트에 의한 강도와 신뢰성을 향상시킬 수 있다.
이 경우, 비도전 페이스트 외에, 비도전필름(NCF : Non Conductive Film), 이방도전 페이스트(ACP : Anisotropic Conductive Paste), 이방도전필름(ACF : Anis tropic Conductive Film)을 사용해도 동일한 효과를 얻을 수 있다.
종래의 반도체장치를 제조하는 경우, 관통전극의 형성에서는, 애스펙트비가 높고, 깊은 홀(25)의 에칭과, 홀(25)에의 피복성이 좋은 절연막(26) 및 도금의 하지금속(27)의 퇴적은 곤란했었다.
또한, 깊은 홀(25)에서는, 공동(空洞)형성이 발생하지 않은 구멍의 매립도금이 곤란할뿐만 아니라, 홀 측벽부로부터도 성장이 행해지기 때문에, 도금액의 유동 성이 좋고, 또한 전해집중하기 쉬운 홀 상부의 성장속도가 빠름으로써, 공동을 발생시키지 않은 구멍의 매립도금은 곤란했었다.
본 실시예와 같은 공정에 의해 관통전극을 갖는 반도체장치를 형성함으로써, 종래의 관통전극형성을 위한 깊은 홀의 형성이나, 그 측벽에의 피복성이 좋은 절연막의 형성, 전기도금에 의한 홀의 구멍의 메립시에 홀 측벽이나, 특히 그 홀 상부로부터의 도금성장에 의한 홀 중앙부 부근의 도금의 공동을 억제하기 위한 곤란한 기술을 사용할 일이 없다.
본 실시예에서는, 애스펙트비가 낮은 홀의 형성을 행하고, 또한, 먼저 전기도금에 의해 홀 저부로부터의 도금성장만으로 관통전극을 세운 후, 관통전극 주위를 절연재로 덮음으로써, 피복이 어려운 전극측벽 주요부의 절연막을 퇴적할 일이 없고, 또한, 홀 측벽부에 도금의 음극이 되는 금속막을 퇴적할 일이 없으며, 공동이 생기지 않는 관통전극을 간단히 형성할 수 있다. 또한, 종래의 거의 2배의 집적도의 반도체장치를 용이하게 형성할 수 있다.
(실시예 4)
도 20 및 도 21은 본 발명의 실시예 4를 나타내는 반도체장치의 단면도이다.
이때, 도 20 및 도 21에서, 전술(도 1∼도 19 참조)한 것과 동일한 것은 동일부호를 부착하고 상술을 생략한다.
도 20 및 도 21에서, 제1 반도체기판(1)에서, 제1 반도체기판(1)의 주연부 이외(제2 반도체소자(6)와의 대향하는 영역 내)에 제1 반도체기판(1) 내를 관통한 새로운 제1 외부단자(44)를 설치한다.
도 20에서는, 제1 외부단자(44)가 범프전극(20)을 통해 제2 반도체소자(6)에 접속되어 있고, 또한, 도 21에서는, 접속배선(9)을 통해 제1 반도체소자(5)의 반도체회로(3)에 접속되어 있다.
이와 같이, 반도체장치는 제1 외부단자(10, 44)를 통하여 제1 및 제2 반도체회로와 여러가지의 접속방법이 가능하고, 설계의 자유도를 향상시킬 수 있다.
(실시예 5)
상기 실시예 4에 나타낸 반도체장치의 제조방법에 대하여 설명한다.
도 22∼도 28은, 본 발명의 실시예 5를 나타내는 반도체장치의 제조방법의 공정도이다.
이때, 도 22∼도 28에서, 전술(도 1∼도 21 참조)한 것과 동일한 것은 동일부호를 부착하고 상술을 생략한다.
도 22의 스텝에서, 소정의 전기저항을 갖는 p형 또는 n형의 제1 반도체기판(1) 상에 제1 반도체회로(3)를 형성한다. 더욱이, 회로형성부는, 미리, 소정의 홀 형성부와 접속부(전극부)와의 위치를 제외하고 절연막(30)으로 덮어져 있다.
다음에, 도 23의 스텝에서, 절연막(30)의 상면에 또 제1 절연막(40)을 퇴적하고, 소정두께의 레지스트(31)를 형성하여, 홀 형성부를 제거한다.
도 24의 스텝에서, 제1 절연막(40)을 마스크로 하여, 제1 반도체기판(1)의 2 개소의 홀 형성부에 소정깊이의 홀을 각각 형성한다.
다음에, 도 25의 스텝에서, 제1 절연막(40)의 상면에 제2 절연막(41)을 퇴적한다. 또한. 에칭에 의해, 홀의 저부 및 제1 반도체회로(3)의 소정위치에 있는 접속부(전극)의 모든 절연막과, 접속배선(9)이 되는 부분의 제2 절연막(41)을 제거한다.
도 26에서, 제1 반도체기판(1)의 상면에 도금의 하지가 되는 금속막(9)을 퇴적한다. 또한, 금속막(9) 또는 제1 반도체기판(1)을 음극으로 하여, 홀 접속부 및 배선층(9)을 포함하는 제1 반도체기판의 상면에 대하여 전기도금을 행하고, 도금금속(42)을 성장시킨다.
다음에, 도 27에서, 제2 절연막(41)이 노출되기까지 전체면에 형성된 도금금속(42)을 화학적 기계연마법(CMP)에 의해 연삭한다.
이때, 제2 절연막(41) 면보다 오목형으로 되어 있는 홀, 접속부, 배선층(9)의 금속부분이 잔류한다.
도 28에서, 연삭면에 관통전극 형성부를 개구한 레지스트 패턴(31)을 형성하고, 제1 반도체기판(1)을 음극으로 하여, 전기도금에 의해, 금속을 레지스트 패턴 개구부에 매립한다.
이후, 도 12∼도 18까지의 공정과 마찬가지로, 제1 반도체소자(1)와 제2 반도체소자(6)를 접속하여, 전술한 도 20 및 도 21과 같은, 관통전극(12)을 갖는 반도체장치가 형성된다.
이와 같이, 종래와 같이 곤란한 기술을 사용할 일 없이, 관통전극을 형성할 수 있어, 종래의 거의 2배의 집적도로, 복수의 외부단자를 갖는 반도체장치를 용이하게 형성할 수 있다.
이때, 여기서는 소위 듀얼머신의 응용으로서 나타냈지만, 포토에칭에 의한 금속막패턴 형성과, 홀 부분의 구멍 매립도금을 사용해도 동일한 구조의 반도체장치를 형성할 수 있다.
(실시예 6)
도 29는 본 발명의 실시예 6을 나타내는 반도체장치의 단면도이다.
이때, 도 29에서, 전술(도 1∼도 28 참조)한 것과 동일한 것은 동일부호를 부착하고 상술을 생략한다.
도 29에서, 제1 반도체기판(1)의 제1 외부단자(10)측의 노출된 반도체에 절연막(이면절연막)(60)을 설치함으로써, 반도체장치가 전기적·화학적으로 안정된 것이 되어, 신뢰성을 향상시킬 수 있다.
(실시예 7)
상기 실시예 6에 나타낸 이면절연막(60)의 형성방법에 대하여 설명한다.
도 30∼도 32는, 본 발명의 실시예 7을 나타내는 이면절연막(60)의 형성방법의 공정도이다.
이때, 도 30∼도 32에서, 전술(도 1∼도 29 참조)과 동일한 것은 동일부호를 부착하고 상술을 생략한다.
도 30에서, 도 16의 공정과 마찬가지로, 제1 반도체기판(1) 이면의 기계연삭에 의한 손상부 제거를 위해 반도체기판 자체를 소정량만큼 에칭제거한다.
다음에, 도 31에서, 전원(72)의 한쪽을 용액(71) 중에 침전된 반도체장치의 제1 반도체기판(1)에 접속하고, 다른쪽을 제1 반도체기판(1)의 외부단자(10)에 노출면측에 대향시켜 배치한 전극(대향전극)(70)을 접속하여, 제1 반도체기판(1)에 통전시킨다. 제1 반도체기판(1)에 통전시키면, 제1 반도체기판(1) 자체가 노출된 부분만이 양극산화하여, 이면절연막(60)이 형성된다.
이때, 전극(70)을 제1 외부단자가 노출된 제1 반도체기판(1)의 면측에 대항시켰지만, 반드시 대향시킬 필요는 없다.
도 32에서, 제1 외부단자(10)가 형성되는 부분의 접속배선(9)을 제거하여, 관통전극 저부를 노출시킨다.
이와 같이, 비교적 간단히, 선택적으로, 즉, 관통전극(10)의 저부를 제외하는 제1 반도체기판(1) 자체의 노출부분에만, 이면절연막(60)을 형성할 수 있다.
또한, 마찬가지로, 전착도장의 원리에 의해, 절연성의 유기막을 선택적으로 형성하는 것도 할 수 있다.
이때, 반도체공정에서 일반적으로 사용되는 절연막의 퇴적과, 전극부의 에칭제거에 의한 제조방법을 사용하는 것이 가능한 것은 말할 필요도 없다.
(실시예 8)
도 33은 본 발명의 실시예 8을 나타내는 반도체장치의 단면도이다.
이때, 도 33에서, 전술(도 1∼도 32참조)한 것과 동일한 것은 동일부호를 부착하고 상술을 생략한다.
도 33에서, 제1 및 제2 외부단자 10 및 11 중 적어도 한쪽에 돌기전극(80, 81)(제1 돌기전극(80), 제2 돌기전극(81))을 형성함으로써, 외부단자를 통해 접속성을 향상시킬 수 있다.
(실시예 9)
상기 실시예 8에 나타내는 제2 돌기전극(81)의 형성방법에 대하여 설명한다.
도 34∼도 37은, 본 발명의 실시예 8을 나타내는 제2 돌기전극(81)의 형성방법의 공정도이다.
이때, 도 34∼도 37에어서, 전술(도 1∼도 33참조)한 것과 동일한 것은 동일부호를 부착하고 상술을 생략한다.
도 34에서, 도 14의 공정과 마찬가지로, 제2 반도체소자 탑재측으로부터 절연재(13)를, 관통전극(12)이 노출할 때까지 연삭한다.
다음에, 도 35의 스텝에서, 전원(72)의 일단을 전기도금액(90) 중의 제1 반도체기판(1)에 접속하고, 타단을 관통전극(12)의 노출면에 대향배치된 전극(70)을 접속하며, 전극(70)을 양극, 제1 반도체기판(1)을 음극으로 하여, 노출된 관통전극 정상부를 하지로서 전기도금을 행하고, 제2 돌기전극(81)을 형성한다.
이때, 전극(70)을 관통전극(12)의 노출면측에 대향배치시켰지만, 반드시 대향시킬 필요는 없다.
다음에, 도 36의 스텝에서, 도 15와 마찬가지로, 제2 반도체소자측에 접착층(33)을 통해 지지체(32)를 붙이고, 제1 반도체기판(1)의 이면으로부터, 관통전극(12)의 저부 또는 홀 저부에 퇴적한 접속배선(9)의 배면이 노출할 때까지 연삭가공을 행한다.
도 37의 스텝에서, 제1 반도체기판 자체를 소정량만큼 에칭제거한다.
도 35의 스텝에서는, 도통이 있는 제1 반도체기판(1)∼관통전극(12)이 모두 전기적으로 단락되어 있기 때문에, 이상과 같은 전기도금의 공정을 삽입함으로써, 제2 외부단자(11) 상에만 간단히 제3 돌기전극(81)을 형성할 수 있다.
(실시예 10)
상기 실시예 8에 나타내는 제1 돌기전극(80)의 형성방법에 대하여 설명한다.
도 38∼도 41은, 본 발명의 실시예 8을 나타내는 제1 돌기전극(80)의 형성방법의 공정도이다.
이때, 도 38∼도 41에서, 전술(도 1∼도 37 참조)한 것과 동일한 것은 동일부호를 부착하고 상술을 생략한다.
도 38의 스텝에서, 도 15 또는 도 16에 나타내는 공정과 같이, 관통전극 저부의 하지금속층 제거한 후, 도 39의 스텝에서, 관통전극(12) 저부에 노출된 금속을 하지로서, 전해도금액(91) 중에, 무전해도금에 의해, 관통전극(12)의 저부에 노출된 금속만으로 제1 돌기전극(80)을 형성한다.
또한, 도 40의 스텝에서, 전술한 도 37의 공정 후, 관통전극저부의 하지금속 층을 제거하고, 도 41의 스텝에서, 도 39와 동일하게 무전해도금에 의해, 관통전극(12)의 노출된 저부에 제1 돌기전극(80)을 형성할 수도 있다.
예를 들면, 관통전극(12)이 Cu에 의해 구성되어 있는 경우, 무전해 Ni 도금 등에 의해 선택적으로 성장하는 성질, 즉, 관통전극(12)의 저부에 노출된 금속(Cu 상)에만 무전해도금 피막(예를 들면 Ni)이 성장하는 성질을 이용함으로써, 간단하게 돌기전극을 형성할 수 있다.
(실시예 11)
도 42는, 본 발명의 실시예 11을 나타내는 스택형 반도체장치의 단면도이다.
이때, 도 42에서, 전술(도 1∼도 41 참조)한 것과 동일한 것은 동일부호를 부착하고 상술을 생략한다.
도 42에 나타내는 반도체장치는, 전술까지 나타낸 반도체장치를 복수적층한 것이다.
도 42에서는, 반도체장치를 수직방향으로 2개 적층하고 있고, 제1 돌기전극(80)과, 제2 돌기전극(81)을 접속함으로써 반도체장치가 적층되어 있다.
또한, 상부의 반도체장치의 제1 돌기전극(80)측의 면과, 하부의 반도체의 제2 돌기전극(81)측의 면과는, 수지(110)에 의한 층이 형성되고, 제1 및 제2 돌기전극(80, 81)이 접촉되어 있다.
이와 같이, 반도체장치를 복수적층함으로써, 집적도가 향상함과 동시에 전송로를 짧게 할 수 있기 때문에, 동작속도를 향상시킬 수 있다.
이때, 관통전극위치를 동일하게 해 두면, 개개의 반도체소자는 다른 것이어도 된다.
또한, 도 42에서는, 반도체장치의 상하에 범프전극(제1 및 제2 돌기전극)을 형성한 예로 나타냈지만, 한쪽만이어도 조금도 기능상의 차이는 없다.
(실시예 12)
도 43은, 본 발명의 실시예 12를 나타내는 반도체장치의 단면도이다.
이때, 도 43에서, 전술(도 1∼도 42는 참조)한 것과 동일한 것은 동일부호를 부착하고 상술을 생략한다.
도 43에 나타내는 반도체장치는, 전술까지 나타낸 스택형의 반도체장치를 수직방향으로 2개 적층하고 있고, 각 제1 돌기전극(80)을 접속함으로써 반도체장치가 적층되어 있다.
또한 상부 및 하부의 반도체장치의 제1 돌기전극(80)측의 면에는, 수지(110)에 의한 층이 형성되고, 상부 및 하부의 반도체장치의 제1 돌기전극(80)이 서로 접촉되어 있다.
도 43과 같이, 제1 외부단자 돌기전극끼리를 접속하여 일체화한 것은, 각 개개의 반도체장치에 있어서는 반도체기판(1)의 이면으로부터 제1 반도체회로(활성층)(3)까지의 거리가 짧아, 반도체장치가 이산되어 사용한다고 하면 외란 등의 영향을 받기 쉽다. 또한, 기계적 입장에서도 어느 입장이라 해도 오히려 취약하기 때문에, 이 면끼리를 대향시켜 접속함으로써 보호작용도 얻을 수 있다.
더욱이 이 경우, 이 보호작용 때문에 제1 반도체기판 이면에 형성하는 절연막의 형성을 생략해도, 이 면끼리의 대향접속에 의한 보호작용에 의해, 동등한 신뢰성을 얻을 수 있다.
(실시예 13)
도 44 및 도 45는, 본 발명의 실시예 13을 나타내는 반도체장치의 단면도이다.
이때, 도 44 및 도 45에서, 전술(도 1∼도 43 참조)한 것과 동일한 것은 동일부호를 부착하고 상술을 생략한다.
도 44 및 도 45는, 전술한 실시예 4에서의 제1 외부단자(44)를 추가한 반도체소자를 적층한 것이고, 도 44는, 제1 돌기전극끼리를 접속하여 일체화한 것이며, 도 45는, 제2 돌기전극끼리를 접속하여 일체화한 것이다.
이러한 접속관계에 의해, 도 44와 같이 제1 반도체소자(5)의 이면끼리를 대향시켜 접속한 경우, 일체화한 이것들의 반도체소자 서로의 접속에서 단자수가 많고 전송로도 짧아짐으로써, 일체화한 반도체소자 내부에서의 대규모 또한 고속인 신호처리가 필요한 경우에 유효하게 된다.
또한, 도 45와 같이, 제2 반도체소자(6)의 이면끼리를 대향시켜 접속한 경우, 제1 반도체소자(5)의 이면끼리를 접속한 도 44에 비해, 일체화한 반도체장치는, 외부와의 접속단자를 많이 취하기 때문에, 외부와의 대규모의 신호처리가 필요한 용도에 유효하게 된다.
(실시예 14)
도 46∼도 49는, 본 발명의 실시예 14를 나타내는 반도체장치의 단면도이다.
이때, 도 46∼도 49에서, 전술(도 1∼도 45 참조)한 것과 동일한 것은 동일부호를 부착하고 상술을 생략한다.
도 46 및 도 47에서, 제2 반도체소자(6)의 이면(제2 반도체기판(2)의 이면)이 절연재(13)로 덮어져 있고, 도 46에 나타내는 반도체장치는, 관통전극(12)이나 제2 반도체소자(6)의 측면을 덮은 절연재(13)로, 제2 반도체소자(6)의 이면도 동시에 피복한 것이다. 또한, 도 47에 나타내는 반도체장치는, 관통전극(12)이나 제2 반도체소자(6)의 측면을 덮는 절연재(13)를 피복시키는 공정과, 제2 반도체소자(6)의 이면을 절연막(140)으로 피복시키는 공정을, 다른 공정에서 행한 것이다.
이와 같이, 제2 반도체소자(6)의 이면을 절연재(절연막)로 피복함으로써, 전기적으로 안정될 뿐만 아니라, 일반적으로 절연재(13)는 보호의 기능도 겸비하고 있기 때문에, 화학적, 기계적으로 내성이 향상함으로써 신뢰성이 증가한다.
이때, 도 47과 같이, 다른 공정으로 피복하는 경우, 이때의 절연재(13)는 동일한 재질이어도, 달라도 된다.
또한, 도 46 및 도 47의 반도체장치에 대해서도 마찬가지로, 도 48 및 도 49와 같이, 표면과 이면 중 어느쪽이든, 또는 양쪽에 범프전극(제1 및 제2 돌기전극)을 형성해도 된다. 제1 및 제2 돌기전극형성에 의한 효과는, 전술한 것과 동일하다.
(실시예 15)
도 50∼도 55는, 본 발명의 실시예 15를 나타내는 반도체장치의 단면도이다.
이때, 도 50∼도 55에서, 전술(도 1∼도 49 참조)한 것과 동일한 것은 동일부호를 부착하고 상술을 생략한다.
도 50은, 전술한 실시예 14에서 절연재(13)로 피복된 제2 반도체소자(6) 이면의 영역에 배선층(150)을 형성한 반도체장치를 나타낸다. 배선층(150)은 1층일 필요는 없고, 층간절연막을 통해 2층 이상 형성할 수 있다. 전극형성부를 제외하고, 배선층(150)의 상면에는 보호막(151)이 형성되어 있다. 이 보호층(151)은 노출하는 배선재의 성질에 따라서는 생략할 수 있다.
배선층(150)의 상면의 소정위치는, 전극(랜드)(152)이 형성되어 있다. 또한, 도 51에서는, 전극(152)의 배치위치를 복수로 하는 절연막패턴(151)으로 결정함으로써, 재배선(배선층)(150)의 일부를 복수의 외부단자로서 사용할 수 있다.
도 52~도 54와 같이, 제2 반도제소자(6)의 절연재(13)의 노출면에 배선층(150)을 형성하고(도 52), 또한, 전극형성부를 제외하는 배선층 상면에는 보호막(151)을 형성한다(도 53). 전극형성부에는 전극(152)을 형성하고, 제1 반도체기판(1)의 이면의 연삭가공, 에칭제거를 행하여, 무전해도금에 의해 범프전극(제1 돌기전극(80))을 형성한다(도 54). 도 55와 같이, 전극(152)에는 땜납볼(160)을 형성해도 된다.
이와 같이, 제2 반도체소자(6)의 이면측을 전극(외부단자)으로서 유효하게 이용할 수 있기 때문에, 상부에 노출된 관통전극(12)의 정상부의 크기에 제약되는 일 없이, 큰 전극(152)을 배치할 수 있다.
또한, 전극의 배치의 자유도를 향상시킬 수 있어, 전극수(외부단자수)도 많이 취할 수 있다.
또한, 집적도가 향상함과 동시에, 설계의 자유도를 증가시킬 수 있다.
이때, 여기서는, 실시예 14의 도 46에 대응하는 형태로 나타냈지만, 도 47에도 동일한 구조를 시행해도, 동일한 효과를 얻을 수 있다.
(실시예 16)
상기 실시예 14의 도 46에 나타내는 반도체장치의 제조방법에 대하여 설명한다.
도 56∼도 59는, 본 발명의 실시예 16을 나타내는 반도체 제조방법의 공정도이다.
이때, 도 56∼도 59에서, 전술(도 1∼도 55참조)한 것과 동일한 것은 동일부호를 부착하고 상술을 생략한다. 또한, 제조공정에서, 전술한 도 6∼도 9, 도 15∼도 18에 나타내는 공정은 동일하기 때문에 설명을 생략하고, 도 10∼도 14에 대응하는 설명을 행한다.
도 56의 스텝에서, 후에 접속하는 제2 반도체소자(6)의 두께보다도 두꺼운 레지스트 패턴(31)을 홀 형성부에 개구한다.
다음에, 도 57의 스텝에서, 제1 반도체기판(1)을 음극으로 하여, 전기도금에 의해, 전극재를 레지스트 패턴(31)의 개구부에 매립하여 관통전극(12)을 형성한다.
매립할 때, 접속하는 제2 반도체소자(6)의 이면보다도 높고, 또한 레지스트(31)의 두께보다 두꺼운 전극재를 도금한다.
도 58의 스텝에서, 탑재시의 제2 반도체소자(6)의 이면보다도, 도금한 전극재의 기둥(관통전극)(12)이 높아지도록, 제2 반도체소자(6)는 미리 얇게 가공하여, 범프전극(20)을 통해 제1 반도체소자(5)와 접속한다.
도 59의 스텝에서, 수지나 유리 등의 절연재(13)로 피복하고, 경화시켜, 형성된 관통전극(12)의 정상부가 노출할 때까지 연삭가공을 행한다.
이때, 제2 반도체소자(6)의 두께는 도금된 관통전극의 높이보다도 얇기 때문에, 절연재(13)는, 관통전극(12)의 측면과 동시에, 제2 반도체소자(6)의 이면에도 피복된다.
이와 같이, 레지스트막, 도금의 높이, 탑재하는 반도체소자의 두께를 바꿀 뿐이며, 실시예 3에 표시된 각 공정을 그대로 이용하여, 간단히 제2 반도체소자(6)의 이면을 절연피복할 수 있다.
(실시예 17)
상기 실시예 14의 도 46 및 도 48에 나타내는 반도체장치의 제조방법에 대하여 설명한다.
도 60∼도 63은, 본 발명의 실시예 17을 나타내는 반도체장치의 제조방법의 공정도이다.
또, 도 60∼도 63에서, 전술(도 1∼도 59 참조)한 것과 동일한 것은 동일부호를 부착하고 상술을 생략한다. 또한, 제조공정에서, 전술한 도 6∼도 9, 도 15∼도 18에 나타내는 공정은 동일하기 때문에 설명을 생략하고, 도 10∼도 14에 대응하는 설명을 행한다.
도 60의 스텝에서, 미리 소정의 두께로 연삭한 제2 반도체소자(6)를 소정의 위치에, 범프전극(20) 및 소정의 전극(제2 전극(8))을 통해 접속한다.
다음에, 도 61에서, 예를 들면 감광성 폴리이미드와 같은 당초 유동성이 있어, 도포 후에 감광성을 가지며, 마스크를 통한 노광에 의해 패턴형성이 가능하고, 더욱 경화한 후 양호한 절연막(13)이 되는 재료를, 제2 반도체소자(6)의 두께보다 두껍게 도포한다.
제2 반도체소자 전체를 절연막(13)으로 덮은 후, 노광·현상에 의해, 홀 부분을 개구하여, 경화시킨다.
도 62의 스텝에서, 개구부에 제1 반도체기판(1)을 음극으로 하고, 접속배선층(9)을 하지로서 제2 반도체소자(6)의 두께보다 높게, 전기도금에 의해 도전재를 매립하여, 도전재의 기둥(관통전극)(170)을 형성한다.
도 63에 나타내는 바와 같이, 이때, 전극(170) 전기도금공정에서 감광성 폴리이미드면으로부터 돌출시켜 범프전극으로 해도 되며, 이 경우에는, 별도 범프전극을 형성하는 공정을 생략할 수 있다.
이 후, 필요에 따라, 제2 반도체소자(6)의 이면측으로부터 감광성 폴리이미드를 연삭하여 관통전극이 되는 도전재의 기둥(170)의 정상부를 노출시켜, 정상부 와, 감광성 폴리이미드 표면을 동일한 평탄면으로 해도 된다. 이때, 제2 반도체소자(6)는 도금의 기둥(170)보다 얇기 때문에, 제2 반도체소자 이면에 폴리이미드막이 절연막(13)으로서 잔류한다.
이와 같이, 제2 반도체소자 탑재 후에, 제2 반도체소자 막보다 두꺼운 도금된 기둥을 형성할 수 있으므로, 제2 반도체소자(6)의 탑재, 위치맞춤이 간단하게 된다.
(실시예 18)
도 64∼도 66은, 본 발명의 실시예 18을 나타내는 반도체장치의 제조방법의 공정도이다.
이때, 도 64∼도 66에서, 전술(도 1∼도 63 참조)한 것과 동일한 것은 동일부호를 부착하고 상술을 생략한다. 또한, 제조공정에서, 전술한 도 6∼도 18에 나타내는 공정은 동일하기 때문에 설명을 생략하고, 도 14와 도 15와의 공정의 사이에 이하에 설명하는 공정을 추가한다.
도 64에서, 도 14와 마찬가지로, 절연재(13)를 연삭하여 관통전극 정상부를 노출시킨다.
다음에, 도 65의 스텝에서, 예를 들면 감광성 폴리이미드와 같은 당초 유동성이 있어, 도포 후에 감광성을 가지며, 마스크를 통한 노광에 의해 패턴형성이 가능하고, 더욱 경화한 후 양호한 절연막이 되는 재료(180)를, 제2 반도체소자(6)의 이면에 일정막 두께로 도포한다.
도 66의 스텝에서, 도포한 재료(180)가 감광성을 갖는 절연막인 경우는, 노광현상에 의해, 노출된 관통전극 정상부를 개구하고, 열경화에 의해 절연막으로 한다. 또한, 감광성이 없는 경우는 별도 포토레지스트에 의해 패턴형성하고, 에칭한다.
이와 같이 하여 얻어진 것은, 신뢰성이 높은 양호한 절연막이 된다.
또한, 여기서는 절연막으로서 감광성 폴리이미드를 사용했지만, 화학적 기상 성장법(CVD : Chemical Vapor Deposition) 등의 막형성기술에 의한 퇴적과, 포토레지스트를 사용한 에칭에 의한 패턴형성이라고 했던 반도체공정에서 잘 알려진 기술을 사용함으로써, 더욱 미세가공성과 신뢰관성이 좋은 것으로 된다.
또한, 미세가공성에서는 약간 떨어지는 것이 스크린 인쇄라고 했었던 역시 잘 알려져 있는 수법을 사용하여 간단히 형성할 수 있다. 또한, 이 수법을 금속배선과 층간절연막, 보호막에 적용하여, 제2 반도체소자(6)의 이면에 재배선이나 새로운 외부단자를 간단히 형성할 수 있다.
더욱이 이 수법은, 전술한 실시예 16에서 재배선 등을 형성하는 경우에도 적용할 수 있다.
도 93, 도 94는, 본 발명의 실시예 18을 나타내는 반도체장치의 제조방법의 공정도이다.
이 절연막의 형성은, 도 93 및 도 94에 나타내는 바와 같이, 제1 반도체기판(1)에 통전함으로써, 적어도 공통인 접지전위에 의해 제1 반도체기판(1)∼관통전극(12)∼범프전극(20)을 통해 제2 반도체소자(6)에 전기적으로 접속하고 있기 때문에, 제2 반도체소자(6)의 이면에 전착도장과 동일한 방법에 의해, 예를 들면 폴리이미드계의 재료 등을 절연막(182)으로서 선택적으로 피착할 수 있다.
또한, 이 방법과 마찬가지로, 도 94에 나타내는 바와 같이 양극산화에 의해서도 절연막(182)을 형성할 수 있다.
더욱이, 이들 방법은, 제1 반도체기판(1)을 연삭하여, 지지체를 당겨서 벗긴 후, 실시예 7에 의한 동일한 절연막 형성(이면절연막(60))을 동시에 행할 수도 있다. 동일 도면에서, 72는 전원, 181은 용액을 나타낸다.
(실시예 19)
도 67은, 본 발명의 실시예 19를 나타내는 반도체장치의 단면도이고, 도 68∼도 72는, 본 발명의 실시예 19를 나타내는 반도체장치의 제조방법의 공정도이다.
이때, 도 67∼도 72에서, 전술(도 1∼도 66 참조)한 것과 동일한 것은 동일부호를 부착하고 상술을 생략한다.
도 67에 나타내는 반도체장치는, 제1 반도체기판(1)으로서, 소위 SOI(Silicon on Insulator) 기판이라 부르는 기판을 사용하고 있다.
SOI 기판은, 반도체기판 모재(반도체)(190)의 상층에 절연막(매립절연막)(191)과, 도 그 상층에 극박의 반도체막(활성층)을 갖는 기판이다(도 68, 도 69 참조).
이 SOI 기판(제1 반도체기판)(1)을 사용한 반도체장치의 제조방법은, 전술한 실시예 3에서 나타낸 방법과 거의 동일하다.
다음에, SOI 기판(1)을 사용한 반도체장치의 제조방법에 대하여 설명한다.
도 68의 스텝에서, 제1 반도체기판으로서 SOI 기판을 사용하여, SOI 기판의 극박의 반도체막(3), 매립절연막(191)을 넘어 반도체기판 모재(190)까지 도달하는 홀을 형성한다.
다음에, 도 69의 스텝에서, 도 8 및 도 9의 공정과 마찬가지로, SOI 기판 상면에 절연막(30)을 퇴적하고, 에칭에 의해 홀 저부와 전극부와의 절연막을 제거하여, 그와 같이 접속배선(9)을 형성한다.
도 70의 스텝에서, 도 10 및 도 11의 공정과 마찬가지로, 레지스트(31)의 개구부에 전기도금에 의해 관통전극재(12)를 매립한다. 이때, 홀 저부는, SOI 기판 모재(190)까지 도달하고 있기 때문에, SOI 기판 모재(반도체)를 전극으로서 이용하여 도금할 수 있다.
다음에, 도 71의 스텝에서, 도 12∼도 14의 공정과 마찬가지로, 제2 반도체소자(6)를 탑재하고, 절연재(13)로 피복한 후, 관통전극 정상부가 노출할 때까지 연삭가공한다. 이때, 도 71에서는, SOI 기판 모재(190)를 음극으로 하여, 도금에 의해 범프전극(제2 돌기전극)(81)을 형성하고 있다.
도 72의 스텝에서, 제2 반도체기판(2)의 이면에 접착층(33)을 통해 지지체(32)를 접착시켜, SOI 기판 1(191)의 이면측의 관통전극저부가 노출할때까지, SOI 기판(1)의 이면에 잔류한 반도체기판 모재(190)만을 에칭에 의해 제거한다.
이때, 매립절연막(191) 상에 극박의 반도체막이 형성되어 있어 반도체기판 모재(190)는 최종적으로 없어진다. 따라서, 반도체회로의 설계와 반도체회로의 제작공정을 적절하게 행함으로써, 반도체기판 1(191)과 관통전극(12)의 단락이 일어나지 않고, 접속배선(9) 형성 전의 절연막(30)의 퇴적공정과, 홀(12) 저부의 제거공정을 생략할 수 있다.
또한, 관통전극재의 전기도금은, 이 시점에서 제거되어 있지 않은 반도체기판 모재(190)의 도전성을 동일하게 이용할 수 있기 때문에 특수한 공정은 필요 없다.
더욱이 반도체기판 모재연삭 후의 반도체기판 모재의 에칭제거는, 매립산화막(절연막)(191)으로 제거가 자동적으로 정지하기 때문에, 에칭량의 제어가 불필요하다.
이와 같이, SOI 기판은, 매립산화막(191)이 미리 형성되어 있기 때문에, 새롭게 절연막을 형성할 필요가 없고, 전기적인 안정상이 좋고 신뢰성이 높은 반도체기판을 제조할 수 있다.
이때, 여기서는 실시예 1~13에서, 제1 반도체기판(1)을 SOI 기판으로 치환한 예를 나타냈지만, 실시예 14~18에서도 동일하게 치환할 수 있다.
또한, 여기서는, 반도체기판 중에 매립산화막(191)을 형성한, 소위 매립산화형 SOI 기판에 대하여 설명했지만, 반도체기판 표면에 미리 산화막을 형성하고, 이것을 다른 반도체기판에 고온으로 붙여, 한쪽의 반도체기판을 소정두께까지 연삭한, 소위 본딩형 SOI 기판을 사용해도 된다.
또한 여기서는, 제1 반도체기판으로서 SOI 기판을 사용하는 예를 갖고 나타냈지만, 절연기판 상에 박막트랜지스터를 형성한, 소위 TFT(Thin Film Transistor) 기판의 이면에 도전층을 형성하고, 이 도전층에 도달하도록 홀을 형성하여, 이 도전층에 통전함으로써 관통전극을 도금하고, 최종적으로 이 도전층을 제거함으로써, 동일구조 동일작용의 반도체장치를 얻을 수 있다.
(실시예 20)
도 73은, 본 발명의 실시예 20을 나타내는 반도체장치의 단면도이다.
이때, 도 73에서, 전술(도 11∼도 72 참조)한 것과 동일한 것은 동일부호를 부착하고 상술을 생략한다.
도 73에서, SOI 기판에 형성한 제1 반도체소자(5)의 이면에 노출된 매립절연막(191)의 배면에, 배선층(150)을 형성한다.
이 배선층(150)은, 반도체공정에서 잘 사용되는 수법을 사용하여 재배선하는 것으로, 절연막(191)에 의해 간단히 재배선할 수 있다.
또한, 이 SOI 기판의 반도체기판 모재(190)를 이면연삭할 때에, 관통전극저부가 노출하는 시점에서 연삭을 정지하지 않고, 반도체기판 모재(190)를 완전하게 제거하여 매립산화막(191)의 배면(절연막 배면)이 노출할때까지 연삭하면, 단차가 없는 절연체(191)의 면을 얻을 수 있기 때문에, 더욱 간단하게 배선층(150)을 형성할 수 있다.
(실시예 21)
도 74 및 도 75는, 본 발명의 실시예 21을 나타내는 반도체장치의 단면도·이다.
이때, 도 74 및 도 75에서, 전술(도 1∼도 73 참조) 것과 동일한 것은 동일부호를 부착하고 상술을 생략한다.
도 74는, 실시예 4와 실시예 19를 조합한 반도체장치이고, 도 75는, 실시예 4와 실시예 20을 조합한 반도체장치이다.
도 74에서, SOI 기판(1)의 매립산화막(절연막)(191)의 배면을, 배선으로 우회시키지 않고 제1 외부단자로서 이용할 수 있기 때문에, 전송로가 최단으로, 단자수를 증가시킬 수 있다.
더욱이, 이 SOI 기판(1)을 사용하면, 제1 반도체회로(3)를 형성한 극박의 반도체층과 매립산화막(191)과의 합계 두께는 여전히 얇기 때문에, 홀 형성의 에칭깊이는 매우 얕게 할 수 있어, 홀 부분의 도전재 매립은, 도금에 상관없이 접속배선(9)의 막형성에 의해 매립할 수 있기 때문에, 제조가 간단하고, 미세한 단자를 다수 형성시킬 수 있다.
이때, 도 75와 같이, SOI 기판(1)의 이면에 배선층(150)을 형성하여, 돌기전극(80)을 형성해도 된다.
(실시예 22)
도 76 및 도 77은, 본 발명의 실시예 22를 나타내는 반도체장치의 단면도이 다.
이때, 도 76 및 도 77에서, 전술(도 1∼도 75 참조)한 것과 동일한 것은 동일부호를 부착하고 상술을 생략한다.
도 76에 나타내는 반도체장치는, 제2 반도체소자(6)의 제2 반도체기판(2)으로서, SOI 기판 혹은, 절연기판 상에 형성된 박막트랜지스터(TFT : Thin Film Transistor)를 사용한다.
도 77에 나타내는 반도체장치는, 도 74에 나타내는 반도체장치의 제2 반도체기판(2)으로서, SOI 기판을 사용한다.
따라서, 전술한 실시예 1∼13과, 제1 반도체기판(1)으로서 SOI 기판을 적용한 실시예에 있어서, 미리 절연층이 존재하는 기판을 사용함으로써, 제2 반도체소자(6)의 이면에 절연막을 형성하지 않고, 보다 간단히, 제2 반도체소자(6)의 이면을 절연재(절연막)로 피복한 실시예 14와 마찬가지로, 전기적으로 안정하고, 화학적, 기계적으로 내성이 향상함으로써 신뢰성을 증가시킬 수 있다.
이 경우의 반도체장치의 제조방법은, 실시예 3에서, 도 12의 공정에서 제2 반도체소자(6)로서 SOI 기판을 사용했거나, 혹은 절연기판 상에 형성한 박막트랜지스터를 사용한다.
또한, 도 14의 공정에서, 제2 반도체소자(6)의 절연재배면이 노출할때까지 연삭가공한다.
(실시예 23)
도 78 및 도 79는, 본 발명의 실시예 23을 나타내는 반도체장치의 단면도이다.
이때, 도 78 및 도 79에서, 전술(도 1∼도 77 참조)한 것과 동일한 것은 동일부호를 부착하고 상술을 생략한다.
도 78은, 도 76에 나타낸 반도체장치에서, 제2 반도체소자 이면에 노출된 절연재 배면에 배선층(150)을 형성하고, 배면을 외부단자의 배치영역으로서 이용한다.
도 78과 같이, 배선층(150)의 상면에, 범프전극(제2 돌기전극(81))을 형성해도 된다.
따라서, 집적도를 향상시켜, 접속 단자수를 증가시키는 것을, 절연막 형성공정의 추가 없이 행할 수 있다.
이때, 도 79와 같이, 도 77에 나타내는 반도체장치의 제1 반도체소자(5) 이면에도 배선층(150)을 형성해도 된다.
(실시예 24)
도 80 및 도 81은, 본 발명의 실시예 24를 나타내는 반도체장치의 단면도이다.
이때, 도 80 및 도 81에서, 전술(도 1∴ 도 79참조)한 것과 동일한 것은 동호를 부착하고 상술을 생략한다.
도 80은, 도 46에 나타낸 반도체장치의 제2 반도체소자(6)의 이면에 형성한 재배선(배선층 150)을 통해, 제3 반도체소자(240)를 적층한다. 제3 반도체소자(240)는, 제2 반도체소자(6)와 동일구조를 취한다. 부가하여,, 241은 반도체회로, 242는 전극을 나타낸다.
도 81은, 도 79에 나타낸 반도체장치의 제2 반도체소자(6)의 이면에 형성된 재배선(배선층(150))을 통해, SOI 기판 또는 TFT 기판으로 형성된 제3 반도체소자(240) 및 제4 반도체소자(244)를 순차 적층한다. 제3 및 제4 반도체소자(240, 244)는, 제2 반도체소자(6)와 동일구조를 취한다. 부가하여, 245, 241은 반도체회로, 242, 246은 전극을 나타낸다. 도 81에서는, 표면과 이면 양면에 범프전극(돌기전극 80, 81)이 형성되어 있다.
이와 같이 동일구조를 반복함으로써, 복수의 반도체소자를 적층할 수 있어, 이것에 의해 집적도의 향상을 도모할 수 있다.
(실시예 25)
도 82∼도 86은, 본 발명의 실시예 25를 나타내는 반도체장치의 제조방법의 공정도이다.
이때, 도 82∼도 86에서, 전술(도 1∼도 81 참조)한 것과 동일한 것은 동일부호를 부착하고 상술을 생략한다.
도 82∼도 86에 나타내는 제조방법은, 실시예 24에 나타내는 반도체장치를 제조하는 방법이고, 실시예 16∼18, 혹은 실시예 22, 23의 재배선형성에서, 제3 반도체소자(240)에 형성한 범프전극위치에 이것과 접속하는 단자를 형성하여, 이하 실시예 16∼18과 동일한 방법을 반복하여, 관통전극(12)을 위쪽으로 연장하는 것이다.
도 82의 스텝에서, 제1 및 제2 반도체소자(5, 6)는 SOI 기판을 사용한다.
도 83의 스텝에서, 연삭에 의해, 제2 반도체기판 이면의 절연층과, 관통전극 정상부를 노출시킨다.
도 84에서, 제2 반도체기판(2)에 재배선(150)을 시행하고, 관통전극 형성부(12)를 개구한 레지스트 패턴(31)을 형성한다. 그리고, 제1 반도체기판(1)을 음극으로 하여, 전기도금에 의해, 연장시키는 관통전극(12)을 매립한다.
도 85의 스텝에서, 레지스트(31)를 제거하고, SOI 기판으로 이루어지는 제3 반도체소자(240)를 탑재하여, 절연재(13)를 피복시킨다.
도 86의 스텝에서, 도 83의 공정과 같이 연삭가공하여, 연장된 관통전극 정상부와 제2 반도체기판 이면의 절연층을 노출시킨다.
더욱이 제4 반도체소자 이후를 적층하는 경우에는, 도 82로부터 도 86까지의 공정을 반복한다.
마지막으로, 제1 반도체기판 이면을 연삭하여, 관통전극 저부를 노출시킨다. 이때, 표리에 범프전극(돌기전극)을 형성해도 된다.
관통전극(12)의 연장은, 실시예 17, 18에 표시된 방법이어도 마찬가지로 가능하다.
이러한 방법에 의해, 집적도를 향상시키는 반도체장치를 제조할 수 있다.
(실시예 26)
도 87은, 본 발명의 실시예 26을 나타내는 스택형의 단면도이다.
이때, 도 87에서, 전술(도 1∼도 86 참조)한 것과 동일한 것은 동일부호를 부착하고 상술을 생략한다.
도 87은, 전술한 실시예 1∼25에 의한 구조를 복합하여 적층한 반도체장치를 나타내고, 실시예 8의 도 33에 나타낸 반도체장치(260)와, 실시예 15의 도 55에 나타낸 반도체장치(261)를 적층한 반도체장치를 나타낸다.
도 87에서는, 도 33에 나타낸 반도체장치(260)를 2개와, 도 55에 나타낸 반도체장치를 1개로, 적층한 것을 나타냈지만, 전술한 실시예 1∼25에서 나타낸 반도체장치 중 어느 것을 어떤 순서로 몇개 적층해도 된다. 이것에 의해, 다양한 반도체장치에 의한 대단히 대규모한 적층이 가능해진다.
(실시예 27)
도 88 및 도 89는, 본 발명의 실시예 27을 나타내는 어레이형 반도체장치의 단면도이다.
이때, 도 88 및 도 89에서, 전술(도 1∼도 87 참조)한 것과 동일한 것은 동일부호를 부착하고 상술을 생략한다.
도 88에 나타내는 반도체장치는, 1장의 제1 반도체기판 상에 복수의 제2 반도체소자(6)를 평면적으로 탑재하는 반도체모듈이다.
도 89에 나타내는 반도체장치는, 제1 반도체기판 상에, 서로 독립한 제1 반 도체회로군을 형성하고, 그 각각에 제2 반도체소자를 탑재하고 있다. 도 89에서, 「A」의 부분으로 절단하고, 개편화하면, 도 1, 3 등에 나타낸 반도체장치가 된다.
이러한 반도체장치는, 실시예 3에서 나타낸 제조방법에 의해 동일하게 얻을 수 있는 것으로, 이것에 의해 대규모의 집적화가 가능해진다.
(실시예 28)
도 90은, 본 발명의 실시예 28을 나타내는 컴퍼지트(composite)형의 반도체장치의 단면도이다.
도 90은, 실시예 27에 나타낸 반도체모듈(290)에, 실시예 25의 적층구조에 의해 제3 반도체소자군(291)을 조합한 반도체장치로, 이것에 의해 평면과 적층이 복합된 대규모의 반도체모듈이 된다.
(실시예 29)
도 91은, 본 발명의 실시예 29를 나타내는 컴퍼지트형의 반도체장치의 단면도이다.
도 91은, 실시예 27, 28에서 나타낸 반도체모듈의 제1 반도체기판(1)과, 반대측에 노출된 접속단자에, 실시예 1∼10, 실시예 14∼23의 반도체장치 또는 실시예 11∼13, 실시예 26의 적층한 반도체장치를 접속한 것으로(도 42는∼45, 87의 적층구조를 복합한 것), 대단히 대규모한 복합형의 반도체모듈이 된다.
(실시예 30)
도 92는, 본 발명의 실시예 30을 나타내는 반도체장치의 단면도이다.
이때, 도 92에서, 전술(도 1∼도 91 참조)한 것과 동일한 것은 동일부호를 부착하고 상술을 생략한다.
도 30은, 제1 반도체기판(1)에 제1 반도체회로(3)를 형성하지 않은 경우에, 집적도는 전술까지의 것에 비해 뒤떨어지지만, 구조가 단순하고 제조공정이 짧기 때문에, 수율이 좋고, 염가인 반도체장치를 얻을 수 있다.
더욱이, 제1 반도체기판(1) 대신에 금속판을 사용해도 동일한 구조를 얻을 수 있다.
또한, 이면연삭시, 이면연삭 혹은 이것에 에칭을 병용하여, 제1 반도체기판의 반도체기판 모재나 금속판을 전부 제거해도 된다.
이상과 같이, 본 발명에 의하면, 서로 대향배치된 대향면을 갖는 제1 및 제2 반도체기판과, 제1 반도체기판의 대향면 상에 형성되고, 제1 반도체회로 및 제1 전극으로 이루어지는 제1 반도체소자와, 제2 반도체기판의 대향면 상에 형성되며, 제2 반도체회로 및 제2 전극으로 이루어지는 제2 반도체소자와, 제1 및 제2 전극의 사이에 끼워 유지된 도전재로 이루어지는 배선층과, 제1 반도체기판을 관통함과 동시에, 배선층을 통해 제1 및 제2 전극에 접속된 관통전극을 구비하고, 제2 반도체기판은 제1 반도체기판에 탑재되며, 관통전극의 측면방향으로 이격배치되며, 제1 반도체기판으로부터 돌출된 관통전극의 측면 및 제2 반도체소자의 측면은 절연재로 피복되고, 관통전극의 일단은, 제1 반도체기판의 이면에서 제1 외부단자로서 노출하고, 관통전극의 타단은, 제2 반도체기판의 이면과 동일높이에 위치함과 동시에, 제2 외부단자로서 절연재로부터 노출되었기 때문에, 종래의 반도체장치와 거의 동일한 체적으로, 종래로부터도 많은 반도체회로를 탑재가능한 반도체장치를 용이하게 제조할 수 있는 반도체장치를 얻을 수 있는 효과가 있다.

Claims (3)

  1. 서로 대향배치된 대향면을 갖는 제1 및 제2 반도체기판과,
    상기 제1 반도체기판의 대향면 상에 형성되고, 제1 반도체회로 및 제1 전극으로 이루어지는 제1 반도체소자와,
    상기 제2 반도체기판의 대향면 상에 형성되고, 제2 반도체회로 및 제2 전극으로 이루어지는 제2 반도체소자와,
    상기 제1 및 제2 전극의 사이에 끼워 유지된 도전재로 이루어지는 제1 배선층과,
    상기 제1 반도체기판을 관통함과 동시에, 상기 제1 배선층을 통해 상기 제1 및 제2 전극에 접속된 관통전극을 구비하고,
    상기 제2 반도체기판은 상기 제1 반도체기판에 탑재되고, 상기 관통전극의 측면방향으로 이격배치되며,
    상기 제1 반도체기판으로부터 돌출된 상기 관통전극의 측면 및 상기 제2 반도체소자의 측면은 절연재로 피복되고,
    상기 관통전극의 일단은, 상기 제1 반도체기판의 이면에서 제1 외부단자로서 노출하며,
    상기 관통전극의 타단은, 상기 제2 반도체기판의 이면과 동일높이에 위치함과 동시에, 제2 외부단자로서 상기 절연재로부터 노출된 것을 특징으로 하는 반도체장치.
  2. 제 1 항에 있어서,
    상기 제1 외부단자는, 상기 제2 반도체기판의 탑재영역 내에서 상기 제1 반도체기판의 이면으로부터 노출된 외부단자를 포함한 것을 특징으로 하는 반도체장치.
  3. 제1 반도체기판 상에, 접속단자부를 포함하는 제1 반도체회로를 형성하는 회로형성스텝과,
    상기 제1 반도체기판 상의, 미리 제2 반도체기판 상에 형성된 제2 반도체회로 및 제2 전극을 갖는 제2 반도체소자의 탑재위치의 외측에, 상기 제1 반도체기판의 반도체기판 모재에 도달하는 소정깊이의 제1 홀을 형성하는 홀 형성스텝과,
    상기 제1 홀의 측면부 및 저부와, 상기 제1 반도체기판의 제1 반도체회로 형성면측의 면부에, 절연막을 퇴적하는 절연막 퇴적스텝과,
    상기 홀 저부와, 상기 접속단자부에 형성된 상기 절연막을 제거하는 절연막 제거스텝과,
    일단을 상기 홀 저부의 반도체기판 모재에 접속하고, 타단을 상기 접속단자부에 접속한 도전재로 이루어지는 배선층을 형성하여, 상기 타단을 제1 전극으로 하는 배선접속스텝과,
    상기 제1 반도체회로 형성면측에, 레지스트를 도포하고, 상기 제1 홀의 형성부를 개구한 소정두께의 레지스트 패턴을 형성하는 레지스트 패턴 형성스텝과,
    상기 제1 반도체기판 모재를 음극으로 하고, 전기도금에 의해 상기 레지스트 패턴 개구부의 상기 도전재 상에 관통전극을 형성하는 전극형성스텝과,
    상기 레지스트를 제거하는 레지스트 제거스텝과,
    상기 제1 전극 및 상기 제2 전극을 통해, 상기 제1 반도체기판 상에 형성된 상기 제1 반도체회로 및 상기 제1 전극을 갖는 제1 반도체소자와, 상기 제2 반도체소자를 접속하는 소자접속스텝과,
    상기 제1 반도체기판의 회로형성면 상에서, 상기 제2 반도체기판과 상기 관통전극을 절연재로 피복하는 관통전극 절연피복스텝과,
    상기 제1 반도체기판의 상기 제2 반도체기판의 탑재측으로부터, 상기 관통전극이 노출할때까지, 상기 관통전극 절연피복스텝에서 피복한 절연재를 연삭하는 표면연삭스텝과,
    상기 제1 반도체기판의 이면을 소정두께만큼 연삭하는 이면연삭스텝을 구비한 것을 특징으로 하는 반도체장치의 제조방법.
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Families Citing this family (35)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4289146B2 (ja) * 2003-03-27 2009-07-01 セイコーエプソン株式会社 三次元実装型半導体装置の製造方法
JP4340517B2 (ja) 2003-10-30 2009-10-07 Ｏｋｉセミコンダクタ株式会社 半導体装置及びその製造方法
US20050179120A1 (en) * 2003-12-16 2005-08-18 Koji Yamaguchi Process for producing semiconductor device, semiconductor device, circuit board and electronic equipment
JP5052130B2 (ja) * 2004-06-04 2012-10-17 カミヤチョウ アイピー ホールディングス 三次元積層構造を持つ半導体装置及びその製造方法
JP4016984B2 (ja) * 2004-12-21 2007-12-05 セイコーエプソン株式会社 半導体装置、半導体装置の製造方法、回路基板、及び電子機器
US7459376B2 (en) * 2005-02-04 2008-12-02 Infineon Technologies Ag Dissociated fabrication of packages and chips of integrated circuits
JP2007036060A (ja) * 2005-07-28 2007-02-08 Sanyo Electric Co Ltd 半導体装置及びその製造方法
US7863187B2 (en) 2005-09-01 2011-01-04 Micron Technology, Inc. Microfeature workpieces and methods for forming interconnects in microfeature workpieces
US20070126085A1 (en) * 2005-12-02 2007-06-07 Nec Electronics Corporation Semiconductor device and method of manufacturing the same
JP4609317B2 (ja) * 2005-12-28 2011-01-12 カシオ計算機株式会社 回路基板
KR100884238B1 (ko) * 2006-05-22 2009-02-17 삼성전자주식회사 앵커형 결합 구조를 갖는 반도체 패키지 및 그 제조 방법
KR101030769B1 (ko) * 2007-01-23 2011-04-27 삼성전자주식회사 스택 패키지 및 스택 패키징 방법
JP2008218926A (ja) 2007-03-07 2008-09-18 Spansion Llc 半導体装置及びその製造方法
JP4952372B2 (ja) * 2007-05-23 2012-06-13 株式会社デンソー 複合ｉｃパッケージ及びその製造方法
JP2009010178A (ja) * 2007-06-28 2009-01-15 Disco Abrasive Syst Ltd ウェーハの加工方法
JP4585561B2 (ja) * 2007-09-04 2010-11-24 株式会社東芝 半導体装置の製造方法
JP2009200422A (ja) * 2008-02-25 2009-09-03 Panasonic Corp 半導体装置とその製造方法及び実装方法
FR2932004B1 (fr) * 2008-06-03 2011-08-05 Commissariat Energie Atomique Dispositif electronique empile et procede de realisation d'un tel dispositif electronique
KR101615990B1 (ko) * 2008-09-18 2016-04-28 고쿠리츠다이가쿠호우진 도쿄다이가쿠 반도체장치의 제조방법
JP4945545B2 (ja) * 2008-11-10 2012-06-06 株式会社日立製作所 半導体装置の製造方法
JP2010262992A (ja) * 2009-04-30 2010-11-18 Sanyo Electric Co Ltd 半導体モジュールおよび携帯機器
JP5574639B2 (ja) * 2009-08-21 2014-08-20 三菱電機株式会社 半導体装置およびその製造方法
FR2953063B1 (fr) * 2009-11-20 2012-08-24 St Microelectronics Tours Sas Procede d'encapsulation de composants electroniques sur tranche
US8587121B2 (en) * 2010-03-24 2013-11-19 International Business Machines Corporation Backside dummy plugs for 3D integration
CN102254857B (zh) * 2010-05-18 2015-11-25 异基因开发有限责任公司 半导体工艺及结构
US8441112B2 (en) * 2010-10-01 2013-05-14 Headway Technologies, Inc. Method of manufacturing layered chip package
EP2628186A4 (en) 2010-10-12 2015-11-25 Silanna Semiconductor Usa Inc VERTICAL SEMICONDUCTOR DEVICE WITH IMPROVED SUBSTRATE
US9159825B2 (en) 2010-10-12 2015-10-13 Silanna Semiconductor U.S.A., Inc. Double-sided vertical semiconductor device with thinned substrate
US9299649B2 (en) 2013-02-08 2016-03-29 Taiwan Semiconductor Manufacturing Company, Ltd. 3D packages and methods for forming the same
US8802504B1 (en) 2013-03-14 2014-08-12 Taiwan Semiconductor Manufacturing Company, Ltd. 3D packages and methods for forming the same
US8748245B1 (en) 2013-03-27 2014-06-10 Io Semiconductor, Inc. Semiconductor-on-insulator integrated circuit with interconnect below the insulator
US9466536B2 (en) * 2013-03-27 2016-10-11 Qualcomm Incorporated Semiconductor-on-insulator integrated circuit with back side gate
US9478507B2 (en) 2013-03-27 2016-10-25 Qualcomm Incorporated Integrated circuit assembly with faraday cage
JP7115553B2 (ja) * 2018-10-10 2022-08-09 株式会社村田製作所 発電素子実装基板、電池パック、電子機器及び電動車両
CN113013131A (zh) * 2019-12-20 2021-06-22 群创光电股份有限公司 发光装置及包含其的拼接式显示器

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001148457A (ja) 1999-11-22 2001-05-29 Matsushita Electronics Industry Corp 高周波用半導体装置
JP2001168269A (ja) 1999-12-08 2001-06-22 Denso Corp 半導体素子の実装構造および積層型回路モジュールならびに半導体素子の実装構造の製造方法
KR20010061796A (ko) * 1999-12-29 2001-07-07 박종섭 스택형 메모리 모듈 및 그의 제조 방법

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6130059A (ja) 1984-07-20 1986-02-12 Nec Corp 半導体装置の製造方法
KR900008647B1 (ko) 1986-03-20 1990-11-26 후지쓰 가부시끼가이샤 3차원 집적회로와 그의 제조방법
JP3119927B2 (ja) 1992-03-18 2000-12-25 株式会社東芝 半導体装置
US6809421B1 (en) * 1996-12-02 2004-10-26 Kabushiki Kaisha Toshiba Multichip semiconductor device, chip therefor and method of formation thereof
JP3920399B2 (ja) 1997-04-25 2007-05-30 株式会社東芝 マルチチップ半導体装置用チップの位置合わせ方法、およびマルチチップ半導体装置の製造方法・製造装置
JPH11307937A (ja) 1998-04-18 1999-11-05 Ibiden Co Ltd コア基板、コア基板の製造方法及び多層プリント配線板
US6404043B1 (en) 2000-06-21 2002-06-11 Dense-Pac Microsystems, Inc. Panel stacking of BGA devices to form three-dimensional modules
JP3951091B2 (ja) * 2000-08-04 2007-08-01 セイコーエプソン株式会社 半導体装置の製造方法
US6611052B2 (en) * 2001-11-16 2003-08-26 Micron Technology, Inc. Wafer level stackable semiconductor package
JP4110390B2 (ja) * 2002-03-19 2008-07-02 セイコーエプソン株式会社 半導体装置の製造方法
US6841883B1 (en) * 2003-03-31 2005-01-11 Micron Technology, Inc. Multi-dice chip scale semiconductor components and wafer level methods of fabrication

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001148457A (ja) 1999-11-22 2001-05-29 Matsushita Electronics Industry Corp 高周波用半導体装置
JP2001168269A (ja) 1999-12-08 2001-06-22 Denso Corp 半導体素子の実装構造および積層型回路モジュールならびに半導体素子の実装構造の製造方法
KR20010061796A (ko) * 1999-12-29 2001-07-07 박종섭 스택형 메모리 모듈 및 그의 제조 방법

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