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JPH0917906A - 半導体用パッケージ - Google Patents

半導体用パッケージ

Info

Publication number
JPH0917906A
JPH0917906A JP7161969A JP16196995A JPH0917906A JP H0917906 A JPH0917906 A JP H0917906A JP 7161969 A JP7161969 A JP 7161969A JP 16196995 A JP16196995 A JP 16196995A JP H0917906 A JPH0917906 A JP H0917906A
Authority
JP
Japan
Prior art keywords
aluminum nitride
cavity
semiconductor element
opening
package
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
JP7161969A
Other languages
English (en)
Inventor
Keiichi Yano
圭一 矢野
Junichi Kudo
潤一 工藤
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP7161969A priority Critical patent/JPH0917906A/ja
Publication of JPH0917906A publication Critical patent/JPH0917906A/ja
Withdrawn legal-status Critical Current

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Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors

Landscapes

  • Wire Bonding (AREA)

Abstract

(57)【要約】 【目的】 高入出力信号数への対応や高放熱性化を実現
した上で、高周波信号の伝送特性を向上させた半導体用
パッケージを提供する。 【構成】 半導体素子２が収容されるキャビティ３を有
し、かつ内部配線層６が形成された窒化アルミニウム多
層基板４によりパッケージ本体を構成する。キャビティ
３は、窒化アルミニウム多層基板４を構成する少なくと
も 2層の窒化アルミニウム層４ａ、４ｂにより形成され
ている。最表面に位置する第１の窒化アルミニウム層４
ａは、半導体素子３の形状に近似するキャビティ３形成
用の第１の開口部３ａを有し、かつ第２の窒化アルミニ
ウム層４ｂは第１の開口部３ａより広面積の第２の開口
部３ｂを有する。窒化アルミニウム多層基板４のキャビ
ティ形成面側にはボンディング用電極パッド５が、また
反対側の面には半田バンプ９等の外部端子が設けられて
いる。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、高周波伝送特性等の改
善を図った半導体用パッケージに関する。
【０００２】
【従来の技術】一般に、半導体素子のパッケージングに
は、プラスチックパッケージ、メタルパッケージ、セラ
ミックスパッケージが使用されている。これらのうち、
セラミックスパッケージは、優れた絶縁性、放熱性、耐
湿性等を有することから、コンピュータの演算部に用い
るＣＭＯＳゲートアレイやＥＣＬゲートアレイ等のパッ
ケージングに使用されている。
【０００３】ところで、近年、半導体素子の 1素子当り
の入出力信号数は、素子の高集積化により増加する傾向
にあると共に、半導体素子からの発熱量も増大する傾向
にある。このようなことから、半導体用パッケージに対
しては、入出力信号数の増加への対応を図ると共に、放
熱性を高めることが強く望まれている。このようなこと
から、多端子化に対応可能であると共に、放熱性に優れ
る窒化アルミニウム製のＰＧＡ（Pin Grid Array）パッ
ケージやＢＧＡ（Ball Grid Array)パッケージが注目さ
れている。
【０００４】窒化アルミニウム製のＰＧＡパッケージや
ＢＧＡパッケージは、通常、窒化アルミニウム多層基板
との同時焼成により形成した内部配線層を用いて信号配
線を取り回しており、この内部配線層に電気的に接続さ
れた電極パッドを窒化アルミニウム多層基板の一方の主
面に形成すると共に、同様に内部配線層と電気的に接続
されたピンや半田バンプ等の外部端子を窒化アルミニウ
ム多層基板の他方の主面に設けた構造が一般的である。
半導体素子は、窒化アルミニウム多層基板に設けられた
キャビティ内に搭載され、電極パッドとボンディングワ
イヤを介して電気的に接続される。ここで、半導体素子
の動作周波数は、動作速度の高速化を図るために高周波
化する傾向が強く、半導体用パッケージにはさらに高周
波信号の伝送特性を向上させることが求められている。
【０００５】すなわち、従来構造のＰＧＡパッケージや
ＢＧＡパッケージ等では、半導体素子の動作周波数の高
周波化に伴って、タイミングエラー、クロストーク、反
射／リンギング、同時スイッチングノイズ等による誤動
作が生じやすくなってきている。その原因は種々考えら
れるが、例えば入出力数の増加に伴って細線化すること
が求められているボンディングワイヤや、高密度配線へ
の対応を図るために細径化が求められているビアホール
等による配線抵抗やインダクタンスの増加が一因として
挙げられる。
【０００６】
【発明が解決しようとする課題】上述したように、最近
の半導体素子の高集積化や高速動作化等に伴って、半導
体用パッケージに対する要求特性は、入出力信号数の増
加への対応、高放熱性化、高周波信号の伝送特性の向上
等、年々厳しくなってきている。例えば、入出力信号数
の増加や高放熱性化に対しては、窒化アルミニウム製の
ＰＧＡパッケージやＢＧＡパッケージが有効であるもの
の、高周波信号の伝送特性については必ずしも満足のい
くものではなく、例えばボンディングワイヤの細線化や
ビアホールの細径化に伴う配線抵抗やインダクタンスの
増加が高周波信号の伝送特性に悪影響を及ぼしている。
特に、最近では動作周波数が数100MHz以上というような
半導体素子も出現しており、このような動作周波数の半
導体素子を搭載する際には、特に信号配線のクロストー
クノイズや同時スイッチングノイズによる誤動作を防止
することが重要になってきている。
【０００７】このようなことから、半導体素子の高集積
化や高速動作化に実用的に対応可能とした半導体用パッ
ケージ、すなわち半導体素子の高集積化に伴う入出力信
号数の増加や半導体素子からの発熱量の増大への対応を
図った上で、例えばボンディングワイヤやビアホールに
基く配線抵抗やインダクタンス等の増大を抑制すること
によって高周波信号の伝送特性の向上を図り、動作周波
数の高周波化に伴う誤動作を防止することを可能にした
った半導体用パッケージが求められている。
【０００８】本発明は、このような課題に対処してなさ
れたもので、高入出力信号数への対応や高放熱性化を実
現した上で、高周波信号の伝送特性を向上させた半導体
用パッケージを提供することを目的としている。
【０００９】
【課題を解決するための手段】本発明の半導体用パッケ
ージは、請求項１に記載したように、半導体素子が収容
されるキャビティを有し、かつ内部配線層が形成された
窒化アルミニウム多層基板と、前記窒化アルミニウム多
層基板の前記キャビティの形成面側に設けられ、前記内
部配線層と電気的に接続されたボンディング用電極パッ
ドと、前記内部配線層と電気的に接続されると共に、前
記窒化アルミニウム多層基板の他方の面側に設けられた
外部端子とを具備する半導体用パッケージにおいて、前
記キャビティは前記窒化アルミニウム多層基板を構成す
る少なくとも 2層の窒化アルミニウム層により形成され
ていると共に、最表面に位置する窒化アルミニウム層は
前記半導体素子の形状に近似する第１の開口部を有し、
かつ前記最表面の窒化アルミニウム層の下側に位置する
窒化アルミニウム層は前記第１の開口部より広面積の第
２の開口部を有することを特徴としている。
【００１０】本発明の半導体用パッケージは、特に請求
項２に記載したように、前記ボンディング用電極パッド
は前記キャビティのエッジ部分の極近傍に設けられてい
ることを特徴としている。
【００１１】さらに、本発明の半導体パッケージは、請
求項３に記載したように、上記半導体用パッケージにお
いて、前記内部配線層は一配線当り複数のビアホールを
有することを特徴としている。
【００１２】
【作用】請求項１記載の半導体用パッケージにおいて
は、ボンディング用電極パッドが形成される最表面の窒
化アルミニウム層に、半導体素子の形状に近似するキャ
ビティ形成用の第１の開口部を設けているため、半導体
素子からボンディング用電極パッドまでの距離、すなわ
ちこれらの間を電気的に接続するボンディングワイヤの
長さを短くすることが可能となる。特に、請求項２記載
の半導体用パッケージのように、ボンディング用電極パ
ッドをキャビティのエッジ部分の極近傍に設けること
で、ボンディングワイヤの長さをより一層短くすること
ができる。これらによって、ボンディングワイヤの抵抗
やインピーダンスを低減することが可能となる。従っ
て、高周波信号の減衰が抑制できると共に、同時スイッ
チングノイズ等の高周波信号に伴うノイズが抑制でき、
高速動作型の半導体素子を安定に動作させることが可能
となる。
【００１３】上述したように、高周波信号の伝送特性を
向上させた上で、本発明の半導体用パッケージにおいて
は、最表面の窒化アルミニウム層の下側に位置する窒化
アルミニウム層の開口部（第２の開口部）を第１の開口
部より広面積としているため、窒化アルミニウム多層基
板を作製する際に、各層（グリーンシート）間でずれが
発生したとしても、半導体素子の搭載に必要な開口部面
積および容積を確実に確保することができる。さらに、
キャビティの開口部形状を半導体素子の形状に単に近似
させた場合、キャビティと半導体素子との間の間隙が極
端に減少し、半導体素子の接合搭載に使用する接合材が
表面まで盛上って、ボンディングワイヤの短絡等を招く
おそれがあるが、下側の窒化アルミニウム層の開口部を
広面積としているために、余分な接合材のはみ出しを防
止することができる。
【００１４】また、請求項３記の半導体パッケージにお
いては、内部配線層中のビアホールを一配線当り複数と
しているため、内部配線の高密度化に悪影響を与えるこ
となく、ビアホールによる配線抵抗やインピーダンスを
低減することが可能となる。これによっても、高周波信
号の減衰が抑制できると共に、同時スイッチングノイズ
等の高周波信号に伴うノイズが抑制できる。
【００１５】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。
【００１６】図１は、本発明の一実施例による半導体用
パッケージの構成を示す断面図である。同図に示す半導
体用パッケージ１はパッケージ本体として、ＣＭＯＳゲ
ートアレイやＥＣＬゲートアレイ等の半導体素子２を収
容するキャビティ３が形成された窒化アルミニウム多層
基板４を有している。
【００１７】上記窒化アルミニウム多層基板４は、複数
の窒化アルミニウム層４ａ、４ｂ…、４ｅを多層一体化
することによって構成された多層配線基板であり、各窒
化アルミニウム層４ａ、４ｂ、…４ｅ上には所定の配線
パターンを有するボンディング用電極パッド５や内部配
線層６等が設けられている。このような窒化アルミニウ
ム多層基板４は、例えば窒化アルミニウムグリーンシ−
トにスルーホールやキャビティ３形成用の開口を形成
し、タングステンメタライズペーストによる表面印刷や
スルーホールへのメタライズ充填を行った後、積層、圧
着および還元雰囲気中での焼結を行うことによって作製
される。
【００１８】窒化アルミニウム多層基板４の上面４ａ側
に設けられた凹状のキャビティ３は、最表面の第１の窒
化アルミニウム層４ａと、その下側に位置する第２の窒
化アルミニウム層４ｂとによって形成されており、これ
ら第１および第２の窒化アルミニウム層４ａ、４ｂそれ
ぞれにキャビティ３となる開口部３ａ、３ｂが設けられ
ている。すなわち、第１および第２の窒化アルミニウム
層４ａ、４ｂに設けられた開口部３ａ、３ｂによって、
半導体素子２に対応した深さのキャビティ３が形成され
ている。
【００１９】ここで、最表面の第１の窒化アルミニウム
層４ａに設けられた第１の開口部３ａは、図２に拡大し
て示すように、半導体素子２の形状に近似した形状を有
しており、これによりキャビティ３のエッジ部から半導
体素子２までの距離を短縮している。具体的には、半導
体素子２の大きさＬより第１の開口部３ａの対応する幅
ｗ1 が 0.1〜 1.0mm程度大きくなるように、第１の開口
部３ａの大きさを設定することが好ましい。半導体素子
２の大きさＬと第１の開口部３ａの幅ｗ1 との差が 0.1
mm未満となると、キャビティ３に半導体素子２を収容す
る際に不都合が生じるおそれがあり、一方 1.0mmを超え
るとボンディングワイヤ長の短縮効果が低減する。な
お、この実施例では半導体素子２の大きさＬより第１の
開口部３ａの幅ｗ1 が 0.2mm大きくなるように第１の開
口部３ａが形成されている。
【００２０】また、第２の窒化アルミニウム層４ａに設
けられた第２の開口部３ｂは、第１の窒化アルミニウム
層４ａに設けられた第１の開口部３ａより広面積とされ
ている。従って、各窒化アルミニウム層４ａ、４ｂ、…
４ｅに対応する窒化アルミニウムグリーンを積層する際
に、第１および第２の窒化アルミニウム層４ａ、４ｂと
の間でずれが生じたとしても、キャビティ３に必要な最
小面積は第１の窒化アルミニウム層４ａに設けられた第
１の開口部３ａにより確保されているため、半導体素子
２の搭載不良等を招くことはない。第２の開口部３ｂの
面積は、その幅ｗ2 が第１の開口部３ａの幅ｗ1 より0.
02〜 0.2mm程度大きくなるように設定することが好まし
い。第２の開口部３ｂの幅ｗ2 と第１の開口部３ａの幅
ｗ1 の差が0.02mm未満であると積層によるずれの方が大
きくなる可能性があるために、上記キャビティ３の必要
最小面積の確保が困難となるおそれがある。一方、 0.2
mmを超えると第１の窒化アルミニウム層４ａの端部が垂
れて変形するおそれがある。なお、この実施例では第１
の開口部３ａの幅ｗ1 より第２の開口部３ｂの幅ｗ2 が
0.05mm大きくなるように、第２の開口部３ｂが形成され
ている。
【００２１】最表面の第１の窒化アルミニウム層４ａ上
には、キャビティ３のエッジ近傍にボンディング用電極
パッド５が設けられている。このボンディング用電極パ
ッド５は、ボンディングワイヤ長をより短くすることが
可能なように、キャビティ３のエッジ部の極近傍に形成
されている。具体的には、キャビティ３のエッジ部から
0.05〜 1mmの位置に、ボンディング用電極パッド５を形
成することが好ましい。ボンディング用電極パッド５の
形成位置がキャビティ３のエッジ部から 1mmを超えて離
れた位置となると、ボンディングワイヤ長の短縮効果が
低減し、一方0.05mm未満とすることは製造上困難であ
る。
【００２２】上述したボンディング用電極パッド５は、
窒化アルミニウム多層基板４の内部に設けられた内部配
線層６と電気的に接続されている。この内部配線層５
は、導電性物質が充填されたビアホール７を有してい
る。ビアホール７は 1本の信号線当たり 2個以上のビア
ホール７ａ、７ｂを有する構造、すなわち複数並列ビア
ホール構造とされている。このような複数並列構造のビ
アホール７は、内部配線の高密度化に悪影響を与えるこ
となく、配線抵抗やインピーダンスの低減に寄与する。
なお、この実施例では 2個のビアホール７ａ、７ｂを並
列配置した構造を適用しているが、さらに多数のビアホ
ールを並列設置することも可能である。
【００２３】上記複数並列構造のビアホール７を有する
内部配線層６は、窒化アルミニウム多層基板４のキャビ
ティ形成面と反対側の面に形成されたパッド８と電気的
に接続されている。このパッド８上には、外部端子とし
て半田バンプ９が接合されている。半田バンプ９は、パ
ッド８上に Sn-Pb共晶半田ペースト１０等を印刷し、こ
の半田ペースト１０上に治具を用いて Sn-Pb共晶半田ボ
ールを載せた後、半田ペースト１０を溶融することによ
って接合される。
【００２４】上述したような構成の窒化アルミニウム製
ＢＧＡパッケージ１には、窒化アルミニウム多層基板４
のキャビティ３内に、半田、ろう材、ガラス系接着剤等
の接合材１１を介して半導体素子２が接合搭載される。
この際、キャビティ３の開口部形状を半導体素子２の形
状に単に近似させた場合、キャビティ３と半導体素子２
間の間隙が極端に減少し、半導体素子２の接合搭載に使
用する接合材１１が表面まで盛上って、ボンディングワ
イヤ３の短絡等を招くおそれがあるが、この実施例のＢ
ＧＡパッケージ１では、第２の窒化アルミニウム層４ｂ
に設けられた第２の開口部３ｂを、第１の窒化アルミニ
ウム層４ａに設けられた第１の開口部３ａより広面積と
しているために、余分な接合材のはみ出し等を防止する
ことができる。
【００２５】そして、半導体素子２とボンディング用電
極パッド５とをボンディングワイヤ１２を介して電気的
に接続すると共に、図示を省略した例えば窒化アルミニ
ウム製の断面コ字状のリッドを窒化アルミニウム多層基
板４のキャビティ形成面側に接合し、半導体素子２を気
密封止することによって、パッケージ部品（半導体部
品）１３が得られる。このようなパッケージ部品１３
は、ガラスエポキシ系等のプリント基板上に半田バンプ
９を介して実装することによって、実装モジュールとし
て使用される。
【００２６】上記実施例の窒化アルミニウム製ＢＧＡパ
ッケージ１およびパッケージ部品１３においては、最表
面の窒化アルミニウム層４ａに半導体素子２の形状に近
似するキャビティ３形成用の第１の開口部を設けている
と共に、ボンディング用電極パッド５をキャビティ３の
エッジ部分の極近傍に設けているため、半導体素子２と
ボンディング用電極パッド５とを電気的に接続するボン
ディングワイヤ１２の長さを大幅に短くすることができ
る。よって、ボンディングワイヤ１２の抵抗やインピー
ダンスを低減することが可能となる。また、内部配線層
６中のビアホール７を一信号線当り複数、すなわち複数
並列構造のビアホール７としているため、内部配線層６
の配線抵抗やインピーダンスを低減することが可能とな
る。
【００２７】このように、ＢＧＡパッケージ１の配線抵
抗やインピーダンスを低減することによって、高周波信
号の減衰が抑制できると共に、同時スイッチングノイズ
等の高周波信号に伴うノイズが抑制できる。従って、こ
れら信号の減衰やノイズ等に起因する誤動作を抑制する
ことが可能となるため、例えば高速動作型の半導体素子
２を安定に動作させることができる。本発明の半導体用
パッケージは、 300以上の入出力信号数を有し、数100M
Hz以上の高周波数で動作する半導体素子の搭載用として
特に好適である。
【００２８】そして、上述したように高周波信号の伝送
特性を向上させた上で、この実施例のＢＧＡパッケージ
１においては、第２の窒化アルミニウム層４ｂに設けら
れた第２の開口部３ｂを、最表面の第１の窒化アルミニ
ウム層４ａに設けられた第１の開口部３ａより広面積と
しているために、窒化アルミニウム多層基板４の製造時
に、各窒化アルミニウム層４ａ、４ｂ…を構成する窒化
アルミニウムグリーンシート間でずれが生じたとして
も、上記したような効果をもたらす狭面積のキャビティ
３を半導体素子２の搭載不良等を招くことなく確実に形
成することができる。さらに、半導体素子２の接合搭載
用の接合材１１による不良発生等を招くこともない。す
なわち、上記したような高周波信号の伝送特性を向上さ
せると共に、信頼性の高い窒化アルミニウム製ＢＧＡパ
ッケージ１およびパッケージ部品１３を提供することが
できる。
【００２９】また、上述した実施例の半導体用パッケー
ジ１では、多層配線基板として熱伝導性に優れた窒化ア
ルミニウム多層基板４を使用しており、パッケージとし
ての高放熱性化を実現しているため、この点からも誤動
作の防止や半導体素子２の高速動作化への対応が図られ
ている。さらに、パッケージの小形化を図った上で、入
出力信号数の増大に対応することができる。
【００３０】なお、上記実施例では外部端子として半田
バンプ９を用いたＢＧＡに本発明を適用した例を示した
が、本発明は他の外部端子を有する半導体用パッケー
ジ、例えばＰＧＡ等に適用することも可能であり、同様
な効果が得られる。
【００３１】
【発明の効果】以上説明したように、本発明の半導体用
パッケージによれば、高入出力信号数への対応や高放熱
性化を実現した上で、高周波信号の減衰やノイズ発生等
を抑制することができる。従って、例えば高速動作化さ
れた半導体素子を安定に動作させることができ、半導体
素子の高集積化や高速動作化に実用的に対応可能な半導
体用パッケージを提供することが可能となる。
【図面の簡単な説明】
【図１】 本発明の一実施例による半導体用パッケージ
の構成およびそれに半導体素子を搭載した状態を示す断
面図である。
【図２】 図１に示す半導体用パッケージの要部拡大断
面図である。
【符号の説明】
１………半導体用パッケージ ２………半導体素子 ３………キャビティ ３ａ……第１の開口部 ３ｂ……第２の開口部 ４………窒化アルミニウム多層基板 ４ａ……第１の窒化アルミニウム層 ４ｂ……第２の窒化アルミニウム層 ５………ボンディング用電極パッド ６………内部配線層 ７………複数並列構造のビアホール ９………半田バンプ

Claims (3)

    【特許請求の範囲】
  1. 【請求項１】 半導体素子が収容されるキャビティを有
    し、かつ内部配線層が形成された窒化アルミニウム多層
    基板と、前記窒化アルミニウム多層基板の前記キャビテ
    ィの形成面側に設けられ、前記内部配線層と電気的に接
    続されたボンディング用電極パッドと、前記内部配線層
    と電気的に接続されると共に、前記窒化アルミニウム多
    層基板の他方の面側に設けられた外部端子とを具備する
    半導体用パッケージにおいて、 前記キャビティは、前記窒化アルミニウム多層基板を構
    成する少なくとも 2層の窒化アルミニウム層により形成
    されていると共に、最表面に位置する窒化アルミニウム
    層は前記半導体素子の形状に近似する第１の開口部を有
    し、かつ前記最表面の窒化アルミニウム層の下側に位置
    する窒化アルミニウム層は前記第１の開口部より広面積
    の第２の開口部を有することを特徴とする半導体用パッ
    ケージ。
  2. 【請求項２】 請求項１記載の半導体用パッケージにお
    いて、 前記ボンディング用電極パッドは、前記キャビティのエ
    ッジ部分の極近傍に設けられていることを特徴とする半
    導体パッケージ。
  3. 【請求項３】 請求項１記載の半導体用パッケージにお
    いて、 前記内部配線層は、一配線当り複数のビアホールを有す
    ることを特徴とする半導体パッケージ。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10270589A (ja) * 1997-03-25 1998-10-09 Rohm Co Ltd 半導体装置の構造
JP2007324429A (ja) * 2006-06-02 2007-12-13 Murata Mfg Co Ltd モジュール部品及びその製造方法
JP2022037312A (ja) * 2020-08-25 2022-03-09 日本特殊陶業株式会社 配線基板

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