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Die vorliegende Erfindung betrifft
Halbleitervorrichtungen und insbesondere einen zur Integration
einer Schaltungsanordnung für
Hochspannungstransistoreneinschließlich IC-Leistungs-Vorrichtungen geeigneten
Halbleiterwafer.
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Leistungshalbleitervorrichtungen, beispielsweise
bipolare Transistoren und
Metalloxidhalbleiter-Feldeffekttransistoren (MOSFETs), sind im allgemeinen
miteinander in Reihe in einer Inverterschaltung oder dgl.
geschaltet. In einer solchen Schaltung sind Dioden oft
parallel mit jeweils in Reihe geschalteten Transistoren
geschaltet. Tatsächlich stellten viele Hersteller von
Halbleiter-ICs Schaltungsmodule her, in denen auf diese
Weise miteinander in Reihe geschaltete Transistoren und
mit diesen parallel geschaltete Dioden in einen einzigen
Chip gepackt sind.
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Eine solche Schaltungsmodule verwendende Schaltungen
ist eine Dreiphaseninverterschaltung, die das genannte
Schaltungsmodul mit Reihentransistor / parallelen Dioden
und Gateschaltungen zum Betreiben und Steuern des Moduls
umfaßt. Typischerweise umfaßt eine solche
Inverterschaltung drei Sätze von Transistorreihenschaltungen,
wobei jeder- Satz aus einigen miteinander in Reihe
geschalteten bipolaren Transistoren besteht. Sechs Dioden
sind jeweils mit diesen bipolaren Transistoren parallel
geschaltet. Jeder dieser Transistoren ist mit einer
Gateschaltung für seinen Betrieb ausgestattet. Die drei Sätze
von Transistorschaltungen besitzen zwei gemeinsame
Anschlußpole, von denen einer als Spannungsversorgungspol
dient und der andere als Massepol fungiert.
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Bei einer solchen Anordnung, wenn die sechs
Gateschaltungen zusammen auf einen Chip integriert werden
sollen, kann eine optimale Trennung der Zonen aufgrund
des Unterschieds bezüglich der elektrischen
Arbeitsumgebung zwischen den verschiedenen Gateschaltungsmodulen
auf dem gleichen Wafersubstrat nicht durchgeführt werden.
Dieses Problem stellt einen ernstzunehmenden Faktor dar,
der die Realisierung einer IC-Integration von bereits
seit langem stark geforderten Hochspannungsschaltungen
für Leistungshalbleitervorrichtungen verzögert. Der
Unterschied in der elektrischen Arbeitsumgebung kann in
einem Fall verursacht werden, in dem eine bestimmte
Gateschaltung von den Gateschaltungen mit dem gleichen
Elementaufbau konstant durch eine höhere Spannung
vorgespannt ist, oder in einem Fall, in dem die
Bezugsspannung zu einer speziellen Gateschaltung von den
Gateschaltungen in Abhängigkeit von den Betriebszuständen
einer anderen benachbarten Schaltung stark innerhalb des
Bereichs einer Netzteilspannung zu einem Massepotential
variiert.
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Derzeit verfügbare dielektrische Isolationsverfahren
können verwendet werden, um die "Trennung von Zonen mit
individueller Unabhängigkeit" auf dem gleichen
Wafersubstrat durchzuführen, d. h. eine bestimmte
Gateschaltungsmodulzone von den übrigen elektrisch so
abzutrennen, daß sie unabhängig von den Arbeitszuständen
der übrigen arbeiten kann. Ein die dielektrische
Trennstruktur aufweisendes Wafersubstrat leidet jedoch an
mehreren Nachteilen, d. h. einem komplizierten
Herstellungsverfahren, begrenzter Integration und hohen
Kosten. Diese Nachteile lassen die Hersteller von
Halbleitern bezüglich einer Anwendung der dielektrischen
Trennstruktur auf die Integration von
Hochspannungstransistoren und Peripherschaltungen hierfür zögern. Wenn
unterschiedliche Arbeitsumgebungen der jeweiligen
Gate
schaltungen durch Techniken beim Schaltungsdesign
kompensiert werden, wird die Gesamtschaltungsanordnung
ungünstigerweise kompliziert.
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Eine Aufgabe der vorliegenden Erfindung ist daher
die Bereitstellung eines neuen und verbesserten
Verfahrens für Trenn-Elementausbildungs-Zonen von
Halbleiterwafern.
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Eine weitere Aufgabe der Erfindung ist die
Bereitstellung einer neuen und verbesserten
Halbleiterwaferstruktur, die bezüglich Elementtrenneigenschaften
hervorragend ist und daher günstigerweise für
Leistungshalbleiter-ICs verwendet werden kann.
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Gemäß den genannten Aufgaben wird durch die
vorliegende Erfindung eine Halbleitervorrichtung
bereitgestellt, mit folgenden Merkmalen:
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einem Halbleitersubstrat eines ersten
Leitfähigkeitstyps, einer ersten Halbleiterschicht eines zweiten
Leitfähigkeitstyps, die auf einer Oberfläche des
Halbleitersubstrats vorgesehen ist, und einen PN-Übergang mit
dem Halbleitersubstrat bildet;
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einer ersten Trennungsschicht, die mit einem
Dotierungsmaterial des zweiten Leitfähigkeitstyps stark
dotiert ist und durch eine eingegrabene Schicht, die eine
erste, vollständig von der ersten Trennungsschicht
umgebene, geschlossene Zone und eine zweite Zone als die
restliche Zone benachbart zu der ersten Zone festlegt,
gebildet wird;
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einem in der ersten geschlossenen Zone gebildeten
PN-Übergang, der durch eine zweite Halbleiterschicht des
ersten Leitfähigkeitstyps und die erste Halbleiterschicht
des zweiten Leitfähigkeitstyps, die über der zweiten
Halbleiterschicht angeordnet ist, gebildet wird, wobei
die erste und die zweite Halbleiterschicht schwach
dotiert und im wesentlichen von gleicher Dicke sind;
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mindestens einem ersten Halbleiterelement, das in
der ersten Halbleiterschicht in der geschlossenen Zone
angeordnet ist;
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einer zweiten Trennungsschicht des ersten
Leitfähigkeitstyps, die so ausgebildet ist, daß sie mindestens ein
erstes Halbleiterelement umgibt und sich durch die erste
Halbleiterschicht erstreckt, um mit der zweiten
Halbleiterschicht des ersten Leitfähigkeitstyps verbunden zu
sein, und die einen PN-Übergang mit der Halbleiterschicht
bildet, wodurch eine PN-Trennungsstruktur zwischen den
ersten Halbleiterelementen bereitgestellt wird;
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mindestens einem zweiten Halbleiterelement, das in
der ersten Halbleiterschicht der zweiten Zone B
angeordnet ist;
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einer dritten Trennungsschicht des ersten
Leitfähigkeitstyps, die so ausgebildet ist, daß sie die zweiten
Halbleiterelemente umgibt und sich durch die erste
Halbleiterschicht erstreckt, um mit dem Halbleitersubstrat ·
verbunden zu sein, und die einen PN-Übergang mit der
ersten Halbleiterschicht bildet, wodurch eine
PN-Trennungsstruktur zwischen den zweiten
Halbleiterelementen bereitgestellt wird; und
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einer vierten flachen schwach dotierten
Halbleiterschicht des zweiten Leitfähigkeitstyps, die in dem
Oberflächenabschnitt des Halbleitersubstrats unter der ersten
Halbleiterschicht gebildet ist und die die erste
Trennungsschicht umgibt.
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Die FR-A-2 309 040 offenbart eine Epitaxialstruktur,
wobei NPN-Transistoren mit einem ungenutzten Abschnitt
zwischen benachbarten Strukturen hergestellt werden
können. Ein PN-Übergang als solcher wird jedoch nicht
vollständig umschlossen, und sofern eine Umschließung
vorliegt, sind die umgebenden Strukturen praktisch nicht
stark dotiert.
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Die FR-A-2 154 786 offenbart die Verwendung eines
doppelten PN-Übergangs zur Trennung von Transistoren,
wodurch ein gegebener Transistor in einer von
hochdotierten Trennungsschichten umgebenen Zone ausgebildet
wird.
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L'Onde Electrique 67 (1987), Nr. 6, S. 58-69,
beschrieb eine "RESURF"-Schicht verwendende Vorrichtung
zum Einsatz in Hochspannungsschaltungen. Es liegt keine
vollständige Umschließung einer PN-Struktur durch eine
stark dotierte Schicht vor. In Fig. 1 liegt kein in der
durch die n&spplus;-Schicht umschlossenen Zone gebildeter
isolierender PN-Übergang vor.
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In IEDM 84 beschreiben Ohake u. a. ein
Herstellungsverfahren, bei dem die Elemente auf einer zwei
unterschiedliche Dicken aufweisenden Epitaxialschicht
ausgebildet werden. Eine verbesserte Vorrichtung wird
ebenfalls beschrieben, wobei eine Vertiefungsschicht mit
geringem Widerstand in der Epitaxialschicht ausgebildet
ist.
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Die geschlossene Zone in Strukturen gemäß der
vorliegenden Erfindung dient als Elementausbildungszone,
die die Bildung eines aktiven Halbleiterelements,
beispielsweise eines Hochspannungstransistors,
ermöglicht, der darin eine PN-Übergang-Abtrennung
erfährt. Diese "Doppel-PN-Übergang-Abtrennung"-Struktur
ermöglicht die Herstellung einer Mehrzahl getrennter
Halbleiterelemente durch die Bereitstellung von
P/N-Laminatschichten innerhalb einer geschlossenen Zone
so, daß diese den gleichen Leitfähigkeitstyp wie die
außerhalb der geschlossenen Zone besitzen. Die
erfindungsgemäße Struktur kann in zufriedenstellender
Weise durch Verwendung eines derzeit verfügbaren
Herstellungsverfahrens hergestellt werden.
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Diese Erfindung kann anhand der folgenden
detaillierten Beschreibung im Zusammenhang mit den
beigefügten Zeichnungen genauer verstanden werden, wobei:
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Fig. 1 in einem Diagramm schematisch eine
Querschnittstruktur in einem Hauptteil eines
Epitaxialhalbleiterwafers gemäß einer bevorzugten Ausführungsform der
vorliegenden Erfindung zeigt;
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Fig. 2A und 2D in Diagrammen schematisch
Querschnittstrukturen zeigen, die in Hauptstufen eines
Herstellungsverfahrens für den Wafer in Fig. 1 erhalten
wurden;
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Fig. 3 in einem Diagramm schematisch eine
Querschnittstruktur in einem Hauptteil einer Vorrichtung
zeigt, die durch einstückiges oder integrales Ausbilden
von Transistoren in Elementausbildungszonen des Wafers in
Fig. 1 erhalten wurde;
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Fig. 4 in einem Diagramm eine elektrische
Äquivalentschaltung der Vorrichtung in Fig. 3 zeigt;
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Fig. 5 in einem Diagramm schematisch eine
Querschnittstruktur in einem Hauptteil eines lediglich zu
Illustrationszwecken gezeigten Epitaxialhalbleiterwafers
zeigt;
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Fig. 6 in einem Diagramm schematisch eine
Querschnittstruktur in einem Hauptteil eines
Epitaxialhalbleiterwafers des technischen Hintergrunds zeigt;
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Fig. 7 in einem Diagramm schematisch eine
Querschnittstruktur einer Herstellungszwischenstufe eines
Epitaxialhalbleiterwafers gemäß der zweiten
Ausführungsform der vorliegenden Erfindung zeigt;
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Fig. 8 A bis 8E in Diagrammen schematisch
Querschnittstrukturen zeigen, die in den Hauptstufen eines
Herstellungsverfahrens für den Wafer in Fig. 7 erhalten
wurden; und
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Fig. 9A und 9B in Diagrammen eine
Querschnittstruktur von IC-Vorrichtungen zeigen, die durch
einstückiges oder integrales Ausbilden einer Mehrzahl von
Transistoren in Elementausbildungszonen des
Epitaxialwafers in Fig. 7 erhalten wurden.
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Unter Bezug auf Fig. 1 wird nun ein
Epitaxialhalbleiterwafer gemäß einer bevorzugten Ausführungsform
dieser Erfindung im allgemeinen durch die Bezugszahl "20"
bezeichnet. Der Halbleiterwafer 20 weist ein
Siliciumsubstrat 21 eines schwach dotierten P-Leitfähigkeitstyps
(im folgenden als "P&supmin;- Typ") auf. Das Substrat 21 weist
eine erste Zone A auf, in der eine Mehrzahl von durch
PN-Übergang-Abtrennung voneinander elektrisch getrennten
Elementen ausgebildet werden sollen, und eine zweite,
außerhalb der Zone A befindliche Zone B. Die zweite
Zone B ist ebenfalls eine Zone, in der eine Mehrzahl von
durch PN-Übergang-Abtrennung voneinander elektrisch
getrennten Elementen ausgebildet werden sollen.
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In der ersten Zone A wird eine stark dotierte
eingegrabene Schicht 22 vom N-Typ (N&spplus;-Typ) durch
Diffusion in dem Substrat 21 vom P&supmin;-Typ ausgebildet. Eine
Halbleiterschicht 23 vom P&supmin;-Typ wird durch epitaxiales
Aufwachsen in der Diffusionsschicht 22 vom N&spplus;-Typ
ausgebildet. Diese Epitaxialschicht 23 besitzt praktisch
die gleiche Größenordnung der Fremdatomkonzentration
(impurity concentration) wie das Substrat 21. Eine
schwach dotierte flache Halbleiterschicht 24 vom N-Typ
(N&supmin;-Typ) wird durch epitaxiales Aufwachsen oder Züchten
auf der gesamten äußersten Oberfläche des Substrats 21
durchgängig über die Zonen A und B ausgebildet. Die
Halbleiterschicht 24 dient als Schicht hohen Widerstands.
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Eine flache Halbleiterschicht 25 vom N&supmin;-Typ, die als
"Feldschicht verminderter Oberfläche" ("reduced surface
field layer") oder kurz "RESURF-Schicht" bezeichnet wird,
wird unter der Hoch-Widerstands-Schicht 24 in dem
Substrat 21 so ausgebildet, daß sie die
Diffusionsschicht 22 vom N&spplus;-Typ umgibt. Eine Halbleiterschicht 26
vom N&spplus;-Typ wird in der Hoch-Widerstands-Schicht 24 als
Niedrig-Widerstands-Schicht so ausgebildet, daß sie der
planaren Gestalt der Zone vom N&spplus;-Typ der
Diffusionsschicht 22 entspricht. Die Niedrig-Widerständs-Schicht 26
besitzt eine größere Tiefe als die Hoch-Widerstands-
Schicht 24; deshalb dringt die Niedrig-Widerstands-
Schicht 26 durch die Hoch-Widerstands-Schicht 24, und sie
ist elektrisch mit der darunter liegenden Schicht 22
verbunden, wodurch das Potential der Diffusionsschicht 22
auf der äußersten Oberfläche des Substrats 21
"freiliegt".
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Bei einem solchen Epitaxialwafer 20 können sowohl
die erste Zone A als auch die zweite Zone B "N-/P-"-
Strukturen aufweisen. Dadurch können in jeder der ersten
und zweiten Zonen A und B nach einer normalen
PN-Übergang-Abtrennungstechnik eine Mehrzahl von
Elementen erfolgreich ausgebildet werden.
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Gemäß dieser Ausführungsform können einzelne der auf
dem Wafer integrierten Elemente durch PN-Übergang-
Abtrennung von den anderen Elementen erfolgreich
abgetrennt werden. Außerdem wird eine
"Doppel-PN-Übergang-Abtrennung"-Struktur erhalten, in der jeweils
mehrere Elementarten enthaltende Schaltungszonen
voneinander durch PN-Übergang-Abtrennung getrennt sind. Da
eine derartige Waferstruktur es ermöglicht, daß jede
Schaltungszone frei auf ein gewünschtes unterschiedliches
Potential unabhängig von den übrigen Zonen gebracht wird,
eignet sich die Waferstruktur besonders zur Integration
von Hochspannungstransistoren und ihren
Peripherschaltungen.
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Ein Verfahren zur Herstellung des
Epitaxialhalbleiterwafers 20 wird im folgenden unter Bezug auf die
Fig. 2A bis 2D beschrieben. Ein Siliciumsubstrat 11 vom
P&supmin;-Typ wird hergestellt. Eine Rille (groove) 31 einer
vorgewählten Tiefe wird in der ersten Zone des
Substrats 21 unter Verwendung einer
Siliciumätztechnologie, beispielsweise eines reaktiven
Ionenätzverfahrens, ausgebildet. Eine Diffusionsschicht 22 vom
N&spplus;-Typ mit einer hohen Fremdatomkonzentration wird an der
Innenfläche der Rille 31, wie in Fig. 2A gezeigt,
ausgebildet.
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Anschließend wird, wie in Fig. 2B gezeigt, eine
Schicht 23 vom P&supmin;-Typ durch Epitaxial-Züchtung auf der
gesamten äußersten Oberfläche der erhaltenen
Schichtstruktur ausgebildet. Die Waferoberfläche wird
anschließend einer Überlappungsbehandlung (lapping
treatment) unterzogen, so daß die Waferoberfläche eben
gemacht wird, wobei die epitaxialgezüchtete Schicht 23
vom P&supmin;-Typ lediglich in der Rille 31, wie in Fig. 2C
gezeigt, übrigbleibt. Eine als RESURF-Schicht dienende
Schicht 25 vom IC-Typ wird auf dem ebenen obersten
Oberflächenabschnitt des Substrats 21 ausgebildet.
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Danach wird, wie in Fig. 2D gezeigt, eine
epitaxialgezüchtete Schicht 24 vom N&supmin;-Typ, 24a, auf dem erhaltenen
Wafersubstrat 21 ausgebildet. Schließlich wird eine
Diffusionsschicht 26 vom N&spplus;-Typ ausgebildet.
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Fig. 3 zeigt eine IC-Struktur, die durch integrales
Ausbilden einer Mehrzahl von Transistoten in der ersten
und zweiten Zone A und B des genannten
Epitaxialhalbleiterwafers 20 erhalten wird. In Fig. 3 sind
Transistoren in jeder der Zonen A und B ausgebildet,
wobei lediglich ein Transistor Q1 in der Zone A sichtbar
ist, während lediglich ein Transistor Q2 in der Zone B
sichtbar ist.
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Wie in Fig. 3 gezeigt, werden Kollektoren in Form
eingegrabener Schichten 41a und 41b, die in der in Fig. 1
gezeigten vorherigen Waferstruktur weggelassen sind,
jeweils in den Elementausbildungszonen A und B vor der
Bildung einer Epitaxialschicht 24, 24a ausgebildet. Jede
Elementausbildungszone ist vom übrigen Teil der
Waferstruktur durch eine Schicht 42a oder 42b vöm P&spplus;-Typ durch
einen PN-Übergang abgetrennt (PN junction-separated),
d. h. durch einen PN-Übergang elektrisch abgetrennt. In
der Zone A sind eine Basisschicht 43a, eine
Emitterschicht 44a vom N&spplus;-Typ, eine Kollektorschicht 41a vom
N&spplus;-Typ und eine Kollektorspannungsausgangsschicht 45a vom
N&spplus;-Typ ausgebildet, wodurch der Transistor Q1 aufgebaut
ist. In der anderen Zone B sind eine Basisschicht 43b,
eine Emitterschicht 44b vom N&spplus;-Typ, eine
Kollektorschicht 41b vom N&spplus;-Typ und eine
Kollektorspannungsausgangsschicht 45b vom N&spplus;-Typ so ausgebildet,
daß dadurch der Transistor Q2 aufgebaut ist.
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Die Transistorschaltungen in der ersten und zweiten
Zone A und B stellen die Gateschaltungen G1 bzw. G2 in
einem in Fig. 4 gezeigten Äquivalentschaltungsdiagramm
dar. Deshalb fungiert ein Anschluß P1, der die
Trennungsschicht 42a vom P&spplus;-Typ in der ersten Zone A mit den
Schichten 22 und 26 vom N&spplus;-Typ zum Abtrennen der
Schicht A von der Schicht B zusammen schaltet, als ein
Bezugsspannungspotential, dessen Spannungspotential sich
innerhalb eines Bereichs zwischen 0 V und einer
Netzteilspannung Vcc ändert. Ein Anschluß P2, der an die
Trennungsschicht 42b vom P&spplus;-Typ in der zweiten Zone B
angeschlossen ist, fungiert als fester Masseanschluß.
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Die RESURF-Schicht 25 vom IC-Typ besitzt eine
Dosierung von etwa 5 · 10¹¹/cm² bis 3 · 10¹²/cm². Der Wert
des spezifischen Widerstands der als
Elementausbildungszone dienenden Epitaxialschicht 24, 24a vom N&supmin;-Typ wird
auf der Basis der Eigenschaften der Transistoren Q1 und
Q2 bestimmt; er kann von 1 bis 20 Ohm · cm reichen.
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Bei der im Vorhergehenden genannten "Doppel-PN-
Übergang-Abtrennung"-Struktur kann das Gesamtpotential
der in der ersten Zone A gebildeten Gateschaltung
erfolgreich innerhalb eines Bereichs vom Massepotential ( = 0 V)
bis zur Netzteilspannung Vcc unabhängig von der in der
zweiten Region B gebildeten Gateschaltung variiert
werden. Dadurch wird die Ausbildung der
Gateschaltungen G1 und G2 zum Steuern und Betreiben eines
Transistorschaltungsmoduls in Fig. 4 auf einen
"Einzelchip" unabhängig von anderen Schaltungen möglich.
Außerdem wird es möglich, durch eine passende Anordnung der
Fremdatomdotierung der RESURF-Schicht 25 vom N&supmin;-Typ die
erste Zone A wirksam auf einem hohen Potential zu halten.
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Eine lediglich zu Erläuterungszwecken offenbarte
Halbleitervorrichtung wird im allgemeinen durch die
Bezugszahl "50" in Fig. 5 bezeichnet. In dieser
Vorrichtung sind unter Verwendung des
Epitaxialhalbleiterwafers aus Fig. 1 ein Hochspannungs-MOSFET und
dessen Steuergateschaltung zusammen einstückig
ausgebildet.
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Wie in der Ausführungsform in Fig. 3 wird
beispielsweise eine Gateschaltung in einer ersten Zone A unter
Verwendung einer Mehrzahl von voneinander durch
PN-Übergang-Abtrennung abgetrennten Transistoren
ausgebildet. Ein Hochspannungs-MOSFET wird in einer
zweiten Zone B gebildet. Der Hochspannungs-MOSFET wird
aus einer als Kanalschicht dienenden Basisschicht 51 vom
P-Typ, einer in der Schicht 51 ausgebildeten
Sourceschicht 52 vom N-Typ, einer oberhalb der Basisschicht 51
vom P-Typ durch eine Gateisolierschicht 53 in isolierter
Weise angebrachte Gateelektrodenschicht 54, eine mit der
Sourceschicht 52 und der Basisschicht 51 vom P-Typ in
elektrischem Kontakt stehende leitende
Sourceelektrodenschicht 55 und einer mit einer Diffusionsschicht 26 vom
N&spplus;-Typ elektrisch in Kontakt stehende leitende
Drainelektrodenschicht 56 gebildet.
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In dieser Vorrichtung wird, wenn das Potential der
Drainelektrode 56 als Reaktion auf einen
Einschalt-/Ausschaltvorgang des MOSFET variiert, eine in der ersten
Zone A ausgebildete Gateschaltung ohne irgendeinen
Einfluß auf die Schaltung in der zweiten Zone B
vollständig geändert und befähigt, eine gewünschte
Schaltungsoperation durchzuführen. Es ist anzumerken, daß
diese Vorrichtung der Ausführungsform ebenfalls unter
Verwendung des unter Bezug auf die Fig. 2A bis 2D
beschriebenen Herstellungsverfahrens hergestellt werden
kann.
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Ein Epitaxialhalbleiterwafer 60 gemäß dem
technischen Hintergrund wird in Fig. 6 gezeigt. Unter
Verwendung des in den Fig. 2A bis 2D gezeigten
Herstellungsverfahrens wird eine Rille 23 in einem
Siliciumsubstrat 21 vom P&supmin;-Typ ausgebildet. Eine
Diffusionsschicht 22 vom N&spplus;-Typ wird auf der Innenfläche
der Rille 23 ausgebildet. Diese Rille 23 wird eine
Elementausbildungszone. Durch Anwendung eines Verfahrens
zur epitaxialen Züchtung und einer Überlappungstechnik
wird eine Halbleiterschicht 61 vom N&supmin;-Typ in der Rille 23
abgelagert. Eine RESURF-Schicht 25 vom N&supmin;-Typ wird dann
rings um diese Elementzone auf die gleiche Weise wie in
den oben genannten Ausführungsformen ausgebildet. Mit dem
Wafer können ein Hochspannungshalbleiterelement oder
-elemente, beispielsweise Hochspannungs-MOSFETs
und / oder bipolare Transistoren effektiv in der
Schicht 61 vom N&supmin;-Typ ausgebildet werden.
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Im Hinblick auf Fig. 7 wird ein
Epitaxialhalbleiterwafer gemäß der zweiten Ausführungsform der vorliegenden
Erfindung im allgemeinen durch die Bezugszahl "70"
bezeichnet. Ein Siliciumsubstrat 21-1 vom P&spplus;-Typ wird mit
einer darauf aufgebrachten Siliciumschicht 21-2 vom
P&supmin;-Typ hergestellt, wodurch ein Siliciumsubstrat 21 vom
N&supmin;-Typ aufgebaut ist. Auf dem Siliciumsubstrat 21 wird
eine Epitaxialschicht 23 vom P&supmin;-Typ gebildet. Auf der
Epitaxialschicht 23 vom P&supmin;-Typ wird eine
Epitaxialschicht 24, 24a vom N&supmin;-Typ, die voraussichtlich als
Elementbildungsschicht dient, ausgebildet.
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In Fig. 7 ist das Substrat in drei Zonen A&sub1;, A&sub2; und
C aufgeteilt, von denen jede eine Elementausbildungszone
ist, in der ein Element oder eine Mehrzahl von Elementen
ausgebildet werden sollen. Zwischen den
Elementausbildungszonen A&sub1;, A&sub2; und C sind Trennzonen D
ausgebildet. Die in den Elementausbildungszonen A&sub1; und A&sub2;
gelegenen Epitaxialschichten 24a vom N&supmin;-Typ und die in
der Elementausbildungszone C gelegene Epitaxialschicht 24
vom N&supmin;-Typ sind voneinander unter Verwendung von
Diffusionsschichten 71 vom P&spplus;-Typ durch PN-Übergang-
Abtrennung elektrisch abgetrennt. Diese
Diffusionsschichten 71 vom P&spplus;-Typ sind so ausgebildet, daß sie eine
ausreichende Tiefe von der äußersten Oberfläche des
Wafers bis zum Erreichen der darunterliegenden
Epitaxialschicht 23 vom P&supmin;-Typ in den Trennzonen D besitzen.
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Bei den Elementausbildungszonen ist in den ersten
Zonen A&sub1; und A&sub2; im Gegensatz zur zweiten Zone C eine
Halbleiterschicht 22 vom N&spplus;-Typ als eine erste
Elementtrennungsschicht ausgebildet und zwischen der
Epitaxialschicht 23 vom P&supmin;-Typ und dem Substrat 21 eingegraben.
Die Diffusionsschichten 26 vom N&spplus;-Typ mit jeweils einer
Tiefe von der Waferoberfläche ausgehend bis zum Erreichen
der entsprechenden Schichten 22 vom N&spplus;-Typ sind rings um
die ersten Zonen A&sub1; und A&sub2; ausgebildet.
Diffusionsschichten 26 vom N&spplus;-Typ dienen als zweite
Elementtrennschichten. Eine in Fig. 7 gezeigte Schicht 25 vom N&supmin;-Typ
ist außerhalb jeder der Schichten 26 vom N&spplus;-Typ
ausgebildet. In dem Epitaxialwafer 70 dieser Ausführungsform
besitzt wie in den genannten Ausführungsformen jede der
Elementzonen A&sub1;, A&sub2; und C die "N&supmin;/P&supmin;"-Übergang-
Abtrennungsstruktur.
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Ein Verfahren zur Herstellung des Epitaxialwafers 70
wird im folgenden unter Bezug auf die Fig. 8A bis 8E
beschrieben, wobei die Zonen A&sub2;, C und D in Fig. 7
gezeigt sind.
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Wie in Fig. 8A gezeigt, wird eine eine ausgewählt
hohe Fremdatomkonzentration aufweisende Schicht 22 vom
N&spplus;-Typ durch Diffusion auf der äußersten Oberfläche eines
Siliciumsubstrats, das eine aus den Schichten 21-1 und
21-2 bestehende Stapelstruktur aufweist, ausgebildet. Wie
in Fig. 8B gezeigt, wird eine Epitaxialschicht 23 vom
P&supmin;-Typ auf der gesamten Oberfläche des Substrats 21
gebildet.
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Danach wird, wie in Fig. 8C gezeigt, eine RESURF-
Schicht 25 vom N-Typ durch Ionenimplantation auf dem
Substrat 11 rings um eine Elementausbildungszone, in der
die Schicht 22 vom N&spplus;-Typ ausgebildet ist, gebildet, und
eine Schicht 26-1 vom N&spplus;-Typ zum Umgeben der Elementzone
zusammen mit der Schicht 22 vom N&spplus;-Typ wird gebildet. Die
Schicht 26 vom N&spplus;-Typ wird so ausgebildet, daß sie eine
Tiefe bis zum Erreichen der Schicht 22 vom N&spplus;-Typ
besitzt, wodurch ein durch eine PN-Übergang-Abtrennung
abgetrennter Schichtbereich 23 festgelegt wird.
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Anschließend wird, wie in Fig. 8D gezeigt, eine
Epitaxialschicht 24 vom N&supmin;-Typ so gezüchtet, daß sie die
gesamte äußerste Oberfläche des erhaltenen Wafers
bedeckt. In der in Fig. 8E gezeigten Stufe wird eine
weitere Schicht 26-2 vom N&spplus;-Typ durch Diffusion so
ausgebildet, daß sie gerade die Schicht 26-1 vom N&spplus;-Typ
überlappt, wodurch der Schichtabschnitt 24a vom N&supmin;-Typ
innerhalb der Schicht 26-2 vom N&spplus;-Typ festliegt. Außerdem
wird zur Abtrennung jeder Elementausbildungszone durch
eine PN-Übergang-Abtrennung eine Schicht 71 vom P&spplus;-Typ
durch Diffusion bezüglich jeder Abtrennungszone zwischen
diesen Elementausbildungszonen ausgebildet. Die
Schicht 71 vom P&spplus;-Typ wird so gebildet, daß sie eine zum
Erreichen und Berühren der darunter liegenden Schicht 23
vom P&supmin;-Typ ausreichende Tiefe aufweist.
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Aufmerksamkeit sollte dem folgenden Punkt
entgegengebracht werden: Gemäß dem in den Fig. 8A bis 8E
gezeigten Herstellungsverfahren werden die als
Elementabtrennungsschichten zusammen mit den eingegrabenen
Schichten 22 vom N&spplus;-Typ dienenden aufeinandergestapelten
Diffusionsschichten 26-1 und 26-2 vom N&spplus;-Typ in den
Elementausbildungszonen A&sub1; und A&sub2; einzeln in zwei
Diffusionsstufen ausgebildet, doch können diese
Schichten 26-1 und 26-2 vom N&spplus;-Typ so modifiziert werden,
daß sie zusammen in lediglich einer Diffusionsstufe in
dem Verfahren ausgebildet werden.
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Die Fig. 9A und 9B zeigen die
Hauptquerschnittstrukturen von Ausführungsmustern von IC-Vorrichtungen,
die durch einstückiges Ausbilden einer Mehrzahl von
Transistoren in Elementausbildungszonen des
Epitaxialwafers 70 in Fig. 7 erhalten wurden. In den Fig. 9A und
9B sind zwei der Mehrzahl von Elementausbildungszonen des
Epitaxialwafers 70 gezeigt: Fig. 9A zeigt eine von einer
Schicht 26 vom N&spplus;-Typ umgebene erste Zone B; während
Fig. 9B eine außerhalb der ersten Zone A&sub2; befindliche
zweite Zone C zeigt. In jeder der angegebenen Zonen ist
in typischer Weise ein Transistor ausgebildet.
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In jeder Zonen A&sub2; und C wird ein Kollektor in Form
einer eingegrabenen Schicht 41 vom N&spplus;-Typ ausgebildet,
bevor eine Epitaxialschicht 24a vom N&supmin;-Typ gebildet wird.
(Der Kollektor in Form einer eingegrabenen Schicht 41 vom
N&spplus;-Typ ist in der Ausführungsform in Fig. 7 weggelassen.)
Um Elemente in den Zonen voneinander abzutrennen, wird in
der zweiten Zone C gleichzeitig mit der Bildung einer
Schicht 71 vom P&spplus;-Typ zur PN-Übergang-Abtrennung von der
ersten Zone A&sub2; eine Schicht 71 vom P&spplus;-Typ und in der
ersten Region A&sub2; eine Schicht 72 vom P&spplus;-Typ zur
Abtrennung von Elementen voneinander ausgebildet. Wie in
Fig. 9A oder 9B gezeigt, werden in einer von diesen
Schichten 71 und 72 umgebenen Zone eine Basisschicht 43
vom P-Typ, eine Emitterschicht 44 vom N-Typ und eine
Kollektorausgangsschicht 45 gebildet. Es ist anzumerken,
daß in diesen Komponenten das Suffix "b" (der
Buch
stabe "b" kommt von der Zone A&sub2;) üblicherweise in Fig. 9A
angefügt wird, während ein Suffix "c" (der Buchstabe "c"
kommt von der Zone C) in Fig. 9B lediglich zur
Erläuterung angefügt ist.
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Die Transistorschaltung in der ersten Zone B stellt
beispielsweise eine in Fig. 4 gezeigte Gateschaltung G1
dar; die Transistorschaltung in der zweiten Zone C stellt
beispielsweise eine in Fig. 4 gezeigte Gateschaltung G2
dar. In einem solchen Fall, in der Transistorschaltung in
Figur DA in der ersten Zone A&sub2;, wird der Anschluß P1, der
gemeinsam an die Schicht 26 vom N&spplus;-Typ und die als
Trennungsschicht für eine von der Schicht 26 von N&spplus;-Typ
umgebene Innenzone dienende Schicht 71 vom P&spplus;-Typ
geschaltet ist, als Bezugsspannungsanschluß mit einer
Spannung, die innerhalb eines Bereichs von 0 V bis zur
Netzteilspannung Vcc wechselt, verwendet. Andererseits
wird in der in Fig. 9B gezeigten Transistorschaltung in
der zweiten Zone C ein an die Trennungsschicht 71 vom
P&spplus;-Typ angeschlossener Anschluß P2 als Masseanschluß
verwendet, an den ein festes Massepotential angelegt
wird.
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In den Fig. 9A und 9B wurde oben der Fall
beschrieben, bei dem NPN-Transistoren einstückig
ausgebildet sind. Die auf dem Substrat auszubildenden
Elemente können jedoch andere, aus Gateschaltungen
bestehende Elementtypen, beispielsweise
CMOS-Transistoren, Dioden, Widerstände, Kondensatoren und
so weiter umfassen.