JPH03174741A - 電力用ｉｃおよびその製造方法 - Google Patents
電力用ｉｃおよびその製造方法Info
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- JPH03174741A JPH03174741A JP1344316A JP34431689A JPH03174741A JP H03174741 A JPH03174741 A JP H03174741A JP 1344316 A JP1344316 A JP 1344316A JP 34431689 A JP34431689 A JP 34431689A JP H03174741 A JPH03174741 A JP H03174741A
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- 238000000034 method Methods 0.000 claims description 10
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- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract description 10
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/761—PN junctions
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
本発明は、高耐圧の電力用ＩＣとこれに用いるに好適な
半導体ウェハおよび電力用ＩＣの製造方法に関する。
半導体ウェハおよび電力用ＩＣの製造方法に関する。
（従来の技術）
電力用半導体装置では、高耐圧のバイポーラトランジス
タやＭＯＳＦＥＴを直列に繋いで使用することが多い。
タやＭＯＳＦＥＴを直列に繋いで使用することが多い。
そして例えばインバータ等におけるように、直列接続さ
れたトランジスタには並列にダイオードを接続すること
が多い。実際、この様に直列接続したトランジスタとそ
れらに並列に接続したダイオードとを一つのパッケージ
に一体化したモジュールと称される製品が数多く出され
ている。
れたトランジスタには並列にダイオードを接続すること
が多い。実際、この様に直列接続したトランジスタとそ
れらに並列に接続したダイオードとを一つのパッケージ
に一体化したモジュールと称される製品が数多く出され
ている。
第１３図は、その様なモジュールとこれを制御するゲー
ト回路からなる三相インバータ回路の構成例を示してい
る。すなわち、トランジスタＱｌとＱ２、Ｑ３とＱ４、
ＱＢとＱＢがそれぞれ直列接続され、それぞれにダイオ
ードＤ１〜Ｄ６が並列接続された回路モジュールに対し
て、各トランジスタＱ１〜ＱＢを制御するゲート回路６
１〜Ｇ６が設けられている。
ト回路からなる三相インバータ回路の構成例を示してい
る。すなわち、トランジスタＱｌとＱ２、Ｑ３とＱ４、
ＱＢとＱＢがそれぞれ直列接続され、それぞれにダイオ
ードＤ１〜Ｄ６が並列接続された回路モジュールに対し
て、各トランジスタＱ１〜ＱＢを制御するゲート回路６
１〜Ｇ６が設けられている。
この様な構成において、６個のゲート回路Ｇ１〜Ｇ６を
１チツプ化しようとすると、次のような問題がある。い
ま、トランジスタＱ１がオン、ト。
１チツプ化しようとすると、次のような問題がある。い
ま、トランジスタＱ１がオン、ト。
ランジスタＱ２がオフの状態を考えると、端子Ｘの電位
はほぼ電源電位ｖｃｃである。したがってこの時、トラ
ンジスタＱ１側のゲート回路Ｇ１はＶｃｅを基準電位と
して動作させる必要がある。次にトランジスタＱ１がオ
フ、トランジスタＱ２がオンのときは端子Ｘの電位はほ
ぼ接地電位である。
はほぼ電源電位ｖｃｃである。したがってこの時、トラ
ンジスタＱ１側のゲート回路Ｇ１はＶｃｅを基準電位と
して動作させる必要がある。次にトランジスタＱ１がオ
フ、トランジスタＱ２がオンのときは端子Ｘの電位はほ
ぼ接地電位である。
したがってこの時トランジスタＱｌ側のゲート回路Ｇｌ
は接地電位を基準として動作させる必要がある。一方ト
ランジスタＱ２例のゲート回路Ｇ２については、常に接
地電位を基準として動作すればよい。つまり、６個のゲ
ート回路０１〜ＧＢを１チツプ化する場合に、ゲート回
路Ｇｌ、Ｇ８゜Ｇ５についてはそれぞれが、ゲート回路
Ｇ２゜Ｇ４．Ｇ６とは独立にＯＶからｖｃｅの間の如何
なる電位も取り得るように設計しなければならない。
は接地電位を基準として動作させる必要がある。一方ト
ランジスタＱ２例のゲート回路Ｇ２については、常に接
地電位を基準として動作すればよい。つまり、６個のゲ
ート回路０１〜ＧＢを１チツプ化する場合に、ゲート回
路Ｇｌ、Ｇ８゜Ｇ５についてはそれぞれが、ゲート回路
Ｇ２゜Ｇ４．Ｇ６とは独立にＯＶからｖｃｅの間の如何
なる電位も取り得るように設計しなければならない。
また二つのゲート回路Ｇ］、、Ｇ２だけを１チツプ化す
る場合には、ゲート回路Ｇ１と６２について同様な設計
が必要となる。その様なＩＣ構造には従来誘電体分離構
造が用いられていた。
る場合には、ゲート回路Ｇ１と６２について同様な設計
が必要となる。その様なＩＣ構造には従来誘電体分離構
造が用いられていた。
（発明が解決しようとする課題）
以上のように電力用ＩＣとして、ある回路領域では基準
電位が一定であり、他の回路領域では越準電位が変化す
る、といった描遣が要求される場合がある。
電位が一定であり、他の回路領域では越準電位が変化す
る、といった描遣が要求される場合がある。
本発明はその様な要求を満たずことのできる電力用ＩＣ
を提供することを目的とする。
を提供することを目的とする。
本発明はまた、その様な電力用ＩＣに好適な半導体ウェ
ハとその製造方法を提供することを目的とする。
ハとその製造方法を提供することを目的とする。
［発明の構成］
（課題を解決するための手段）
本発明に係る電力用ＩＣは、半導体基板にｐｎ接合分離
された複数の領域を有し、これら複数の領域のそれぞれ
にｐｎ接合分離された複数の素子が形成されていること
を特徴とする。
された複数の領域を有し、これら複数の領域のそれぞれ
にｐｎ接合分離された複数の素子が形成されていること
を特徴とする。
本発明に係る半導体ウェハは、第１導電型半導体基板に
、第２導電型の素子分離層により囲まれて形成され、表
面部に第２導電型で高抵抗の素子形成層を有する。それ
ぞれ複数の素子を形成するための一または二以上の第１
の領域と、第１の領。
、第２導電型の素子分離層により囲まれて形成され、表
面部に第２導電型で高抵抗の素子形成層を有する。それ
ぞれ複数の素子を形成するための一または二以上の第１
の領域と、第１の領。
域の外側にあって表面部に第２導電型で高抵抗の素子形
成層を有する。それぞれ複数の素子を形成するための一
または二以上の第２の領域と、を有することを特徴とす
る。
成層を有する。それぞれ複数の素子を形成するための一
または二以上の第２の領域と、を有することを特徴とす
る。
本発明による別の半導体ウェハは、第１導電型半導体基
板に、第２導電型の素子分離層により囲まれで形成され
、表面部に第１導電型で高抵抗の素子形成層を有する。
板に、第２導電型の素子分離層により囲まれで形成され
、表面部に第１導電型で高抵抗の素子形成層を有する。
それぞれ複数の素子を形成するための一または二以上の
第１の領域と、第１の領域の外側にあって表面部に第２
導電型で高抵抗の素子形成層を有する。それぞれ複数の
素子を形成するための一または二以上の第２の領域と、
を有することを特徴とする。
第１の領域と、第１の領域の外側にあって表面部に第２
導電型で高抵抗の素子形成層を有する。それぞれ複数の
素子を形成するための一または二以上の第２の領域と、
を有することを特徴とする。
本発明に係る電力用ＩＣの製造方法は、上述したような
半導体ウェハを用いて、ｐｎ接合分離された複数の領域
にそれぞれｐｎ接合分離された複数の素子を形成するこ
とを特徴とする。
半導体ウェハを用いて、ｐｎ接合分離された複数の領域
にそれぞれｐｎ接合分離された複数の素子を形成するこ
とを特徴とする。
（作用）
本発明の電力用ＩＣは、個々の素子がｐｎ接合分離され
、更にそれらの素子が複数の領域についてｐｎ接合分離
された二重のｐｎ接合分離構造を有するから、それぞれ
の領域内の回路の基準電位を独立に設定することができ
る。したがってこのＩＣ構造を用いれば、電力用トラン
ジスタを直列接続したモジュールの各トランジスタのゲ
ート回路を１チツプ化したいという要求を満たすことが
できる。
、更にそれらの素子が複数の領域についてｐｎ接合分離
された二重のｐｎ接合分離構造を有するから、それぞれ
の領域内の回路の基準電位を独立に設定することができ
る。したがってこのＩＣ構造を用いれば、電力用トラン
ジスタを直列接続したモジュールの各トランジスタのゲ
ート回路を１チツプ化したいという要求を満たすことが
できる。
また本発明による半導体ウェハおよびそのウェハを用い
た電力用ＩＣの製造方法によって、上述のような電力用
ＩＣを容易に実現することができる。
た電力用ＩＣの製造方法によって、上述のような電力用
ＩＣを容易に実現することができる。
（実施例）
以下、本発明の詳細な説明する。
第１図は一実施例によるエピタキシャル・ウェハの構造
を示す。ｐ−型シリコン基板１１の、ｐｎ接合分離され
た複数の素子を形成するための第１の領域Ａは、ｎ＋型
埋込み層１２とｎ＋型拡散層１２によって取り囲まれて
いる。第１の領域Ａの外側の第２の領域Ｂはやはりｐｎ
接合分離された複数の素子を形成するための領域である
。第。
を示す。ｐ−型シリコン基板１１の、ｐｎ接合分離され
た複数の素子を形成するための第１の領域Ａは、ｎ＋型
埋込み層１２とｎ＋型拡散層１２によって取り囲まれて
いる。第１の領域Ａの外側の第２の領域Ｂはやはりｐｎ
接合分離された複数の素子を形成するための領域である
。第。
１の領域Ａの中には、基板１１とｐｎ接合分離さ０
れた裁板１１と同程度の不純物濃度のｐ−型エピタキシ
ャル成長層１３があり、これら両領域上に跨がって素子
形成領域となる高抵抗のｎ−型エピタキシャル成長層］
４が形成されている。なおｎ＋型型数散層１２周囲には
、リサーフ層としてｎ″′型層１５が形成されている。
ャル成長層１３があり、これら両領域上に跨がって素子
形成領域となる高抵抗のｎ−型エピタキシャル成長層］
４が形成されている。なおｎ＋型型数散層１２周囲には
、リサーフ層としてｎ″′型層１５が形成されている。
ｎ＋＋層１２をウェハ表面に取り出すために、ｎ＋型型
数散層１２達するｎ＋型型数散層１６形成されている。
数散層１２達するｎ＋型型数散層１６形成されている。
このようなエピタキシャル・ウェハを用いれば、第１．
第２の領域Ａ、Ｂともに、ｎ −／ ｐ−構造となって
おり、それぞれに通常のｐｎ接合分離による複数の素子
を形成することができる。
第２の領域Ａ、Ｂともに、ｎ −／ ｐ−構造となって
おり、それぞれに通常のｐｎ接合分離による複数の素子
を形成することができる。
第２図（ａ）〜（ｄ）は、このウェハの製造工程例であ
る。まず、ｐ−型シリコン基板１１の第１の領域に、反
応性イオンエツチング法等によって所定深さの溝２１を
形成する。次いで形成された溝２１の内面に高不純物濃
度のｎ＋型型数散層１２形成する（（ａ））。次に全面
にｐ−型エピタキシャル成長層１３を形成する（（ｂ）
）。その後ウェハ表面をラッピングして、ｐ−型エピタ
キシャル１ 層１３を溝２１内にのみ残して表面を平坦化する。
る。まず、ｐ−型シリコン基板１１の第１の領域に、反
応性イオンエツチング法等によって所定深さの溝２１を
形成する。次いで形成された溝２１の内面に高不純物濃
度のｎ＋型型数散層１２形成する（（ａ））。次に全面
にｐ−型エピタキシャル成長層１３を形成する（（ｂ）
）。その後ウェハ表面をラッピングして、ｐ−型エピタ
キシャル１ 層１３を溝２１内にのみ残して表面を平坦化する。
そしてイオン注入法等によって第１の領域の周囲にリサ
ーフ層としてのｎ−型層］５を形成する（（ｃ））。そ
の後ウェハ表面に素子形成領域となるｎ−エピタキシャ
ル成長層１４を形成し、最後にｎ＋型型数散層１６形成
する（（ｄ））。
ーフ層としてのｎ−型層］５を形成する（（ｃ））。そ
の後ウェハ表面に素子形成領域となるｎ−エピタキシャ
ル成長層１４を形成し、最後にｎ＋型型数散層１６形成
する（（ｄ））。
第３図は、この様なエピタキシャル・ウェハの第１．第
２の領域Ａ、Ｈにそれぞれ複数のトランジスタを集積形
成した実施例のＩＣ構造を示している。図では各領域Ａ
、Ｂにそれぞれ一つづつのトランジスタのみを示してい
る。即ち各領域Ａ。
２の領域Ａ、Ｈにそれぞれ複数のトランジスタを集積形
成した実施例のＩＣ構造を示している。図では各領域Ａ
、Ｂにそれぞれ一つづつのトランジスタのみを示してい
る。即ち各領域Ａ。
Ｂのそれぞれの素子領域には、先のウェハ構造では省略
したがｎ−型エピタキシャル層１４の形成前に予めコレ
クタ埋込み層３１１，３１゜が形成される。そして各素
子領域はｐ＋＋層３２１３２２によってｐｎ接合分離さ
れており、その各素子領域にｐ型ベース層３３＋ 、３
３２ 、ｎ＋＋エミッタ層３４＋ 、３４２ 、ｎ＋型
コレクタ取り出し層３５１，３５２が形成されている。
したがｎ−型エピタキシャル層１４の形成前に予めコレ
クタ埋込み層３１１，３１゜が形成される。そして各素
子領域はｐ＋＋層３２１３２２によってｐｎ接合分離さ
れており、その各素子領域にｐ型ベース層３３＋ 、３
３２ 、ｎ＋＋エミッタ層３４＋ 、３４２ 、ｎ＋型
コレクタ取り出し層３５１，３５２が形成されている。
第１゜第２の領域Ａ、Ｂ内のトランジスタ回路はそれぞ
２ れ、例えば第１３図に示したゲート回路Ｇｌ。
２ れ、例えば第１３図に示したゲート回路Ｇｌ。
Ｇ２を構成する。したがって、第１の領域Ａ内の分離用
ｐ＋型層３２１と、第１の領域Ａと第２の領域Ｂを分離
するためのｎ＋＋層１２．１６とを共通接続した端子Ｐ
１は、ＯＶから電源電位Ｖｃｃ間で変化する基準電位端
子とし、第２の領域Ｂ内の分離用ｐ＋型層３２２から引
き出した端子Ｐ２は固定の接地電位端子としている。
ｐ＋型層３２１と、第１の領域Ａと第２の領域Ｂを分離
するためのｎ＋＋層１２．１６とを共通接続した端子Ｐ
１は、ＯＶから電源電位Ｖｃｃ間で変化する基準電位端
子とし、第２の領域Ｂ内の分離用ｐ＋型層３２２から引
き出した端子Ｐ２は固定の接地電位端子としている。
なお、リサーフ層であるｎ−型層１５は、ドーズ量を５
×１０１１／ｃ第２〜３×１０１２／ｃ第２程度とし、
素子形成領域であるｎ−型エピタキシャル層１４の不純
物総量（深さ方向の不純物濃度の積分値）はｎ−型層１
５のドーズ量の２０％以下とする。
×１０１１／ｃ第２〜３×１０１２／ｃ第２程度とし、
素子形成領域であるｎ−型エピタキシャル層１４の不純
物総量（深さ方向の不純物濃度の積分値）はｎ−型層１
５のドーズ量の２０％以下とする。
この様に二重のｐｎ接合分離構造とすることによって、
第１の領域Ａに形成したゲート回路全体の電位を、第２
の領域Ｂに形成したゲート回路とは独立にＯＶからＶｃ
ｃの範囲で変動させることができる。即ち第１３図のよ
うなトランジスタ・モジュールを制御駆動するゲート回
路Ｇｌ、Ｇ２を３ １チツプ化することができる。またリサーフ層であるｎ
−型層１５の不純物ドーズ量を最適な値に設定すること
により、第１の領域Ａを高電位にすることができる。
第１の領域Ａに形成したゲート回路全体の電位を、第２
の領域Ｂに形成したゲート回路とは独立にＯＶからＶｃ
ｃの範囲で変動させることができる。即ち第１３図のよ
うなトランジスタ・モジュールを制御駆動するゲート回
路Ｇｌ、Ｇ２を３ １チツプ化することができる。またリサーフ層であるｎ
−型層１５の不純物ドーズ量を最適な値に設定すること
により、第１の領域Ａを高電位にすることができる。
第４図は、第１図のエピタキシャル・ウェハを用いて高
耐圧ＭＯ８ＦＥＴとその制御ゲート回路を一体形成した
実施例である。第１の領域Ａには例えば第３図の実施例
と同様にして、ｐｎ接合分離された複数のトランジスタ
によりゲート回路が形成されている。第２の領域Ｂに、
高耐圧ＭＯ３ＦＥＴが形成されている。高耐圧ＭＯ８Ｆ
ＥＴは、チャネル層となるｐ型ベース層４１、その中に
形成されたｎ型ソース層４２、ｐ型ベース層４１上にゲ
ート絶縁膜４３を介して形成されたゲート電極４４、ソ
ース層４２とｐ型ベース層４１にコンタクトするソース
電極４５および、ｎ＋型型数散層１６コンタクトするド
レイン電極４６により構成されている。
耐圧ＭＯ８ＦＥＴとその制御ゲート回路を一体形成した
実施例である。第１の領域Ａには例えば第３図の実施例
と同様にして、ｐｎ接合分離された複数のトランジスタ
によりゲート回路が形成されている。第２の領域Ｂに、
高耐圧ＭＯ３ＦＥＴが形成されている。高耐圧ＭＯ８Ｆ
ＥＴは、チャネル層となるｐ型ベース層４１、その中に
形成されたｎ型ソース層４２、ｐ型ベース層４１上にゲ
ート絶縁膜４３を介して形成されたゲート電極４４、ソ
ース層４２とｐ型ベース層４１にコンタクトするソース
電極４５および、ｎ＋型型数散層１６コンタクトするド
レイン電極４６により構成されている。
この実施例においても、ＭＯＳＦＥＴのオン。
オフによってドレイン電極４６の電位が変動した４
ときに、第１の領域Ａに形成されたゲート回路は、第２
の領域Ｂに影響を与えることなく全体的に電位変動して
しかも所望の動作を行うことができる。
の領域Ｂに影響を与えることなく全体的に電位変動して
しかも所望の動作を行うことができる。
先に説明した本発明のウェハの製造工程は、単一の高耐
圧素子の製造工程にも応用することができる。
圧素子の製造工程にも応用することができる。
第５図はその応用例の高耐圧素子ウェハを示している。
第２図の実施例で説明したと同様の工程にしたがってｐ
−型シリコン基板１１に溝１３を形成し、その溝１３の
内面にｎ＋型型数散層１２形成する。そしてエピタキシ
ャル成長とラッピングによって素子領域となる溝１３内
に、この場合はｎ−型層５１を埋込み形成する。素子領
域の周囲には先の実施例と同様にリサーフ層となるｎ型
層１５を形成する。
−型シリコン基板１１に溝１３を形成し、その溝１３の
内面にｎ＋型型数散層１２形成する。そしてエピタキシ
ャル成長とラッピングによって素子領域となる溝１３内
に、この場合はｎ−型層５１を埋込み形成する。素子領
域の周囲には先の実施例と同様にリサーフ層となるｎ型
層１５を形成する。
この様なウェハを用いてそのｎ−型層５１に、例えば高
耐圧のＭＯＳＦＥＴやバイポーラトランジスタを形成す
ることができる。
耐圧のＭＯＳＦＥＴやバイポーラトランジスタを形成す
ることができる。
第６図は、他の実施例のエピタキシャル・ウェハである
。ｐ＋＋シリコン基板１１＋にｐ−型層５ １１□が形成された基板（以下これをｐ−ｕシリコン基
板１１と称する）に、ｐ−型エピタキシャル層１３が形
成され、この上にさらに素子形成層となるｎ−型エピタ
キシャル層］４が形成されている。領域Ａ、Ｂ、Ｃは、
それぞれ複数の素子が形成される領域であり、これらの
間に分離領域りが設けられている。素子形成領域Ａ、Ｂ
、Ｃのｎ−型層１４の間は、分離領域りに表面からｐ型
エピタキシャル層１３に達する深さに拡散形成されたｐ
＋＋層６１によってｐｎ接合分離されている。また素子
形成領域のうち第１の領域Ａ、 Ｂは、第２の領域Ｃ
とは異なり、ｐ−型エピタキシャル１３と基板１１との
間に第１の素子分離層としてｎ＋＋層１２が埋込み形成
されており、これらの領域Ａ、Ｂの周囲には表面からｎ
＋＋層１２に達する深さに拡散形成された。第２の素子
分離層であるｎ＋＋層１６が設けられている。ｎ＋＋層
１６の外側には、リサーフ層としてｎ型層１５が形成さ
れている。
。ｐ＋＋シリコン基板１１＋にｐ−型層５ １１□が形成された基板（以下これをｐ−ｕシリコン基
板１１と称する）に、ｐ−型エピタキシャル層１３が形
成され、この上にさらに素子形成層となるｎ−型エピタ
キシャル層］４が形成されている。領域Ａ、Ｂ、Ｃは、
それぞれ複数の素子が形成される領域であり、これらの
間に分離領域りが設けられている。素子形成領域Ａ、Ｂ
、Ｃのｎ−型層１４の間は、分離領域りに表面からｐ型
エピタキシャル層１３に達する深さに拡散形成されたｐ
＋＋層６１によってｐｎ接合分離されている。また素子
形成領域のうち第１の領域Ａ、 Ｂは、第２の領域Ｃ
とは異なり、ｐ−型エピタキシャル１３と基板１１との
間に第１の素子分離層としてｎ＋＋層１２が埋込み形成
されており、これらの領域Ａ、Ｂの周囲には表面からｎ
＋＋層１２に達する深さに拡散形成された。第２の素子
分離層であるｎ＋＋層１６が設けられている。ｎ＋＋層
１６の外側には、リサーフ層としてｎ型層１５が形成さ
れている。
この実施例のエピタキシャル・ウェハも第１６
図の実施例のそれと同様に、各素子形成領域はｎ −／
ｐ−構造となっている。
ｐ−構造となっている。
第７図（ａ）〜（ｅ）は、このエピタキシャル・ウェハ
の製造工程である。ここでは、第６図中、領域Ｂ、Ｃ，
Ｄの部分を示している。ｐ−型シリコン基板１１にまず
高不純物濃度のｎ＋＋層１２を拡散形成する（第７図（
ａ））。次に全面にｐ−型エピタキシャル層１３を形成
する（第７図（ｂ））。
の製造工程である。ここでは、第６図中、領域Ｂ、Ｃ，
Ｄの部分を示している。ｐ−型シリコン基板１１にまず
高不純物濃度のｎ＋＋層１２を拡散形成する（第７図（
ａ））。次に全面にｐ−型エピタキシャル層１３を形成
する（第７図（ｂ））。
そしてイオン注入等によってｎ＋＋層１２が形成された
素子形成領域の周囲にリサーフ層としてのｎ型層１５を
形成し、またｎ＋＋層１２と共にこの素子形成領域を取
り囲むｎ＋＋層１６１をｎ＋＋層１２に達する深さに形
成する（第７図（Ｃ））。
素子形成領域の周囲にリサーフ層としてのｎ型層１５を
形成し、またｎ＋＋層１２と共にこの素子形成領域を取
り囲むｎ＋＋層１６１をｎ＋＋層１２に達する深さに形
成する（第７図（Ｃ））。
その後ウェハ全面に素子形成層となるｎ−型エピタキシ
ャル層１４を形成する（第７図（ｄ））。その後ｎ＋型
層１６．に重なるｎ＋＋層１６゜を拡散形成する。さら
に各素子形成領域をｐｎ接合分離するために、分離領域
にはウェハ表面からｐ型エピタキシャル層１３に達する
深さにｐ＋＋層６１を拡散形成する（第７図（ｅ））。
ャル層１４を形成する（第７図（ｄ））。その後ｎ＋型
層１６．に重なるｎ＋＋層１６゜を拡散形成する。さら
に各素子形成領域をｐｎ接合分離するために、分離領域
にはウェハ表面からｐ型エピタキシャル層１３に達する
深さにｐ＋＋層６１を拡散形成する（第７図（ｅ））。
７
なお第７図の製造、工程では素子形成領域Ａ、 Ｂの
埋込みｎ＋＋層１２と共に素子分離層となるｎ＋型型数
散層１６１１６□を２度に分けて形成したが、これは最
終工程において１度の拡散により形成してもよい。
埋込みｎ＋＋層１２と共に素子分離層となるｎ＋型型数
散層１６１１６□を２度に分けて形成したが、これは最
終工程において１度の拡散により形成してもよい。
第８図（ａ） （ｂ）は、この実施例のエピタキシャル
・ウェハの素子形成領域にそれぞれ複数のトランジスタ
を集積形成した実施例のＩＣ構造例である。図では複数
の素子形成領域のうち二つすなわち、第８図（ａ）はｎ
＋型層で囲まれた第１の領域（たとえば領域Ｂ）、同図
（ｂ）は第１の領域の外側の第２の領域Ｃについて示し
ている。それぞれの領域に一つずつのトランジスタのみ
を代表的に示している。各領域Ｂ、Ｃのそれぞれの素子
領域には先のウェハ構造では省略したが、ｎ−型エピタ
キシャル層１４の形成前にあらかじめｎ＋型のコレクタ
埋込み層３１が形成される。第２の領域Ｃには、第１の
領域Ｂとのｐｎ接合分離のためｐ＋＋層６１と同時に、
領域内部の各素子間の分離のためのｐ＋＋層６１が形成
されており、また８ 第１の領域Ｂにはこれと別に各素子間を分離するための
ｐ＋型層６２が形成されている。これらｐ＋型層６１．
６２により囲まれた領域にｐ型ベース層３３．ｎ型エミ
ッタ層３４．コレクタ取り出し層３５が形成されている
。
・ウェハの素子形成領域にそれぞれ複数のトランジスタ
を集積形成した実施例のＩＣ構造例である。図では複数
の素子形成領域のうち二つすなわち、第８図（ａ）はｎ
＋型層で囲まれた第１の領域（たとえば領域Ｂ）、同図
（ｂ）は第１の領域の外側の第２の領域Ｃについて示し
ている。それぞれの領域に一つずつのトランジスタのみ
を代表的に示している。各領域Ｂ、Ｃのそれぞれの素子
領域には先のウェハ構造では省略したが、ｎ−型エピタ
キシャル層１４の形成前にあらかじめｎ＋型のコレクタ
埋込み層３１が形成される。第２の領域Ｃには、第１の
領域Ｂとのｐｎ接合分離のためｐ＋＋層６１と同時に、
領域内部の各素子間の分離のためのｐ＋＋層６１が形成
されており、また８ 第１の領域Ｂにはこれと別に各素子間を分離するための
ｐ＋型層６２が形成されている。これらｐ＋型層６１．
６２により囲まれた領域にｐ型ベース層３３．ｎ型エミ
ッタ層３４．コレクタ取り出し層３５が形成されている
。
第１の領域Ｂのトランジスタ回路は例えば第１３図のゲ
ート回路Ｇ１を構成し、第２の領域Ｃのトランジスタ回
路は同じくゲート回路Ｇ２を構成する。したがって第８
図（ａ）に示す第１の領域Ｂのトランジスタ回路では、
ｎ＋型層１６とこれに囲まれた領域内の分離層であるｐ
＋型層６１を共通接続した端子Ｐ１は、ＯＶから電源電
位ＶＣＣまで変化する基準電位端子とし、第８図（ｂ）
に示す第２の領域Ｃのトランジスタ回路では分離層ｐ＋
型層６１に接続された端子Ｐ２を固定の接地電位として
いる。
ート回路Ｇ１を構成し、第２の領域Ｃのトランジスタ回
路は同じくゲート回路Ｇ２を構成する。したがって第８
図（ａ）に示す第１の領域Ｂのトランジスタ回路では、
ｎ＋型層１６とこれに囲まれた領域内の分離層であるｐ
＋型層６１を共通接続した端子Ｐ１は、ＯＶから電源電
位ＶＣＣまで変化する基準電位端子とし、第８図（ｂ）
に示す第２の領域Ｃのトランジスタ回路では分離層ｐ＋
型層６１に接続された端子Ｐ２を固定の接地電位として
いる。
第８図では、ｎｐｎトランジスタを集積形成する場合を
説明したが、ＣＭＯ８）ランジスタ、ダイオード、抵抗
、キャパシタ等、ゲート回路を構成する他の素子を集積
形成することもできる。ま９ たリザーフ層としてのｎ型層１５は、ｎ−型エピタキシ
ャル層１４の濃度を適当な値に設定した場合には省略す
ることが可能である。
説明したが、ＣＭＯ８）ランジスタ、ダイオード、抵抗
、キャパシタ等、ゲート回路を構成する他の素子を集積
形成することもできる。ま９ たリザーフ層としてのｎ型層１５は、ｎ−型エピタキシ
ャル層１４の濃度を適当な値に設定した場合には省略す
ることが可能である。
第９図は、さらに別の実施例のエピタキシャル・ウェハ
である。第６図の実施例と比較して異なる点を説明する
と、この実施例では、ｐ−型シリコン基板１１上にｐ−
型エピタキシャル層を形成することなく、直接ｎ−型エ
ピタキシャル層１４が形成されている。各素子形成領域
Ａ、Ｂ、Ｃ。
である。第６図の実施例と比較して異なる点を説明する
と、この実施例では、ｐ−型シリコン基板１１上にｐ−
型エピタキシャル層を形成することなく、直接ｎ−型エ
ピタキシャル層１４が形成されている。各素子形成領域
Ａ、Ｂ、Ｃ。
・・・間を分離する分離領域りには第６図と同様にｐ＋
型層６１が形成されている。モしてｎ＋型層１２および
１６により囲まれた第１の領域Ａ。
型層６１が形成されている。モしてｎ＋型層１２および
１６により囲まれた第１の領域Ａ。
Ｂでは、素子形成層としてｐ−型層９１が拡散形成され
ており、これらの外側の第２の領域Ｃではｎ−型層１４
が素子形成層となっている。第１の領域Ａ、Ｂのｐ−型
層９１はさらにｎ＋型層１６によって複数の素子形成領
域に分離されている。
ており、これらの外側の第２の領域Ｃではｎ−型層１４
が素子形成層となっている。第１の領域Ａ、Ｂのｐ−型
層９１はさらにｎ＋型層１６によって複数の素子形成領
域に分離されている。
すなわち先の第６図の実施例では、すべての素子形成層
がｎ−型層であって、素子分離がｐ＋型層で行われるの
に対して、この実施例では、素子０ 形成層がｎ−型層の領域とｐ−型層の領域があり、した
がって、後に具体的なＩＣ構造を説明するが、ｎ−型層
領域ではｐ＋型層によって素子分離が行われ、ｐ−型層
領域ではｎ＋型層によって素子分離が行われることにな
る。
がｎ−型層であって、素子分離がｐ＋型層で行われるの
に対して、この実施例では、素子０ 形成層がｎ−型層の領域とｐ−型層の領域があり、した
がって、後に具体的なＩＣ構造を説明するが、ｎ−型層
領域ではｐ＋型層によって素子分離が行われ、ｐ−型層
領域ではｎ＋型層によって素子分離が行われることにな
る。
第１０図（ａ）〜（ｄ）はこのエピタキシャル・ウェハ
の製造工程図である。ここでは、領域Ｂ、Ｃ。
の製造工程図である。ここでは、領域Ｂ、Ｃ。
Ｄの範囲について示している。ｐ−型シリコン基板１１
にまず、素子分離層となるｎ＋型層１２を拡散形成する
（第１０図（ａ））。このとき領域Ｃにも、必要に応じ
てｎ＋型層１２を形成する。ついで全面に素子形成層と
なるｎ−型エピタキシャル層１４を形成する（第１０図
（ｂ））。その後各素子形成領域を分離するためのｐ＋
型層６１を基板１１に達する深さに拡散形威し、さらに
素子形成領域Ａ、Ｂの領域を他から分離し、さらにその
領域内に複数の素子領域を形成するためにｎ＋型層１６
をｎ＋型埋込み層１２に達する深さに拡散形成する（第
１０図（Ｃ〉）。その後領域Ａ、Ｂには、素子形成層と
してのｐ−型層９１を拡散形成１ する（第１０図（ｄ〉）。
にまず、素子分離層となるｎ＋型層１２を拡散形成する
（第１０図（ａ））。このとき領域Ｃにも、必要に応じ
てｎ＋型層１２を形成する。ついで全面に素子形成層と
なるｎ−型エピタキシャル層１４を形成する（第１０図
（ｂ））。その後各素子形成領域を分離するためのｐ＋
型層６１を基板１１に達する深さに拡散形威し、さらに
素子形成領域Ａ、Ｂの領域を他から分離し、さらにその
領域内に複数の素子領域を形成するためにｎ＋型層１６
をｎ＋型埋込み層１２に達する深さに拡散形成する（第
１０図（Ｃ〉）。その後領域Ａ、Ｂには、素子形成層と
してのｐ−型層９１を拡散形成１ する（第１０図（ｄ〉）。
この実施例のエピタキシャル・ウェハを用いた具体的な
ＩＣ構造例を次に第１１図および第１２図を用いて説明
する。第１１図は、第１の領域Ａ（またはＢ）の部分の
構造を示し、第１２図は第２の領域Ｃの部分の構造を示
している。
ＩＣ構造例を次に第１１図および第１２図を用いて説明
する。第１１図は、第１の領域Ａ（またはＢ）の部分の
構造を示し、第１２図は第２の領域Ｃの部分の構造を示
している。
第１の領域Ａ内は、第１１図に示すようにｎ＋型層１６
によって複数の素子領域に分離されており、各領域に抵
抗Ｒ，ＣＭＯ８回路、ｎｐｎ）ランジスタ、ｐｎｐトラ
ンジスタが集積形成されている。第１１図では、素子形
成層であるｐ−型層９１が、第９図と異なりｎ＋型層１
２に達するように示されているが、これはいずれでもよ
い。抵抗Ｒは、ｐ−型層９１に拡散形成されたｎ型層を
利用している。ＣＭＯ８回路は、ｐ−型層９１に形成さ
れたｎ型ウェルおよびｐ型ウェルにそれぞれｐチャネル
ＭＯＳトランジスタ、ｎチャネルＭＯ８Ｉ−ランジスタ
を形成して構成されている。
によって複数の素子領域に分離されており、各領域に抵
抗Ｒ，ＣＭＯ８回路、ｎｐｎ）ランジスタ、ｐｎｐトラ
ンジスタが集積形成されている。第１１図では、素子形
成層であるｐ−型層９１が、第９図と異なりｎ＋型層１
２に達するように示されているが、これはいずれでもよ
い。抵抗Ｒは、ｐ−型層９１に拡散形成されたｎ型層を
利用している。ＣＭＯ８回路は、ｐ−型層９１に形成さ
れたｎ型ウェルおよびｐ型ウェルにそれぞれｐチャネル
ＭＯＳトランジスタ、ｎチャネルＭＯ８Ｉ−ランジスタ
を形成して構成されている。
ｎｐｎ ）ランジスタは、ｐ−型層９１をベースとして
、エミッタ、コレクタを拡散により形成した２ ラテラル・トランジスタとして構成されている。
、エミッタ、コレクタを拡散により形成した２ ラテラル・トランジスタとして構成されている。
ｐｎｐ）ランジスタはｐ−型層９１をコレクタ層として
通常のプレーナ構造により構成されている。
通常のプレーナ構造により構成されている。
第２の領域Ｃ内は、第１２図に示すようにｐ゛型層６１
によって複数の素子領域に分離されており、各領域にや
はり抵抗Ｒ，ＣＭＯ８回路。
によって複数の素子領域に分離されており、各領域にや
はり抵抗Ｒ，ＣＭＯ８回路。
ｐｎｐ ｔ−ランジスタ、ｎｐｎトランジスタが集積形
成されている。第２の領域Ｃでは素子形成層の導電型が
第１の領域Ａとは逆である。したがって抵抗はｐ型拡散
層により形成されている。
成されている。第２の領域Ｃでは素子形成層の導電型が
第１の領域Ａとは逆である。したがって抵抗はｐ型拡散
層により形成されている。
ＣＭＯ３回路がｎ型ウェルとｐ型ウェルに形成されるこ
とは、領域Ａと同じである。ｐｎｐトランジスタとｎｐ
ｎ トランジスタについては、領域Ａとはその構造が逆
であり、ｐｎｐトランジスタがラテラル構造、ｎｐｎ
トランジスタがプレーナ構造としてなっている。
とは、領域Ａと同じである。ｐｎｐトランジスタとｎｐ
ｎ トランジスタについては、領域Ａとはその構造が逆
であり、ｐｎｐトランジスタがラテラル構造、ｎｐｎ
トランジスタがプレーナ構造としてなっている。
これらの第１１図および第１２図に示した領域Ａおよび
Ｃのトランジスタ回路は、例えば先の各実施例における
と同様に、前者を第１３図の高圧側のゲート回路として
、後者を低圧側のゲート回３ 路として用いる。そして第１１図のｎ＋型層１６は回路
中の最高電位に、第１２図のｐ＋型層６１は回路中の最
低電位（通常接地電位）に設定する。
Ｃのトランジスタ回路は、例えば先の各実施例における
と同様に、前者を第１３図の高圧側のゲート回路として
、後者を低圧側のゲート回３ 路として用いる。そして第１１図のｎ＋型層１６は回路
中の最高電位に、第１２図のｐ＋型層６１は回路中の最
低電位（通常接地電位）に設定する。
これにより、高圧側と低圧側の回路領域のｐｎ接合分離
が確実に行われる。またこの様な二重のｐｎ接合分離を
行うことによって、先の実施例と同様に、第１１図の領
域Ａのトランジスタ回路の基準電位を第１２図の領域Ｃ
のそれとは独立に、ＯｖからＶｃｃまでの範囲で変化さ
せることが可能である。この様なＩＣ構造を利用して、
ｍ１３図に示すトランジスタ・モジュールを制御するゲ
ート回路６１〜Ｇ６を１チツプ化することができる。
が確実に行われる。またこの様な二重のｐｎ接合分離を
行うことによって、先の実施例と同様に、第１１図の領
域Ａのトランジスタ回路の基準電位を第１２図の領域Ｃ
のそれとは独立に、ＯｖからＶｃｃまでの範囲で変化さ
せることが可能である。この様なＩＣ構造を利用して、
ｍ１３図に示すトランジスタ・モジュールを制御するゲ
ート回路６１〜Ｇ６を１チツプ化することができる。
なお第１１図において、ｐ−型層９１はすべて必要とい
うわけではなく、例えば抵抗を形成する領域にはこのｐ
−型層を形成しなくてもよい。また第１２図においては
、ｎ＋型埋込み層１２のうち、ｐｎｐ）ランジスタ領域
やＣＭＯ８回路領域のｎ＋型埋込み層は省略することが
できる。
うわけではなく、例えば抵抗を形成する領域にはこのｐ
−型層を形成しなくてもよい。また第１２図においては
、ｎ＋型埋込み層１２のうち、ｐｎｐ）ランジスタ領域
やＣＭＯ８回路領域のｎ＋型埋込み層は省略することが
できる。
［発明の効果］
以上述べたように本発明によれば、個々の索子４
がｐｎ接合分離され、さらに複数の素子を含む回路領域
間がｐｎ接合分離されて、それらの回路領域が互いに異
なる電位をとり得る電力用ＩＣを実現することができる
。
間がｐｎ接合分離されて、それらの回路領域が互いに異
なる電位をとり得る電力用ＩＣを実現することができる
。
第１図は本発明の一実施例のエピタキシャル・ウェハを
示す図、 第２図（ａ）〜（ｄ）はそのエピタキシャル・ウェハの
製造工程を示す図、 第３図はそのエピタキシャル・ウェハを用いた電力用Ｉ
Ｃの実施例を示す図、 第４図は他の電力用ＩＣの実施例を示す図、第５図は単
一の高耐圧素子用ウェハの実施例を示す図、 第６図は他の実施例のエピタキシャル・ウェハを示す図
、 第７図（ａ）〜（ｅ）はそのウェハの製造工程を示す図
、 第８図は（ａ） （ｂ）は第６図のウェハを用いた電力
用ＩＣの異なる素子形成領域の素子集積の様子５ を示す図、 第９図は他の実施例のエピタキシャル・ウェハを示す図
、 第１０図（ａ）〜（ｄ）はそのウェハの製造工程を示す
図、 第１１図および第１２図はそのウェハを用いた電力用Ｉ
Ｃのそれぞれ異なる素子形成領域の素子集積の様子を示
す図、 第１３図はトランジスタ・モジュールとその制御ゲート
回路の構成例を示す図である。 １１・・・ｐ−型シリコン基板、１２・・・ｎ１型埋込
み層、１３・・・ｐ−型エピタキシャル層、１４・・・
ｎ−型エピタキシャル層（素子形成層）、１５・・・ｎ
−型層、１６・・・ｎ＋型層（素子分離層）、２１・・
・溝、６１・・・ｐ＋型層（素子分離層）９１・・・ｐ
−型層（素子形成層）Ａ、Ｂ、Ｃ・・・素子形成領域、
Ｄ・・・分離領域。
示す図、 第２図（ａ）〜（ｄ）はそのエピタキシャル・ウェハの
製造工程を示す図、 第３図はそのエピタキシャル・ウェハを用いた電力用Ｉ
Ｃの実施例を示す図、 第４図は他の電力用ＩＣの実施例を示す図、第５図は単
一の高耐圧素子用ウェハの実施例を示す図、 第６図は他の実施例のエピタキシャル・ウェハを示す図
、 第７図（ａ）〜（ｅ）はそのウェハの製造工程を示す図
、 第８図は（ａ） （ｂ）は第６図のウェハを用いた電力
用ＩＣの異なる素子形成領域の素子集積の様子５ を示す図、 第９図は他の実施例のエピタキシャル・ウェハを示す図
、 第１０図（ａ）〜（ｄ）はそのウェハの製造工程を示す
図、 第１１図および第１２図はそのウェハを用いた電力用Ｉ
Ｃのそれぞれ異なる素子形成領域の素子集積の様子を示
す図、 第１３図はトランジスタ・モジュールとその制御ゲート
回路の構成例を示す図である。 １１・・・ｐ−型シリコン基板、１２・・・ｎ１型埋込
み層、１３・・・ｐ−型エピタキシャル層、１４・・・
ｎ−型エピタキシャル層（素子形成層）、１５・・・ｎ
−型層、１６・・・ｎ＋型層（素子分離層）、２１・・
・溝、６１・・・ｐ＋型層（素子分離層）９１・・・ｐ
−型層（素子形成層）Ａ、Ｂ、Ｃ・・・素子形成領域、
Ｄ・・・分離領域。
Claims (6)
- （１）半導体基板にｐｎ接合分離された複数の領域を有
し、これら複数の領域のそれぞれにｐｎ接合分離された
複数の素子が形成されていることを特徴とする電力用Ｉ
Ｃ。 - （２）第１導電型半導体基板と、 この基板に第２導電型の素子分離層により囲まれて形成
され、表面部に第２導電型で高抵抗の素子形成層を有す
る、それぞれ複数の素子を形成するための一または二以
上の第１の領域と、 前記基板の前記第１の領域の外側にあって表面部に第２
導電型で高抵抗の素子形成層を有する、それぞれ複数の
素子を形成するための一または二以上の第２の領域と、 を有することを特徴とする半導体ウェハ。 - （３）第１導電型半導体基板と、 この基板に第２導電型の素子分離層により囲まれて形成
され、表面部に第１導電型で高抵抗の素子形成層を有す
る、それぞれ複数の素子を形成するための一または二以
上の第１の領域と、 前記基板の前記第１の領域の外側にあって表面部に第２
導電型で高抵抗の素子形成層を有する、それぞれ複数の
素子を形成するための一または二以上の第２の領域と、 を有することを特徴とする半導体ウェハ。 - （４）第１導電型半導体基板の所定領域に溝を形成する
工程と、 前記溝の表面に第２導電型の素子分離層を拡散形成する
工程と、 前記溝を含む基板上に第１導電型層をエピタキシャル成
長させる工程と、 前記第１導電型層を前記溝内にのみ残して基板表面を平
坦化する工程と、 平坦化された基板上に第２導電型で高抵抗の素子形成層
をエピタキシャル成長させる工程と、前記素子形成層の
前記素子分離層で囲まれた第１の領域に第１導電型層に
より分離された複数の素子を形成する工程と、 前記素子形成層の前記第１の領域の外側にある第２の領
域に第１導電型層により素子分離された複数の素子を形
成する工程と、 を有することを特徴とする電力用ＩＣの製造方法。 - （５）第１導電型半導体基板の一または二以上の第１の
領域に第２導電型の第１の素子分離層を拡散形成する工
程と、 前記第１の素子分離層が形成された基板上に第１導電型
層の第１エピタキシャル層を形成する工程と、 前記第１エピタキシャル層上に素子形成層となる第２導
電型で高抵抗の第２エピタキシャル層を形成する工程と
、 前記第１の領域を取り囲むように前記第２エピタキシャ
ル層表面から前記第１の素子分離層に達する深さに第２
導電型の第２の素子分離層を拡散形成する工程と、 前記第１の領域の外側にある一または二以上の第２の領
域を前記第１の領域とｐｎ接合分離するために、前記第
２のエピタキシャル層表面から前記第１エピタキシャル
層に達する深さに第１導電型の第３の素子分離層を拡散
形成する工程と、前記第１の領域の素子形成層に第１導
電型層によって分離された複数の素子を形成する工程と
、前記第２の領域の素子形成層に第１導電型層によって
分離された複数の素子を形成する工程と、を有すること
を特徴とする電力用ＩＣの製造方法。 - （６）第１導電型半導体基板の一または二以上の第１の
領域に第２導電型の第１の素子分離層を拡散形成する工
程と、 前記第１の素子分離層が形成された基板上に素子形成層
となる第２導電型のエピタキシャル層を形成する工程と
、 前記第１の領域を取り囲むと共に第１の領域内を複数の
素子領域に分割するように前記エピタキシャル層表面か
ら前記第１の素子分離層に達する深さに第２導電型の第
２の素子分離層を拡散形成する工程と、 前記第１の領域の外側にある一または二以上の第２の領
域を前記第１の領域とｐｎ接合分離するために、前記エ
ピタキシャル層表面から前記基板に達する深さに第１導
電型の第３の素子分離層を拡散形成する工程と、 前記第１の領域の前記エピタキシャル層表面部に第１導
電型の素子形成層を形成する工程と、前記第１の領域内
のそれぞれ第２導電型層により分離された素子形成層に
素子を形成する工程と、前記第２の領域の素子形成層に
第１導電型層によって分離された複数の素子を形成する
工程と、を有することを特徴とする電力用ＩＣの製造方
法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1344316A JP2835116B2 (ja) | 1989-09-29 | 1989-12-28 | 電力用ｉｃおよびその製造方法 |
| US07/588,544 US5159427A (en) | 1989-09-29 | 1990-09-26 | Semiconductor substrate structure for use in power ic device |
| DE69033594T DE69033594T2 (de) | 1989-09-29 | 1990-09-28 | Struktur für Halbleitersubstrat verwendet für IC-Hochleistungsanordnung |
| EP90310645A EP0420672B1 (en) | 1989-09-29 | 1990-09-28 | Semiconducteur stubstrate structure for use in power IC device |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1-254942 | 1989-09-29 | ||
| JP25494289 | 1989-09-29 | ||
| JP1344316A JP2835116B2 (ja) | 1989-09-29 | 1989-12-28 | 電力用ｉｃおよびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03174741A true JPH03174741A (ja) | 1991-07-29 |
| JP2835116B2 JP2835116B2 (ja) | 1998-12-14 |
Family
ID=26541928
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1344316A Expired - Lifetime JP2835116B2 (ja) | 1989-09-29 | 1989-12-28 | 電力用ｉｃおよびその製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5159427A (ja) |
| EP (1) | EP0420672B1 (ja) |
| JP (1) | JP2835116B2 (ja) |
| DE (1) | DE69033594T2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005109052A (ja) * | 2003-09-29 | 2005-04-21 | Sanyo Electric Co Ltd | 半導体集積回路装置 |
Families Citing this family (21)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6831331B2 (en) | 1995-11-15 | 2004-12-14 | Denso Corporation | Power MOS transistor for absorbing surge current |
| US6242787B1 (en) | 1995-11-15 | 2001-06-05 | Denso Corporation | Semiconductor device and manufacturing method thereof |
| EP0780900B1 (en) * | 1995-12-19 | 2003-04-02 | Consorzio per la Ricerca sulla Microelettronica nel Mezzogiorno - CoRiMMe | Monolithic semiconductor device having an edge structure and method for producing said structure |
| JP3547884B2 (ja) | 1995-12-30 | 2004-07-28 | 三菱電機株式会社 | 半導体装置及びその製造方法 |
| EP0802567B1 (en) * | 1996-04-15 | 2007-08-29 | Denso Corporation | Semiconductor device having a power transistor structure |
| US6462976B1 (en) | 1997-02-21 | 2002-10-08 | University Of Arkansas | Conversion of electrical energy from one form to another, and its management through multichip module structures |
| US7169272B2 (en) * | 1997-04-30 | 2007-01-30 | Board Of Trustees Of The University Of Arkansas | Microfabricated recessed disk microelectrodes: characterization in static and convective solutions |
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