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DE3873839T2 - Mos-leistungstransistoranordnung. - Google Patents

Mos-leistungstransistoranordnung.

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DE3873839T2
DE3873839T2 DE8888420206T DE3873839T DE3873839T2 DE 3873839 T2 DE3873839 T2 DE 3873839T2 DE 8888420206 T DE8888420206 T DE 8888420206T DE 3873839 T DE3873839 T DE 3873839T DE 3873839 T2 DE3873839 T2 DE 3873839T2
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DE
Germany
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drain
source
regions
mos
arrangement
Prior art date
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DE8888420206T
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Gilles Thomas
Eugene Tonnel
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Original Assignee
SGS Thomson Microelectronics SA
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Publication date
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Description

  • Die vorliegende Erfindung betrifft MOS-Leistungstransistoren und insbesondere Anordnungen von komplementären MOS-Feldeffekttransistoren und deren Herstellungsverfahren. Solche Anordnungen von komplementären Feldeffekttransistoren werden allgemein in der Technik mit der Bezeichnung CMOS (complementary metal oxid semiconductor/komplementäre Metall-Oxid- Halbleiter) versehen.
  • Die vorliegende Erfindung zielt spezieller auf eine derartige Anordnung ab, an die relativ hohe Spannungen in der Größenordnung von mehreren hundert Volt angelegt werden können.
  • Die Integration von solchen Leistungssteuerelementen wird mehr und mehr bei integrierten Anpassungsschaltungen verwendet, die isolierte Leistungsbauelemente vom CMOS-Typ mit logischen Strukturen, ebenfalls vom CMOS-Typ, verbinden.
  • Man kennt mittlerweile verschiedene MOS-Transistoranordnungen, die es erlauben, hohe Spannungen anzulegen. Im Fall der Leistungs-MOS-Realisierung ist man, damit diese Anordnungen signifikante Ströme durchlassen können, gezwungen, eine sehr große Anzahl von elementaren Transistoren (z. B. in der Größenordnung von 10&sup4; - 10&sup6;) parallel zu schalten.
  • So wird man z. B. versuchen, bei einem integrierten Schaltkreis in einem ersten Teil der Oberfläche einen logischen Schaltkreis zu realisieren, in einem zweiten Teil einen MOS-Leistungstransistor einer ersten Art, z. B. mit einem N-Kanal, und in einem dritten Abschnitt einen MOS-Leistungstransistor einer zweiten Art, d. h. mit einem P-Kanal, wobei diese zwei Leistungstransistoren von einer großen 2443 Anzahl identischer paralleler Transistoren gebildet werden.
  • Um Transistoren parallel zu schalten, muß man ihre Gates, Sources und Drains jeweils verbinden, wobei sich diese verschiedenen Bereiche auf einer und derselben Seite einer Halbleiterscheibe befinden.
  • In Anbetracht dessen, daß die Mehrzahl der Herstellungstechniken von integrierten Schaltkreisen nur zwei Ebenen von Verbindungsschichten verwenden, ergaben sich topologische Probleme und Dimensionierungsprobleme dabei, alle Gates, alle Sources und alle Drains ohne Erzeugen eines Kurzschlusses zu verbinden. So war man nach dem früheren Stand der Technik gezwungen, Anordnungen zu verwenden, bei denen bestimmte solche Verbindungen, z. B. die Drains, in Untergruppen über Bereiche mit hohem Dotierungsniveau verbunden sind, die in dem Halbleitersubstrat vorgesehen sind (häufig tiefliegende Schichten). Solche Anordnungen sind in EP-A-0 132 861 beschrieben. Solche Verbindungen sind jedoch unweigerlich resistiver als Verbindungsschichten, die oberhalb des Halbleitersubstrats realisiert sind, z. B. aus dotiertem polykristallinem Silicium, Siliciden oder Metallisierungen. Im Zusammenhang damit war man gezwungen, sogenannte interdigitierte Strukturen (structures interdigitées) zu entwickeln, d. h. Strukturen, bei denen finger- oder zahnförmige Elektroden von Source bzw. Drain ineinandergreifen, um die Source- bzw. Drain-Bereiche zu kontaktieren. Auch hier zieht die Notwendigkeit, Finger mit großer Länge vorzusehen, relativ bedeutende Zugriffswiderstände mit sich.
  • Solche bedeutenden Zugriffswiderstände gegenüber dem Gate, dem Source oder dem Drain setzen die Funktionsgeschwindigkeit der Vorrichtung herab und erfordern es, Verbindungen mit einer bestimmten Ausdehnung vorzusehen, um Erwärmen zu vermeiden.
  • Ein Beispiel einer Anordnung nach der bisherigen Technik wird in Verbindung mit den Figuren 1A bis 1D beschrieben, von denen die Fig. 1A und 1B eine Draufsicht auf eine Elektrodenstruktur darstellen, die verwendet wird, falls man zwei Metallisierungsebenen vorsieht, um die Verbindungen von Gates, Sources und Drains herzustellen, und die Fig. 1C und 1D entsprechende Schnittansichten darstellen.
  • Betrachtet man zunächst die Schnittansicht der Fig. 1C, so kann man dort Transistoren vom DMOS-Typ, d. h. MOS diffundiert, mit einem N-Kanal sehen, die Source-Bereiche 1, Schichten 2, in denen die Kanäle gebildet werden sollen, und Drain-Bereiche 3 umfassen. Diese Anordnung ist in einer Epitaxialschicht 4 vom N-Typ ausgebildet, unterhalb derer sich ein tiefliegender Bereich 5 vom N&spplus;-Typ befindet, der auf einem Substrat vom P-Typ ausgebildet ist. Die Leitung findet, wenn eine Vorspannung an den Gate-Elektroden 7 angelegt wird, die auf einer Gate-Oxidschicht 8 ruhen, von den Source-Bereichen 1 quer durch die Kanalbereiche zu der tiefliegenden Schicht 5 vom N&spplus;-Typ, dann von dort aufsteigend zu den Drain-Bereichen 3 statt. Gegebenenfalls können tiefe Diffusionen vom N&spplus;-Typ 9 eine bessere Leitung zwischen den Drain-Bereichen 3 und der tiefliegenden Schicht 5 gewährleisten.
  • Diese Anordnung ist lediglich als ein Beispiel aus einer Vielzahl von Anordnungen von MOS-Leistungstransistoren dargestellt, die verwendet werden können.
  • Betrachtet man mehr im Detail die Ausführung der Elektroden, so bildet man auf einem ersten Verbindungsniveau eine Gate- Elektrode 7 aus, die in Fig. 1A dargestellt ist. Dann bringt man auf diese leitende Schicht eine Isolierschicht, z. B. eine SiO&sub2;-Schicht, auf, die Öffnungen an Stellen besitzt, die in Fig. 1A durch Quadrate über den Source-Bereichen im Inneren der Maschen der Gate-Elektrode, durch längliche Finger 11 über den Drain-Bereichen und durch lokalisierte Öffnungen 7-1 in der Peripherie der Gate-Elektrode 7 dargestellt sind. Danach wird wie in Fig. 1B gezeigt eine zweite Verbindungsschicht aufgebracht und geätzt, um eine Metallisierung des Drain 12 in Form eines länglichen Fingers, eine Metallisierung der Source 13, die den Kontakt mit allen oberen Source-Oberflächen im Inneren der Öffnungen in der Gate-Elektrode des ersten Niveaus herstellt, und eine Remetallisierung des Gate 14 herzustellen. Fig. 1D zeigt eine Schnittansicht von Fig. 1B, in der man die zwei Verbindungsebenen erkennt und in der dieselben Schichten mit denselben Bezugsziffern versehen sind wie in den anderen Figuren.
  • Man kann sehen, daß diese Anordnungen zu einer Assymmetrie zwischen den Source- und Drain-Elektroden führen. Die Leitung zu den Drains geschieht über die tiefliegende Schicht 5 und die Drain-Elektrode 12 ist digitiert. Man versucht, eine Kompensation in der Leitung durch Anpassen der Breite der Drain-Verbindung zu erreichen, nichtsdestoweniger hat man es mit unsymmetrischen Anordnungen für Source und Drain zu tun. Dies ist für den Flug von signifikanten Strömen nicht förderlich, was ein Ziel ist, wenn man Leistungstransistoren realisieren will.
  • Wenn man Anordnungen realisieren will, die wie oben erläutert eine sehr große Anzahl von Transistoren, z. B. von 10&sup4; bis 10&sup6;, parallelschalten, ordnet man andererseits, um nicht zu lange Drain-Finger zu haben, mehrere Anordnungen, wie sie in Fig. 1A und 1B dargestellt sind, parallel an, wobei man eine wesentliche Digitierung der Elektroden vorsieht.
  • Mit dem Fortschritt der Herstellungstechniken für integrierte Schaltkreise kann man mittlerweile in kontrollierter Weise Anordnungen mit drei Metallisierungsebenen realisieren. Nichtsdestoweniger hat man aufgrund der Macht der Gewohnheit deswegen nicht die digitierten Strukturen der bisherigen Technik aufgegeben und man findet immer noch Parallel-Anordnungen von MOS-Transistoren, bei denen die Sources in Untergruppen zusammengefaßt sind und wesentliche Digitierungen bei den Drains verwendet werden. Die dritte Verbindungsschicht wird verwendet, um die Dicke von bestimmten Metallisierungsniveaus zu vergrößern oder aber um überkreuzte Kontakte über den Fingern von Source und Drain wiederaufzunehmen und so die Maschenstruktur des Elektrodengitters hinsichtlich der Reduzierung des Zugriffswiderstands zu verbessern.
  • Dementsprechend ist eine Aufgabe der vorliegenden Erfindung, eine neue Verbindungsstruktur mit drei Niveaus für parallele MOS-Leistungstransistoren vorzusehen, die eine allgemeine Verringerung des Zugriffswiderstands an den Gates, Sources und Drains und das Erreichen einer symmetrischen Source/Drain-Anordnung gestattet.
  • Eine andere Aufgabe der vorliegenden Erfindung ist es, eine neue Anordnung eines MOS-Leistungstransistors vorzusehen, die speziell an die Art der Verbindung, die gemäß der ersten Aufgabe der Erfindung realisiert wurde, angepaßt ist.
  • Eine andere Aufgabe der vorliegenden Erfindung ist es, Anordnungen von MOS-P- bzw. MOS-N-Kanaltransistoren vorzusehen, die an die erfindungsgemäße Art der Verbindung angepaßt sind und miteinander kompatibel sind.
  • Um diese Aufgaben zu lösen, sieht die vorliegende Erfindung eine Anordnung paralleler MOS-Leistungstransistoren, von denen jeder auf der gleichen Seite eines Substrats Gate-, Source- und Drain-Kontaktbereiche und drei Ebenen von Verbindungsschichten aufweist, wobei eine erste Verbindungsschichtebene einen Kontakt mit allen Gates und eine Verbindung zwischen jedem Gate und den angrenzenden Gates bildet, wobei diese erste Verbindungsschichtebene Öffnungen über den Source- und Drain-Kontaktbereichen aufweist. Diese Anordnung umfaßt weiterhin eine erste über den Source- und Drain- Kontaktbereichen offene Isolationsschicht, eine zweite Verbindungsschichtebene, die einen Kontakt mit allen Source- oder Drain-Bereichen und eine Verbindung zwischen jedem Source- (oder Drain-)Bereich und den angrenzenden Source- (oder Drain-)Bereichen bildet, Öffnungen, die jeden Drain- (oder Source-)Kontakt isolieren, eine zweite über den Drain- (oder Source-)Bereichen offene Isolationsschicht, eine dritte kontinuierliche Verbindungsschichtebene, die einen Kontakt mit allen Drain- (oder Source)-Bereichen der zweiten Verbindungsschichtebene aufbaut.
  • Entsprechend einer besonderen Ausführungsform der vorliegenden Erfindung weist die erste Verbindungsschichtebene polykristallines Silicium und ein Silicid auf und die zweite und die dritte Verbindungsschichtebene weisen Metallisierungen auf.
  • Entsprechend einer besonderen Ausführungsform der vorliegenden Erfindung sind Anordnungen von komplementären MOS-Transistoren vorgesehen, von denen jeder eine Transistoranordnung wie vorangehend beschrieben aufweist und bei denen bei den MOS-Transistoren einer ersten Art die zweite Verbindungsschicht mit den Sources gekoppelt ist und bei den MOS- Transistoren der zweiten Art die zweite Verbindungsschicht mit den Drains gekoppelt ist.
  • Eine Anordnung von komplementären Feldeffekttransistoren, die besonders für die vorliegende Erfindung geeignet ist, umfaßt einen DMOS-Seiten-N-Kanal-Transistor und einen Seiten-P-Kanal-Transistor mit erweitertem Drain, wobei beim N- DMOS der Kanalbereich vom Drain-Bereich durch einen Feldoxidbereich getrennt ist und beim P-MOS die Drain-Erweiterung unter einem Feldoxidbereich ausgebildet ist.
  • Entsprechend einer besonderen Ausführungsform ergibt sich die Dotierung des Drain-Erweiterungsbereiches des P-MOS aus einer Implantation, die gemäß automatischer Ausrichtung vor dem Wachsen des Feldoxids ausgeführt ist.
  • Diese sowie weitere Aufgaben, Merkmale und Vorteile der vorliegenden Erfindung werden in größerer Ausführlichkeit in der folgenden Beschreibung einer besonderen Ausführungsform dargestellt, die mit Bezug auf die beigefügten Zeichnungen geschieht, von denen
  • Fig. 1A bis 1D dazu bestimmt sind, den Stand der Technik zu veranschaulichen und die Vorteile der vorliegenden Erfindung, die vorangehend beschrieben worden sind, hervorzuheben,
  • Fig. 2A, 2B und 2C Draufsichten auf die erste, zweite und dritte Verbindungsebene gemäß der vorliegenden Erfindung darstellen,
  • Fig. 3 eine Schnittansicht einer Anordnung eines DMOS-N-Kanal-Transistors darstellt, die besonders geeignet für die vorliegende Erfindung ist und
  • Fig. 4 eine Anordnung eines MOS-P-Kanal- Transistors mit erweitertem Drain darstellt, die besonders für die vorliegende Erfindung geeignet ist und mit der Anordnung des N-Kanal- Transistors, die in Fig. 3 dargestellt ist, kompatibel für die Bildung von komplementären MOS-Transistoren zusammen mit diesem ist.
  • Allgemein wird man feststellen, daß, wie dies klassischerweise bei der Darstellung von integrierten Schaltkreisen geschieht, die verschiedenen Figuren nicht maßstabsgleich dargestellt sind, weder von einer Figur zu einer anderen, noch innerhalb derselben Figur, und daß insbesondere die Dicken der Schichten willkürlich gezeichnet sind, um das Lesen der Figuren zu erleichtern.
  • Die Draufsichten der Fig. 2A, 2B und 2C wird man nach dem Lesen der Beschreibung von Beispielen von MOS-Transistoren, die an die vorliegende Erfindung angepaßt sind, besser verstehen. Nichtsdestoweniger genügt es fürs erste, zu verstehen, daß man in einem Halbleitersubstrat parallele MOS- Transistoren realisiert hat, die jeweils Seite an Seite einen Drain-Bereich und einen Source-Bereich mit ungefähr derselben Oberfläche umfassen, die durch einen Gate-Bereich getrennt sind. Dementsprechend wechseln sich, von oben gesehen, die Drain- und Source-Bereiche wie die schwarzen und weißen Felder eines Schachbretts ab, wobei die Gate-Bereiche den Grenzen zwischen den Feldern des Schachbretts entsprechen, aber offensichtlich eine nicht verschwindende Breite haben.
  • So stellt Fig. 2A eine erste Metallisierungsebene 20 dar, bei der man lediglich die Gate-Elektrode realisiert hat, um eine Anordnung zu schaffen, die einfach die Form eines Karos hat. In der Gate-Elektrode sind Öffnungen ausgespart, wobei diese Öffnungen abwechselnd den Blick auf einen Drain- Bereich und einen Source-Bereich gestatten. Diese erste Metallisierungsebene 20 wird anschließend mit einer Isolierschicht überzogen, die selbst Öffnungen im Inneren der Felder besitzt, die von den Gate-Bereichen umgeben werden. Obwohl der Ausdruck "Metallisierung" verwendet wurde, könnte diese erste Verbindungsebene eine Schicht aus polykristallinem Silicium, die gegebenenfalls mit einer Schicht aus metallischen Silicid bedeckt ist oder teilweise oder vollständig in ein metallisches Silicid überführt wurde, oder auch ein widerstandsfähiges Metall sein.
  • Die Fig. 2B stellt eine zweite Metallisierungsebene dar, die mit den offenliegenden Oberflächen der Source- und Drain-Bereiche in Kontakt steht. Diese Metallisierungsschicht wird dann wie in der Figur dargestellt geätzt, um
  • - eine Source-Metallisierung 22, die in Kontakt mit allen freiliegenden Source-Oberflächen steht und eine Verbindung mit jeder benachbarten Source-Metallisierung herstellt,
  • - Drain-Metallisierungen 23, die in Kontakt mit allen offen liegenden Drain-Oberflächen stehen, aber von Source-Metallisierungen und anderen Drain-Metallisierungen isoliert sind,
  • - eine Metallisierung 24, die mit der Gate-Metallisierung der ersten Ebene, die in Fig. 2A dargestellt ist und die vorher an der geeigneten Stelle freigelegt wurde, in Kontakt steht,
  • an ihrem Platz zu lassen.
  • Danach wird eine Isolierschicht gleichförmig auf die Oberfläche der Scheibe aufgebracht, wie sie die Fig. 2B zeigt. Auf der Höhe jeder Drain-Metallisierung 23 und der Ausgangsverbindungen der Gate- und Source-Elektroden werden Öffnungen gebildet und eine dritte gleichmäßige Metallisierungsebene 25, wie sie in Fig. 2C dargestellt ist, wird aufgebracht, um alle Drains untereinander zu verbinden und um den Ausgang der Gate- und Source-Elektroden zu gewährleisten.
  • Wie man später feststellen wird, kann man gegebenenfalls bei der obigen Anordnung die Ausdrücke Drain und Source vertauschen, ohne die Anordnung selbst zu ändern.
  • Die Fig. 3 zeigt eine Schnittansicht eines Teils einer Gruppe von parallelen MOS-Transistoren vom Typ N, die besonders geeignet für eine Anwendung entsprechend der vorliegenden Erfindung sind. Die Metallisierungen sind mit denselben Bezugszeichen wie in Fig. 2 bezeichnet.
  • Diese Anordnung umfaßt ein Substrat 30 vom Typ P, eine tiefliegende Schicht 31 vom Typ N&spplus;, die für die gesamte Anordnung von parallelen MOS-Transistoren des Typs N gemeinsam ist, aber bezüglich der entsprechenden tiefliegenden Schichten der anderen MOS-Transistoren, die sich auf derselben Scheibe befinden, isoliert ist, und eine Epitaxialschicht des Typs N 32. Die MOS-Transistoren umfassen Kanalbereiche 33, Source-Bereiche 34 und Drain-Bereiche 35. Da der Kanalbereich 33 und der Source-Bereich 34 zwei nacheinander in die Epitaxialschicht 32 diffundierte Bereiche sind, wird diese Anordnung mit der Bezeichnung MOS mit diffundiertem Kanal oder DMOS bezeichnet.
  • Die besondere Anordnung der Fig. 3 weist gegenüber einer klassischen Anordnung eines Leistungs-DMOS die folgenden Besonderheiten auf:
  • - Feldoxidbereiche 40 trennen den eigentlichen Kanalbereich unterhalb der Gates 20 von den eigentlichen Drain- Bereichen 35, d. h., daß das Drain einerseits den stark dotierten Bereich 35, andererseits einen Bereich 41 umfaßt, der sich unterhalb der besagten Feldoxidbereiche befindet und ebenfalls N-dotiert ist, aber mit einer geringeren Konzentration. Der Bereich 41 kann das Ergebnis einer Implantation sein, die vor dem Wachstum der Feldoxidbereiche 40 durchgeführt wurde, und kann daher mit diesen Feldoxidbereichen selbstjustiert werden, indem man dieselbe Maske wie die benutzt, die zum Begrenzen der Feldoxidbereiche benutzt werden wird.
  • - Der Bereich 33, der üblicherweise Kanalbereich genannt wird, weil sich in einem Oberflächenabschnitt dieses Bereichs, das sich unterhalb des Gate 20 befindet, der Kanal ausbildet, weist eine besondere Struktur auf. Er umfaßt einerseits einen P-Diffusionsbereich, der durch den Rand der geätzten Öffnungen in der Gate-Elektrode 20 begrenzt wird; andererseits ist zentral angeordnet ein Bereich 45 vom Typ P&spplus; vorgesehen, der bis zur Oberfläche des Substrats derart ansteigt, daß die Source-Elektrode 22 einen Kontakt einerseits mit dem Source-Bereich 34 und andererseits mit diesem Bereich vom Typ P&spplus; 45 herstellt. Auf diese Weise realisiert man einen Kurzschluß Source/Kanal.
  • Fig. 4 zeigt eine Schnittansicht eines Teils einer Gruppe von MOS-P-Kanal-Transistoren, die besonders an die Anordnung der Elektroden gemäß der vorliegenden Erfindung angepaßt ist und außerdem vom Gesichtspunkt seiner Herstellung mit der vorangehend beschriebenen Anordnung eines DMOS-N-Kanaltransistors kompatibel ist.
  • Man erkennt in Fig. 4 wieder das Substrat 30 vom P-Typ, die allen parallelen PMOS-Transistoren gemeinsame tiefliegende Schicht vom Typ N&spplus; 31 und die Epitaxialschicht vom Typ N 32. In dieser Epitaxialschicht umfaßt jeder Transistor Kanalbereiche 53, Source-Bereiche 54 und Drain-Bereiche 55.
  • Dieser Transistor ist vom Typ mit zusammengesetztem Kanal, der auch Typ mit erweitertem Drain genannt wird. Er weist die folgenden Besonderheiten auf:
  • - Der Drain-Bereich 55 vom Typ P&spplus; ist von einer Masche aus Feldoxid 60 eingeschlossen, unter der sich Verlängerungen 61 des Drain-Bereichs erstrecken, die ebenfalls vom P-Typ sind, aber weniger stark dotiert als der eigentliche Drain-Bereich vom Typ P&spplus;. Diese Drain-Erweiterungen sind mit dem Bezugszeichen 61 bezeichnet.
  • - Wie im Fall der Anordnung der Figur 3 wird man feststellen, daß die Erweiterungsbereiche des Drains 61 unter den Feldoxidbereichen 60 selbstjustiert mit den Feldoxidmaschen 60 gebildet werden können, indem eine begrenzte Implantation vorgesehen wird, die durch dieselbe Maske wie die beschränkt wird, die zum Begrenzen der Feldoxidbereiche dient.
  • In Figur 4 sind die verschiedenen Metallisierungsebenen mit denselben Bezugsziffern wie in Figur 2 und 3 bezeichnet. Man wird jedoch bemerken, daß die zweite Metallisierungsebene 22, 23, die in Figur 3 Metallisierungen von Sources bzw. Anschlußkontakten von Drains entspricht, in Figur 4 Metallisierungen von Drains und Anschlußkontakten von Sources entspricht. Ebenso entspricht die dritte Metallisierungsebene 25, die in Figur 3 eine Drain-Metallisierung ist, in Figur 4 einer Source-Metallisierung. Diese Umkehrung ist keine Sache des Zufalls, sondern besonders interessant im Fall von MOS-Transistoren mit erweitertem Drain, um die Stabilität und das minimale Feld an der Oberfläche des Transistors zu gewährleisten. Tatsächlich gestattet der gemeinsame Effekt der an die Oberfläche der Halbleiterscheibe über die Source- und Drain-Metallisierung angelegten Potentiale, eine Ausdünnung von Feldlinien zu erreichen, indem eine Feldabschirmung oberhalb der Grenzbereiche des Drains gebildet wird, und dadurch eine höhere Spannungswiderstandsfähigkeit zu ermöglichen.
  • Die Vorteile der Kombination der speziellen Anordnungen eines DMOS-N-Kanaltransistors und eines MOS-P-Kanaltransistors mit erweitertem Drain, wie sie in den Figuren 3 und 4 beschrieben wurden, geht deutlicher aus der folgenden Beschreibung einer simultanen Herstellungsweise dieser Transistoren hervor, woraus ersichtlich ist, daß diese zwei Transistoren gleichzeitig unter Verwendung eines Minimums an Herstellungsschritten hergestellt werden können, wobei der größte Teil dieser Schritte der Bildung eines Elements in jeder dieser Anordnungen gemeinsam ist.
  • Die Hauptschritte sind die folgenden:
  • 1. Bildung von tiefliegenden Schichten 31 des Typs N&spplus; durch Implantation und Diffusion von Arsen (As - 4 x 10¹&sup5; Acm&supmin;², 100 keV) in ein Substrat 30 des Typs P mit einem spezifischen Widerstand von 14 bis 20 Ω cm und mit einer (100)- Orientierung.
  • 2. Bildung von Isolationsfundamenten - eine Bor-Implantation mit einer Dosis von 4 x 10¹&sup4; Acm&supmin;² mit einer Energie von 180 keV kann verwendet werden. Diese Isolationsfundamente vom Typ P&spplus; (nicht dargestellt) sind in Verbindung mit den nach unten verlaufenden P-Diffusionsbereichen dazu bestimmt, die Kästen, in denen logische MOS-Strukturen gebildet werden können, zu isolieren.
  • 3. Aufbringen einer Schicht 32 aus N-Silicium durch Epitaxie; die Merkmale dieser Schicht werden in Abhängigkeit von der Spannungswiderstandsfähigkeit gewählt, die für die MOS-Leistungstransistoren erforderlich ist. Verschiedene, zwischen 10 und 30 um liegende Dicken und ein spezifischer Widerstand im Bereich von 1 bis 15 Ω cm können verwendet werden, um Bauteile zu realisieren, deren Betriebsspannung zwischen 60 und 500 V variiert.
  • 4. Bildung von tiefen MOS-N&spplus;-Drains vom Typ N und Diffusionsbereichen vom Typ P, welche auf die unter Punkt 2 genannten Fundamente treffen. Die Drains werden durch Diffusion aus einer Phosphorquelle, die Bereiche vom P-Typ durch Borimplantation (10¹³ A cm&supmin;²) hergestellt, wobei die Diffusionsbehandlung gleichzeitig bei erhöhter Temperatur (z.B. 1220ºC über 4 bis 6 Stunden) durchgeführt werden kann.
  • 5. Nachdem die P-Kästen solchermaßen gebildet worden sind, kann die Realisierung der aktiven Elemente in Angriff genommen werden.
  • Die Realisierung der MOS-Transistoren ist von der Art der Nitrid-lokalisierten Feldoxidation und der selbstjustierten Feldimplantation. Die Feldimplantationen werden für die P-Felder mit Bor bei 10¹³ Acm&supmin;² und für die N-Felder mit Arsen bei 5 x 10¹² Acm&supmin;² durchgeführt. Diese Implantationen werden in Bereichen bewirkt, die später oxidiert werden, um Bereiche aus dicken thermischen SiO&sub2; (ungefähr 1 um) zu bilden, Bereiche, die nicht durch das Nitrid bedeckt werden.
  • Diese Implantationsbereiche können Feldbereiche eines logischen CMOS-Abschnitts oder die zusammengesetzten Kanäle oder Drainerweiterungen (61) der MOS-Transistoren wie des in Figur 4 gezeigten sein. Diese Verwendung der Feldimplantationen für mehrere Zwecke stellt einen Aspekt der vorliegenden Erfindung dar.
  • 6. Das die aktiven Bereiche schützende Nitrid wird nun entfernt, die Oxidation des Gates über eine Dicke von 50 bis 100 nm bewirkt und die polykristalline Siliciumschicht 20 aufgebracht und dotiert, um die erste Verbindungsebene zu bilden.
  • 7. Das Ätzen der Gate-Elektroden der verschiedenen Arten von MOS-Transistoren wird dann gleichzeitig bewirkt. Wiederholte Selektionen gestatten das Dotieren durch Implantation: des Kanals 33 des DMOS mit Bor (2 - 6 x 10¹³ Acm&supmin;²), der P&spplus;-Bereiche von Drain 55 und Source 54, der P-MOS und der Kurzschlüsse 45 der DMOS mit Bor (5 - 8 x 10¹&sup4; Acm&supmin;²) und schließlich der N&spplus; Bereiche, die die Drains und Sources der DMOS bilden (hierfür kann eine Arsendosis von 5 - 7 x 10¹&sup5; Acm&supmin;² verwendet werden). Diesen verschiedenen Implantationen folgen geeignete thermische Behandlungen, derart, daß Defekte geheilt und die optimalen Übergangstiefen erreicht werden. Typische Tiefen von 1 - 1,5 um für die N&spplus;- und P&spplus;-Bereiche ermöglichen es, leistungsfähige Leistungstransistoren zu erzielen.
  • Da die Dotierung der aktiven Bereiche nach dem Ätzen der Gateelektroden in der polykristallinen Siliciumschicht geschieht, ist es möglich, die verschiedenen Bereiche am Rand dieser Elektroden auszurichten. Insbesondere ist es möglich, die Abmessungen der Elementarzelle des DMOS zu verringern, indem der P&spplus;-Bereich, der den Kurzschluß der Source bildet, am Rand der Gate-Elektrode ausgerichtet wird (Figur 3).
  • In der gleichen Weise gestattet es die Ausrichtung der Drain-Erweiterung unter dem dicken Oxid, Positionierungsabweichungen zu vermeiden und die Abmessungen der Drainerweiterung auf den Wert zu reduzieren, der zum Aushalten der notwendigen Spannung in seitlicher Richtung nötig ist.
  • Man erhält daher in jedem Fall eine deutliche Verringerung der notwendigen Oberfläche und damit eine bessere Ausnutzung des Siliciums.
  • 8. Was die Metallisierungen der zweiten und dritten Verbindungsebenen anbelangt, können diese durch die folgenden aufeinanderfolgenden Maßnahmen realisiert werden:
  • - Aufbringen einer Isolierschicht auf die Gate-Elektrode 20,
  • - Ätzen von Öffnungen in dieser Schicht, wobei das Silicium freigelegt wird,
  • - Aufbringen einer Metallschicht und Ätzen der Verbindungen. Man erhält zum Beispiel im Fall des N-Kanal-Leistungs-DOS eine Source-Elektrode 22, die aus einem maschenartigen Gitter gebildet ist, und isolierte runde Kontakte 23 über den Drains von jedem elementaren MOS,
  • - Aufbringen einer Isolierschicht und Öffnung von Passagen bei den Kontakten 23, die vorher über jedem Drain angeordnet wurden. Diese Maßnahme kann ein mehrfaches Aufbringen und nachfolgendes Angreifen durch Trockenätzen erfordern, so daß man eine hinreichend ebene Isolierschicht erhält, um eine korrekte Isolierung und Überquerung der zweiten Metallschicht zu gewährleisten,
  • - Aufbringen der zweiten Metallschicht und Ätzen der Drain- Elektroden 25.
  • Bei der als Beispiel vorgeschlagenen Realisierung werden die metallischen Elektroden in Aluminiumschichten geätzt, die mit Silicium und Kupfer dotiert sind, und die dielektrischen Schichten erhält man durch das Aufbringen von Phosphor-dotiertem SiO&sub2; auf chemischem Weg in der Dampfphase (CVD). Zusammengesetzte TiW-Al-Schichten mit Silicidkontakten (Pt-Si) sind gleichfalls mit Erfolg verwendet worden.
  • Die Anordnung des integrierten Leistungs-MOS gemäß der Erfindung ist durch die folgenden Punkte charakterisiert:
  • 1. Multilagenanordnung von der Art eines maschenartigen Gitters, die die Gates, Drains und Sources der Zellen, die von den elementaren MOS gebildet werden, verbindet.
  • 2. Ebene Elektrodenanordnung, die es gestattet, die gesamte aktive Oberfläche des solchermaßen gebildeten Leistungstransistors zu bedecken.
  • 3. Verwendung demselben Maßnahme (sogenannte Feldimplantation), um sogenannte parasitische MOS-Feldtransistoren und die Bereiche des sogenannten erweiterten Drains der Hochspannungs-MOS-Leistungstransistoren zu kontrollieren.
  • 4. Reihenfolge der Realisierung der verschiedenen Dotierungsschritte.
  • Die Vorteile der Anordnung und des Verfahrens, von dem Gebrauch gemacht wird, sind die folgenden:
  • 1. Minimaler Widerstand zwischen zwei beliebigen Elementarzellen der Hochspannungs-MOS-Leistungstransistoren.
  • 2. Maximale Spannungswiderstandsfähigkeit und Stabilität der Hochspannungs-MOS-Transistoren.
  • 3. Anordnung mit maximaler Dichte, die durch den Selbstjustierungsvorgang erreicht wird, der durch die vorgesehene Abfolge der Dotierungsschritte möglich gemacht wird.
  • Die Hauptmerkmale der Elektroden sind, um noch einmal auf die verschiedenen Verbindungsebenen zurückzukommen, die folgenden:
  • - sie bilden in drei unterschiedlichen Ebenen ein maschenartiges Gitter von Verbindungen der Gate-, Source- und Drain-Bereiche der veschiedenen Elementarzellen,
  • - jede Verbindungsebene ist von der folgenden durch eine dielektrische Schicht isoliert, deren Dicke in Abhängigkeit von den gewünschten Merkmalen gewählt werden kann.
  • Diese Anordnung überträgt auf die Gesamtheit der Elementarzellen die folgenden interessanten elektrischen Eigenschaften:
  • - Erreichen des minimalen Widerstands zwischen den äquivalenten Elektroden (Gate, Drain oder Source) von zwei Elementarzellen, unabhängig von ihrer Anordnung in der Fläche, die den Leistungstransistor bildet,
  • - Bedeckung der gesamten Oberfläche der Vorrichtung durch die Gruppe der Elektroden: diese Anordnung erlaubt es, die Drain- und Source-Elektroden die Rolle einer elektrostatischen Abschirmung spielen zu lassen. Im Fall von MOS- Transistoren mit erweiterten Drain ist sie besonders interessant für das Erreichen der Stabilität und des minimalen Felds an der Oberfläche des Transistors. Die Suche nach dem optimalen Abschirmungseffekt bedingt in dem in Figur 2 dargestellten Fall, die Reihenfolge, in der die Verbindungen der Sources und Drains realisiert werden, umzukehren: man verbindet tatsächlich die Source-Elektroden mit Ebene 2 und die Drain-Elektroden mit Ebene 3 im Fall des N-Kanal-DMOS, während man die umgekehrte Reihenfolge im Fall des P-Kanal-MOS verwendet, in welchem Fall das Drain mit Ebene 2 und die Source mit Ebene 3 verbunden wird. In beiden Fällen wird die Gate-Elektrode aus polykristallinem Silicium zuerst realisiert und stellt die Ebene 1 dar. Sie kann sowohl mit der Ebene 2 als auch mit der Ebene 3 verbunden werden, wobei die Kontakte, die zum Verlöten der Verbindungen mit dem Gehäuse nötig sind, immer in der letzten Metallisierungsschicht realisiert werden.
  • - Diese spezielle Anordnung von Mehrfachlagen-Elektroden erlaubt es, durch eine entsprechende Wahl der Dicken der Dielektrika, die sie isolieren, einen graduellen Feldabschirmungseffekt und eine maximale Spannungswiderstandsfähigkeit der MOS-Transistoren beider Typen zu erreichen.

Claims (5)

1. Anordnung paralleler MOS-Leistungstransistoren, von denen jeder auf der gleichen Seite eines Substrats Gate-, Source- und Drainkontaktbereiche und drei Ebenen von Verbindungsschichten aufweist, wobei eine erste Verbindungsschichtebene (20) einen Kontakt mit allen Gates und eine Verbindung zwischen jedem Gate und den angrenzenden Gates bildet sowie Öffnungen über den Source- und Drainkontaktbereichen aufweist, gekennzeichnet durch
- eine erste über den Source- und Drainkontaktbereichen offene Isolationsschicht,
- eine zweite Verbindungsschichtebene, die einen Kontakt mit allen Sourcebereichen (22) und Drainbereichen (23) und eine Verbindung zwischen jedem Source-(oder Drain-)bereich und den angrenzenden Source-(oder Drain-)bereichen bildet, wobei Öffnungen jeden Drain-(oder Source-)kontakt isolieren,
- eine zweite über den Drain-(oder Source-)bereichen offene Isolationsschicht,
- eine dritte kontinuierliche Verbindungsschichtebene (25) über der ersten und der zweiten Schicht, die einen Kontakt mit allen Drain-(oder Source-)bereichen der zweiten Verbindungsschichtebene aufbaut.
2. MOS-Transistorenanordnung nach Anspruch 1, dadurch gekennzeichnet, daß die erste Verbindungsschichtebene ein polykrislallines Silicium und ein Silicid aufweist und die zweite und die dritte Verbindungsschichtebene Metallisierungen aufweisen.
3. Anordnung komplementärer MOS-Transistoren, wobei jeder Transistor eine Anordnung nach Anspruch 1 aufweist, dadurch gekennzeichnet, daß bei den MOS-Transistoren einer ersten Art die zweite Verbindungsschicht mit den Sources gekoppelt ist und bei den MOS-Transistoren der zweiten Art die zweite Verbindungsschicht mit den Drains gekoppelt ist.
4. Anordnung komplementärer MOS-Transistoren (CMOS) für einen monolitischen integrierten Schaltkreis nach Anspruch 3, mit einem DMOS Seiten-N-Kanaltransistor und einem Seiten-P-Kanaltransistor mit erweitertem Drain, dadurch gekennzeichnet, daß beim N-DMOS der Kanalbereich (33) vom Drainbereich (35) durch einen Feldoxidbereich (40) getrennt ist und beim P-MOS die Drainerweiterung (61) unter einem Feldoxidbereich (60) ausgebildet ist.
5. Anordnung komplementärer MOS-Transistoren nach Anspruch 4, dadurch gekennzeichnet, daß sich die Dotierung des Drainerweiterungbereiches (61) des P-MOS aus einer Implantation ergibt, die gemäß automatischer Ausrichtung vor dem Wachsen des Feldoxids (60) ausgeführt ist.
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Families Citing this family (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4998151A (en) * 1989-04-13 1991-03-05 General Electric Company Power field effect devices having small cell size and low contact resistance
USRE37424E1 (en) * 1989-06-14 2001-10-30 Stmicroelectronics S.R.L. Mixed technology integrated device comprising complementary LDMOS power transistors, CMOS and vertical PNP integrated structures having an enhanced ability to withstand a relatively high supply voltage
US5192989A (en) * 1989-11-28 1993-03-09 Nissan Motor Co., Ltd. Lateral dmos fet device with reduced on resistance
JP2858404B2 (ja) * 1990-06-08 1999-02-17 株式会社デンソー 絶縁ゲート型バイポーラトランジスタおよびその製造方法
IT1252625B (it) * 1991-12-05 1995-06-19 Cons Ric Microelettronica Processo di fabbricazione di transistors a effetto di campo con gate isolato (igfet) a bassa densita' di corto circuiti tra gate e source e dispositivi con esso ottenuti
US5306652A (en) * 1991-12-30 1994-04-26 Texas Instruments Incorporated Lateral double diffused insulated gate field effect transistor fabrication process
JP3158738B2 (ja) * 1992-08-17 2001-04-23 富士電機株式会社 高耐圧ｍｉｓ電界効果トランジスタおよび半導体集積回路
US5283454A (en) * 1992-09-11 1994-02-01 Motorola, Inc. Semiconductor device including very low sheet resistivity buried layer
US5631177A (en) * 1992-12-07 1997-05-20 Sgs-Thomson Microelectronics, S.R.L. Process for manufacturing integrated circuit with power field effect transistors
US5382536A (en) * 1993-03-15 1995-01-17 Texas Instruments Incorporated Method of fabricating lateral DMOS structure
US5369045A (en) * 1993-07-01 1994-11-29 Texas Instruments Incorporated Method for forming a self-aligned lateral DMOS transistor
US5798287A (en) * 1993-12-24 1998-08-25 Consorzio Per La Ricerca Sulla Microelettronica Nel Mezzogiorno Method for forming a power MOS device chip
DE69321965T2 (de) * 1993-12-24 1999-06-02 Consorzio Per La Ricerca Sulla Microelettronica Nel Mezzogiorno, Catania MOS-Leistungs-Chip-Typ und Packungszusammenbau
DE69321966T2 (de) * 1993-12-24 1999-06-02 Consorzio Per La Ricerca Sulla Microelettronica Nel Mezzogiorno, Catania Leistungs-Halbleiterbauelement
JP3136885B2 (ja) * 1994-02-02 2001-02-19 日産自動車株式会社 パワーｍｏｓｆｅｔ
EP0748520B1 (de) * 1994-03-04 1998-12-16 Siemens Aktiengesellschaft Mis-struktur auf siliciumcarbid-basis mit hoher latch-up-festigkeit
JP3355817B2 (ja) * 1994-10-20 2002-12-09 株式会社デンソー 半導体装置
US6150722A (en) * 1994-11-02 2000-11-21 Texas Instruments Incorporated Ldmos transistor with thick copper interconnect
KR100468342B1 (ko) * 1996-05-15 2005-06-02 텍사스 인스트루먼츠 인코포레이티드 자기-정렬resurf영역을가진ldmos장치및그제조방법
US6140702A (en) * 1996-05-31 2000-10-31 Texas Instruments Incorporated Plastic encapsulation for integrated circuits having plated copper top surface level interconnect
JP3327135B2 (ja) * 1996-09-09 2002-09-24 日産自動車株式会社 電界効果トランジスタ
US6140150A (en) * 1997-05-28 2000-10-31 Texas Instruments Incorporated Plastic encapsulation for integrated circuits having plated copper top surface level interconnect
JP3395603B2 (ja) * 1997-09-26 2003-04-14 株式会社豊田中央研究所 横型ｍｏｓ素子を含む半導体装置
US6531355B2 (en) 1999-01-25 2003-03-11 Texas Instruments Incorporated LDMOS device with self-aligned RESURF region and method of fabrication
DE10104274C5 (de) * 2000-02-04 2008-05-29 International Rectifier Corp., El Segundo Halbleiterbauteil mit MOS-Gatesteuerung und mit einer Kontaktstruktur sowie Verfahren zu seiner Herstellung
US6653708B2 (en) 2000-08-08 2003-11-25 Intersil Americas Inc. Complementary metal oxide semiconductor with improved single event performance
JP2004079988A (ja) * 2002-06-19 2004-03-11 Toshiba Corp 半導体装置
US20080237705A1 (en) * 2005-08-10 2008-10-02 Nxp B.V. Ldmos Transistor
JP2007273689A (ja) * 2006-03-31 2007-10-18 Denso Corp 半導体装置
US8169081B1 (en) 2007-12-27 2012-05-01 Volterra Semiconductor Corporation Conductive routings in integrated circuits using under bump metallization
US8084821B2 (en) * 2008-01-30 2011-12-27 Infineon Technologies Ag Integrated circuit including a power MOS transistor

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5193878A (de) * 1975-02-17 1976-08-17
DE3046749C2 (de) * 1979-12-10 1986-01-16 Sharp K.K., Osaka MOS-Transistor für hohe Betriebsspannungen
JPS57162359A (en) * 1981-03-30 1982-10-06 Toshiba Corp Semiconductor device
GB2098799B (en) * 1981-05-20 1985-08-21 Nippon Electric Co Multi-level interconnection system for integrated circuits
JPS57194567A (en) * 1981-05-27 1982-11-30 Hitachi Ltd Semiconductor memory device
JPS58171861A (ja) * 1982-04-01 1983-10-08 Toshiba Corp 半導体装置
NL8302092A (nl) * 1983-06-13 1985-01-02 Philips Nv Halfgeleiderinrichting bevattende een veldeffekttransistor.
JPS604253A (ja) * 1983-06-23 1985-01-10 Nec Corp 半導体集積回路メモリ
FR2571178B1 (fr) * 1984-09-28 1986-11-21 Thomson Csf Structure de circuit integre comportant des transistors cmos a tenue en tension elevee, et son procede de fabrication

Also Published As

Publication number Publication date
EP0296997A1 (de) 1988-12-28
FR2616966B1 (fr) 1989-10-27
US4890142A (en) 1989-12-26
DE3873839D1 (de) 1992-09-24
FR2616966A1 (fr) 1988-12-23
EP0296997B1 (de) 1992-08-19
KR890001200A (ko) 1989-03-18
JP2842871B2 (ja) 1999-01-06
JPS6420666A (en) 1989-01-24

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