DE69016947T2 - Auf einem Substrat integriertes Prüfsystem und Verfahren zur Nutzung dieses Prüfsystems. - Google Patents
Auf einem Substrat integriertes Prüfsystem und Verfahren zur Nutzung dieses Prüfsystems.Info
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Description
- Die Erfindung betrifft ein auf einem Substrat integriertes Prüfsystem zum Messen und/oder Prüfen von Parametern einer Vielzahl von Prüfstrukturen auf dem Substrat, wobei das System von außen zugängliche Anschlüsse zum Empfangen eines Auslösesignals und/oder zum Messen eines Ansprechens auf dieses Signal hat, die Anschlüsse mit den Prüfstrukturen über Schalter verbunden sind und eine Multiplexschaltung zum Kontrollieren, welche der Prüfstrukturen mit den Anschlüssen über die Schalter verbunden ist, vorhanden ist.
- Außerdem betrifft die Erfindung ein Verfahren zum Messen und/oder Prüfen von Parametern der Prüfstrukturen in einem auf einem Substrat integrierten Prüfsystem.
- Ein derartiges integriertes Prüfsystem ist aus einer Veröffentlichung des IEEE VLSI Workshop on Test Structures, der am 17. und 18. Februar 1986 in Long Beach stattfand, bekannt. Diese Veröffentlichung von A. Nishimura et al. mit dem Titel "Multiplex Test Structure; a Novel VLSI Technology Development Tool" beschreibt, wie die Zahl der Anschlüsse für das Messen und/oder Prüfen von Parametern von Prüfstrukturen in einem Prozeßsteuermodul begrenzt werden kann. Hierzu wird eine Multiplexschaltung verwendet, an die zehn externe Wählsignale angelegt werden, was eine Auswahl zwischen 1024 verschiedenen Prüfstrukturen möglich macht. Mit der Multiplexschaltung wird eine ausgewählte Prüfstruktur mit einigen weiteren Anschlüssen verbunden, an die Versorgungsspannungen/Auslösesignale angelegt werden, wobei das Ansprechen der Prüfstruktur auf das Auslösesignal an anderen Anschlüssen gemessen wird. Gemäß dieser Veröffentlichung werden die Prüfstrukturen und die Multiplexschaltung in einem sogenannten Prüf-Chip untergebracht, der für die Entwicklung einer neuen CMOS-Technologie und/oder neuer CMOS-Schaltungen Anwendung findet. Wenn eine derartige Technik zur Überwachung des Fertigungsprozesses verwendet wird, müßten mehrere Prozeßsteuermodule auf der zu verarbeitenden Halbleiterscheibe verteilt werden. In diesem Fall belegen diese Prozeßsteuermodule eine Substratfläche, die normalerweise für die Herstellung integrierter Halbleiterschaltungen verwendet werden kann. Dadurch wird die Ausbeute einer Siliziumscheibe verringert. Daher wurde (in der Zeitschrift Solid-State Technology, Mai 1985) vorgeschlagen, Prozeßsteuermodule nicht an der Stelle der herzustellenden Halbleiterschaltungen unterzubringen und Steuermodule/Prüfschaltungen in den die Halbleiterschaltungen umgebenden Schnittfugenflächen anzuordnen. Zwar wird in der zitierten Veröffentlichung angenommen, daß die Schnittfugenflächen 200 um breit sind, in der Praxis sind sie jedoch wesentlich schmaler. Daher muß die Zahl der Anschlüsse von Prüfschaltungen minimiert werden, weil diese Anschlüsse relativ große Abmessungen von 80 x 80 bis 125 x 125 um² haben.
- Aus der britischen Patentanmeldung Nr. GB 2085171 ist ein LSI-Chiplogik-Prüfsystem bekannt, bei dem in bitserielle Form gebrachte Daten mit nachfolgenden Steuerdaten seriell über einen einzigen Prüfdatenanschluß eingegeben werden. Die Prüfergebnisse werden seriell über einen Prüfdatenanschluß weitergegeben. Diese Veröffentlichung betrifft binäre Prüf- und Ergebnissignale, die in einem Schieberegister gespeichert werden können und nicht gleichzeitig an den Anschlüssen anstehen müssen, um Parameter analoger Art wie z.B. Widerstandswerte zu messen.
- Die Erfindung hat zur Aufgabe, ein Prüfsystem zu schaffen, das auf einem Substrat integriert und für das Messen von Parametern geeignet ist und Anschlüsse hat, an denen Auslösesignale und Ansprechsignale gleichzeitig anstehen, und bei dem die Anzahl von Anschlüssen minimiert ist.
- Hierzu ist ein erfindungsgemäßes integriertes Prüfsystem dadurch gekennzeichnet, daß diese Anschlüsse ebenfalls mit Steuereingängen der Multiplexschaltung verbunden sind, so daß Prüfauslösesignale ebenfalls das Betätigen der Multiplexschaltung steuern.
- Das integrierte Prüfsystem hat den Vorteil, daß die Anschlüsse zum Auswählen der Prüfstrukturen sowie zum Einspeisen von Versorgungsspannungen und zum Ausgeben der zu messenden Signale verwendet werden. Daher können Prüfstrukturen einfacher in den Schnittfugenflächen untergebracht werden. Dies bietet den Vorteil, daß für die Prozeßsteuermodule keine Oberfläche des funktionellen Siliziums verbraucht wird und alle erforderlichen Prozeßsteuermodule dennoch in den Schnittfugenflächen untergebracht werden können.
- Außerdem hat die Erfindung zur Aufgabe, ein Verfahren zum Messen und/oder Prüfen von Parametern der Prüfstrukturen in einem auf einem Substrat integrierten Prüfsystem zu schaffen, bei dem eine Reihe von von außen zugänglichen Anschlüssen nach ihrer Anwahl über Schalter mit einer jeden Prüfstruktur verbunden werden kann, dadurch gekennzeichnet, daß die Anwahl über Ansteuerungsschaltungen erfolgt, die von einem gemeinsamen Referenzanschluß referenziert werden, daß jede Ansteuerungsschaltung einen Eingang hat, der von der Reihe von Anschlüssen gespeist wird, daß jede Ansteuerungsschaltung einen Ausgang zum Erzeugen einer Einschalt-oder Ausschaltspannung zum Betätigen der Schalter in Abhängigkeit von einer Referenzspannung am gemeinsamen Referenzanschluß hat, wobei dieses Verfahren eine erste Messung eines Parameters einer Prüfstruktur mit dem gemeinsamen Referenzanschluß auf einer ersten Spannung und eine zweite Messung desselben Parameters derselben Prüfstruktur mit dem gemeinsamen Referenzanschluß auf einer zweiten, von der ersten verschiedenen Spannung, und danach einen Vergleich der Ergebnisse der ersten und zweiten Messung umfaßt, wobei ein Fehlersignal übermittelt wird, wenn die Ergebnisse um mehr als einen vorbestimmten Schwellenwert voneinander abweichen.
- Dieses Verfahren ist insbesondere in Fällen, bei denen nicht garantiert werden kann, daß die Schwellenspannungen der Schalter ausreichend hoch sind, nützlich. Leckströme über die Schalter von nicht angewählten Prüfstrukturen werden durch Veränderung der Ausschaltspannung über die Referenzspannung geändert. Daher weist eine wesentliche Änderung der Meßergebnisse auf das Vorhandensein von Leckströmen hin und kennzeichnet die Messung als fragwürdig.
- Ausführungsbeispiele der Erfindung sind in der Zeichnung dargestellt und werden im folgenden näher beschrieben. Es zeigen:
- Figur 1 ein Beispiel einer Siliziumscheibe;
- Figur 2 ein Beispiel einer Prüfstruktur;
- Figur 3a und 3b eine Ausführungsform einer erfindungsgemäßen selbstdurchschaltenden Vierpunkt-Prüfstruktur; und
- Figur 4 ein Detail einer weiteren Ausführungsform einer erfindungsgemäßen selbstdurchschaltenden Prüfstruktur.
- Die in Figur 1 dargestellte Siliziumscheibe W umfaßt ein regelmäßiges Muster von integrierten Schaltungen IC. Diese Schaltungen IC sind durch Schnittfugenflächen K voneinander getrennt. Außerdem können mit TIC bezeichnete Prüfschaltungen auf der Halbleiterscheibe W im regelmäßigen Muster integrierter Schaltungen IC untergebracht werden. Diese Prüfschaltungen TIC werden häufig verwendet, um Prüfstrukturen, die viele Anschlüsse benötigen, unterzubringen, zum Beispiel Vierpunktmessungen wie Kelvin- und van der Pauw-Messungen. Daher muß die Zahl der Anschlüsse für die Prüfstrukturen begrenzt werden. Aus der zitierten Veröffentlichung des IEEE VLSI Workshop, Long Beach, Kalifornien, ist bekannt, Multiplexschaltungen mit Prüfstrukturen zu verbinden. Damit wird die Zahl der Anschlüsse stark reduziert, und die Prüfstrukturen können in den Schnittfugen zwischen den ICs untergebracht werden.
- Figur 2 zeigt eine der Prüfstrukturen, die in diesem Fall aus drei hintereinandergeschalteten Widerständen R1, R2 und R3 besteht. Durch diese Widerstandsstruktur R1, R2 und R3 fließt ein Strom, oder es wird eine Spannung an sie angelegt; dann wird der verbrauchte Strom gemessen, und die Spannung wird über einen ausgewählten Teil der Struktur gemessen. Die Widerstände R1 und R3 enthalten die parasitären Reihenwiderstände. Über die Schalter S1, S2, S3 und S4 wird die Prüfstruktur mit den Anschlußklemmen 1 und 2 und den Prüfpunkten 3 und 4 verbunden. Die von den Schaltern verursachten parasitären Widerstände sind ebenfalls in den Widerständen R1 und R3 enthalten. Die Schalter S1, S2, S3 und S4 werden von der Multiplexschaltung gesteuert, die bestimmt, welche Prüfstruktur mit den Anschlüssen 1, 2, 3 und 4 verbunden wird. An die Anschlüsse 1 und 2 wird eine Spannung angelegt; das Auslösesignal und das Ansprechen der Prüfstruktur auf dieses Signal wird an den Anschlüssen 3 und 4 gemessen. Nach dem derzeitigen Stand der Technik, wie er beispielsweise aus IEEE VLSI Workshop on Test Structures, Long Beach, Kalifornien, 1986 bekannt ist, werden zum Anlegen der Auslösesignale, zur Messung des Ansprechens und zur Steuerung der Multiplexschaltung separate Anschlüsse verwendet.
- Figur 3a und 3b zeigt eine bevorzugte Ausführungsform einer Schaltung eines erfindungsgemäßen Prüfsystems, das auf einem Substrat integriert werden soll. Verglichen mit dem Stand der Technik ist die Zahl von Anschlüssen stark reduziert. Das in Figur 2 dargestellte Beispiel einer Vierpunkt-Prüfstruktur umfaßt vier Schalter S1, S2, S3 und S4, die gleichzeitig geöffnet oder geschlossen werden. Figur 3a zeigt vier solcher Vierpunkt-Prüfstrukturen. Nach dem Stand der Technik wären sechs Anschlüsse erforderlich, d.h. zwei Anschlüsse für die Auslösesignale, zwei Anschlüsse zum Messen des Ansprechens und zwei Anschlüsse zum Steuern der Multiplexschaltung. Figur 3a zeigt die vier Prüfstrukturen, die mit R1a, R2a, R3a; R1b, R2b, R3b; R1c, R2c, R3c; R1d, R2d und R3d bezeichnet sind. Die erste Prüfstruktur R1a, R2a und R3a wird über vier Halbleiterschalter/MOS-Transistoren A1, A2, A3 und A4 mit den Anschlüssen 31, 32, 33 und 34 verbunden, wenn eine ausreichend hohe Steuerspannung an den Knotenpunkt a angelegt wird. Hierzu werden die vier Steuerelektroden der Transistoren A1 bis A4 mit dem Punkt a verbunden. Entsprechend wird die Prüfstruktur R1b, R2b und R3b mit denselben Ausgängen 31, 32, 33 und 34 über vier Schalter/MOS-Transistoren B1, B2, B3 und B4 verbunden. Die Steuerelektroden der Transistoren B1, B2, B3 und B4 werden mit dem Punkt b verbunden. Es ist zu bemerken, daß die Anschlüsse der Prüfstruktur R1b, R2b, R3b im Vergleich zur Prüfstruktur R1a, R2a und R3a an den Anschlüssen 31 und 32 vertauscht sind. Der Anschluß von R2b ist jedoch im Vergleich zum Anschluß von R2a an den Ausgängen 33 und 34 nicht vertauscht. Daher ist die Polarität des Ansprechens eines an den Anschluß 32 statt an den Anschluß 31 anzulegenden Auslösesignals an den Anschlüssen 33 und 34 umgekehrt. Diese Polaritätsumkehr kann durch Vertauschen der Anschlüsse der Ausgänge 33 und 34 mit dem Widerstand R2b beseitigt werden. Figur 3a zeigt eine dritte Prüfstruktur R1c, R2c und R3c, die mit den Anschlüssen 31 bis 34 über vier Schalter/MOS-Transistoren C1, C2, C3 und C4 verbunden ist. Die Steuerelektroden dieser Transistoren C1 bis C4 sind alle mit dem Knotenpunkt c verbunden. Wird eine Spannung mit ausreichend hohem Potential an diesen Knotenpunkt c angelegt, verbinden die Schalter die Prüfstruktur R1c, R2c und R3c mit den Anschlüssen 31 bis 34. Die Prüfstruktur und diese Anschlüsse sind so miteinander verbunden, daß das Auslösesignal nun über den Anschluß 33 angelegt werden sollte und das Ansprechen an den Anschlüssen 31 und 32 gemessen werden soll. Die vierte Prüfstruktur in Figur 3a umfaßt die Prüfwiderstände R1d, R2d und R3d, die mit den Anschlüssen 31 bis 34 über vier Schalter/MOS-Transistoren D1 bis D4 verbunden sind. Diese Verbindung wird so ausgeführt, daß das Auslösesignal an den Anschluß 34 angelegt werden soll und das Ansprechsignal an den Anschlüssen 31 und 32 ansteht, wobei die Polarität dieses Ansprechsignals dem Ansprechsignal der Prüfstruktur R1c, R2c und R3c entgegengesetzt ist.
- Figur 3b zeigt den weiteren Teil 30 des erfindungsgemäßen Prüfsystems, wobei diese Teilschaltung 30 Eingänge 31 bis 34 umfaßt, die mit den Knotenpunkten 31 bis 34 der Figur 3a verbunden sind. Vier Verstärker, die der Reihe nach aus den Transistoren T1, L1; T2, L2; T3, L3 und T4, L4 bestehen, werden mit den Eingängen verbunden, wobei die Steuerelektroden der Transistoren T1 bis T4 jeweils mit den Eingängen 31 bis 34 verbunden werden. Jedes der Transistorpaare T1, L1 bis T4, L4 wird zwischen einer Anschlußleitung V und einer Stromquelle CS in Reihe geschaltet. Die andere Seite der Stromquelle CS wird mit einem gemeinsamen "Masse"-Anschluß G verbunden, der wiederum mit dem Substrat oder einem speziellen Masseanschluß verbunden wird. Jeder der Transistoren L1 bis L4 wird als Last angeschlossen. Die Ausgänge der vier von den Transistoren L1, T1 bis L4, T4 gebildeten Verstärker werden mit einem Eingang eines Inverters I1 bis I4 verbunden. Diese Inverter werden ebenfalls über die Anschlußleitung V und den Masseanschluß G gespeist. Die Ausgänge dieser vier Inverter I1 bis I4 stellen die Anschlußpunkte a, b, c bzw. d dar, die die Schalter A1 bis A4, B1 bis B4, C1 bis C4 bzw. D1 bis D4 der Figur 3a steuern. Die Stromversorgung der von den Transistorpaaren T1, L1 bis T4, L4 gebildeten Verstärker und der Inverter I1 bis I4 über die Anschlußleitung V wird von dem an einen der vier Anschlüsse 31 bis 34 anzulegenden Auslösesignal geliefert. Hierzu werden die Eingänge 31 bis 34 mit der Anschlußleitung V über Dioden D1 bis D4 verbunden. Die Funktionsweise der Schaltung der Figur 3b ist wie folgt: Wird ein Auslösesignal an den Anschluß 31 angelegt, so wird der Ausgangsknotenpunkt a über die Inverter T1, L1 und I1 logisch "High", so daß die Prüfstruktur R1a, R2a und R3a angewählt wird (siehe Figur 3a). Die anderen Knotenpunkte, die die Ausgänge der Inverter I2, I3 und I4 sind, bleiben alle auf einem niedrigen Spannungspegel, der vom Masseanschluß G bestimmt wird, weil die an die entsprechenden Eingänge 32 bis 34 angelegte Spannung nicht hoch genug ist. Der in Figur 3a gezeigte Spannungsteiler, der die Prüfstruktur R1a, R2a und R3a darstellt, muß so proportioniert werden, daß die Spannungen an den Knotenpunkten 33 und 34 ausreichend niedrig bleiben und die Schwellenspannungen der Verstärker/Inverterstufen T3 I3 und T4 I4 nicht überschreiten. Die Spannung am Anschluß 32 beträgt 0 Volt, so daß das volle Auslösesignal über die Prüfstruktur R1a, R2a und R3a ansteht, die Schalter/Transistoren A1 bis A4 offen sind und das Ansprechen an den Ausgängen 33 und 34 gemessen werden muß. Wenn gleichzeitig die Spannungen an den Knotenpunkten b, c, d ausreichend niedrig sind, um die Schalter/Transistoren B1 bis B4, C1 bis C4, D1 bis D4 geschlossen zu halten, gibt dieses Ansprechen nur die Eigenschaften von R1a, R2a, R3a wieder. Ein Leckstrom durch einen der Schalter/Transistoren B1 bis B4, C1 bis C4, D1 bis D4 würde diese Messung beeinflussen. Dies kann durch entsprechende Wahl der Schwellenspannungen dieser Schalter/Transistoren verhindert werden. In einigen Fällen kann die Gefahr von Leckströmen jedoch unvermeidlich sein, beispielsweise im Fall von Beschränkungen der Schwellenspannungen durch den Prozeß in Verbindung mit Schwankungen des Prozesses. In diesen Fällen kann die Leckwirkung durch Wiederholen der Messung bei einer niedrigeren Spannung am Masseanschluß G detektiert oder sogar beseitigt werden.
- Wenn in einer anderen Situation ein Auslösesignal an den Anschluß 33 angelegt und der Anschluß 34 auf 0 Volt gehalten wird, wird der Ausgang des Inverters I3 logisch "High", so daß die Transistoren C1 bis C4 eingeschaltet werden (siehe Figur 3a). Die Prüfstruktur R1c bis R3c wird mit den Anschlüssen 33 und 34 verbunden, so daß das gesamte Auslösesignal an diesen Anschlüssen ansteht und das Ansprechen an den Anschlüssen 31 und 32 gemessen werden kann. Aus der obigen Beschreibung geht hervor, daß vier verschiedene Prüfstrukturen mittels vier Anschlüssen angewählt werden können, wodurch die Messung ihres Ansprechens auf ein Auslösesignal möglich wird. Nach dem zitierten Stand der Technik wären sechs Anschlüsse erforderlich. Wenn mit dem erfindungsgemäßen Prüfstruktursystem 1024 verschiedene Prüfstrukturen zu messen wären, wären erfindungsgemäß zwölf Anschlüsse erforderlich, während nach dem derzeitigen Stand der Technik siebzehn Anschlüsse erforderlich wären.
- Figur 4 zeigt einen Teil einer weiteren Ausführungsform einer erfindungsgemäßen selbstdurchschaltenden Prüfstruktur. Der wiedergegebene Teil der selbstdurchschaltenden Prüfstruktur umfaßt die elektronische Schaltung für das Anwählen der Prüfstrukturen auf der Halbleiterscheibe. Mit der dargestellten elektronischen Schaltung kann eine von zwölf verschiedenen Prüfstrukturen, die über Schalter gemäß Figur 2 mit zwei Anschlußklemmen und zwei Anschlüssen zum Messen des Ansprechens verbunden ist, angewählt werden. Diese vier Anschlüsse sind mit 41, 42, 43 und 44 numeriert und in Figur 4 dargestellt. Eine Teilschaltung 301 wird mit den vier Anschlüssen 41 bis 44 verbunden, wobei die Teilschaltung 301 die gleiche Konfiguration hat wie die Schaltung 30 in Figur 3b. Die Schaltung in Figur 4 umfaßt außerdem eine weitere Teilschaltung 302, von der vier Eingänge über die Inverter I41 bis I44 mit den Anschlüssen 41 bis 44 verbunden sind. Die Teilschaltung 302 kann genauso wie die Schaltung 30 in Figur 3b aufgebaut sein, mit Ausnahme der Dioden DI bis D4, die nicht mit den Ausgängen der Inverter I41 bis I44, sondern jeweils direkt mit den Anschlüssen 41 bis 44 verbunden sind. Die Ausgänge ah, bh, ch und dh der Teilschaltung 301 sind mit den Logikgattern Pa2 bis 4; Pb1, Pb3 bis Pb4; Pc1, Pc2 und Pc4 bzw. Pd1 bis Pd3 verbunden. Die Ausgänge a1, b1, c1 und d1 der Teilschaltung 302 sind mit den Eingängen der Logikgatter Pb1, Pc1, Pd1; Pa2, Pc2, Pd2; Pa3, Pb3, Pd3 bzw. Pa4, Pb4 und Pc4 verbunden.
- Die Funktionsweise der Multiplexschaltung der Figur 4 ist folgendermaßen. Die mit den Ausgängen der Teilschaltungen 301 und 302 verbundenen Logikgatter sind logische UND-Gatter. Wenn eine Spannung von +V an einen Anschluß 41 angelegt wird, wird der Ausgang ah der Teilschaltung 301 logisch "High". Wenn ein Signal von 0 V an den Anschluß 44 angelegt wird, wird der Ausgang d1 der Teilschaltung 301 ebenfalls logisch "High". Dies kommt daher, daß das 0 V-Signal am Anschluß 44 am Eingang der Teilschaltung 302 über den Inverter 44 in ein Signal logisch "High" umgewandelt wird. Das logische UND-Gatter Pa4 wird mit dem Ausgang ah der Schaltung 301 sowie mit dem Ausgang d1 der Teilschaltung 302 verbunden. Folglich wird der Ausgang mm des Gatters Pa4 logisch "High". Mit dem Ausgangssignal mm des Gatters Pa4 wird eine der zwölf Prüfstrukturen durch Schließen der damit verbundenen Schalter angewählt. Die Schalter sind so aufgebaut, daß ein erster Schalter die Prüfstruktur mit der Anschlußklemme 41 verbindet, ein weiterer Schalter die Prüfstruktur mit dem 0 V-Anschluß 44 verbindet und zwei weitere Schalter die Prüfstruktur mit den Anschlüssen 42 und 43 zum Messen des Ansprechens auf das Auslösesignal verbinden. Es ist zu bemerken, daß nach dem Einschalten einer Prüfstruktur durch den Ausgang mm des Logikgatters Pa4 aufgrund der durch das Hintereinanderschalten der Widerstände der aktivierten Prüfstruktur verursachten Spannungsteilung eine Spannung an den Anschlüssen 42 und 43 anliegt. Es ist offensichtlich, daß die Umschaltspannung der Inverter 41 bis 44, unter der diese Umformer ein logisch "Low"-Signal in einen logisch "High"-Pegel umwandeln, unter den vom Spannungsteiler an den Anschlüssen 42 und 43 erzeugten Spannungen liegen muß. Wenn die Versorgungsspannung V und die 0 V-Spannung an andere Anschlüsse, beispielsweise 42 und 44, angelegt werden, wird eine andere Prüfstruktur angewählt, zum Beispiel die vom Ausgangssignal mm des logischen UND-Gatters Pb4 des vorliegenden Beispiels aktivierte Prüfstruktur.
- Die logischen UND-Gatter Pa2 bis Pa4; Pb1, Pb3, Pb4; Pc1, Pc2, Pc4; Pd1 bis Pd3 können als einzelner NMOS-Transistor ausgeführt sein, dessen Drains mit den Ausgängen der Teilschaltung 301 verbunden sind, während die Gates mit den Ausgängen der logischen Teilschaltung 302 verbunden sind. Die Sources solcher Transistoren sind in diesem Fall mit den Gates der Schalter der Figur 2b verbunden. Zum Deaktivieren der Schalter nach Beendigung eines Prüfzyklus ist es vorteilhaft, die Sources des als Transistor ausgeführten UND-Gatters über eine Last mit einer O V- Leitung zu verbinden.
- Die Teilschaltungen 301 und 302 können außerdem durch Weglassen der mit den Bezugszeichen I1 bis I4 in Figur 3b bezeichneten Inverter vereinfacht werden. Jedoch müssen in diesem Fall die logischen UND-Gatter in Figur 4 durch logische NOR-Gatter ersetzt werden. Im letzteren Fall sind weniger Bauelemente erforderlich, was natürlich von Vorteil ist.
Claims (10)
1. Auf einem Substrat integriertes Prüfsystem zum Messen und/oder Prüfen
von Parametern einer Vielzahl von Prüfstrukturen auf dem Substrat, wobei das System
von außen zugängliche Anschlüsse (31,32,33,34) zum Empfangen eines
Auslösesignals und/oder zum Messen eines Ansprechens hat, die Anschlüsse mit den
Prüfstrukturen über Schalter (A1,A2,A3,A4; B1,B2,B3,B4; C1,C2,C3,C4; D1,D2,D3,D4)
verbunden sind und eine Multiplexschaltung zum Kontrollieren, welche Prüfstruktur aus
der Vielzahl mit den Anschlüssen (31,32,33,34) über die Schalter (A1,A2,A3,A4;
B1,B2,B3,B4; C1,C2,C3,C4; D1,D2,D3,D4) verbunden ist, vorhanden ist, dadurch
gekennzeichnet, daß diese Anschlüsse (31,32,33,34) außerdem mit Steuereingängen
der Multiplexschaltung verbunden sind, so daß Prüfauslösesignale ebenfalls die
Betätigung der Multiplexschaltung steuern.
2. Auf einem Substrat integriertes Prüfsystem nach Anspruch 1, dadurch
gekennzeichnet, daß die Schalter (A1,A2,A3,A4; B1,B2,B3,B4; C1,C2,C3,C4;
D1,D2,D3,D4) verschiedener Prüfstrukturen mit verschiedenen Anschlüssen über einen
Verstärker (T1,L1,T2,L2,T3,L3,T4,L4) verbunden sind.
3. Auf einem Substrat integriertes Prüfsystem nach Anspruch 1 oder 2,
dadurch gekennzeichnet, daß die Multiplexschaltung eine erste und zweite Teilschaltung
(301,302) umnfaßt, die jeweils eine Anzahl von Verstärkern umfassen, wobei die
verschiedenen Verstärker der ersten Schaltung (301) mit verschiedenen Anschlüssen
(41,42,43,44) verbunden sind, die verschiedenen Verstärker der zweiten Teilschaltung
(302) mit verschiedenen Anschlüssen (41,42,43,44), jeweils über einen entsprechend
zugeordneten Inverter (I41 ,I42,I43,I44), gekoppelt sind, eine Kombination jedes
Ausgangs (ah,bh,ch,dh) der Verstärker der ersten Teilschaltung und jedes Ausgangs
(al,bl,cl,dl) der zweiten Teilschaltung - mit Ausnahme der Kombination der Ausgänge
(ah,al; bh,bl; ch,cl; dh,dl) der Verstärker, die mit demselben Anschluß verbunden
sind - einem Logikgatter (Pa2,Pa3,Pa4; Pb1,Pb3,Pb4; Pc1,Pc2,Pc4; Pd1,Pd2,Pd3)
zugeordnet sind, dessen Eingänge mit den entsprechenden Ausgängen verbunden sind,
die Ausgänge dieser Logikgatter (Pa2,Pa3,Pa4; Pb1,Pb3,Pb4; Pc1,Pc2,Pc4;
Pd1,Pd2,Pd3) eine entsprechende Gruppe von Schaltern (A1,A2,A3,A4; B1,B2,B3,B4;
C1,C2,C3,C4; D1,D2,D3,D4) einer Prüfstruktur zu deren Anwählen und Verbinden mit
den Anschlüssen (41,42,43,44) steuern.
4. Auf einem Substrat integriertes Prüfsystem nach Anspruch 3, dadurch
gekennzeichnet, daß jeder Verstärker zwei in Reihe geschaltete Inverter umfaßt, wobei
die Logikgatter UND-Gatter sind.
5. Auf einem Substrat integriertes Prüfsystem nach Anspruch 4, dadurch
gekennzeichnet, daß jeder Verstärker aus einem Inverter besteht, wobei das Logikgatter
ein NOR-Gatter ist.
6. Auf einem Substrat integriertes Prüfsystem nach Anspruch 3 oder 4,
dadurch gekennzeichnet, daß die Verstärker zwei in Reihe geschaltete Inverter
umfassen.
7. Auf einem Substrat integriertes Prüfsystem nach Anspruch 2, dadurch
gekennzeichnet, daß die Verstärker über eine Anschlußleitung gespeist werden, die mit
jedem Anschluß des Prüfsystems über Dioden verbunden ist, wobei alle Dioden in
derselben Richtung angeschlossen sind.
8. Substrat in Form einer Scheibe, auf der mehrere integrierte Schaltungen in
einem regelmäßigen Muster angeordnet sind, wobei die integrierten Schaltungen durch
Schnittfugen voneinander getrennt sind, dadurch gekennzeichnet, daß mindestens ein
integriertes Prüfsystem nach Anspruch 1, 2, 3, 4, 5, 6 oder 7 in den Schnittfugen auf
dem Substrat angeordnet ist.
9. Verfahren zum Messen und/oder Prüfen von Parametern von
Prüfstrukturen in einem auf einem Substrat integrierten Prüfsystem, bei dem eine Reihe von
von außen zugänglichen Anschlüssen nach ihrer Anwahl über Schalter mit einer jeden
Prüfstruktur verbunden werden kann, dadurch gekennzeichnet, daß die Anwahl über
Ansteuerungsschaltungen erfolgt, die von einem gemeinsamen Referenzanschluß
referenziert werden, daß jede Ansteuerungsschaltung einen Eingang hat, der von der Reihe
von Anschlüssen gespeist wird, daß jede Ansteuerungsschaltung einen Ausgang zum
Erzeugen einer Einschalt- oder Ausschaltspannung zum Betätigen der Schalter in
Abhängigkeit von einer Referenzspannung am gemeinsamen Referenzanschluß hat,
wobei dieses Verfahren eine erste Messung eines Parameters einer Prüfstruktur mit dem
gemeinsamen Referenzanschluß auf einer ersten Spannung und eine zweite Messung
desselben Parameters derselben Prüfstruktur mit dem gemeinsamen Referenzanschluß
auf einer zweiten, von der ersten verschiedenen Spannung, und danach einen Vergleich
der Ergebnisse der ersten und zweiten Messung umfaßt, wobei ein Fehlersignal
übermittelt wird, wenn die Ergebnisse um mehr als einen vorbestimmten Schwellenwert
voneinander abweichen.
10. Verfahren nach Anspruch 9, dadurch gekennzeichnet, daß das gemeinsame
Referenzanschlußsignal über das Substrat den Verstärkern zugeführt wird.
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---|---|
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Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE10043350A1 (de) * | 2000-08-22 | 2002-04-04 | Infineon Technologies Ag | Verfahren zur Untersuchung von Strukturen auf einem Wafer |
Families Citing this family (24)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6046600A (en) * | 1995-10-31 | 2000-04-04 | Texas Instruments Incorporated | Process of testing integrated circuit dies on a wafer |
US5969538A (en) * | 1996-10-31 | 1999-10-19 | Texas Instruments Incorporated | Semiconductor wafer with interconnect between dies for testing and a process of testing |
US5994912A (en) * | 1995-10-31 | 1999-11-30 | Texas Instruments Incorporated | Fault tolerant selection of die on wafer |
US5760643A (en) * | 1995-10-31 | 1998-06-02 | Texas Instruments Incorporated | Integrated circuit die with selective pad-to-pad bypass of internal circuitry |
US6064219A (en) * | 1997-02-05 | 2000-05-16 | Tektronix, Inc. | Modular test chip for multi chip module |
US6405335B1 (en) | 1998-02-25 | 2002-06-11 | Texas Instruments Incorporated | Position independent testing of circuits |
US6230067B1 (en) * | 1999-01-29 | 2001-05-08 | Bp Microsystems | In-line programming system and method |
JP3277914B2 (ja) * | 1999-04-30 | 2002-04-22 | 日本電気株式会社 | プロセスパラメータ測定回路を有する集積回路装置 |
US6728915B2 (en) | 2000-01-10 | 2004-04-27 | Texas Instruments Incorporated | IC with shared scan cells selectively connected in scan path |
DE10010285A1 (de) * | 2000-02-25 | 2001-09-13 | Infineon Technologies Ag | Teststruktur bei integriertem Halbleiter |
US6769080B2 (en) | 2000-03-09 | 2004-07-27 | Texas Instruments Incorporated | Scan circuit low power adapter with counter |
US6721913B1 (en) * | 2000-04-24 | 2004-04-13 | Marvell International, Ltd. | Method and apparatus for testing an interface between separate hardware components |
DE10028145C2 (de) | 2000-06-07 | 2002-04-18 | Infineon Technologies Ag | Integrierte Schaltungsanordnung zum Testen von Transistoren und Halbleiterscheibe mit einer solchen Schaltungsanordnung |
US6624651B1 (en) | 2000-10-06 | 2003-09-23 | International Business Machines Corporation | Kerf circuit for modeling of BEOL capacitances |
DE10115613A1 (de) * | 2001-03-29 | 2002-10-10 | Infineon Technologies Ag | Integrierte Schaltung mit einem Auswahlschalter für Testschaltungen |
DE10119523A1 (de) * | 2001-04-20 | 2002-10-31 | Infineon Technologies Ag | Substrat, Herstellungsprozess-Überwachungsschaltung sowie Verfahren zur elektronischen Überwachung eines Herstellungsprozesses von Chips auf einem Substrat |
US6503765B1 (en) | 2001-07-31 | 2003-01-07 | Xilinx, Inc. | Testing vias and contacts in integrated circuit fabrication |
DE10240897A1 (de) * | 2002-09-04 | 2004-04-01 | Infineon Technologies Ag | Substrat, Herstellungsprozess-Überwachungsvorrichtung sowie Verfahren zur elektronischen Überwachung eines Herstellungsprozesses von Chips auf einem Substrat |
US7435990B2 (en) * | 2003-01-15 | 2008-10-14 | International Business Machines Corporation | Arrangement for testing semiconductor chips while incorporated on a semiconductor wafer |
US7115997B2 (en) * | 2003-11-19 | 2006-10-03 | International Business Machines Corporation | Seedless wirebond pad plating |
US8264235B2 (en) | 2006-10-30 | 2012-09-11 | Nxp B.V. | Test structure for detection of defect devices with lowered resistance |
US8120356B2 (en) * | 2009-06-11 | 2012-02-21 | International Business Machines Corporation | Measurement methodology and array structure for statistical stress and test of reliabilty structures |
US8823405B1 (en) * | 2010-09-10 | 2014-09-02 | Xilinx, Inc. | Integrated circuit with power gating |
KR102593109B1 (ko) * | 2015-09-23 | 2023-10-26 | 삼성전자주식회사 | 반도체 소자 형성 방법, 그의 구조 |
Family Cites Families (13)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US3335340A (en) * | 1964-02-24 | 1967-08-08 | Ibm | Combined transistor and testing structures and fabrication thereof |
US3466544A (en) * | 1965-10-18 | 1969-09-09 | Boeing Co | Integrated circuits having integrated test transformation networks incorporated therewith on common substrate chips |
DE2905271A1 (de) * | 1979-02-12 | 1980-08-21 | Philips Patentverwaltung | Integrierte schaltungsanordnung in mos-technik mit feldeffekttransistoren |
DE2905294A1 (de) * | 1979-02-12 | 1980-08-21 | Philips Patentverwaltung | Integrierte schaltungsanordnung in mos-technik mit feldeffekttransistoren |
US4357703A (en) * | 1980-10-09 | 1982-11-02 | Control Data Corporation | Test system for LSI circuits resident on LSI chips |
JPS6188538A (ja) * | 1984-10-05 | 1986-05-06 | Fujitsu Ltd | 半導体装置 |
JPS61265829A (ja) * | 1985-05-20 | 1986-11-25 | Fujitsu Ltd | 半導体集積回路 |
US4684884A (en) * | 1985-07-02 | 1987-08-04 | Gte Communication Systems Corporation | Universal test circuit for integrated circuit packages |
US4931722A (en) * | 1985-11-07 | 1990-06-05 | Control Data Corporation | Flexible imbedded test system for VLSI circuits |
US4710927A (en) * | 1986-07-24 | 1987-12-01 | Integrated Device Technology, Inc. | Diagnostic circuit |
FR2606887B1 (fr) * | 1986-11-18 | 1989-01-13 | Thomson Semiconducteurs | Circuit de mesure des caracteristiques dynamiques d'un boitier pour circuit integre rapide, et procede de mesure de ces caracteristiques dynamiques |
US4970454A (en) * | 1986-12-09 | 1990-11-13 | Texas Instruments Incorporated | Packaged semiconductor device with test circuits for determining fabrication parameters |
JP2827229B2 (ja) * | 1988-10-14 | 1998-11-25 | 日本電気株式会社 | 半導体集積回路 |
-
1989
- 1989-12-01 NL NL8902964A patent/NL8902964A/nl not_active Application Discontinuation
-
1990
- 1990-11-26 EP EP90203121A patent/EP0430372B1/de not_active Expired - Lifetime
- 1990-11-26 DE DE69016947T patent/DE69016947T2/de not_active Expired - Lifetime
- 1990-11-28 JP JP32334690A patent/JP3304355B2/ja not_active Expired - Lifetime
- 1990-11-30 KR KR1019900019654A patent/KR100238744B1/ko not_active IP Right Cessation
-
1993
- 1993-01-12 US US08/004,477 patent/US5313158A/en not_active Expired - Lifetime
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE10043350A1 (de) * | 2000-08-22 | 2002-04-04 | Infineon Technologies Ag | Verfahren zur Untersuchung von Strukturen auf einem Wafer |
DE10043350C2 (de) * | 2000-08-22 | 2003-01-02 | Infineon Technologies Ag | Verfahren zur Untersuchung von Strukturen auf einem Wafer |
Also Published As
Publication number | Publication date |
---|---|
EP0430372B1 (de) | 1995-02-15 |
US5313158A (en) | 1994-05-17 |
DE69016947D1 (de) | 1995-03-23 |
KR100238744B1 (ko) | 2000-01-15 |
JP3304355B2 (ja) | 2002-07-22 |
KR910013500A (ko) | 1991-08-08 |
NL8902964A (nl) | 1991-07-01 |
EP0430372A1 (de) | 1991-06-05 |
JPH03274478A (ja) | 1991-12-05 |
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