DE3639577A1 - Logikbaustein zur erzeugung von ungleich verteilten zufallsmustern fuer integrierte schaltungen - Google Patents

Description

Die Erfindung bezieht sich auf einen Logikbaustein zur Er­ zeugung von ungleich verteilten Zufallsmustern zur Unter­ stützung des Selbsttests von integrierten Schaltungen, bei dem Grundzellen vorgesehen sind, die jeweils zum Schiebebe­ trieb geeignete Registerzellen und Gatter enthalten und der mit Hilfe von Steuersignalen und unter Verwendung der Gatter den Betrieb der Registerzellen als normales Register, als Schieberegister oder als linear rückgekoppeltes Schiebe­ register erlaubt.

Hoch integrierte digitale Schaltungen müssen nach der Her­ stellung auf ihre Funktionsfähigkeit geprüft werden, da der Fertigungsprozeß fehleranfällig ist und in der Regel nur ein Teil der Schaltungen spezifikationsgemäß funktioniert. Bei kundenspezifischen Schaltungen in kleinen und mittleren Auf­ lagen kann dieser Produktionstest die Gesamtkosten der Schal­ tung beherrschen. Es ist deshalb ein wichtiges Ziel, diesen Test so kurz und so wenig aufwendig wie möglich zu halten.

Es ist Stand der Technik, Schaltungen so zu entwerfen, daß der Produktionstest möglichst gut unterstützt wird. Insbe­ sondere werden zahlreiche Verfahren angewandt, die den Selbst­ test mit Zufallsmustern unterstützen (z. B. IEEE Design und Test, April 1985, S. 21-28). Sie alle beruhen darauf, daß sich eine beliebige digitale Schaltung in speichernde Ele­ mente, z. B. Registerzellen, und Schaltnetze trennen läßt. Die Registerzellen sind mit einer Zusatzausstattung versehen, mit deren Hilfe die Registerzellen so zusammengeschaltet werden können, daß sie für den Selbsttest verwendbar sind. Die Kom­ bination dieser Zusatzausstattung und einer Registerzelle wird im folgenden Grundzelle genannt. Eine Grundzelle oder mehrere Grundzellen können zu dem Logikbaustein zusammenge­ schaltet werden.

In Fig. 1 sind als Beispiele zwei Schaltnetze SN 1 und SN 2 ge­ zeigt, in denen Logikbausteine R 1 und R 2, bestehend aus Grundzellen angeordnet sind. Mit Hilfe dieser Logikbausteine R 1 und R 2 werden im Testmodus für das nachfolgende Schaltnetz pseudozufällig Testmuster erzeugt und die Testantworten des vorhergehenden Schaltnetzes ausgewertet. Es besteht somit die Testdurchführung für die Schaltung nach Fig. 1 aus zwei Phasen:

In der ersten Phase erzeugt der Logikbaustein R 1 Zufallsmuster für das Schaltnetz SN 1 und der Logikbaustein R 2 wertet die Antworten des Schaltnetzes SN 1 aus. In der zweiten Phase erzeugt der Logikbaustein R 2 die Muster für das Schaltnetz SN 2, dessen Antwort von dem Logikbaustein R 1 ausgewertet wird.

Diese zusätzliche Testfunktion kann mit Hilfe der auf dem integrierten Baustein vorhandenen Registerzellen und der Zu­ satzausstattung deswegen ausgeführt werden, weil die Register­ zellen mit Hilfe der Zusatzausstattung als linear rückgekoppel­ tes Schieberegister betrieben werden können und so Pseudozufalls­ muster erzeugen können, bei denen jede Bitstelle des Musters mit der Wahrscheinlichkeit 0.5 logisch "1" wird. Register dieser Form können außerdem Testantworten mit paralleler Signatur­ analyse auswerten. Kombinationen von Grundzellen (Logikbau­ stein) die derart betreibbar sind, sind z. B. aus der DE-PS 29 02 375 bekannt. Die dort beschriebene Erfindung betrifft einen Logikbaustein für prüffreundliche integrierte Digitalschal­ tungen, mit dessen Hilfe innerhalb der zu prüfenden Schaltung selbst hardwaremäßig Prüfmuster erzeugt werden und intern anfallende Prüfdaten parallel überwacht werden können. Es sind zwei Arten von Grundzellen, bestehend aus Registerzellen und Gattern vorgesehen, die als normale Register, als nicht rückgekoppelte Schieberegister und als rückgekoppeltes Schieberegi­ ster betrieben werden können. Mit einem derartigen Logikbaustein können gleich verteilte Zufallsmuster erzeugt werden und die in Abhängigkeit der Zufallsmuster von den Schaltnetzen abgegebenen Prüfdaten ausgewertet werden. Die Verwendung von derart gleich verteilten Zufallsmustern für das Testen von digitalen Bausteinen mit vielen Schaltnetzen ermöglicht jedoch nur eine ungenügende Fehlererkennung.

Die der Erfindung zugrundeliegende Aufgabe besteht darin, einen Logikbaustein anzugeben, mit dem die Fehlererkennung erheblich verbessert werden kann. Der Logikbaustein gestattet die Erzeugung von ungleich verteilten Zufallsmustern, in denen jeweils mit bestimmten Wahrscheinlichkeiten eine logische "1" in verschiedenen Stellen des Bitmusters auftritt. Der Logikbaustein soll weiterhin so aufgebaut sein, daß er zur parallelen Signaturanalyse fähig ist.

Diese Aufgabe wird bei einem Logikbaustein der eingangs an­ gegebenen Art gemäß dem Kennzeichen des Patentanspruchs 1 gelöst.

Mit Hilfe der Verknüpfungsschaltung, die Teil des ersten Moduls ist, können somit ungleich verteilte Zufallsmuster an Prüfsignalen erzeugt werden. Mit Hilfe der Gatter der einzelnen Grundzellen können die Registerzellen so zusammen­ geschaltet werden, daß auf bekannte Weise ein Schieberegi­ ster, ein linear rückgekoppeltes Schieberegister oder ge­ trennt betreibbare Registerzellen entstehen. Damit wer­ den die bekannten Vorteile konventioneller Verfahren be­ wahrt, gleichzeitig die Klasse der mit Zufallsmustern selbst testbaren Schaltungen erweitert.

Andere Weiterbildungen der Erfindung ergeben sich aus den Unteransprüchen.

Anhand von Ausführungsbeispielen, die in den Figuren dar­ gestellt sind, wird die Erfindung weiter erläutert. Es zeigt

Fig. 1 eine bekannte Anordnung von Logikbausteinen und Schalt­ netzen,

Fig. 2 eine erste Teilschaltung aus Gattern für eine Grund­ zelle,

Fig. 3 eine zweite Teilschaltung aus Gattern für eine Grund­ zelle,

Fig. 4 eine erste Grundzelle,

Fig. 5 eine zweite Grundzelle,

Fig. 6 ein erstes Modul aus Grundzellen,

Fig. 7 ein zweites Modul aus Grundzellen,

Fig. 8 eine Gesamtschaltung (Logikbausteinen) aus einem ersten und einem zweiten Modul.

Fig. 1 ist bereits eingangs erläutert worden. Sie zeigt die Aneinanderreihung von Schaltnetzen SN und Logikbau­ steinen R bestehend aus Grundzellen. In die Logikbausteine R können Daten eingegeben werden und Daten entnommen. Die Zu­ fallsmuster werden den Schaltnetzen SN zugeführt, die darauf von den Schaltnetzen SN abgegebenen Prüfdaten werden von den Logikbausteinen ausgewertet. Die Betriebsweise nach Fig. 1 ist bekannt und z. B. der DE-PS 29 02 375 zu entnehmen.

Um mit Hilfe der Logikbausteine ungleich verteilte Zufalls­ muster erzeugen zu können, müssen besondere Grundzellen vor­ gesehen werden. Deren Aufbau ergeben sich aus den Fig. 2- 5. Fig. 2 zeigt eine erste Teilschaltung, die nach der in der folgenden Tabelle angegebenen Grundfunktion arbeitet:

Tabelle 1

Es ist zu sehen, daß die Teilschaltung drei Dateneingänge A, B und C aufweist. Der erste Dateneingang A kann über einen Multiplexer MUX 1 direkt zum Ausgang D durchgeschal­ tet werden. Entsprechendes gilt auch für den zweiten Datenein­ gang B. Weiterhin können aber auch die Datensignale auf den drei Dateneingängen A, B und C bzw. auf den zwei Daten­ eingängen B und C miteinander verknüpft werden und das Ver­ knüpfungsergebnis zum Ausgang D durchgeschaltet werden. Zur Verknüpfung werden EXKLUSIV-ODER-Gatter EXOR 1 und EXOR 2 verwendet. Das Durchschalten der Dateneingänge bzw. der Verknüpfungsergebnisse über den Multiplexer MUX 1 erfolgt mit Hilfe von zwei Steuersignalen B 0 und B 1.

Aus Fig. 3 ergibt sich eine zweite Teilschaltung, die nach der Funktion entsprechend Tabelle 2 arbeitet.

Tabelle 2

Die zweite Teilschaltung besteht aus einer ODER-Schaltung OR 1, einer Äquivalenzschaltung AV und einem weiteren Multiplexer MUX 2. Mit Hilfe der zweiten Teilschaltung werden entweder die Dateneingänge A oder B zum Ausgang D durchgeschaltet oder eine Verknüpfung der Signale auf den beiden Dateneingängen A und B. Die zwei Steuersignale B 0, B 1 bestimmen wiederum, welche der in der Tabelle 2 angegebenen Grundfunktionen durch die zweite Teil­ schaltung ausgeführt werden.

Eine Grundzelle entsteht dann, wenn entweder die erste Teilschaltung mit einer Registerzelle oder die zweite Teil­ schaltung mit einer Registerzelle verbunden wird. Fig. 4 zeigt dies für die erste Teilschaltung, Fig. 5 für die zweite Teilschaltung.

Fig. 4 stellt eine erste Grundzelle dar, bestehend aus der ersten Teilschaltung gemäß Fig. 2 und einer Registerzelle FF, die z. B. ein Master-Slave Flip-Flop sein kann. Die Register­ zelle FF ist ein speicherndes Element, das z. B. auf dem zu prüfenden integrierten Baustein bereits vorhanden ist. Die Teilschaltung muß für Prüfzwecke zusätzlich hinzugefügt werden. Die Taktversorgung für das Flip-Flop erfolgt über den mit CL bezeichneten Eingang. Die Ausgänge der Grundzelle G 1 sind mit QS und invertiert Q′S bezeichnet. QS und Q′S sind die Ausgänge des Slave-Flip-Flops, Q und Q′ die Ausgänge des Master-Flip-Flops. Der sonstige Aufbau entspricht dem der Fig. 2.

Eine zweite Grundzelle G 2, die die zweite Teilschaltung T 2 einsetzt, ist in Fig. 5 gezeigt. Die zweite Teilschaltung T 2 ist mit einer Registerzelle FF verbunden, die ebenfalls ein Master-Slave Flip-Flop sein kann.

Ein Logikbaustein besteht nun aus einem ersten Modul LR (Fig. 6) und einem zweiten Modul SR (Fig. 7).

Das erste Modul nach Fig. 6 ist eine Aneinanderreihung von Grundzellen G 1 und G 2, beginnend mit einer Grundzelle G 1 und ansonsten in einer Reihenfolge, welche die Rückkopplungsfunk­ tion des Schieberegisters festlegt. Der Datenausgang QS jeder Grundzelle ist mit dem Dateneingang B der folgenden Grund­ zelle verbunden. Die erste Grundzelle G 1 am Anfang des ersten Moduls verwendet ihren zweiten Dateneingang als Eingang des Moduls. Dieser ist mit LRIN bezeichnet. Der Datenausgang der letzten Grundzelle G 1 des ersten Moduls ist der Ausgang des Moduls und ist mit LROUT bezeichnet.

Ausgewählte Ausgänge von Grundzellen G 1, G 2 können einer Verknüpfungsschaltung F zugeführt werden, die gemäß einer booleschen Funktion die Ausgangssignale verknüpft. Der Aus­ gang LROUT des ersten Moduls LR kann über einen Multiplexer M 1 auf die dritten Dateneingänge C zurückge­ koppelt werden.

Das zweite Modul SR ist eine Reihung von Grundzellen G 2, wobei jedoch der Datenausgang QS einer Grundzelle oder sein inverses Q′S an einen B-Dateneingang der nachfolgenden Grund­ zelle angeschlossen wird, abhängig davon, ob an der ent­ sprechenden Bitstelle des Musters die Wahrscheinlichkeit p oder (1 - p) zu realisieren ist. Die erste Grundzelle des zwei­ ten Moduls wird von einem Multiplexer M 2 gespeist, der ab­ hängig von den Steuersignalen B 0, B 1 entweder das Verknüpfungs­ ergebnis von der Verknüpfungsschaltung F des ersten Moduls, sonst den Ausgang LROUT des ersten Moduls durchschaltet. Der Datenausgang der letzten Grundzelle des zweiten Moduls SR wird an den einen Eingang des Multiplexers M 1 des ersten Moduls zu­ geführt.

Die Zusammenschaltung des ersten Moduls LR und des zweiten Moduls SR zu einem Logikbaustein GR zeigt Fig. 8. In Ab­ hängigkeit des Zustandes der beiden Steuersignale B 0, B 1 ar­ beitet der Logikbaustein in unterschiedlicher Betriebsweise.

Sind die beiden Steuersignale B 0 = B 1 = 0, dann arbeitet der Logikbaustein als Zufallsmustergenerator, da das erste Modul LR als rückgekoppeltes Schieberegister betrieben wird. Wird in LRIN (SCANIN) eine zufällige Bitfolge eingespeist, so nehmen die Registerzellen von LR jeden möglichen Zustand mit gleicher Wahrscheinlichkeit an, am Ausgang der Verknüpfungsschaltung F fällt jedoch eine Bitfolge der geforderten Wahrscheinlichkeit an. Diese Bitfolge wird bei der erwähnten Steuerbelegung in das zweite Modul SR geschoben, so daß jedes Element von SR mit dieser Wahrscheinlichkeit logisch "1" wird. Zum Beispiel kann mit dem Modul LR durch die Auswahl der Grundzelle G 1 und G 2 eine lineare Rückkopplung so realisiert werden, daß die an der Verknüpfungsschaltung F anfallende Zufallsfolge nur eine minimale Autokorrelation besitzt.

Die Verknüpfungsschaltung kann logische Funktionen ausführen, z. B. eine UND-Funktion oder eine ODER-Funktion usw.

Mit der Steuerbelebung B 0 = 1, B 1 = 0 wird der Logikbaustein zu einem normalen Schieberegister, das an manchen Stellen die vorhergehenden Werte invertiert übernimmt. In dieser Betriebs­ art läßt sich der Baustein laden und es kann nach einer Test­ phase die Signatur ausgelesen werden.

Für die Steuersignale B 0 = 0, B 1 = 1 bilden SR und LR gemein­ sam ein linear rückgekoppeltes Schieberegister, das zur Signaturanalyse von Testdaten dienen kann.

Mit der Steuerbelegung B 0 = B 1 = 1 können die Registerzellen FF der Grundzellen direkt angesprochen werden. Der gesamte Logikbaustein verhält sich wie ein normales Register, das ein an den Dateneingängen A anliegendes Muster übernimmt.

Durch Hintereinanderschalten mehrerer solcher Logikbausteine GR mit unterschiedlichen booleschen Funktionen läßt sich ein beliebig breites Register mit allen gewünschten Wahrschein­ lichkeitswerten erstellen. Dabei wird der Ausgang des SROUT (SCANOUT) eines Logikbausteins GRi in den Eingang LRIN des folgenden Bausteins GRi + 1 gespeist, so daß auf diese Weise der Baustein GRi + 1 mit der für seinen Betrieb notwendigen zufälligen Bitfolge beliebiger Wahrscheinlichkeit versorgt wird. Die Versorgung des ersten Moduls GR 0 kann entweder durch einen externen Zufallsmustergenerator oder bei einem vollständigen Selbsttest durch ein geeignet konstruiertes erstes Modul LR geschehen.

Claims (12)

1. Logikbaustein zur Erzeugung von ungleich verteilten Zufallsmustern zur Unterstützung des Selbsttestes von inte­ grierten Schaltungen, bei dem Grundzellen vorgesehen sind, die jeweils Gatter und zum Schiebebetrieb geeignete Register­ zellen enthalten und der mit Hilfe von Steuersignalen und unter Verwendung der Gatter den Betrieb der Registerzellen als normales Register, als Schieberegister oder als linear rückgekoppeltes Schieberegister erlaubt, dadurch ge­ kennzeichnet, daß ein erstes Modul (LR) aus Grundzellen (G) vorgesehen ist, das durch Wahl der Steuer­ signale (B 0, B 1) linear rückgekoppelt ist und bei dem die Gatter der Grundzellen so gewählt sind, daß bei Eingabe einer zufälligen Bitfolge alle Registerzellen mit der Wahr­ scheinlichkeit 0.5 auf logisch "1" stehen, daß dem ersten Modul (LR) eine Verknüpfungsschaltung (F) zugeordnet ist, die Signale auf den Datenausgängen von mehreren Grundzellen nach einer vorgegebenen booleschen Funktion so verknüpft, daß am Ausgang eine Bitfolge erscheint, deren Stellen mit einer durch die boolesche Funktion festgelegten Wahrschein­ lichkeit logisch "1" sind, und daß ein zweites Modul (SR) aus Grundzellen (G) vorgesehen ist, das durch Wahl der Steuersignale (B 0, B 1) im Schieberegisterbetrieb arbeitet und das mit dem Ausgang der Verknüpfungsschaltung (F) ver­ bindbar ist.

2. Logikbaustein nach Anspruch 1, dadurch gekenn­ zeichnet, daß eine erste Grundzelle (G 1) mit drei Dateneingängen (A, B, C) und einem Datenausgang (QS) vorge­ sehen ist, die aus einer ersten Gatter enthaltenden Teil­ schaltung (T 1) und der Registerzelle (FF) besteht, und daß die erste Teilschaltung (T 1) so aufgebaut ist, daß sie ab­ hängig von zwei Steuersignalen (B 0, B 1) den ersten Daten­ eingang (A), den zweiten Dateneingang (B) oder Verknüpfungen der Signale auf den Dateneingängen zur Registerzelle (FF) und damit zum Datenausgang (QS) durchschaltet.

3. Logikbaustein nach Anspruch 1 oder 2, dadurch ge­ kennzeichnet, daß eine zweite Grundzelle (G 2) mit zwei Dateneingängen (A, B) und einem Datenausgang (QS) vorgesehen ist, die aus einer zweiten Gatter enthaltenden Teilschaltung (T 2) und der Registerzelle (FF) besteht, und daß die zweite Teilschaltung (T 2) abhängig von zwei Steuersignalen (B 0, B 1) den einen oder den anderen Datenein­ gang oder Verknüpfungen der Signale auf den zwei Dateneingängen zur Registerzelle (FF) und damit zum Datenausgang (QS) durch­ schaltet.

4. Logikbaustein nach Anspruch 3, gekennzeichnet durch das erste Modul (LR)

• - aus einer Aneinanderreihung von ersten und zweiten Grund­ zellen (G 1, G 2), die abhängig von dem Zustand der zwei Steuer­ signale (B 0, B 1) als Schieberegister, als normales Register oder unter Verwendung von einem von einem der beiden Steuersignale (B 1) gesteuerten eines Multiplexers (M 1) als linear rückgekoppeltes Schieberegister arbeiten,
• - aus der Verknüpfungsschaltung (F), die mit dem Datenausgang eines ausgewählten Teils der Grundzellen (G 1, G 2) verbunden ist und eine Verknüpfung der auf diesen Datenausgängen abge­ gebenen Signale durchführt.

5. Logikbaustein nach Anspruch 4, dadurch gekenn­ zeichnet, daß am Beginn des ersten Moduls (LR) eine erste Grundzelle (G 1) angeordnet ist.

6. Logikbaustein nach Anspruch 5, dadurch gekenn­ zeichnet, daß beim Betrieb als normales Register jede Teilschaltung das Signal auf dem ersten Dateneingang (A) zur Registerzelle (FF) durchschaltet, daß beim Betrieb als Schieberegister jede Teilschaltung das Signal auf dem zweiten Dateneingang (B) zur Registerzelle durchschaltet, wobei der zweite Dateneingang der Grundzelle am Anfang der Reihung den Eingang des Schieberegisters und der Datenaus­ gang der letzten Grundzelle der Reihung den Ausgang des Schieberegisters bildet, und daß im Betrieb als linear rückgekoppeltes Schieberegister die Grundzellen wie im Betrieb als Schieberegister arbeiten, wobei jedoch der Datenausgang der letzten Grundzelle über den Multiplexer (M 1) mit den dritten Dateneingängen (C) der ersten Grundzellen (G 1) verbunden ist.

7. Logikbaustein nach einem der Ansprüche 4-6, gekenn­ zeichnet durch das zweite Modul

• - aus einer Aneinanderreihung von zweiten Grundzellen (G 2), die abhängig von dem Zustand der zwei Steuersignale (B 0, B 1) als normales Register oder als Schieberegister betreib­ bar sind,
• - aus einem weiteren Multiplexer (M 2) mit zwei Eingängen, von denen der eine mit dem Ausgang der Verknüpfungsschaltung (F), der andere mit dem Datenausgang der letzten Grundzelle des ersten Moduls (LR) verbunden ist und der abhängig vom Zustand der zwei Steuersignale einen seiner Eingänge an den zweiten Dateneingang (B) der Grundzelle am Anfang der Reihung legt.

8. Logikbaustein nach Anspruch 7, dadurch gekenn­ zeichnet, daß beim Betrieb als normales Register jede Teilschaltung (T 2) das Signal auf dem ersten Datenein­ gang (A) zur Registerzelle (FF) durchschaltet, und daß beim Betrieb als Schieberegister jede Teilschaltung (T 2) das Signal auf dem zweiten Dateneingang (B) zur Registerzelle durchschaltet und der zweite Dateneingang der Grundzelle am Anfang der Reihung den Eingang des Schieberegisters, der Datenausgang der Grundzelle am Ende der Reihung den Ausgang des Schieberegisters bildet, der mit einem Eingang des einen Multiplexers (M 1) verbunden ist.

9. Logikbaustein nach Anspruch 1, dadurch gekenn­ zeichnet, daß entweder der Datenausgang (QS) einer Grundzelle oder der inverse Datenausgang (Q′S) mit dem zweiten Dateneingang der nächsten Grundzelle verbunden ist.

10. Logikbaustein nach einem der Ansprüche 2 bis 9, ge­ kennzeichnet durch die erste Teilschaltung (T 1)

• - aus einer ersten EXKLUSIV-ODER-Schaltung (EXOR 1) die eine Verknüpfung der Signale auf dem zweiten und dritten Daten­ eingang (B, C) durchführt,
• - aus einer zweiten EXKLUSIV-ODER-Schaltung (EXOR 2), die eine Verknüpfung der Signale auf dem ersten Dateneingang (A) mit dem Verknüpfungsergebnis der ersten EXKLUSIV-ODER Schaltung durchführt,
• - aus einer von den zwei Steuersignalen (B 0, B 1) gesteuerten dritten Multiplexer (MUX 1) mit einem mit dem Eingang der Registerzelle verbundenen Ausgang und mit vier Eingängen, von denen der erste mit dem ersten Dateineingang (A), der zweite mit dem Ausgang der zweiten EXKLUSIV-ODER-Schaltung (EXOR 2), der dritte mit dem zweiten Dateneingang (B), der vierte mit dem Ausgang der ersten EXKLUSIV-ODER-Schaltung (EXOR 1) verbunden ist.

11. Logikbaustein nach einem der Ansprüche 3 bis 10, gekennzeichnet durch die zweite Teilschaltung (T 2) aus einer ODER-Schaltung (OR 1), der das invertierte zweite Datensignal (B) und das erste Steuersignal (B 0) zugeführt wird, aus einer Äquivalenzschaltung (AV), die mit dem ersten Ein­ gang (A) und mit dem Ausgang der ODER-Schaltung (OR 1) ver­ bunden ist, und aus einem von dem zweiten Steuersignal (B 1) gesteuerten Multiplexer (MUX 2), der mit dem zweiten Daten­ eingang (B) und dem Ausgang der Äquivalenzschaltung (AV) und dessen Ausgang mit dem Eingang der Registerzelle verbunden ist.

12. Logikbaustein nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß jeweils ein erstes Modul und ein zweites Modul eine Gesamtschaltung bilden und eine Mehrzahl von Gesamtschaltungen hinterein­ ander angeordnet sind.