DE19581814B4

DE19581814B4 - Halbleiter-Testchip mit waferintegrierter Schaltmatrix

Info

Publication number: DE19581814B4
Application number: DE19581814T
Authority: DE
Inventors: Tajinder Nepean Manku; Wenyi Ottawa Song
Original assignee: Zarlink Semoconductor Inc
Current assignee: Microsemi Semiconductor ULC
Priority date: 1994-10-27
Filing date: 1995-10-26
Publication date: 2004-07-15
Anticipated expiration: 2015-10-27
Also published as: DE19581814T1; CA2203782C; US5508631A; WO1996013731A1; JPH10507876A; CA2203782A1; GB2310047A; GB2310047B; GB9708546D0

Abstract

Halbleiter-Testchip, aufweisend eine Matrix von aktiven Halbleiter-Bauelementen, die einzeln getestet werden können, wobei jedes aktive Halbleiter-Bauelement eine Mehrzahl n von Anschlüssen aufweist, wobei n eine ganze Zahl größer als 2 ist, eine Gruppe n Bauelement-Meßleitungen zur Verbindung mit einer externen Testschaltung, eine Eingangseinrichtung zum Empfangen einer Instruktion, die dasjenige aktive Halbleiter-Bauelement identifiziert, das getestet werden soll, und eine Dekodereinrichtung, die einen Zeilendekoder und einen Spaltendekoder aufweist, die in dem Chip enthalten sind, wobei die Zeilen- und Spaltendekoder jeweils Freigabeleitungen entsprechend Zeilen und Spalten der Matrix aufweisen, und die Zeilen- und Spaltendekoder in Übereinstimmung mit einer empfangenen Instruktion jeweils eine Zeile und Spalte des aktiven Halbleiter-Bauelements identifizieren, das getestet werden soll, indem seine entsprechenden Freigabeleitungen aktiviert werden, dadurch gekennzeichnet, daß n–1 der Bauelement-Meßleitungen dauerhaft mit Anschlüssen an den aktiven Halbleiter-Bauelementen verbunden sind und die verbleibende eine der Bauelement-Meßleitungen mit dem verbleibenden Anschluß von jedem aktiven Halbleiter-Bauelement durch eine Schalteinrichtung verbunden ist,...

Description

Diese Erfindung betrifft integrierte Schaltungen, und insbesondere einen Halbleiter-Testchip.
Die aktuelle Vorgehensweise, einen Testchip zu konstruieren, beispielsweise zur Gewinnung eines Bauelement-Gleichstromparameters, besteht darin, für die Anschlüsse sämtlicher der verschiedenen Testbauelemente auf dem Chip bestimmte Kontaktanschlußfelder bereitzustellen. Die Anzahl der Kontaktanschlußfelder ist demnach proportional zur Anzahl der Testbauelement. Um auf ein Bauelement zuzugreifen, muß außerdem auf die korrekten Anschlußfelder unter Verwendung einer externen Schaltmatrix-Steuereinheit zugegriffen werden. Infolge davon ist die Schaltung komplex und die Anzahl an Vorrichtungen, die eingebaut werden können, ist aufgrund der physikalischen Größe der Kontaktanschlußfelder begrenzt.

Die DE 3526485 A1 beschreibt eine Schaltungsanordnung zum Prüfen integrierter Schaltungseinheiten. Dabei wird eine Prüfschaltung gemeinsam mit einer Vielzahl zu prüfender Schaltungseinheiten auf einer Grundplatte, zum Beispiel einem Wafer, vorgesehen. Die Prüfschaltung ist mit den Eingängen aller Schaltungseinheiten über Eingabe-Sammelleitungen und mit den Ausgängen aller Schaltungseinheiten unter Zwischenschaltung jeweils einer Schaltstufe über eine Ausgabe-Sammelleitung verbunden. Zur Prüfung einer Schaltungseinheit wird die entsprechende Schaltstufe über Steuerleitungen aktiviert, die Schaltungseinheit mit Eingangssignalen beaufschlagt und die Ausgabesignale ausgewertet.

Die US 4719411 A beschreibt eine adressierbare Testmatrix für den Zugriff auf zu prüfende Testelemente bei der Qualitätsprüfung von Wafern. Gemäß einem Ausführungsbeispiel wird eine Matrix von Invertern geprüft, wobei alle Inverter mit einem gemeinsamen Eingang verbunden sind. Anstelle von Invertern kann die Matrix auch aus anderen Testelementen wie beispielsweise Transistoren bestehen. Mittels zeilenadressierbarer Übertragungsgatter ist der ausgewählte Inverterausgang mit einem Messanschluss verbunden, wobei für jede Spalte in der Matrix ein eigener Anschluss vorgesehen ist. Ferner ist vorgesehen, dass über Auswahlsignale, die von Zeilen- und Spaltendekodern ausgegeben werden, entsprechende Schalter geschlossen werden, um die Anschlüsse des jeweils ausgewählten Inverters mit den Messanschlüssen zu verbinden.

Die EP 0 174 236 offenbart einen Halbleiter-Testchip mit mehreren Gatterzellen, die auf einer Matrix angeordnet sind, mit Zeilen- und Spaltendrähten, damit jede der Gatterzellen ansprechend auf eine Instruktion getestet werden kann, die ein aktives Halbleiter-Bauelement identifiziert, das getestet werden soll. Außerdem weist das Bauelement eine Matrix aus Zeilen- und Spaltenauslesedrähten auf. Diese Anordnung erfordert einen Dekoder für die Datenleitungen und stellt außerdem für jedes Bauelement nur zwei Datenleitungen bereit.

Eine Aufgabe der vorliegenden Erfindung besteht darin, die vorstehend genannten Nachteile des Standes der Technik zu überwinden und insbesondere für die zu testenden Bauelemente mehr als zwei Datenleitungen bereitzustellen.

Gemäß der vorliegenden Erfindung wird deshalb ein Halbleiter-Testchip geschaffen, aufweisend: Eine Matrix von aktiven Halbleiter-Bauelementen, die individuell getestet werden können, wobei jedes aktive Halbleiter-Bauelement eine Mehrzahl n von Anschlüssen aufweist, wobei n eine ganze Zahl größer als 2 ist, eine Gruppe n Bauelement-Meßleitungen zur Verbindung mit einer externen Testschaltung, wobei n–1 der Bauelement-Meßleitungen dauerhaft mit Anschlüssen an den aktiven Halbleiter-Bauelementen verbunden sind, und wobei eine verbleibende der Bauelement-Meßleitungen mit einem verbleibenden Anschluß von jedem aktiven Halbleiter-Bauelement durch eine Schalteinrichtung verbunden ist, die jedem aktiven Halbleiter-Bauelement zugeordnet ist, eine Eingangseinrichtung zum Empfangen einer Instruktion, die dasjenige aktive Halbleiter- Bauelement identifiziert, das getestet werden soll, eine Dekodereinrichtung, die einen Zeilendekoder und einen Spaltendekoder aufweist, die in dem Chip enthalten sind, wobei die Zeilen- und Spaltendekoder jeweils Freigabeleitungen entsprechend Zeilen und Spalten der Matrix aufweisen, und die Zeilen- und Spaltendekoder in Übereinstimmung mit einer empfangenen Instruktion jeweils eine Zeile und Spalte des aktiven Halbleiter-Bauelements identifizieren, das getestet werden soll, indem seine entsprechenden Freigabeleitungen aktiviert werden, und ein logisches Gatter, das jedem aktiven Bauelement zugeordnet ist und an seinen Eingängen die Freigabeleitungen entsprechend der Zeile und Spalte seines aktiven Halbleiter-Bauelements aufnimmt, wobei das Logikgatter das Schaltelement seines zugeordneten aktiven Halbleiter-Bauelements ansprechend auf die Freigabe der Freigabeleitungen aktiviert, die mit seinen Eingängen verbunden sind; um den verbleibenden Anschluß seines zugeordneten aktiven Halbleiter-Bauelements mit der verbleibenden Bauelement-Meßleitung zu verbinden und dadurch das zugeordnete aktive Halbleiter-Bauelement zu aktivieren.

Bei dem vorstehend angeführten Schema ist eine Schaltmatrix-Steuereinheit nicht länger erforderlich, und die Anzahl an Kontaktanschlußfeldern ist nunmehr proportional zum Logarithmus der Anzahl an Testbauelementen auf der Grundlage von zwei bzw. zum 2er-Logarithmus dieser Anzahl (d.h. es können auf demselben Chipbereich bzw. auf derselben Chipfläche mehr Testbauelemente untergebracht werden). Außerdem erfordert das neue Schema weniger anfängliche Einstellzeit und weniger Testzeit.

Ein besonders vorteilhafter Aspekt der Erfindung besteht darin, daß das Adressierschema die Freigabe der Anschlüsse von lediglich einem Bauelement ermöglicht. Infolge davon können die Gleichstromeigenschaften dieses speziellen Bauelements gewonnen werden.

Bei diesem Schema sind die Matrix der Halbleiterbauelemente, z.B. NMOS-Transistoren zusammen mit ihrer Zugriffsteuerschaltung auf einem Chip zur Gleichstromparametergewinnung angeordnet. Die Bauelemente der Matrix können abhängig von den Anforderungen an die Gewinnung eine unterschiedliche Auslegung bzw. Konstruktion aufweisen.

Die Erfindung wird nunmehr lediglich beispielhaft in bezug auf die beiliegenden Zeichnungen erläutert; es zeigen:
1 eine Draufsicht eines Testchip gemäß dem Stand der Technik,
2 ein Blockdiagramm einer Schaltungsanordnung unter Einschluß eines Testchip gemäß dem Stand der Technik,
3 eine Draufsicht eines erfindungsgemäßen Testchip,
4 ein Blockdiagramm eines aktiven Bauelements mit seiner Freigabeschaltung,
5 ein detaillierteres Blockdiagramm einer ersten Ausführungsform eines aktiven Bauelements unter Darstellung einer Freigabeschaltung,
6 ein detaillierteres Blockdiagramm einer zweiten Ausführungsform eines aktiven Bauelements unter Darstellung einer Freigabeschaltung, und
7 ein detaillierteres Blockdiagramm einer dritten Ausführungsform eines aktiven Bauelements unter Darstellung einer Freigabeschaltung.
Wie in den 1 und 2 gezeigt, weist der Testchip 1 gemäß dem Stand der Technik eine willkürliche Anordnung von getesteten aktiven Bauelementen 2 (DUT1...DUT4) auf, die jeweils mit vier Kontaktanschlußfeldern 3 verbunden sind. Die Anschlußfelder 3 sind durch jeweilige Leitungen 4 mit einer Schaltmatrix/Steuereinheit 5 verbunden, die ihrerseits mehrere DML (Bauelement-Meßleitungen 6) aufweist.
Im Betrieb wählt die Schaltmatrix/Steuereinheit 5, die außerhalb des Chip vorliegt, die Leitungen, die mit dem gewünschten DUT 2 verbunden sind, und verbindet sie mit den DML-Leitungen 6.
Die Schaltmatrix/Steuereinheit 5 ist relativ aufwendig, weil sie einen Satz von Kontaktanschlußfeldern 3 erfordert, die mit jedem DUT 2 verbunden sind, wobei die Anzahl an DUT 2, die aufgenommmen werden können, begrenzt ist.
Wie in 3 gezeigt, weist der Chip 1 am Schnittpunkt der Zeilen und Spalten der Matrix eine rechteckige Matrix von DUT auf (nicht gezeigt). Außerdem weist der Chip 1 einen Zeilendekoder 7 und einen Spaltendekoder 8 auf, von denen jeder Instruktionswörter auf Eingangsleitungen 12, 13 empfängt, die ein Bauelement identifizieren, das getestet werden soll. Die Dekoder 7, 8 aktivieren jeweilige Zeilen- und Spaltenfreigabeleitungen 10, 11, um das bestimmte Bauelement zu bezeichnen, das daraufhin freigegeben wird.
Die getesteten Bauelemente (DUT) 2 sind jeweils über die Freigabeschaltung 14 (4) mit den Bauelement-Meßleitungen (DML) 15 verbunden, die mit der externen Testschaltung verbunden sind. Die DML 15 bilden die Ein/Ausgangsanschlüsse für das DUT.
Die Vorspannleitungen (BL) 16 werden verwendet, um die Freigabeschaltung innerhalb jedes Bauelements und/oder der Dekoder 7, 8 vorzuspannen.
Der Chip enthält eine Dekodierschaltung, die verwendet wird, um ein Matrixelement als das getestete Bauelement (DUT bzw. Device under Test) zu wählen. Die Dekodierschaltung am unteren Ende der Matrix gibt die mit R bezeichnete Zeile frei, und die Schaltung auf der linken Seite gibt die mit C bezeichnete Spalte frei.
Im Betrieb werden Instruktionswörter an die Eingänge 12, 13 der Dekoder 7, 8 angelegt, die die geeigneten Leitungen R_i, C_j der Leitungen 10, 11 freigeben. Wie in 4 gezeigt, geben diese die Freigabeschaltung 14 frei, welche das DUT 2 mit dem DML 15 verbindet.
Die mit EC bezeichnete Leitung (Gib Chip frei) wird verwendet, um den Chip zum Zugriff auf die Matrix freizugeben.
Das DUT kann beispielsweise ein MOS-Transistor sein, in welchem Fall die DML, die Source, das Gate, die Unterlage (Bulk) (oder das Substrat), und den Drain aufweisen.
Wenn in 4 die Freigabeschaltung durch die Leitungen C_j und R_i aktiviert wird, wird die Freigabeschaltung eingeschal tet und die Bauelementeigenschaften können durch die DML-Leitungen 15 gemessen werden.
Die 5 bis 7 zeigen Beispiele der Freigabeschaltung innerhalb jedes Matrixelements mehr im einzelnen.
In 5 weist das DUT 2 einen MOS-Transistor auf dessen Unterlage(Substrat)-, Source- und Gate-Kontakten mit den DML-Leitungen DML2, DML3, DML4 verbunden sind. Der Drain des DUT 2 ist mit Übertragungsgattern bzw. -toren 19, 20 verbunden.
Die Leitungen C_j, R_i sind mit dem NOR-Gatter 17 verbunden. Die Eingangsleitung DML1 ist durch den nichtinvertierenden Eingang 18a eines Operationsverstärkers 18, der entweder extern von dem Chip oder auf diesem oder extern von ihm vorgesehen sein kann, mit dem Übertragungsgatter 19 verbunden. Das Übertragungsgatter 20 ist mit dem invertierenden Eingang 18b des Operationsverstärkers 18 verbunden.
Im Betrieb gibt die Aktivierung der Leitungen C_j, R_i das NOR-Gatter 17 frei, das seinerseits das DUT 2 über seinen Drain 2a freigibt. Die Übertragungsgatter 19, 20, die durch Transistoren M1–M3 und M2–M4 gebildet sind, sind nur dann aktiv (d.h. leitend), wenn sowohl (die Leitung) C_j wie (die Leitung) R_i einen niedrigen aktiven Zustand haben. In diesem Zustand ist das DUT 2 freigegeben und die DML2 entspricht dem Unterlagen(Bulk)-Kontakt, die DML3 entspricht der Source und die DML4 entspricht dem Gate. Der mit DML1 bezeichnete Eingang ist mit dem Drain des DUT 2 über den Operationsverstärker 18 verbunden. Dieser hat eine hohe Verstärkung und eine hohe Eingangsimpedanz derart, daß sichergestellt ist, daß der Drain des DUT 2 auf der Spannung der Eingangs-DML1 liegt.
In dem Fall, daß entweder C_j oder R_i oder beide einen hohen (logischen) Zustand haben, sind die Übertragungsgatter 19, 20 inaktiv. In diesem Zustand ist der Drain des DUT von der DML1a und DML1b jeweils am Ausgang und nichtinvertierenden Eingang des Operationsverstärkers 18 getrennt.
Der Operationsverstärker 18 hat außerdem eine niedrige Offset-Spannung, eine niedrige Rausch-Charakteristik, eine hohe Verstärkung und einen hohen Eingangswiderstand.
Für diese Freigabeschaltung wird das DUT 2 über sein Gate freigegeben.
Wie in 6 gezeigt, leitet das Übertragungsgatter 21, das durch Transistoren M7–M5 gebildet ist, lediglich dann, wenn sowohl C_j wie R_i einen aktiv niedrigen (logischen) Zustand aufweisen. Der Transistor M6 ist unter diesen Bedingungen ausgeschaltet (Pulled off). Infolge davon ist die Gate-Eingangs-DML4 aktiv.
In dem Fall, daß entweder C_j oder R_i oder beide einen hohen (logischen) Zustand aufweisen, ist das Übertragungsgatter inaktiv und der Transistor M6 zieht das Gate 2b des DUT 2 auf Masse. In diesem Zustand ist das DUT 2 gesperrt.
In 7 ist die Freigabeschaltung ähnlich zu der in 6 gezeigten, mit der Ausnahme, daß:

(i) Die DML1 zwei Leitungen aufweist, eine zum Überwachen der Drain-Spannung (Hochimpedanzleitung) und die zweite zum Überwachen des Source-Stroms (Niedrigimpedanzleitung);
(ii) die Source des DUT die VSS-Leitung (d.h. die Masseleitung) des Testchip verwendet.

Obwohl in Verbindung mit NMOS-Transistoren erläutert, ist die Erfindung auf PMOS-Transistoren, Bipolare Transistoren oder sämtliche dieser Typen von Transistoren auf einem Chip (NMOS, PMOS und bipolar) anwendbar.
Falls erforderlich, können zusätzliche Komponenten für die Stabilität, zur Erzielung einer besseren Genauigkeit oder aus Eingabe/Ausgabegründen zusätzlich vorgesehen sein. Unterschiedliche Gewinnungsschemata als diejenigen, die dargestellt sind, können selbstverständlich auch verwendet werden.
Der Chip kann zur Halbleiter-Prozeßqualifikation bzw. -beurteilung verwendet werden, um mit einem Schaltungssimulator eine Schnittstelle zu bilden, um während der Simulation grobe Gleichstromparameter zu gewinnen (d.h. während der Echtzeitgewinnung), oder die Ausbeute des Halbleiterprozesses zu analysieren.

Claims

Halbleiter-Testchip, aufweisend eine Matrix von aktiven Halbleiter-Bauelementen, die einzeln getestet werden können, wobei jedes aktive Halbleiter-Bauelement eine Mehrzahl n von Anschlüssen aufweist, wobei n eine ganze Zahl größer als 2 ist, eine Gruppe n Bauelement-Meßleitungen zur Verbindung mit einer externen Testschaltung, eine Eingangseinrichtung zum Empfangen einer Instruktion, die dasjenige aktive Halbleiter-Bauelement identifiziert, das getestet werden soll, und eine Dekodereinrichtung, die einen Zeilendekoder und einen Spaltendekoder aufweist, die in dem Chip enthalten sind, wobei die Zeilen- und Spaltendekoder jeweils Freigabeleitungen entsprechend Zeilen und Spalten der Matrix aufweisen, und die Zeilen- und Spaltendekoder in Übereinstimmung mit einer empfangenen Instruktion jeweils eine Zeile und Spalte des aktiven Halbleiter-Bauelements identifizieren, das getestet werden soll, indem seine entsprechenden Freigabeleitungen aktiviert werden, dadurch gekennzeichnet, daß n–1 der Bauelement-Meßleitungen dauerhaft mit Anschlüssen an den aktiven Halbleiter-Bauelementen verbunden sind und die verbleibende eine der Bauelement-Meßleitungen mit dem verbleibenden Anschluß von jedem aktiven Halbleiter-Bauelement durch eine Schalteinrichtung verbunden ist, die jedem aktiven Halbleiter-Bauelement zugeordnet ist, und daß ein Logikgatter jedem aktiven Halbleiter-Bauelement zugeordnet ist und an seinen Eingängen die Freigabeleitungen entsprechend der Zeile und Spalte seines aktiven Halbleiter-Bauelements aufnimmt, wobei das Logikgatter die Schalteinrichtung seines zugeordneten aktiven Halbleiter-Bauelements ansprechend auf die Freigabe der Freigabeleitungen aktiviert, die mit seinen Eingängen verbunden sind, um den verbleibenden Anschluß seines zugeordneten aktiven Halbleiter-Bauelements mit der verbleibenden Bauelement- Meßleitung zu verbinden und dadurch das zugeordnete aktive Halbleiter-Bauelement zu aktivieren.
Halbleiter-Testchip nach Anspruch 1, dadurch gekennzeichnet, daß die Schalteinrichtung wenigstens ein Übertragungsgatter aufweist.
Halbleiter-Testchip nach Anspruch 1, dadurch gekennzeichnet, daß das Logikgatter ein NOR-Gatter ist, wobei jedes aktive Halbleiter-Bauelement ein MOSFET ist, und wobei die Schalteinrichtung ein Übertragungsgatter ist, das mit einem Drain des MOSFET verbunden ist.
Halbleiter-Testchip nach Anspruch 3, dadurch gekennzeichnet, dass für jedes aktive Halbleiter-Bauelement ein Operationsverstärker vorgesehen ist mit einem ersten Eingang, der mit der verbleibenden Bauelement-Meßleitung verbunden ist, mit einem zweiten Eingang, der durch ein zweites Übertragungsgatter mit einem Drain des MOSFET verbunden ist, und mit einem Ausgang, der mit dem erstgenannten Übertragungsgatter verbunden ist, wobei die Logikschaltung beide Übertragungsgatter des aktiven Halbleiter-Bauelements steuert.
Halbleiter-Testchip nach Anspruch 2, dadurch gekennzeichnet, daß die drei Bauelement-Meßleitungen dauerhaft mit einer Source, einem Drain und einem Substrat von jedem MOSFET jeweils verbunden sind, und die verbleibende Bauelement-Meßleitung durch das Übertragungsgatter mit einem Gate von jedem MOSFET verbunden ist.
Halbleiter-Testchip nach Anspruch 5, dadurch gekennzeichnet, daß das Logikgatter außerdem einen Transistor steuert, um sein zugeordnetes Halbleiter-Bauelement freizugeben und zu sperren.
Halbleiter-Testchip nach Anspruch 2, dadurch gekennzeichnet, daß jedes aktive Halbleiter-Bauelement ein MOSFET ist und das Logikgatter außerdem einen Transistor steuert, der mit einem Gate des MOSFET verbunden ist, um den MOSFET freizugeben, wenn das Logikgatter die ihm zugeordnete Schalteinrichtung aktiviert.
Halbleiter-Testchip nach Anspruch 7, dadurch gekennzeichnet, daß zwei der n–1 Bauelement-Meßleitungen, von denen eines eine niedrige Impedanz und das andere eine hohe Impedanz aufweist, dauerhaft mit einem selben Anschluß eines MOS-FET verbunden sind.
Halbleiter-Testchip nach Anspruch 8, dadurch gekennzeichnet, daß die zwei der n–1 Bauelement-Meßleitungen mit einem Drain des MOSFET verbunden sind.