DE602004008935T2

DE602004008935T2 - Flächeneffiziente ladungspumpe

Info

Publication number: DE602004008935T2
Application number: DE602004008935T
Authority: DE
Inventors: Raul-Adrian Santa Clara CERNEA
Original assignee: SanDisk Corp
Current assignee: SanDisk Corp
Priority date: 2003-08-07
Filing date: 2004-07-27
Publication date: 2008-04-30
Anticipated expiration: 2024-07-28
Also published as: US20050030088A1; DE602004008935D1; JP2007502096A; US20050237103A1; EP1652189A1; TW200517805A; WO2005017902A9; CN1856834A; KR20060052973A; EP1652189B8; US7113023B2; KR101039236B1; ATE373308T1; EP1652189B1; JP4768614B2; US6922096B2; WO2005017902A1; TWI266170B; CN1856834B

Description

Die vorliegende Erfindung betrifft allgemein Spannungserzeugungsschaltungen und spezieller eine Ladungspumpenschaltung, die flächeneffizient ist, wenn sie in solchen Anwendungen wie einer integrierten Schaltung genutzt wird.
Bei Ladungspumpen wird ein Umschaltprozess genutzt, um eine Gleichspannungs(DC)-Ausgangsspannung bereitzustellen, die größer als ihre DC-Eingangsspannung ist. Im Allgemeinen wird eine Ladungspumpe einen Kondensator aufweisen, der zwischen einem Eingang und einem Ausgang an Schalter gekoppelt ist. Während einer ersten Taktphase, der Lade-Zyklushälfte, wird der Kondensator parallel zu dem Eingang geschaltet, sodass er auf die Eingangsspannung auflädt. Während einer zweiten Taktphase, der Transfer-Zyklushälfte, wird der geladene Kondensator in Reihe mit der Eingangsspannung geschaltet, sodass er als Ausgangsspannung das Doppelte des Pegels der Eingangsspannung bereitstellt. Dieser Prozess ist in den 1a und 1b dargstellt. In 1a ist der Kondensator 5 parallel zu der Eingangsspannung V_EIN angeordnet, um die Lade-Zyklushälfte zu veranschaulichen. In 1b ist der aufgeladene Kondensator 5 in Reihe mit der Eingangsspannung angeordnet, um die Transfer-Zyklushälfte zu veranschaulichen. Wie in 1b zu sehen ist, wird der positive Anschluss des aufgeladenen Kondensators 5 somit auf 2·V_EIN in Bezug auf Masse liegen.
Die vorstehend beschriebene gattungsgemäße Ladungspumpe wird nur während der Transfer-Zyklushälfte Leistung übertragen. US Patent Nr. 5,436,587 , dessen Inhalt hiermit durch Bezugnahme einbezogen wird, offenbart eine Ladungspumpe mit einer Spannungsaddiererstufe, gefolgt von einer Mehrzahl von Spannungsverdopplerstufen, wobei jede Stufe in jeder Taktphase Leistung überträgt. Jede Stufe umfasst zwei Kondensatoren, die entsprechend eine Lade-Zyklushälfte und eine Transfer-Zyklushälfte wie zuvor beschrieben durchlaufen. Die beiden Kondensatoren werden jedoch in komplementärer Weise angesteuert, sodass, wenn der eine lädt, der andere Leistung überträgt und umgekehrt. Auf diese Weise kann jede Stufe während jeder Taktphase Leistung übertragen. Die Spannungsaddiererstufe kann als Addierer bezeichnet werden, weil die Addiererstufe in Reaktion auf das Empfangen einer DC-Betriebsspannung (VCC) und eines Signals CLK mit der Amplitude VCC eine DC-Ausgangsspannung gleich VCC + VCC bereitstellt. Die Spannungsverdopplerstufen sind in Reihe angeordnet, sodass die N-te Spannungsverdopplerstufe als ihre Eingangsspannung die Ausgangsspannung erhält, die von der (N – 1)-ten Spannungsverdopplerstufe erzeugt wird. Die Spannungsverdopplerstufen können als Verdoppler bezeichnet werden, weil jede Spannungsverdopplerstufe eine Eingangs spannung empfängt und eine Ausgangsspannung bereitstellt, die gleich dem Doppelten ihrer Eingangsspannung ist. Wenngleich die Spannungsverdopplerstufen höhere Ausgangsspannungen als diejenigen bereitstellen, die von der Spannungsaddiererstufe erzeugt werden, treten in den Kondensatoren in den Spannungsverdopplerstufen im Vergleich zu denjenigen in der Spannungsaddiererstufe größere Spannungsbelastungen auf. Speziell werden die Kondensatoren in der N-ten Spannungsverdopplerstufe einer Spannungsbelastung von VCC·2^(N-1) standhalten müssen, wogegen die Kondensatoren in der Spannungsaddiererstufe lediglich eine Spannungsbelastung von VCC aushalten müssen. Da die Kondensatoren in den Spannungsverdopplerstufen größeren Spannungsbelastungen standhalten müssen, ist für diese Kondensatoren eine dickere Oxidisolationsschicht erforderlich, um einen Durchschlag des Dielektrikums und einen Kurzschluss zu verhindern. Generell muss, wenn die zwischen den Platten eines Kondensators auszuhaltende maximale Spannung um einen Faktor m erhöht wird, auch der Abstand um denselben Faktor erhöht werden.
Das dickere Oxid, das für die in den Spannungsverdopplerstufen genutzten Kondensatoren erforderlich ist, hat einen negativen Einfluss auf die für diese Stufen erforderliche Chipfläche, wie im Folgenden ausgeführt. Wenngleich in der vorliegenden Diskussion für die genutzten Kondensatoren eine Topologie mit parallelen Platten angenommen wird, ist diese gleichfalls auf andere Kondensatortopologien anwendbar. Eine Kapazität C eines Parallelplattenkondensators ist proportional zu der Fläche A der Platten des Kondensators, geteilt durch deren Abstand D. Bei einem Prozess für integrierte Schaltungen wird im Allgemeinen ein Oxid mit einer spezifischen Dicke bereitgestellt, die dafür optimiert ist, der Versorgungsbetriebsspannung VCC zuverlässig standzuhalten, und diese wird typischerweise als Gateoxid-Dicke bezeichnet. Es ist oft ein weiteres Oxid mit einer Dicke vorhanden, die zuverlässig der Ausgangsspannung der Ladungspumpe standhalten kann, und dieses Oxid kann als Gateoxid für hohe Spannung bezeichnet werden. Typischerweise ist die Dicke dieses Oxid 3- bis 8-mal dicker als diejenige des Gateoxids, und oft wird nur ein Typ von Transistor mit dieser Oxiddicke bereitgestellt (üblicherweise ein nMOS). Leider ist es sehr schwierig und/oder kostenaufwendig, weitere Oxide bereitzustellen, deren Dicke für irgendein spezifisches Vielfaches von VCC optimiert werden kann. Um die gleiche Kapazität C zu erreichen, wenn D erhöht wird, muss auch die Fläche A jedes Kondensators, der mehr als VCC standhalten soll, um einen Faktor 3 bis 8 erhöht werden, und damit vermindert sich die Größe der Chipbaufläche, die für andere Verwendungen zur Verfügung steht, erheblich. Dieser Faktor ist so beträchtlich, dass die Kondensatorfläche vollständig die Fläche in den Schatten stellen kann, die sämtlichen Steuertransistoren zugeordnet ist.
Eine weitere Art von Ladungspumpe ist in der US-Anmeldung 10/260,115 mit dem Titel "Charge Pump with Fibonacci Number Multiplication", eingereicht am 27. September 2002 und als US 6,861,894 erteilt, offenbart. Bei dieser Art von Ladungspumpe stellt der Spannungsausgang einer gegebenen Stufe die Summe der Ausgänge der vorhergehenden beiden Stufen dar. Die offenbarte Implementierung umfasst einen Kondensator pro Stufe, aber wie bei dem zuvor erwähnten US-Patent 5,436,587 gezeigt, muss der Kondensator in der Lage sein, auf jeder Stufe einer zunehmend höheren Spannung standzuhalten, und leidet damit unter dem gleichen Nachteil der großen Kondensatorfläche.
Dementsprechend besteht im Fachgebiet ein Bedarf an flächeneffizienten Ladungspumpen.
Die US 5,874,850 , über welche die unabhängigen Ansprüche charakterisiert sind, offenbar eine Ladungspumpe, bei welcher eine erste Stufe zwei Eingangsspannungen addiert, um eine Ausgangsspannung zu bilden, und bei welcher eine nachfolgende Stufe die Eingangsspannung der ersten Stufe zu den jeweiligen Ausgangsspannungen der jeweils vorhergehenden Stufe addiert.
Die US 4,271,461 offenbart einen taktgesteuerten DC-Konverter zum Liefern von Spannungen für integrierte MOS-Schaltungen. Eine offenbarte Schaltung stellt in einer ersten Stufe eine Ausgangsspannung bereit, die dem Doppelten der Eingangsspannung entspricht. Diese Ausgangsspannung dient als Eingangsspannung für eine zweite Stufe. Die zweite Stufe stellt eine Ausgangsspannung bereit, die dem Dreifachen der Eingangsspannung der ersten Stufe entspricht.
Die US 5,397,931 offenbart einen Spannungsvervielfacher, bei dem eine Mehrzahl von Stufen von MOS-Feldeffekttransistoren zur Anwendung kommt, welche eine Mehrzahl von Kondensatoren während eines Teils eines Taktzyklus parallel schalten, sodass die Kondensatoren auf eine Betriebsspannung aufgeladen werden. Während eines weiteren Teils des Taktzyklus schalten die Transistoren die Kondensatoren in Reihe, sodass am Ausgang ein ganzzahliges Vielfaches der Betriebsspannung angeboten wird.
Die US 5,436,587 offenbart eine Ladungspumpenschaltung, die eine Spannungsverdopplerschaltung umfasst.
Eine flächeneffiziente Ladungspumpe umfasst Stufen, welche die Spannung sukzessive verstärken. Die Stufen sind derart konfiguriert, dass an einzelne Kondensatoren in einer Stufe keine hohen Spannungen über deren Dielektrikum angelegt werden. Somit wird, selbst wenn eine Stufe einen Spannungsausgang aufweist, der einem Mehrfachen der Eingangsspannung der Ladungspumpe entspricht, das Dielektrikum des Kondensators nur einer Spannung ausgesetzt, die ungefähr der Eingangsspannung der Ladungspumpe entspricht. Damit ist es möglich, Kondensatoren mit dünnerem Dielektrikum zu nutzen. Die Kondensatoren können somit mit einer kleineren Fläche hergestellt werden, als wenn sie hohen Spannungen standhalten müssten.
Entsprechend einem Aspekt der vorliegenden Erfindung wird ein Verfahren zum Erzeugen einer Spannung zur Verfügung gestellt. Das Verfahren umfasst das Bereitstellen einer Betriebsspannung VCC sowie eines Taktsignals mit einzelnen Taktzyklen. VCC und VCC werden addiert, um ein erstes Spannungssignal zu erzeugen, das im Wesentlichen gleich 2·VCC ist. VCC wird zu dem ersten Spannungssignal addiert, um ein zweites Spannungssignal zu erzeugen, das im Wesentlichen gleich 3·VCC. Das Verfahren ist dadurch gekennzeichnet, dass das zweite Spannungssignal verdoppelt wird, um ein drittes Spannungssignal zu erzeugen, das im Wesentlichen gleich 6·VCC ist, und zwar unter Ansprechen auf einen Taktzyklus.
Entsprechend einer Ausführungsform der Erfindung werden bei dem Verfahren eine Betriebsspannung VCC sowie ein Taktsignal empfangen. Die Betriebsspannung wird unter Nutzung zweier Addiererstufen addiert, um so ein erstes Spannungssignal zu erzeugen, das im Wesentlichen gleich 3·VCC ist. Das erste Spannungssignal kann dann zumindest einmal verdoppelt werden, um das Spannungsausgangssignal zu erzeugen. Generell wird, wenn das erste Spannungssignal N-mal verdoppelt wird, das Spannungsausgangssignal im Wesentlichen gleich 3·VCC·2^N sein.
Entsprechend einem weiteren Aspekt der vorliegenden Erfindung wird eine Ladungspumpe zur Verfügung gestellt, die eine erste Spannungsaddiererstufe und eine zweite Spannungsaddiererstufe umfasst. Die erste Spannungsaddiererstufe empfängt eine Eingangsspannung VCC und dient dazu, unter Ansprechen auf ein Taktsignal mit einer ersten und einer zweiten Phase ein erstes und ein zweites Spannungssignal bereitzustellen. Das erste Spannungssignal ist während der ersten Phase des Taktsignals im Wesentlichen gleich 2·VCC und beträgt während der zweiten Phase des Taktsignals VCC. Das zweite Spannungssignal ist komplementär zu dem ersten Spannungssignal. Die zweite Spannungsaddiererstufe empfängt die Eingangsspannung VCC sowie das erste und das zweite Spannungssignal. Die zweite Spannungsaddiererstufe dient dazu, unter Ansprechen auf das Taktsignal ein drittes und ein viertes Spannungssignal bereitzustellen. Das dritte Spannungssignal ist während der ersten Phase des Taktsignals im Wesentlichen gleich 3·VCC und beträgt während der zweiten Phase des Taktsignals VCC. Das vierte Spannungssignal ist komplementär zu dem dritten Spannungssignal. Die Ladungspumpe ist durch eine erste Spannungsverdopplerstufe gekennzeichnet, die das dritte und das vierte Spannungssignal empfängt und ein fünftes sowie ein sechstes Spannungssignal bereitstellt.
Bei einer weiteren Ausführungsform umfasst die Ladungspumpe ferner eine Mehrzahl von Spannungsverdopplerstufen. Eine erste Spannungsverdopplerstufe der Mehrzahl empfängt das N-te Spannungssignal und sein Komplement und stellt ein (N + 1)-tes Spannungssignal und dessen Komplement für eine zweite Spannungsverdopplerstufe der Mehrzahl zur Verfügung und so weiter. Allgemein wird eine K-te Spannungsverdopplerstufe der Mehrzahl das (K + N – 1)-te Spannungssignal und dessen Komplement empfangen, wobei die K-te Spannungsverdopplerstufe dazu dient, unter Ansprechen auf das Taktsignal das (K + N)-te Spannungssignal und dessen Komplement bereitzustellen, wobei das (K + N)-te Spannungssignal während der ersten Phase des Taktsignals im Wesentlichen gleich (2^K·((N + 1)·VCC) ist und während der zweiten Phase des Taktsignals 2^(K-1)·((N + 1)·VCC) beträgt. Das Komplement des (K + N)-ten ist während der ersten Phase des Taktsignals im Wesentlichen gleich 2^(K-1)·((N + 1)·VCC) und beträgt während der zweiten Phase des Taktsignals 2^K·((N + 1)·VCC).
Die folgende Beschreibung und die Figuren offenbaren weitere Aspekte und Vorteile der vorliegenden Erfindung.
Die verschiedenen Aspekte und Merkmale der vorliegenden Erfindung können anhand der Untersuchung der folgenden Figuren besser verstanden werden, wobei:
1a ein vereinfachtes Schaltungsdiagramm der Lade-Zyklushälfte bei einer gattungsgemäßen Ladungspumpe darstellt.
1b stellt ein vereinfachtes Schaltungsdiagramm der Transfer-Zyklushälfte bei einer gattungsgemäßen Ladungspumpe dar.
2 stellt ein Schaltungsdiagramm für die erste Spannungsaddiererstufe der Ladungspumpe aus 5 dar.
3 stellt ein Schaltungsdiagramm für die zweite Spannungsaddiererstufe der Ladungspumpe aus 5 dar.
4 stellt ein Schaltungsdiagramm für die N-te Spannungsaddiererstufe einer Ladungspumpe aus 5 dar, bei der mehr als zwei Addiererstufen genutzt werden.
5 stellt ein Blockdiagramm einer Ladungspumpe dar.
6 stellt ein Blockdiagramm einer Ladungspumpe entsprechend einer Ausführungsform der Erfindung dar, bei welcher sowohl Addierer- als auch Verdopplerstufen genutzt werden.
7 stellt ein Schaltungsdiagramm für die erste Spannungsverdopplerstufe der Ladungspumpe aus 6 dar.
8 stellt ein Schaltungsdiagramm für die zweite Spannungsverdopplerstufe der Ladungspumpe aus 6 dar.
9 stellt ein Schaltungsdiagramm für die Ausgangsstufe der Ladungspumpe aus 6 dar.
10 stellt eine zweite Ausführungsform zu 6 dar, bei welcher das Signal HCLK für jeden Verdoppler von der nächsten Stufe anstatt von der letzten Stufe gebildet wird.
Die 11A–11D stellen Schaltungsdiagramme von Initialisierungsschaltungen für die Ladungspumpe aus 5 oder 6 dar.
In 2 ist ein Schaltungsdiagramm für eine erste Spannungsaddiererstufe 12 dargestellt. Zwei Signale, CLK und dessen Komplement CLKBAR, stellen Eingaben für diese Stufe dar. Diese Signale alternieren zwischen Spannungspegeln VCC und Masse, mit einem Tastverhältnis von ungefähr 50 %, sodass, wenn CLK niedrig ist, CLKBAR hoch ist, und wenn CLK hoch, CLKBAR niedrig ist. In der folgenden Beschreibung ist der Spannungspegel von CLK während ungeradzahliger Zyklushälften als niedrig (Masse) definiert, und während geradzahliger Zyklushälften als hoch (VCC). Der einfacheren Erklärung halber werden wir annehmen, dass die gewünschte Ausgangsspannung der Ladung positiv in Bezug auf eine Massereferenz ist und dass VCC eine stärker positive Spannung als Masse darstellt, die beschriebenen Verfahren sind aber gleichermaßen auf die Erzeugung von Ladungspumpen mit negativer Spannung anwendbar, indem der Referenzpegel geeignet geändert wird. Wie kurz erklärt werden soll, ist die Bezeichnung, die genutzt wird, um jeden spannungsvariablen Knoten zu identifizieren, Vij, wobei i und j ganze Zahlen sind, derart gewählt, dass diese nicht nur einen eindeutigen Knotennamen identifiziert, sondern auch dessen entsprechende Spannungspegel in Einheiten von VCC während jeder der beiden Zyklushälften von CLK angibt. Beispielsweise wird der Spannungspegel am Knoten V21 während der ungeradzahligen Zyklushälften von CLK im Wesentlichen gleich 2·VCC sein und wird während der geradzahligen Zyklushälften von CLK 1·VCC betragen. Analog wird der Spannungspegel am Knoten V12 während der ungeradzahligen Zyklushälften im Wesentlichen gleich 1·VCC sein und wird während der geradzahligen Zyklushälften von CLK 2·VCC betragen.
Nehmen wir auf 2 Bezug, so ist die Source-Elektrode des pMOS 21 an ein Eingangsspannungssignal angeschlossen (in dieser Figur als VCC gezeigt), und dessen Drain-Elektrode ist mit der Drain-Elektrode des nMOS 23 sowie einer Seite des Kondensators 25 verbunden, sodass der Knoten V10 gebildet wird. Analog ist die Source-Elektrode des pMOS 22 an das Eingangsspannungssignal angeschlossen (ebenfalls als VCC gezeigt), und dessen Drain-Elektrode ist mit der Drain-Elektrode des nMOS 24 sowie mit einer Seite des Kondensators 26 verbunden, sodass der Knoten V01 gebildet wird. Die Source-Elektroden sowohl des nMOS 23 als auch des nMOS 24 sind auf Masse gelegt. Die andere Seite der Kondensatoren 25 und 26 ist mit dem jeweiligen Ausgangsknoten V21 bzw. V12 verbunden. Außerdem ist mit V21 die Source-Elektrode des nMOS 27 und das Gate des nMOS 28 verbunden, und mit V12 ist die Source-Elektrode des nMOS 28 und das Gate des nMOS 27 verbunden. Die Drain-Elektrode sowohl des nMOS 27 als auch des nMOS 28 ist mit VCC verbunden.
Die Kondensatoren 25 und 26 werden typischerweise aus MOS-Transistoren gebildet, indem Source und Drain als ein Anschluss verbunden werden und das Gate als anderer Anschluss genutzt wird. Da die Kapazität eines MOS-Transistors mit der angelegten Gatespannung variieren kann, werden diese Transistoren vorzugsweise im Akkumulationsbereich betrieben, im Gegensatz zu dem Inversionsbereich, der üblicherweise beim Transistorbetrieb genutzt wird, wenngleich ein Betrieb auch im Inversionsbereich möglich ist. Wenn zum Beispiel der Kondensator 25 aus einem pMOS-Transistor gebildet ist, sind Source, Drain und das lokale Substrat (typischerweise n-Wanne) zusammengeschlossen (als gebogener Anschluss angegeben) und sind an den Knoten V10 angekoppelt, und der Gateanschluss (als ebene Platte angegeben) ist an den Knoten V21 angekoppelt. Wie kurz demonstriert werden soll, ist V21 während jeder Zyklushälfte von CLK stärker positiv als der Knoten V10 und zieht somit Elektronen aus der n-Wanne an die Oberfläche an oder akkumuliert diese. Unter diesen Bedingungen ist die Kapazität größtmöglich und ändert sich nicht, wenn sich die Gatespannung ändert.
Die Gates des nMOS 23 und eines pMOS 21 empfangen beide das Signal CLK, und die Gates eines nMOS 24 und eines pMOS 22 empfangen das Signal CLKBAR. Während der ungeradzahligen Zyklushälften des Signals CLK, wenn CLK niedrig ist, wird der pMOS 21 AN sein und der nMOS 23 wird AUS sein. Da die Source-Elektrode des pMOS 21 mit dem Eingangsspannungssignal (VCC) gekoppelt ist, wird der Knoten V10 an der Drain-Elektrode des pMOS 21 während dieser ungeradzahligen Zyklushälften im Wesentlichen gleich VCC sein. Wie eingehender erklärt werden soll, wird der Kondensator 25 während der geradzahligen Zyklushälften des Signals CLK aufgeladen, sodass der Knoten V21 ein Potential von VCC in Bezug auf den Knoten V10 aufweist. Somit wird während der ungeradzahligen Zyklushälften des Signals CLK, wenn der Knoten V10 auf VCC aufgeladen ist, die Ausgangsspannung an dem Knoten V21 eine Spannung aufweisen, die im Wesentlichen gleich 2·VCC ist. Man beachte, dass die in dem Kondensator 25 gespeicherte Ladung aufgrund einer Ladungsteilung, kapazitiven Kopplung und/oder Leckeffekten geringfügig verarmt sein kann. Somit ist es möglich, dass die Spannung an dem Kondensator 25 während dieser Zeit geringfügig kleiner als VCC ist. Wie vorliegend verwendet versteht sich unter einem Spannungssignal, das "im Wesentlichen gleich" einem gewünschten Pegel ist, dass dieses solche etwaigen Verluste beinhaltet.
Während der ungeradzahligen Zyklushälfte des Signals CLK wird das Signal CLKBAR hoch sein, wodurch der nMOS 24 AN schaltet, was den Knoten V01 auf Masse zieht. Da der Knoten V21 zu diesem Zeitpunkt eine Spannung von 2·VCC aufweist, wird der nMOS AN sein, wodurch die Ausgangsspannung an dem Knoten V12 im Wesentlichen auf VCC gebracht wird, sodass der Kondensator 26 auf VCC in Bezug auf den Knoten V01 aufgeladen wird. Gleichzeitig wird das Gate des nMOS 27 auf VCC geladen, da dieses mit dem Knoten V12 gekoppelt ist. Da die Source-Elektrode des nMOS 27, die mit dem Knoten V21 verbunden ist, zu diesem Zeitpunkt auf 2·VCC aufgeladen ist, wird der nMOS 27 AUS sein, wodurch verhindert wird, dass sich die Spannung an dem Knoten V21 über diesen Transistor zurück entlädt. Zusammenfassend sind während der ungeradzahligen Zyklushälfte die Transistoren pMOS 21, nMOS 24 und nMOS 28 AN, und die Transistoren nMOS 23, pMOS 22 und nMOS 27 sind AUS.
Während der geradzahligen Zyklushälften des Signals CLK ist der nMOS 23 AN, wodurch der Knoten V10 auf Masse gebracht wird. Analog ist der pMOS 22 AN, wodurch der Knoten V01 auf VCC aufgeladen wird. Da der Kondensator 26 während der ungeradzahligen Zyklushälfte des Signals CLK auf VCC aufgeladen wurde, wobei der Ausgangsknoten V12 stärker positiv als der Knoten V01 ist, wie zuvor beschrieben, wird das Aufladen des Knotens V01 auf VCC bewirken, dass die Ausgangsspannung an dem Knoten V12 zu diesem Zeitpunkt im Wesentlichen gleich 2·VCC ist. Dieses Spannungssignal wird auf das Gate des nMOS 27 gekoppelt, was diesen AN schaltet, sodass die Ausgangsspannung an dem Knoten V21 im Wesentlichen gleich VCC sein wird. Auf diese Weise wird der Kondensator 25 auf VCC in Bezug auf den auf Masse liegenden Knoten V10 aufgeladen, wodurch sich die vorherige Annahme bestätigt. Da das Gate des nMOS 28 auf VCC geladen ist, wogegen dessen Source auf 2·VCC geladen ist, wird wiederum der nMOS 28 AUS sein, wodurch verhindert wird, dass die Ausgangsspannung an dem Knoten V12 über diesen Transistor zurück entladen wird. Zusammenfassend sind während der geradzahligen Zyklushälfte die Transistoren pMOS 22, nMOS 23 und nMOS 27 AN, und die Transistoren nMOS 24, pMOS 21 und nMOS 28 sind AUS.
Wenden wir uns nun 3 zu, so funktioniert die zweite Spannungsaddiererstufe 14 analog, indem sie die gleiche Struktur wie die erste Spannungsaddiererstufe 12 aufweist, wobei entsprechende Elemente mit identischen Zahlen, gefolgt von einem Anstrich ('), bezeichnet sind. Anstatt jedoch VCC als Eingangsspannungssignal an den Source-Elektroden des pMOS 21' und 22' zu empfangen, empfängt die zweite Spannungsaddiererstufe 14 die Eingangsspannungssignale V21 und V12 von der ersten Addiererstufe 12. Man beachte, dass an die nMOS 27' und 28' immer noch die Betriebsspannung VCC angelegt wird. Während der ungeradzahligen Zyklushälften des Signals CLK wird der pMOS-Transistor 21' AN sein, wodurch der Knoten V20 auf eine Spannung von 2·VCC gebracht wird. Nehmen wir an, dass der Kondensator 25' zuvor auf VCC in Bezug auf den Knoten V20 aufgeladen worden ist, so wird die Ausgangsspannung an dem Knoten V31 während der ungeradzahligen Zyklushälften des Signals CLK im Wesentlichen gleich 3·VCC sein. Diese Ausgangsspannung wird auf das Gate des nMOS 28' gekoppelt, wodurch dieser AN schaltet, sodass der Knoten V13 auf im Wesentlichen VCC aufgeladen wird. Dieses Spannungssignal wird auf das Gate des nMOS 27' gekoppelt, wodurch dieser AUS schaltet und verhindert, dass sich die Ausgangsspannung an dem Knoten V31 über diesen Transistor zurück entlädt. Gleichzeitig wird der nMOS 24' AN sein, wodurch der Knoten V02 auf Masse gezogen wird, sodass der Kondensator 26' auf VCC in Bezug auf den Knoten V02 aufgeladen wird.
Während der geradzahligen Zyklushälften des Signals CLK wird der nMOS 23' an sein, wodurch der Knoten V20 auf Masse gezogen wird. Gleichzeitig wird der pMOS 22' AN sein, wodurch der Knoten V02 auf eine Spannung von 2·VCC aufgeladen wird. Da der Kondensator 26' bereits auf VCC in Bezug auf den Knoten V02 aufgeladen ist, wird die Ausgangsspannung an dem Knoten V13 im Wesentlichen gleich 3·VCC sein. Durch diesen Ausgangsspannungspegel für V13 wird wiederum der nMOS 27' AN geschaltet, wodurch die Ausgangsspannung an dem Knoten V31 auf im Wesentlichen gleich VCC gebracht wird. Somit wird der Kondensator 25' auf VCC in Bezug auf den auf Masse liegenden Knoten V20 aufgeladen. Da der Knoten V31 zu diesem Zeitpunkt im Wesentlichen gleich VCC ist, wird der nMOS 28' AUS sein, wodurch verhindert wird, dass sich die Ausgangsspannung an dem Knoten V13 über diesen Transistor zurück entlädt. 4 zeigt die N-te Addiererstufe einer Ladungspumpe, die mehr als zwei Addiererstufen enthält, und verallgemeinert einfach die vorstehend mit Bezug auf die 2 und 3 diskutierten Prinzipien, wenn mehrere Addiererstufen kaskadiert werden. Wie bei den vorangegangenen Figuren sind entsprechende Elemente mit der gleichen Zahl, gefolgt von einem doppelten Anstrich (''), bezeichnet. Die komplementären Eingangsspannungssignale lauten VN1 und V1N; wenn für N 3 gewählt wird, wären diese identisch mit den Ausgängen V31 und V13 aus 3. Was die Spannung an dem Kondensator 25'' betrifft, so sei erwähnt, dass dieser zwischen den Knoten V(N + 1)1 und VN0 liegt und dass die Nettospannung an dem Kondensator immer VCC beträgt, und analog für den Kondensator 26''. Dies stellt ein wesentliches Merkmal von Ladungspumpen mit kaskadierten Addierern dar, und zwar insofern, als die großflächigen Kondensatoren mit dem gleichen Gateoxid hergestellt werden können, das für die Niederspannungstransistoren genutzt wird, und dass diese deutlich kleiner sind als Kondensatoren, die in Verdopplern genutzt werden, bei denen es erforderlich ist, zuverlässig einer angelegten Spannung von N·VCC standzuhalten.
Die Funktionsweise dieser Stufe ist im Wesentlichen derjenigen aus den 2 und 3 identisch. Während der ungeradzahligen Zyklushälften, wenn CLK niedrig ist, ist der pMOS 21'' AN geschaltet und lädt den Knoten VN0 auf N·VCC auf (den Wert der Eingangsspannung VN1). Da der Kondensator 25'' zuvor auf VCC in Bezug auf den Knoten VN0 aufgeladen worden ist, wird der Ausgangsknoten V(N + 1)1 auf (N + 1)·VCC angehoben. Während der geradzahligen Zyklushälften, wenn CLK hoch ist, entlädt der nMOS 23'' den Knoten VN0 auf Masse, wobei er diesen um N·VCC verändert. Durch diese Änderung wird der Knoten V(N + 1)1 auf VCC gebracht, und der nMOS 27'' stellt sicher, dass er nicht niedriger als VCC bleibt, da das Gatesignal des nMOS 27'' bei (N + 1)·VCC stärker positiv ist als dessen Drain oder Source. Nun ist das allgemeine Prinzip dieses Spannungsaddierers insofern zu erkennen, als VCC (von dem nMOS 27'') an die Ausgangsseite des Kondensator angelegt wird, während dessen andere Seite auf Masse gelegt ist, und danach wird diese von Masse getrennt und es wird N·VCC (von der vorausgehenden Stufe) angelegt, was bewirkt, dass der Ausgangsknoten auf (N + 1)·VCC angehoben wird, wodurch effektiv VCC zu dem Ausgang der vorhergehenden Stufe hinzu addiert wird.
5 zeigt ein Blockdiagramm einer Ladungspumpe 5, die vollständig aus Addiererstufen und einer Ausgangsstufe besteht. Eine erste Stufe 12 entspricht 2, eine zweite Stufe 14 entspricht 3 und die N-te Stufe 15 entspricht 4. In der Praxis würden die Ausgangssignale V(N + 1)1 und V1(N + 1) in solcher Weise kombiniert werden, dass eine konstante Ausgangsspannung VPP mit dem Wert (N + 1)·VCC erzeugt wird. Ein Verfahren, um dies zu erreichen, ist in vereinfachter Form als Stufe 19 dargestellt. In dieser Schaltung werden zwei Dioden D1 und D2 genutzt, um die Ausgangsspannung VPP zu bilden. Die Anode der Diode D1 ist mit V(N + 1)1 verbunden, und die Anode der Diode D2 ist mit V1(N + 1) verbunden. Die Katoden beider Dioden sind zusammengeschaltet, um die Ausgangsspannung VPP zu bilden. Eine Möglichkeit zum Implementieren dieser Dioden besteht darin, einen Transistor zu nutzen und Gate und Drain zusammenzuschalten, wie hier gezeigt ist. Vorzugsweise stellt dieser Transistor ein Verarmungs-nMOS-Bauelement dar (in dem Diagramm mit einer Doppellinie in dem Kanalbereich gezeigt), der eine Schwellspannung nahe 0 Volt aufweist. In diesem Fall wird der Spannungsabfall über den als Diode geschalteten Transistor vernachlässigbar sein, und die Ausgangsspannung wird ungefähr (N + 1)·VCC betragen. Wenn Anreichungstyp-Transistoren genutzt werden, wäre VPP um den Wert der Schwellspannung derselben reduziert.
Die Stärke des Ausgangsstroms, den diese Ladungspumpe für eine Last liefern kann, wird prinzipiell durch den Absolutwert der Kondensatoren und die Taktfrequenz bestimmt. In Abhängigkeit von der Anwendung kann der Ausgangsstrom relativ stetig sein (beispielsweise wenn eine ohmsche Last angesteuert wird) oder kann eine Stromspitze darstellen (zum Beispiel wenn große Schaltungskapazitäten, beispielsweise eine Wortleitung, aufgeladen wird). Während der ungeradzahligen Zyklushälften von CLK, wenn der Knoten V(N + 1)1 die Ausgangsspannung (N + 1)·VCC liefert, wird Ladung von dem Kondensator 25'' zu der Last (über die Diode D1) transportiert. Da die von einem Kondensator gelieferte Stromstärke C·ΔV/ΔT beträgt, wobei ΔV die Änderung der Spannung an dem Kondensator ist und ΔT die Zeitspanne darstellt, in welcher diese Stromstärke geliefert wird, ist der Betrag der Stromstärke für eine gegebene Zykluszeit (ΔT) einer Takthälfte und die zulässige Änderung der Ausgangsspannung (ΔV) direkt proportional dem Wert von C. Allgemein sollten der Wert für die Kapazität und die Taktfrequenz derart gewählt werden, dass ΔV kleiner als 1 Volt bleibt. Wenn die Taktfrequenz zu hoch festgelegt wird, können interne Leistungsverluste in der Ladungspumpe unerwünscht hoch werden. Diese Verluste beinhalten das Laden und Entladen der Streu- und parasitären Kapazitäten (CV²f) sowie ohmsche Verluste in den MOS-Schaltern, die zum Laden der Hauptkondensatoren genutzt werden. Ein weiteres Merkmal, das in Bezug auf diese Ladungspumpe zu beachten ist, besteht darin, dass die Quelle für den Ausgangsstrom hauptsächlich von der VCC-Versorgung über den nMOS 27'' und nMOS 28'' herrührt, da diese Transistoren direkt die Ausgangskapazitäten aufladen und somit die Ladung liefern, die an die Last ausgeliefert wird.
Eine Ladungspumpe, die kaskadierte Addiererstufen ohne Verstärkerstufen umfasst, kann vorteilhaft sein, wenn relativ niedrigere Ausgangsspannungen und hohe Stromstärken erforderlich sind, da die kleinere Fläche für die Kondensatoren, die erforderlich ist, um einer maximalen Spannung von VCC standzuhalten, die zusätzliche Anzahl der Stufen, die im Vergleich zu den zuvor erwähnten herkömmlichen Spannungsverdopplern erforderlich sind, mehr als kompensiert. Für typische Flash-EEPROM-Speicherchips können jedoch mehrere Ladungspumpen mit unterschiedlichen Leistungspegeln erforderlich sein. So kann es Situationen geben, in denen eine Reihe von kaskadierten Addiererstufen wünschenswerterweise mit einer oder mehreren Spannungsvervielfacherstufen kombiniert werden kann. Wenn beispielsweise die von der Ladungspumpe geforderte Ausgangsstromstärke relativ klein ist, kann die Größe der Ausgangskondensatoren derart bemessen werden, dass die erhöhte Größe der in einer Verdopplerstufe benötigten internen Kondensatoren akzeptabel sein kann.
Ein Beispiel für eine Ladungspumpe, bei der sowohl Addierer- als auch Verdopplerstufen genutzt werden, ist in 6 dargestellt. Eine Ladungspumpe 6 umfasst eine erste Spannungsaddiererstufe 12 (wie die in 2 gezeigte), eine zweite Spannungsaddiererstufe 14, eine erste Spannungsverdopplerstufe 16, eine zweite Spannungsverdopplerstufe 18 sowie eine Ausgangsstufe 20. Jede Stufe empfängt ein Taktsignal CLK sowie dessen komplementäres Taktsignal CLKBAR. Ein detailliertes Schaltungsschema für die Verdopplerstufe 16 ist in 7 gezeigt. Wie die zuvor beschriebenen Addiererstufen umfasst diese vier nMOS-Transistoren, zwei pMOS-Transistoren sowie zwei Kondensatoren, wenngleich diese anders verbunden sind. Im Gegensatz zu dem Addierer wird bei dieser Stufe nicht VCC als Eingangsleistungsquelle genutzt, sondern die Leistung wird von den komplementären Eingangssignalen V31 und V13 extrahiert, das bedeutet in diesem Beispiel, sie wird von der zweiten Addiererstufe 14 erhalten, die zuvor unter Nutzung von 3 als Beispiel beschrieben worden ist. Das Eingangssignal V31 wird auf die Source-Elektrode des pMOS 41 geschaltet, dessen Drain-Elektrode mit der Drain-Elektrode des nMOS 43, einer Seite des Kondensators 45 sowie dem Gate des pMOS 42 verbunden ist, wodurch der Knoten V30 gebildet wird. Das Gate des nMOS 43 ist mit CLK verbunden, und dessen Source-Elektrode ist auf Masse gelegt. Analog wird das Eingangssignal V13 auf die Source-Elektrode des pMOS 42 geschaltet, dessen Drain-Elektrode mit der Drain-Elektrode des nMOS 44, einer Seite des Kondensators 46 sowie dem Gate des pMOS 41 verbunden ist, wodurch der Knoten V03 gebildet wird. Das Gate des nMOS 44 ist mit CLKBAR verbunden und dessen Source-Elektrode ist auf Masse gelegt. Das Eingangssignal V31 wird auch auf die Drain-Elektrode des nMOS 48 geführt, dessen Gate mit HCLKBAR verbunden ist, und in analoger Weise wird das Eingangssignal V13 auf die Drain-Elektrode des nMOS 47 geführt, dessen Gate mit HCLK verbunden ist. HCLK stellt eine Form von CLK mit hoher Spannung dar. Bei diesem Beispiel wird diese in Stufe 20 (9) generiert und könnte auch mit V0;12 bezeichnet werden. Wenn CLK niedrig ist, ist HCLK niedrig; wenn CLK hoch ist (Pegel VCC), ist HCLK hoch (M·VCC), wobei M·VCC zumindest so groß wie die maximale Eingangs spannung für diese Stufe ist. HCLKBAR weist die gleichen Spannungspegel wie HCLK auf, ist aber komplementär zu diesen, und zwar in der gleichen Weise, wie CLKBAR komplementär zu CLK ist, und könnte in diesem Beispiel mit V12;0 bezeichnet werden. Schließlich sind die Source-Elektrode des nMOS 47 und die andere Seite des Kondensators 45 zusammengeschaltet, um den Ausgangsknoten V63 zu bilden, und die Source-Elektrode des nMOS 48 sowie die andere Seite des Kondensators 46 sind zusammengeschaltet, um den Ausgangsknoten V36 zu bilden.
Die Funktionsweise dieser Schaltung soll nun beschrieben werden. Während ungeradzahliger Zyklushälften des Signals CLK wird der nMOS 44 AN sein, wodurch der Knoten V03 auf Masse gezogen wird. Die niedrige Spannung des Knotens V03 wiederum schaltet den pMOS 41 AN, sodass das Eingangsspannungssignal V31 über diesen Transistor gekoppelt wird und den Knoten V30 auf eine Spannung von 3·VCC auflädt. Nehmen wir an, dass der Kondensator 45 zuvor auf 3·VCC in Bezug auf den Knoten V30 aufgeladen worden ist, so wird der Ausgangsknoten V63 zu dieser Zeit im Wesentlichen gleich 6·VCC sein. Da das Taktsignal mit hoher Spannung, HCLK, während ungeradzahliger Zyklushälften des Signals CLK niedrig ist, ist der nMOS 47 AUS, wodurch verhindert wird, dass das Spannungssignal V63 über den nMOS 47 zurück zu dem Knoten V13 entladen wird, welcher sich während dieser ungeradzahligen Zyklushälften auf VCC befindet. Zur gleichen Zeit ist das komplementäre Taktsignal mit hoher Spannung, HCLKBAR, hoch, wodurch der nMOS 48 AN geschaltet wird, sodass das Spannungssignal V31 den Kondensator 46 auf eine Spannung von 3·VCC in Bezug auf den Knoten V03 aufladen wird. Wegen der hohen Spannung 3·VCC an dem Knoten V30 ist der pMOS 42 AUS, wodurch verhindert wird, dass die niedrige Spannung an dem Knoten V03 das Spannungssignal V13 herunterzieht.
Während ungeradzahliger Zyklushälften des Signals CLK ist CLK hoch, wodurch der nMOS 43 AN schaltet, sodass der Knoten V30 herunter gezogen wird. Das Signal HCLK wird ebenfalls hoch sein, wodurch der nMOS 47 AN schaltet, sodass das Spannungssignal V13 auf den Knoten V63 gekoppelt wird, wodurch dieser auf im Wesentlichen gleich 3·VCC gebracht wird. Diese Spannung an dem Knoten V63 wird wiederum den Kondensator 45 auf 3·VCC in Bezug auf den auf Masse liegenden Knoten V30 aufladen, wie bei der vorherigen Diskussion für die ungeradzahligen Zyklushälften von CLK angenommen. Da der Knoten V30 auf Masse liegt, wird der pMOS 42 AN sein, und der Eingang V13 wird den Knoten V03 auf eine Spannung von 3·VCC bringen. Gleichzeitig wird das Signal CLKBAR niedrig sein, wodurch der nMOS 44 AUS schaltet, wodurch verhindert wird, dass der Knoten V03 auf Masse herunter gezogen wird. Da der Kondensator 46 bereits auf eine Spannung von 3·VCC in Bezug auf den Knoten V03 aufgeladen war, wird wiederum der Knoten V36 im Wesentlichen gleich 6·VCC sein. Das Signal HCLKBAR ist niedrig, wodurch der nMOS 48 AUS schaltet und verhindert, dass sich das Spannungssignal V36 über diesen Transistor zurück zu V31 entlädt.
Wenden wir uns nun 8 zu, so sind Aufbau und Funktionsweise der zweiten Spannungsverdopplerstufe 18 analog, indem diese die gleiche Struktur wie die erste Spannungsverdopplerstufe 16 aufweist, wobei entsprechende Elemente mit identischen Zahlen, gefolgt von einem Anstrich ('), bezeichnet sind. Anstatt jedoch die Spannungssignale V31 und V13 zu empfangen und Spannungssignale V63 und V36 zu erzeugen, empfängt die zweite Spannungsverdopplerstufe die Spannungssignale V63 und V36 und erzeugt Spannungssignale V12;6 und V6;12. Analog entsprechen die internen Knoten V60 und V06 den Knoten V30 und V03 aus 7.
Während ungeradzahliger Zyklushälften des Signals CLK ist CLKBAR hoch, wodurch der nMOS 44' AN schaltet, wodurch der Knoten V06 auf Masse gezogen wird. Die niedrige Spannung an dem Knoten V06 wiederum schaltet den pMOS 41' AN, wodurch die Spannung an dem Knoten V60 auf 6·VCC gezogen wird. Nehmen wir an, dass der Kondensator 45' in einer früheren Zyklushälfte auf 6·VCC in Bezug auf den Knoten V60 aufgeladen worden ist, so wird die Spannung an dem Knoten V12;6 im Wesentlichen gleich 12·VCC sein. Da zu diesem Zeitpunkt HCLK' ebenfalls niedrig ist, ist der nMOS 47' AUS, wodurch verhindert wird, dass sich die Spannung an dem Knoten V12;6 über diesen Transistor zurück entlädt. Das Signal HCLKBAR' wird hoch sein, wodurch der nMOS 48' AN schaltet, sodass der Knoten V6;12 zu dieser Zeit eine Spannung von im Wesentlichen gleich 6·VCC aufweisen wird. Außerdem wird der Kondensator 46' auf eine Spannung von im Wesentlichen 6·VCC in Bezug auf den Knoten V06 aufgeladen.
Während geradzahliger Zyklushälften von CLK werden die nMOS 44' und 48' AUS sein und die nMOS 43' und 47' werden AN sein. Somit wird die Spannung an dem Knoten V60 auf Masse gezogen, wodurch der pMOS 42' AN schaltet. Dementsprechend wird die Spannung an dem Knoten V06 auf im Wesentlichen gleich 6·VCC ansteigen. Wegen der Voraufladung des Kondensators 46' wird die Spannung an dem Knoten V6;12 somit im Wesentlichen gleich 12·VCC sein. Zur gleichen Zeit wird die Spannung an dem Knoten V12;6 im Wesentlichen gleich 6·VCC sein, Wodurch auch der Kondensator 45' auf im Wesentlichen gleich 6·VCC in Bezug auf den Knoten V60 aufgeladen wird.
Man beachte, dass somit Spannungspegel gleich 12·VCC erzeugt werden können, indem lediglich zwei Spannungsverdopplerstufen 16 und 18 genutzt werden, wodurch die für die Ladungspumpen erforderliche Chipfläche minimiert wird. In Hinsicht auf die gegebenen Spannungssignale V12;6 und V6;12 wird zu erkennen sein, dass viele Arten von Schaltungen genutzt werden könnten, um die beiden Signale "gleichzurichten", um ein DC-Signal VPP von 12·VCC Volt zu erzeugen (9). Wenden wir uns nun 9 zu, so ist in dieser ein Schaltungsschema für eine Ausführungsform einer Ausgangsstufe 20 zum Erzeugen eines Signals VPP dargestellt. Während ungeradzahliger Zyklushälften des Signals CLK wird CLKBAR hoch sein, wodurch der nMOS 84 AN schaltet und der Knoten 88 auf Masse gezogen wird. Dadurch wiederum wird das Signal HCLK auf niedrigen Pegel gebracht. Da das Gate des pMOS 82 ein höheres Potential (12·VCC) als dessen Source-Elektrode (6·VCC) und Drain-Elektrode (Knoten 88 oder HCLK auf Masse) aufweisen wird, wird der pMOS 82 AUS sein, wodurch verhindert wird, dass das Spannungssignal V6;12 auf Masse entlädt. Gleichzeitig wird das Gate des pMOS 81 auf 6·VCC geladen sein, währenddessen die Source-Elektrode auf 12·VCC liegt, wodurch der pMOS 81 AN schaltet und den Knoten 87 (HCLKBAR) auf 12·VCC auflädt. Dementsprechend wird das Signal HCLKBAR zu diesem Zeitpunkt im Wesentlichen gleich 12·VCC sein. Angenommen, der Transistorkondensator 85 ist mit Bezug auf den Knoten 87 auf 6·VCC aufgeladen, wird der Knoten 89 auf einer Spannung von 18·VCC liegen. Diese hohe Spannung an dem Knoten 89 wiederum schaltet den nMOS 91 AN, wodurch ermöglicht wird, dass das Signal VPP im Wesentlichen gleich 12·VCC ist. Die hohe Spannung an dem Knoten 89 wird außerdem den nMOS 94 AN schalten, was ermöglicht, dass der Transistorkondensator 86 wiederum auf eine Spannung von 6·VCC mit Bezug auf den auf Masse liegenden Knoten 88 aufgeladen wird. Da das Gate und die Drain-Elektrode (V6;12) des nMOS 92 auf dem gleichen Potential liegen werden, wird dieser Transistor AUS geschaltet, wodurch verhindert wird, dass sich das Signal VPP über diesen Transistor zurück entlädt. In diesem Fall wirkt der Anschluss V6;12 des nMOS 92, der als Drain angegeben ist, eigentlich als Source, da er sich auf einem niedrigeren Potential befindet (6·VCC) als der mit Source bezeichnete (VPP = 12·VCC). Die Spannung 6·VCC an dem Knoten 90 wird über den AN geschalteten pMOS 86 auf das Gate des nMOS 93 übertragen. Da die Spannung an dessen Gate (6·VCC) geringer als an dessen Source (12·VCC) oder Drain (Knoten 89 auf 12·VCC) ist, wird der nMOS 93 AUS sein, sodass sich die hohe Spannung an dem Knoten 89 nicht über diesen Transistor zurück entladen wird.
Während geradzahliger Zyklushälften des Signals CLK wird der nMOS 83 AN geschaltet sein, wodurch der Knoten 87 (HCLKBAR) auf Masse gezogen wird. Das Gate des pMOS 82 wird auf 6·VCC liegen, niedriger als dessen Source-Elektrode (V6;12 bei 12·VCC), sodass dieser Transistor AN geschaltet wird, wodurch es möglich ist, dass das Signal HCLK an dem Knoten 88 auf im Wesentlichen gleich 12·VCC Volt angehoben wird. Das Signal CLKBAR wird niedrig sein, wodurch der nMOS 84 AUS schaltet und verhindert wird, dass sich das Signal HCLK auf Masse entlädt. Der zuvor genutzten Nomenklatur folgend könnte HCLK auch als V0;12 bezeichnet werden und HCLKBAR könnte als V12;0 bezeichnet werden. Gleichzeitig wird das Gate des pMOS 81 auf 12·VCC liegen, höher als dessen Source-Elektrode (V12;6, welche auf 6·VCC liegt), wodurch dieser Transistor auf AUS schaltet. Da der Transistorkondensator 86 zuvor auf 6·VCC in Bezug auf den Knoten 88 aufgeladen worden ist, wird der Knoten 90 ein Potential von 18·VCC aufweisen, wodurch der nMOS 92 AN schaltet, sodass das Ausgangssignal VPP bei im Wesentlichen 12·VCC Volt gehalten wird. Die hohe Spannung an dem Knoten 90 wird außerdem den nMOS 93 AN schalten, wodurch es möglich ist, dass der Transistorkondensator 85 erneut auf 6·VCC in Bezug auf den Knoten 87 auflädt, und der Knoten 89 wird auf 6·VCC liegen. Da sich das Gate und die Drain-Elektrode des nMOS 91 auf dem gleichen Potential befinden, wird dieser Transistor AUS geschaltet, was verhindert, dass sich das Signal VPP über diesen Transistor zurück entlädt. Da sich das Gate des nMOS 94 auf einem Potential von 6·VCC befindet und dessen Source-Elektrode auf 12·VCC sowie dessen Drain-Elektrode auf 18·VCC liegt, wird dieser ebenfalls AUS geschaltet, was verhindert, dass sich der Knoten 90 über diesen Transistor zurück auf V6;12 entlädt.
Es wird zu erkennen sein, dass die Ladungspumpe 6 aus 6 derart modifiziert werden kann, dass sie zusätzliche Spannungsverdopplerstufen umfasst, welche die gleiche Struktur wie die erste und die zweite Spannungsverdopplerstufe 16 und 18 aufweisen. Es wären somit eine Mehrzahl N von Spannungsverdopplerstufen vorhanden, angefangen mit der ersten Spannungsverdopplerstufe 16, gefolgt von der zweiten Spannungsverdopplerstufe 18 und so weiter bis zu der N-ten Spannungsverdopplerstufe der Mehrzahl. Nehmen wir erneut auf 2 Bezug, so ist zu sehen, dass die erste Spannungsaddiererstufe 12 das erste und das zweite Spannungssignal in der Form V21 bzw. V12 bereitstellt. Die zweite Spannungsaddiererstufe 14 empfängt diese Signale und stellt das dritte und das vierte Spannungssignal V31 bzw. V13 bereit. Die erste Spannungsverdopplerstufe 16 empfängt V31 und V13 und stellt das fünfte und sechste Spannungssignal in Form von V63 bzw. V36 bereit. Die zweite Spannungsverdopplerstufe 18 empfängt V63 und V36 und stellt das siebente und das achte Spannungssignal V12;6 bzw. V6;12 bereit. Sollte eine dritte Spannungsverdopplerstufe vorhanden sein, würde diese V12;6 und V6;12 empfangen und das neunte und zehnte Spannungssignal V24;12 bzw. V12;24 bereitstellen. Auf diese Weise würde die N-te Spannungsverdopplerstufe der Mehrzahl die Spannungssignale von der (N – 1)-ten Spannungsverdopplerstufe empfangen und das (2·N + 3)-te sowie das (2·N + 4)-te Spannungssignal bereitstellen, wobei das (2·N + 3)-te Spannungssignal während der ungeradzahligen Zyklushälften des Signals CLK im Wesentlichen gleich 2^N·3·VCC Volt wäre und während der geradzahligen Zyklushälften des Signals CLK im Wesentlichen gleich 2^(N-1)·3·VCC Volt wäre. Das (2·N + 4)-te Spannungssignal wäre komplementär zu dem (2·N + 3)-ten Spannungssignal. Die Ausgangsstufe 20 wiederum würde die Spannungssignale von der N-ten und letzten Spannungsverdopplerstufe der Mehrzahl empfangen und würde ein Signal VPP mit einer Amplitude von im Wesentlichen gleich 2^N·3·VCC Volt erzeugen.
Bei der Ladungspumpe aus 6 werden die Signale HCLK und HCLKBAR, die für die jeweilige Verdopplerstufe erforderlich sind, von einer gemeinsamen Ausgangsstufe abgeleitet. Somit sind die Signale, die in 7, welche der Stufe 16 aus 6 entspricht, mit HCLK und HCLKBAR bezeichnet sind, und die in 8, welche der Stufe 18 aus 6 entspricht, mit HCLK' und HCLKBAR' bezeichnet sind, mit den Ausgängen HCLK und HCLKBAR von der Ausgangsstufe 20 verbunden gezeigt.
10 zeigt eine alternative Ausführungsform, bei welcher die Eingangssignale HCLK und HCLKBAR der Verdopplerstufe N von zusätzlichen Ausgangssignalen von der Stufe N + 1 abgeleitet werden und nur die letzte Verdopplerstufe diese Signale von der Ausgangsstufe erhält. Bei dieser Figur sind sämtliche Stufen identisch ihren entsprechenden Stufen aus 6 nummeriert, mit dem Zusatz eines Anstrichs ('). Bei der vorherigen Diskussion der 9 wurde erwähnt, dass HCLK alternativ als V0;12 und HCLKBAR als V12;0 bezeichnet werden könnte. Nehmen wir erneut auf 7 Bezug (erste Verdopplerstufe), so lässt sich erkennen, dass ein Signal HCLK und HCLKBAR mit der Amplitude 6·VCC ausreicht, um die Eingangsspannung von 3·VCC an die Ausgangsknoten durchzulassen, und analog ist eine Amplitude von 0 Volt ausreichend, um die Entladung des Signals mit 6·VCC zurück zu dem Eingang zu blockieren. Somit kann ein Signal V0;12 (HCLK) durch ein Signal V60 ersetzt werden und es reicht aus, dass die Signale HCLK und HCLKBAR von der darauffolgenden Stufe anstatt von der Ausgangsstufe kommen. Der Vorteil dieser Ausführungsform besteht darin, dass an dem Gate ein niedrigeres Spannungssignal genutzt wird, und damit kann bei einigen Bauelementetechnologien die Größe oder Komplexität der zugehörigen Transistoren reduziert werden sowie auch potenziell die Zuverlässigkeit erhöht werden.
Die Kondensatoren in der ersten Spannungsaddiererstufe 12 und der Ausgangsstufe 20 können so vorgeladen werden, dass die Ladungspumpe 10 den zyklischen Durchlauf beginnen kann. Die 11A und 11B stellen beispielsweise Schaltungen zum Vorladen der Kondensatoren 25 bzw. 26 der ersten Spannungsaddiererstufe 12 beim Einschalten dar. Durch Anlegen einer Spannung VAN über die Diodentransistoren 95 und 96 an die Knoten 29 bzw. 30 wird eine Vorladung von VAN (die gleich VCC sein kann) weniger der Schwellspannung der nMOS-Transistoren 31 und 32 an jeden der Kondensatoren 25 und 26 angelegt, um die erste Spannungsaddiererstufe 12 zu initialisieren. Wenn sowohl CLK als auch CLKBAR anfangs konstant bei VCC gehalten werden, bevor der Betrieb der Ladungspumpe beginnt, werden beide Knoten V10 und V01 aus 2 auf Massepotential gezwungen, sodass die volle Spannung VAN an diese Kondensatoren angelegt wird. Wenn die Pumpe beginnt und einen Gleichgewichtszustand erreicht, wird durch die Diodenverbindung verhindert, dass sich die Knoten V21 und V12 zurück zu VAN entladen. Analog stellen die 11C und 11D Schaltungen zum Vorladen der Transistorkondensatoren 85 bzw. 86 aus 9 dar. Durch Anlegen von VAN über die Diodentransitoren 97 und 98 an die Knoten 89 bzw. 90 wird auf jeden der Transistorkondensatoren 85 und 86 eine Vorladung von VAN aufgebracht. Analoge Schaltungen könnten genutzt werden, um die Kondensatoren in den restlichen Stufen der Ladungspumpe 10 vorzuladen. In der Praxis jedoch hat sich herausgestellt, dass die vier Vorladeschaltungen aus den 11A–11D ausreichende Ergebnisse liefern.
Wenngleich die Erfindung mit Bezug auf bestimmte Ausführungsformen beschrieben worden ist, stellt die Beschreibung lediglich ein Beispiel für die Anwendung der Erfindung dar und sollte nicht als eine Einschränkung betrachtet werden. Folglich fallen verschiedene Anpassungen und Kombinationen von Merkmalen der offenbarten Ausführungsformen in den Schutzumfang der Erfindung, wie er durch die folgenden Ansprüche umrissen wird.

Claims

Verfahren zum Erzeugen einer Spannung, umfassend: Bereitstellen einer Betriebsspannung VCC; Bereitstellen eines Taktsignals mit einzelnen Taktzyklen; Addieren von VCC und VCC, um ein erstes Spannungssignal zu erzeugen, das im Wesentlichen gleich 2·VCC ist; und Addieren von VCC zu dem ersten Spannungssignal, um ein zweites Spannungssignal zu erzeugen, das im Wesentlichen gleich 3·VCC ist; gekennzeichnet durch: Verdoppeln des zweiten Spannungssignals, um ein drittes Spannungssignal zu erzeugen, das im Wesentlichen gleich 6·VCC ist, unter Ansprechen auf einen Taktzyklus.
Verfahren nach Anspruch 1, ferner umfassend: Verdoppeln des dritten Spannungssignals, um ein viertes Spannungssignal zu erzeugen, das im Wesentlichen gleich 12·VCC ist, unter Ansprechen auf einen Taktzyklus.
Verfahren nach Anspruch 1, ferner umfassend: Bereitstellen eines Taktsignals, wobei das Addieren der Eingangsspannung VCC zum Erzeugen des ersten Spannungssignals, das im Wesentlichen gleich 2·VCC ist, während einer ersten Phase des Taktsignals erfolgt, wobei das erste Spannungssignal während einer zweiten Phase des Taktzyklus im Wesentlichen gleich VCC ist, und wobei das Addieren der Eingangsspannung VCC zu dem ersten Spannungssignal, um das zweite Spannungssignal zu erzeugen, das im Wesentlichen gleich 3·VCC ist, während der ersten Phase des Taktsignals erfolgt, wobei das zweite Spannungssignal während der zweiten Phase des Taktsignals im Wesentlichen gleich VCC ist.
Verfahren nach Anspruch 3, wobei durch Verdoppeln des zweiten Spannungssignals unter Ansprechen auf das Taktsignal das dritte Spannungssignal erzeugt wird, das im Wesentlichen gleich 6·VCC während der ersten Phase des Taktsignals und 3·VCC während der zweiten Phase des Taktsignals ist.
Verfahren nach Anspruch 4, ferner umfassend: Verdoppeln des dritten Spannungssignals unter Ansprechen auf das Taktsignal, um ein viertes Spannungssignal zu erzeugen, das im Wesentlichen gleich 12·VCC wäh rend der ersten Phase des Taktsignals und 6·VCC während der zweiten Phase des Taktsignals ist.
Verfahren nach Anspruch 5, ferner umfassend: Addieren der Eingangsspannung VCC unter Ansprechen auf das Taktsignal, um ein fünftes Spannungssignal zu erzeugen, das im Wesentlichen gleich 2·VCC während der zweiten Phase des Taktsignals und VCC während der ersten Phase des Taktsignals ist; und Addieren der Eingangsspannung VCC zu dem fünften Spannungssignal unter Ansprechen auf das Taktsignal, um ein sechstes Spannungssignal zu erzeugen, das im Wesentlichen gleich 3·VCC während der zweiten Phase des Taktsignals und VCC während der ersten Phase des Taktsignals ist.
Verfahren nach Anspruch 6, ferner umfassend: Verdoppeln des sechsten Spannungssignals unter Ansprechen auf das Taktsignal, um ein siebentes Spannungssignal zu erzeugen, das im Wesentlichen gleich 6·VCC während der zweiten Phase des Taktsignals und 3·VCC während der ersten Phase des Taktsignals ist.
Verfahren nach Anspruch 7, ferner umfassend: Verdoppeln des siebenten Spannungssignals unter Ansprechen auf das Taktsignal, um ein achtes Spannungssignal zu erzeugen, das im Wesentlichen gleich 12·VCC während der zweiten Phase des Taktsignals und 6·VCC während der ersten Phase des Taktsignals ist.
Ladungspumpe, umfassend: eine erste Spannungsaddiererstufe (12), die eine Eingangsspannung VCC empfängt, wobei die erste Spannungsaddiererstufe (12) dazu dient, unter Ansprechen auf ein Taktsignal mit einer ersten und einer zweiten Phase ein erstes und ein zweites Spannungssignal bereitzustellen, wobei das erste Spannungssignal im Wesentlichen gleich 2·VCC während der ersten Phase des Taktsignals und VCC während der zweiten Phase des Taktsignals ist, wobei das zweite Spannungssignal komplementär zu dem ersten Spannungssignal ist; und eine zweite Spannungsaddiererstufe (14), welche die Eingangsspannung VCC sowie das erste und das zweite Spannungssignal empfängt, wobei die zweite Spannungsaddiererstufe (14) dazu dient, unter Ansprechen auf das Taktsignal ein drittes und ein viertes Spannungssignal bereitzustellen, wobei das dritte Spannungssignal im Wesentlichen gleich 3·VCC während der ersten Phase des Taktsignals und VCC während der zweiten Phase des Taktsignals ist, wobei das vierte Spannungssignal komplementär zu dem dritten Spannungssignal ist; gekennzeichnet durch eine erste Spannungsverdopplerstufe (16), welche das dritte und das vierte Spannungssignal empfängt und ein fünftes sowie ein sechstes Spannungssignal bereitstellt.
Ladungspumpe nach Anspruch 9, ferner umfassend: eine Mehrzahl von Spannungsverdopplerstufen (16, 18, 20), wobei eine k-te Spannungsverdopplerstufe (16, 18, 20) für eine ganze Zahl k größer 0 das (2·k + 1)-te und das (2·k + 2)-te Spannungssignal empfängt, wobei die k-te Spannungsverdopplerstufe (16, 18, 20) dazu dient, unter Ansprechen auf das Taktsignal das (2·k + 3)-te und das (2·k + 4)-te Spannungssignal bereitzustellen, wobei das (2·k + 3)-te Spannungssignal im Wesentlichen gleich 3·2^k·VCC während der ersten Phase des Taktzyklus und 3·2^(k-1)·VCC während der zweiten Phase des Taktsignals ist, wobei das (2·k + 4)-te Spannungssignal komplementär zu dem (2·k + 3)-ten Spannungssignal ist.
Ladungspumpe nach Anspruch 9, wobei die erste Spannungsaddiererstufe (12) einen ersten Kondensator (25) umfasst, wobei die Ladungspumpe derart konfiguriert ist, dass sie unter Ansprechen auf das Taktsignal während der zweiten Phase des Taktsignals den ersten Kondensator (25) parallel zu der Eingangsspannung VCC auflädt und während der ersten Phase des Taktsignals den aufgeladenen ersten Kondensator (25) in Reihe mit der Eingangsspannung VCC koppelt, sodass der erste Kondensator (25) das erste Spannungssignal bereitstellen kann.
Ladungspumpe nach Anspruch 11, wobei die erste Spannungsaddiererstufe einen zweiten Kondensator (26) umfasst, wobei die Ladungspumpe derart konfiguriert ist, dass sie unter Ansprechen auf das Taktsignal während der ersten Phase des Taktsignals den zweiten Kondensator (26) parallel zu der Eingangsspannung VCC auflädt und während der zweiten Phase des Taktsignals den aufgeladenen zweiten Kondensator (26) in Reihe mit der Eingangsspannung VCC koppelt, sodass der zweite Kondensator (26) das zweite Spannungssignal bereitstellen kann.
Ladungspumpe nach Anspruch 12, wobei die zweite Spannungsaddiererstufe (14) einen dritten Kondensator (25') umfasst, wobei die Ladungspumpe derart konfiguriert ist, dass sie unter Ansprechen auf das Taktsignal während der zweiten Phase des Taktsignals den dritten Kondensator (25') parallel zu der Eingangsspannung VCC auflädt und während der ersten Phase des Taktsignals den aufgeladenen dritten Kondensator (25') in Reihe mit dem ersten Spannungssignal koppelt, sodass der dritte Kondensator (25') das dritte Spannungssignal bereitstellen kann.
Ladungspumpe nach Anspruch 13, wobei die zweite Spannungsaddiererstufe einen vierten Kondensator (26') umfasst, wobei die Ladungspumpe derart konfiguriert ist, dass sie unter Ansprechen auf das Taktsignal während der ersten Phase des Taktsignals den vierten Kondensator (26') parallel zu der Eingangsspannung VCC auflädt und während der zweiten Phase des Taktsignals den aufgeladenen vierten Kondensator (26') in Reihe mit dem zweiten Spannungssignal koppelt, sodass der vierte Kondensator (26') das vierte Spannungssignal bereitstellen kann.
Ladungspumpe nach Anspruch 9, wobei die zweite Spannungsaddiererstufe zumindest einen Kondensator (25', 26') mit einer dielektrischen Schicht aufweist, wobei die Ladungspumpe zwei oder mehr Spannungsabfälle über die dielektrische Schicht bereitstellt, wobei die zwei oder mehr Spannungen nicht die Eingangsspannung VCC der Ladungspumpe übersteigen.
Ladungspumpe nach Anspruch 15, wobei die dielektrische Schicht eine Durchbruchspannung aufweist, die geringer als die Ausgangsspannung der einzelnen Ladungspumpenstufe ist.