DE68909666T2 - Koppelpunktschaltungselement zwischen zwei Daten-Sammelleitungen. - Google Patents

Description

• Die Erfindung bezieht sich auf einen Koppelpunkt zwischen zwei unabhängig voneinander wirkenden Einwegsammelleitungen zum ATD-Multiplexen digitaler Information, die aus aufeinanderfolgenden Datenpaketen fester Länge besteht, die über die obengenannten Sammelleitungen transportiert werden, wobei diese Pakete ein aus n Bits bestehendes Etikettfeld und ein aus i Bits bestehendes Informationsfeld aufweisen, wobei n und i Festwerte sind, so daß n + i = d ist, zum selektiven Übertragen digitaler Information von der einen Sammelleitung zu der anderen.
• Es gibt viele Verfahren und Anordnungen zum Umschalten von Information von der einen Leitung auf eine andere. Die Verfahren und Anordnungen, die insbesondere für ATD-Paketumschaltung (Englisch: Asynchronous Time Division = asynchrones Zeitmultiplex) geeignet sind, sind viel weniger zahfreich, und zwar wegen der neuigkeit des ATD-Konzepts für Datenmultiplex. Das ATD-Multiplexen von Information bildet zu Zeit den Gegenstand eines Beitrags bei der CCITT im Hinblick auf die Normierung und läßt sich dadurch kennzeichnen, daß die Information zu Paketen fester Länge geschnitten wird, wobei jedem Paket ein Etikett fester Länge zugeordnet ist, wodurch es möglich ist, die Nachricht, der jedes Paket zugeordnet ist zu identifizieren. Die Pakete werden nacheinander über die Übertragungsleitung gesendet, d.h., daß die Leitung beim Fehlen von Information leere Pakete (derselben Länge wie die anderen) transportiert, die überhaupt keine Information aufweisen, die aber mit je einem Etikett versehen sind zur Gewährleistung der Ausfüllung. Hauptaufgabe der ATD-Technik ist es, die größtmöglichen Raten zu erzielen; dies aber bringt das nicht vernachlässigbare Problem der Übertragungszeit der Signale mit sich, wenn es erwünscht ist, zwischen den Informationsträgersignalen, ihren jeweiligen Taktimpulssignalen und den Logikentscheidungssignalen eine einwandfreie Synchronisation beizubehalten.
• Das genaue technische Problem, das durch diese Erfindung gelöst werden soll, ist über die Möglichkeit verfügen zu können, die obengenannten Informationspakete möglichst schnell von der einen Leitung auf die andere umzuschalten, d.h. von einer Ausgangsleitung zu einer Eingangsleitung und in dem fall dafür zu sorgen, daß die Informationsübertragung über die Ausgangs- und Eingangsleitungen nicht verzögert wird. Es sei bemerkt, daß die Pakete eine ausreichende Länge haben, in der Größenordnung von 256 Bits für das Informationsfeld (i = 256) und beispielsweise 16,32 oder 48 Bits für das Etikett (n = 16.32 oder 48). Weiterhin bestehen diese Leitungen zum Erhalten hoher Informationsraten meistens aus mehreren Parallelleitern, beispielsweise aus 16 Leitern.
• In einem technischen Gebiet, das weit genug von dem der Erfindung entfernt ist, d.h. dem Gebiet graphischer digitaler Systeme, ist es ebenfalls erforderlich, an bestimmten Stellen in dem System eine sehr hohe Informationsrate zu haben. Aus der Veröffenflichung: "Electronique, Techniques et Industries", Nr. 31, 17. März 1986 ist ein RAM mit doppeltem Netzwerk bekannt, durch den es möglich ist, einen die Geschwindigkeit des graphischen Systems beschränkenden Flaschenhals zu vermeiden. Dieser RAM-Speicher weist zwei Speicherzonen auf einem einzigen IC-Chip auf. Die erste Zone ist ein dynamischer 256 K RAM, der als Wiedergabespeicher verwendet wird, und die zweite Zone ist ein statischer 1 K RAM, der durch einen auf dem Chip integrierten Zähler adressiert wird, wodurch reihenweiser Zugriff auf Bildelementdaten möglich ist. Diese zwei Zonen arbeiten über einzelne Eingangs/Ausgangs-Gatter unabhängig voneinander, ausgenommen während der Übertragungszyklen, während deren die Daten der zweiten Zone von der zweiten Speicherzone zu der ersten Zone in weniger als 200 ns völlig parallel übertragen werden. Die Struktur dieses Speichers ist nicht entworfen und deswegen nicht angepaßt um Information von der einen auf die andere Sammelleitung zu übertragen.
• In der ATD-Technik ist es bekannt, insbesondere aus dem Dokument: "IEEE JOURNAL ON SELECTED AREAS IN COMMUNICATIONS, Heft SAC-5, Nr 9, Dezember 1987, Seiten 1426-1435, IEEE, New-York, US, von K.I. ENG u.a. mit dem Titel: "A knockout switch for variable-length packets" ein ATD-Paketeschalter, wodurch eine höhere Informationsrate möglich ist.
• Dieser Schalter arbeitet zwischen mehr als zwei Sammelleitungen; erforderlich dabei ist ein auf Englisch als "Knockout" bezeichneter Zentralschrank, der ein Zellenverlust verursacht, und diese Veröffentlichung beschreibt außerdem eine Umschaltung von Paketen veränderlicher Länge.
• Bekannt ist ebenfalls aus dem Dokument: "IEEE JOURNAL ONSELECTED AREAS IN COMMUMCATIONS" Heft SAC-5, Nr. 8, Oktober 1987, Seiten 1284-1292, IEEE New-York, US, von S. NOJIMA u.a. mit dem Titel: "Integrated services packet network using bus matrix switch" in einem Übertragungsnetzwerk mittels Pakete ein Schalter mit einer Sammelleitung-Koppelpunktematrix mit einem Koppelpunkt je Leitungenpaar, bestehend aus einer Eingangsleitung und einer Ausgangsleitung. Es wird beschrieben, daß die Länge eines Paketes variabel sein kann, was bedeutet, daß spezielle Maßnahmen getroffen werden müssen für die Umschaltung der Pakete. Gemäß dieser Technik erfolgt Übertragung in nur einer Richtung, von der Eingangsleitung der Matrix zu der Ausgangsleitung der Matrix für jedes Paar und jede Leitung enthält zwei reihengeschaltete Eingangselemente, I-PPU und PPD bzw. Ausgangselemente SPD, O-PPU.
• Die Erfindung hat nur u.a. zur Aufgabe, in (einer) integrierten Schaltung(en) einen Koppelpunkt zum sehr schnellen ATD-Multiplexen digitaler Information zwischen zwei Sammelleitungen, damit ein großer Datenstrom ermöglicht wird.
• Eine weitere Aufgabe der Erfindung ist es, mit Hilfe verschiedener Architekturen die Verwirklichung wichtiger Umschalter zu ermöglichen, und zwar unter Verwendung schneller Modular-Koppelpunkte nach der Erfindung als Basiselemente zwischen Sammelleitungspaaren, wodurch eine Ausdehnbarkeit der Anordnung erreicht wird.
• Diese Aufgaben werden erfüllt durch die Tatsache, daß der im ersten Abschnitt der Beschreibung definierte Koppelpunkt dadurch gekennzeichnet ist, daß er durch zwei kombinierte integrierte Schaltungsblöcke gebildet wird, und zwar:
• - einen ersten Schaltungsblock, der aus einer Kaskadenschaltung aus den nachfolgenden Elementen besteht, wobei diese Kaskadenschaltung sich zwischen der einen der genannten Sammelleitungen, der Ausgangssammelleitung, und der anderen, der Eingangssammelleitung, befindet:
• a) einem ersten Schieberegister mit Reihe-Eingängen (einem Reihe-Eingang) und d Parallel-Ausgängen, das in dem Ausgangssammelleitungsabschnitt vorgesehen ist,
• b) einem ersten Pufferregister mit d Parallel-Eingängen und d Parallel- Ausgängen,
• c) einem RAM-Speicher mit m d-Bit-Speicherstellen mit einer Adreßsammelleitung für die m Stellen,
• d) einem zweiten Pufferspeicher mit d Parallel-Eingängen und d Parallel- Ausgängen,
• e) einem zweiten Schieberegister mit d Parallel-Eingängen und Reihe-Ausgängen (einem Reihe-Ausgang), das in dem Eingangssammelleitungsabschnitt vorgesehen ist,
• - und einen zweiten logischen Schaltentscheidungsblock mit mindestens einer gegenüber der Ausgangs- und Eingangssammelleitung symmetrisch vorgesehenen, einer vorprogrammierten Entscheidungstabelle zugeordneten Paketauszugs- (bzw. -einfüge)entscheidungseinheit, die die Etikettdaten der Pakete über die Ausgangssammelleitung (bzw. über die Eingangssammelleitung) erhält und über die obengenannte Adreßsammelleitung eine Steuereinheit des damit verbundenen RAM steuert, während die Steuereinheit den RAM als wenigstens eine Paketwarteliste steuert und dazu ein Taktimpulssignal HAC erhält, wobei weiterhin Leiter zum Synchronisieren des Bit-Taktimpulses, des Etikettaktimpulses und des Pakettttktimpulses vorgesehen sind, und wobei der nicht-destruktive Auszug von Paketen über die Ausgangssammelleitung sowie das Einfügen der Pakete über die Eingangssammelleitung auf gegenseitig synchrone Weise erfolgt.
• Die Struktur des obengenannten Koppelpunktes ist einzigartig durch die Pufferspeicher, durch die es möglich ist, über eine Ausgangssammelleitung (bzw. Eingangssammelleitung) vollständige Wörter mit hoher Informationsrate parallel in einen RAM einzuschreiben (bzw. aus demselben auszulesen). Diese Struktur ist ebenfalls einzigartig, weil der RAM als eine (oder mehrere) Warteliste(n) behandelt wird und weil, immer zum Beibehalten einer hohen Informationsübertragungsrate, die Übertragung über den ganzen Koppelpunkt in einer Einwegbetriebsart erfolgt.
• Die "Koppelpunkt"-Funktionalität gleicht den Raumarchitekturen. Im wesenflichen kann ein Koppelpunkt als ein minimaler Umschalter zwischen zwei Sammelleitungen betrachtet werden. Nach der ATD-Technologie aber wird die geschaltete Information nicht durch analoge Information gebildet, sondern durch Bit-Pakete digitaler Information. Diese Besonderheit, die bei dem erfindungsgemäßen Koppelpunkt völlig ausgenutzt wird, bietet die Möglichkeit die Vorteile von Raumarchitektur mit denen der Zeitarchitektur zu kombinieren, entweder zum neugestalten bekannter Schaltarchitektur oder zum Gestalten neuer Architektur, die nur durch diese Raum-Zeit- Kombination möglich ist.
• Die Lage des Etiketts ist, chronologisch betrachtet, am Kopf jedes Pakets, wodurch die erforderlich Zeit geboten wird, beim Beladen des ersten (oder zweiten) Schieberegisters mit einem bestimmten Paket, je nach dem Inhalt des Etiketts dieses Pakets zu entscheiden, ob Auszug oder Nicht-Auszug des Pakets von der Ausgangssammelleitung (bzw. Stauchung oder Nicht-Stauchung des Pakets an der Eingangsleitung) stattfindet. In dieser Hinsicht sei bemerkt, daß die logischen Entscheidungen, ein Paket auszuziehen oder einzufügen, nach der Erfindung, immer von Etiketten getragen werden, weil die Entscheidungszeit gegenüber der Bit-Zeit bei den gegebenen gesuchten hohen Raten kurz sein muß. Wenn also der Koppelpunkt in Form zweier verschiedener Kreise ausgebildet ist, wie untenstehend erläutert, sollen diese Kreise nur zum einwandfreien Funktionieren, d.h. damit die Synchronisation zwischen den Informationssignalen und den logischen Entscheidungssignalen, die speziell der Steuereinheit des RAM zugeführt werden, nicht gestört wird, um einige Zentimeter auseinander liegen. Die Entscheidungen, ein Paket auszuziehen oder einzufügen, werden auf diese Weise über die Koppelpunkte völlig verteilt.
• Nach einer speziellen Ausführungsform der Erfindung weist der genannte zweite Funktionsblock weiterhin innere Register E, F, G und H auf, die mit den Etikettwerten geladen sind, wobei jedes dieser Register einen parallelen Ausgang aufweist, der durch ein externes Signal an (den) parallelen Eingängen der Etikettfelder des ersten Schieberegisters, des ersten Pufferregisters bzw. des zweiten Schieberegisters geschaltet wird.
• Ein Koppelpunkt wird durch zwei obengenannte Funktionsblöcke gebildet. Diese Funktionsblöcke können in Form einer einzigen integrierten Schaltung oder in Form zweier integrierter Schaltungen gebildet sein. In den beiden Fällen ist die Anzahl Ein-Ausgänge dieser Schaltungen hoch, insbesondere für Sammelleitungen mit 16 Leitern oder mehr, weil diese Schaltungen zwangsläufig je eine Anzahl Ein-Ausgänge haben, die der doppelten Anzahl Leiter jeder Sammelleitung plus anderer, noch zu beschreibender Ein-Ausgänge entspricht. Der Koppelpunkt wird vorzugsweise in C-MOS- Technologie ausgebildet und die jeweiligen Teile können in dynamischer und/oder statischer Form dargestellt sein. Die Schieberegister, die Pufferregister und der RAM des Koppelpunktes sind beispielsweise zur vollständigen parallelen Verarbeitung von Paketen einer Länge gleich oder größer als 288 Bits entworfen. So weist beispielsweise der RAM 128 oder 256 Wortstellen von 288 Bits oder mehr auf. Außerdem sei bemerkt, daß die Informationsströme der Ausgangs- oder Eingangssammelleitungen voneinander abweichen ja sogar stark voneinander abweichen können.
• Ausführungsbeispiele der Erfindung sind in der Zeichnung dargestellt und werden im folgenden näher beschrieben. Es zeigen:
• Fig. 1 eine schematische Darstellung eines Teils einer ersten Ausführungsform des erfindungsgemäßen Koppelpunktes,
• Fig. 2 eine schematische Darstellung der ersten Ausführungsform des erfindungsgemäßen Koppelpunktes,
• Fig. 3 eine schematische Darstellung eines Teils einer zweiten Ausführungsform des erfindungsgemäßen Koppelpunktes ,
• Fig. 4 bis 16 beziehen sich auf Teile der zweiten Ausführungsform nach Fig. 3,
• Fig. 4 den elektrischen Schaltplan des ersten Schieberegisters von A zu B,
• Fig. 5 ein Zeitdiagramm zur Darstellung der Wirkung des ersten Schieberegisters nach Fig. 4,
• Fig. 6 den Schaltplan des ersten Pufferspeichers,
• Fig. 7 den Schaltplan des zweiten Pufferspeichers,
• Fig. 8 des Schaltplan des zweiten Schieberegisters von C zu D,
• Fig. 9 eine logische Schaltung zum Erzeugen von logischen Signalen, die bestimmten Eingängen der in Fig. 8 dargestellten Schaltung zugeführt werden müssen,
• Fig. 10 ein Zeitdiagramm zur Darstellung der Wirkung des zweiten Schieberegisters nach Fig. 8,
• Fig. 11 ein Blockschaltbild einer Steuereinheit des RAM, im Zusammenhang mit den Schieberegistern und dem RAM,
• Fig. 12 eine logische Schaltung zum Erzeugen von logischen Signalen innerhalb der Steuereinheit des RAM,
• Fig. 13 einen elektronischen Schaltplan der Steuersehaltung des RAM nach Fig. 11,
• Fig. 14 ein Zeitdiagramm zur Erläuterung der Wirkung der Schaltungsanordnung nach Fig. 13;
• Fig. 15 einen elektronischen Schaltplan der Schreib- und Lese-Adressen- Anzeiger nach Fig. 11,
• Fig. 16 einen elektronischen Schaltplan der Schwellenschaltung nach Fig. 11.
• In Fig. 1 lassen sich die nachfolgenden Elemente unterscheiden:
• A-B eine erste Einrichtungs-Sammelleitung, die als Ausgangs-Sammelleitung bezeichnet wird,
• C-D eine zweite Einrichtungs-Sammelleitung, die als Eingangs-Sammelleitung bezeichnet wird,
• MRAM ein Ram, dessen Wortlänge der eines Pakets entspricht, d.h. d Bits, und der m Wörter oder Stellen enthalten kann,
• GM eine Steuereinheit für den RAM,
• RAB ein erstes Schieberegister von A nach B mit parallelen Ausgängen nach RTE,
• RTE ein erstes Pufferregister zwischen RAB und MRAM,
• RCD ein zweites Schieberegister von C nach D mit parallelen Eingängen von RTS,
• RTS ein zweites Pufferregister zwischen MRAM und RCD
• HBA die Bit-Taktimpulsader der Sammelleitung A,
• HBB die Bit-Taktimpulsader der Sammelleitung B,
• HPA die Paket-Taktimpulsader der Sammelleitung A,
• HPB die Paket-Taktimpulsader der Sammelleitung B,
• HBC die Bit-Taktimpulsader der Sammelleitung C,
• HBD die Bit-Taktimpulsader der Sammelleitung D,
• HPC die Paket-Taktimpulsader der Sammelleitung C,
• HPD die Paket-Taktimpulsader der Sammelleitung D,
• HAC der Taktimpulseingang der Steuereinheit GM,
• TAB ein erstes logisches Steuersignal für das Pufferregister RTE und die Einheit GM,
• TCD ein zweites logisches Steuersignal für das Schieberegister RCD und die Einheit GM.
• Die Schieberegister RAD und RCD sind entweder so lang wie die Pakete, d Bits, oder sie sind länger als d Bits.
• Die Information wird über die Sammelleitungen A-B verteilt, und zwar mit der Rate der synchronen Taktimpulssignale HBA und HBB, die von dem Register RAB geliefert werden. Das Register RAB befindet sich in dem Sammelleitungsabschnitt A-B. Für jede Ader der Sammelleitung A-B (diese Sammelleitung läßt sich theoretisch zu einer einzigen Ader reduzieren) werden die Bits der Pakete in Reihe empfangen, ausgesendet und verschoben. Für jedes über die Sammelleitung A-B fließende Paket wird die Übertragungsordnung des Registers RAB zu MRAM mittels der logischen Signals TAB in dem Zustand geringer Information bestimmt, und zwar über einen Leiter 1 zum Pufferspeicher RTE um innerhalb einer Bit-Periode den Inhalt des Registers RAM zu speichern, und gleichzeitig zu dem Steuerelement GM des MRAM. Diese Ordnung führt zu einem Befehl zum Schreiben des Inhaltes des Pufferspeichers RTE in den MRAM an einer Adresse, die eine leere Wortstelle in dem MRAM angibt. Diese Adresse wird getragen von einer Adreßsammelleitung 2, die das Element GM mit MRAM verbindet und auch als Lese-Adreßsammelleitung wirksam ist. Die effektive Übertragung eines Pakets vom Register RTE zu dem MRAM über eine Datensammelleitung 3 führt zu einem logischen Signal WE im niedrigen Zustand, herrührend von der Steuereinheit GM, getragen von einem Leiter 4, das den Ausgang 5 des Registers RTE in den niedrigen Impedanz-Zustand bringt.
• Die Wirkung der Sammelleitung C-D entspricht der des vorhergehenden Abschnitts. In dieser Hinsicht ist es wichtig zu bemerken, daß die Wirkung der Sammelleitung C-D von der Wirkung der Sammelleitung A-B völlig unabhängig ist, sowohl was die Synchronisation als auch was den Datenfluß oder die Entscheidungen über Auszug bzw. Einfügung anbelangt. Die Information pflanzt sich über die Sammelleitung C-D mit der Rate der synchronen Taktimpulssignale HPC und HBD fort, die von dem Register RCD geliefert werden. Das Register RCD befindet sich in dem Sammelleitungsabschnitt C-D. Für jedes Paket über die Sammelleitung C-D erfolgt die Übertragungsordnung eines Pakets vom Pufferspeicher RTS zum Schieberegister RCD durch die gegebene logische Ordnung TCD, über einen Leiter 5, gleichzeitig zu der Steuereinheit GM sowie zu dem Schieberegister RCD. Die Aktion wird in Wirklichkeit unternommen und findet parallel in weniger als nur einer Bit-Periode statt, nur wenn ein Paket sich völlig in dem Register RCD befindet. Die Paket-Einfügungsordnung führt zu einem Lesebefehl ausgelöst durch das (ein) logische(s) Signal TCD niedrigen Zustandes am Speichereingang des Registers RCD. Unmittelbar nach dieser Übertragung wird ein neues Paket von dem MRAM zu dem Pufferspeicher RTS übertragen. Diese zweite Übertragung erfolgt auf Basis desselben logischen Signals TCD; im wesentlichen führt diese zweite Übertragung zu einem logischen Signal RE niedrigen Zustandes von der Steuereinheit GM auf Befehl des Signals TCD niedrigen Zustandes, übertragen über einen Leiter 6, wobei das Signal RE dem Speichereingang des Registers RTS zugeführt wird. Während der zweiten Übertragung wird der MRAM durch die Adreßsammelleitung 2 in den Lese-Zustand adressiert und die Daten gehen über die Daten-Sammelleitung 3 von dem MRAM zu dem Register RTS.
• Die Steuereinheit GM des Speichers erhält die logischen Steuersignale TAB und TCD von den Leitern 1 und 6 auf völlig asynchrone Weise. Die Einheit GM ist gemeint zum zeitlichen Steuern der Zugriffskonflikte am Speicher MRAM, insbesondere zum zeitlichen Organisieren der Schreib- und Lesezyklen in dem MRAM. Es ist bekannt, daß es nicht möglich ist einen Speicher RAM gleichzeitig zu schreiben und zu lesen. Wenn nach der Übertragung des Inhaltes des RTS in RCD ein Lesesignal von dem MRAM zu RTS im Leiter 6 vorhanden ist, während MRAM im Schreiben begriffen ist, wird das betreffende Lesesteuersignal gespeichert, in GM, bis das Schreibsteuersignal zu einem Zeitpunkt t&sub5; beendet ist und erst nach einer bei t&sub5; anfangenden Verzögerungszeit anfängt. Die symmetrische Wirkung ist dieselbe für einen Befehl zum Schreiben des Inhaltes aus RTE in MRAM, der stattfindet, wenn ein Lesezyklus ausgelöst wird. Das Speichern und die Zeitverzögerung erfolgt bei GM durch logische Schaltungen, die durch den Taktimpuls HAC aktiviert werden. Es sei bemerkt, daß die Taktimpulsfrequenz der höchsten Frequenz der Taktimpulsbits HBA und HBC entspricht oder größer als dieselben ist. Neben der Steuerung der Lese/- Schreib-Konflikte in dem MRAM ist zur Gewährleistung eines Asynchronismus zwischen den Reihenregistern RAB und RCD, die mit Bit-Tatttimpulssignale HBA und HBC arbeiten, und dem MRAM, die mit der Rate eines Paket-Taktimpulssignals HPAB oder HPCD arbeitet, sind die Pufferspeicher RTE und RTS, die völlig parallel zueinander arbeiten, je einem Reihenregister zugeordnet. Außerdem ermöglichen sie eine Trennung zwischen der Adreßsammelleitung des Speichers und den parallelen Zugriffen der Reihe-Sammelleitungen; mit anderen Worten, die parallelen Übertragungen innerhalb nur einer Bit-Periode, des Inhaltes von dem Register RAM zu MRAM und eines Wortes von dem MRAM zu dem Register RCD werden auf diese Weise möglich und zu den Lese- und Schreibzyklen des MRAM auf Basis derselben Adreßsammelleitung 2 kompatibel.
• Der Speicher MRAM wird von der Steuereinheit GM als eine oder mehrere Warteliste(n) behandelt und in beiden Fällen gewährleistet jede Warteliste die Änderung nur in der Richtung der Sammelleitung A-B zu der Sammelleitung C-D. Dadurch ist auf einfache Weise die Verwirklichung des Koppelpunktes möglich und zwar auf Basis eines Speichers und einer Steuereinheit. Die Verwendung eines Speichers mit beliebigem Zugriff, MRAM, ermöglicht die Erhaltung einer maximalen Speicherkapazität auf einer gleichen Elementoberfläche. Die Steuereinheit des Speichers GM verwandelt MRAM in eine oder mehrere Wartelisten. Andererseits ist, da die Zugriffszeit für den Speicher das kritische Element ist, die Wortlänge so groß wie möglich. Folglich wird für eine gleiche gegebene Anzahl geschalteter Bits die Zugriffszahl umgekehrt proportional zu der Wortlänge sein. Unter diesen Umständen ist die bevorzugte Wortlänge die Länge eines Pakets. Die Tatsache, daß die Warteliste Änderungen in nur einer Richtung gewährleistet, entspricht der üblichsten Wirkung für den Koppelpunkt. Diese Anordnung vereinfacht viele kritische Punkte der Verwirklichung, d.h.: erstens die Zugriffszeit für den Speicher wird beschräkt und diese Zeitperiode wäre zweimal so lang, wenn Wartelisten für die entgegengesetzte Richtung eingeführt werden müßten, zweitens wird die Leistungsaufnahme für den Zugriff zu dem Speicher auf diese Weise verringert. Dieser Einrichtungsverkehr der Warteliste vereinfacht die Verwirklichung von Pufferspeichern und Reihenregistern, was die Integration ermöglicht und die Betriebsgeschwindigkeit steigert. Es sei bemerkt, daß wenn in dem bevorzugten Fall der MRAM nur eine einzige Warteliste enthält, dieser Speicher als FIFO ausgebildet ist. Dazu werden die Schreib- und Leseadressen beispielsweise von Adreßgeneratoren erzeugt, d.h. von Zählern, die nach jedem Schreib- oder Lesevorgang in dem RAM um eine Einheit erhöht werden. Die Speicherstellen des MRAM werden auf diese Weise von den beiden Anzeigern zyklisch verwendet, wobei der Leseanzeiger zwangsläufig gegenüber dem Schreibanzeiger verzögert werden soll. Sperrungen können herrühren aus einer Sperranordnung wie: MRAM voll, wenn es einen Schreibantrag gibt, oder im entgegengesetzten Fall, MRAM leer, wenn es einen Leseantrag gibt. In diesen beiden Fällen braucht der Befehl nicht durchgeführt zu werden und dazu kann die Steuereinheit eine Meßanordnung für das Füllverhältnis aufweisen, welche die Adressen der Schreib- und Leseanzeiger ständig erhält und die Differenz zwischen diesen Adressen ermittelt und Schreib- oder Lesesperrsignale erzeugt, wenn MRAM voll bzw. leer ist.
• Die Multiplexfünktion des erfindungsgemäßen Koppelpunktes hat zur Aufgabe, in den Paketstrom, der über die Sammelleitung C eintrifft, den von der Warteliste des MRAM herrührenden Paketstrom einzumischen. Der resultierende Strom verläßt den Koppelpunkt bei D. Der verwirklichte Multiplexvorgang benutzt die Kennzeichen der Pakete UTD, d.h. ihre konstante Länge und ihre Aufeinanderfolge. Wenn es keine Information gibt, gibt es Pakete, deren Informationsfeld keine Signifikanz hat. Das Multiplexverfahren ist sehr einfach und weist nur das Reihenregister RCD zwischen den Sammelleitungen C und D auf mit einem parallelen Eingang von der Warteliste mit der Länge eines Pakets. Zu dem Zeitpunkt, wo der Inhalt des Registers RCD aus nur einem einzigen leeren Paket besteht, besteht das Multiplexen aus der Überschreibung dieser Liste mit dem Paket am Anfang der Warteliste, insbesondere, dem Paket, das als erstes in das Pufferregister RTS eingeschrieben wurde. Da dieser Ersatz völlig innerhalb des Registers RCD stattfindet, gibt es überhaupt keinen Konflikt über den Zugriff zu der Sammelleitung C-D mit einem anderen Koppelpunkt. Durch den einfachen Entwurf läßt sich das obengenannte durch den erfindungsgemäßen Koppelpunkt implementierte Multiplexverfahren auf einfache Weise integrieren und gestattet hohe Geschwindigkeiten.
• Die Entscheidungslogik für das Ausziehen oder Einfügen eines Pakets wird völlig verteilt, wie dies untenstehend anhand der Fig. 2 beschrieben wird.
• Der Speicher MRAM kann beispielsweise als zwei Wartelisten organisiert werden, mit der Absicht der zweiten Warteliste völlige oder teilweise Priorität gegenüber der ersten Warteliste zu erteilen. Diese zweite Warteliste ist also diejenige, die durch die totale Priorität als erste geleert wird. Für eine teilweise Priorität entsprechend einer gemischten Logik, handelt der Sachverständige so, daß beispielsweise die zweite Warteliste als erste geleert wird, aber während einer beschränkten Zeitperiode, wonach dann die erste Warteliste geleert werden kann. Für einen Teilnehmer, der die Möglichkeit haben will, Information zu senden und zu empfangen, erfordert die Einrichtung zum Verbinden des Teilnehmers mit einer Sammelleitung des Netzwerkes zwei Koppelpunkte, wobei der eine in der Empfangsrichtung (von der Sammelleitung A-B zu der Sammelleitung C-D) und der andere in der Senderichtung (von der Sammelleitung C-D zu der Sammelleitung A-B) arbeitet, was zum Schalten der Pakete zu einer Umkehrung der Ausgangs- und Eingangssammelleitungen führt.
• Die Informationsströme über die Sammelleitungen A-B und C-D können vergleichbar sein oder völlig anders und über die eine Sammelleitung in MBit/s und über die Andere Sammelleitung in kBit/s ausgedrückt werden.
• Es sei ebenfalls bemerkt, daß wenn das Schieberegister RCD notwendigerweise in dem Eingangssammelleitungsabschnitt vorgesehen ist, und zwar als Eingangsregister für Information von einer anderen Informationssammelleitung, dies nicht der Fall ist für das Register RAB in der Ausgangssammelleitung, das nicht unbedingt in dem Abschnitt vorgesehen zu sein braucht. Im wesentlichen könnte das Register RAB gegenüber der Sammelleitung A-B umgeleitet werden, was zu dem Vorteil führen würde, daß über die Sammelleitung A-B Füllzeit des Registers RAB eingespart wird für Fortpflanzungszeit der Pakete. Aber nach der Erfindung wird bevorzugt, das Schieberegister in dem Abschnitt der Ausgangssammelleitung beizubehalten, und zwar für eine bessere Signalregeneration und eine gute Resynchronisation dieser Signale mit ihren Taktbits. Ein weiterer sich aus der Figur ergebender Vorteil ist die Beibehaltung einer bestimmten Aufbausymmetrie.
• Der Koppelpunkt nach Fig. 1 wird vorzugsweise in Form eines einzigen integrierten Schaltungselementes in CMOS-Technologie ausgebildet. Für Sammelleitungen A-B und C-D mit 16 Leitern weist dieses Element 75 Eingänge/Ausgänge auf, von denen 64 Stück für die Verbindungen mit den Sarnmelleitungen A, B, C und D benutzt werden.
• Fig. 2 zeigt die erste vollständige Ausführungsform der Erfindung, wobei alle Elemente der Fig. 1 sich finden lassen und die weiterhin die nachfolgenden Elemente aufweist:
• HEAB den Etikett-Takt-Leiter der Sammelleitung A-B
• DE eine Entscheidungseinheit für Paketauszug von der Sammelleitung A-B zu dem Speicher MRAM
• TEX eine Entscheidungstabelle, zugeordnet zu DE
• HECD den Etikett-Takt-Leiter der sammelleitung C-D
• DI eine Entscheidungseinheit für Paketeinfügung von dem Speicher MRAM zu der Sammelleitung C-D
• TIN eine Entscheidungstabelle, zugeordnet zu DI.
• Nach einer ersten Ausführungsform trägt das Etikett jedes Pakets in der Sammelleitung A bzw. B Information, die für Paketauszug bzw. Paketeinfügung notwendig ist.
• In Fig. 2 sind die Taktleiter HEAB, HPA und HBA mit einer Entscheidungseinheit für Paketauszug DE verbunden, ebenso wie der (die) Leiter der Sammelleitung A, der (die) dem Etikettfeld zugeordnet ist (sind). Der Taktleiter HPA bestimmt bei DE den Zeitpunkt t&sub2;, wo das ganze Paket der Sammelleitung A (Nutzinformation samt Etikett) in dem Register RAB ist. Der Taktleiter HEAB bestimmt bei DE den Zeitpunkt t&sub1;, wo die Einheit DE das ganze Etikett jedes Pakets empfangen hat. Es sei bemerkt, daß das Etikett sich, chronologisch gesehen, am Anfang jedes Pakets befindet, was bedeutet, daß der Zeitpunkt t&sub1; vor dem Zeitpunkt t&sub2; liegt. Das Zeitintervall t&sub2; - t&sub1; wird benutzt, darüber zu entscheiden, das Paket in dem Register RAB zu dem Zeitpunkt t&sub2; wohl oder nicht auszuziehen, sowie zum Durchführen dieser Übertragung im Fall einer Entscheidung, ein Paket auszuziehen, innerhalb einer Taktperiode HBA von dem Parallelregister zu dem Pufferregister RTE. Mit anderen Worten: wenn die Einheit DE das ganze Etikett empfangen hat ist sie imstande, eine der nachfolgenden Entscheidungen zu treffen und zwar auf Grund des Inhalts des Etiketts und als Funktion ihrer inneren Logik: im ersten fall muß das Paket aus dem Register RAB in den Speicher MRAM kopiert werden, und im zweiten Fall braucht das Paket nicht in den Speicher MRAM kopiert zu werden. Dieser Befehl jedes Paket zu kopieren oder nicht zu kopieren wird von der Einheit DE dem Leiter 1 zugeführt; er bildet den logischen Befehl TAB aus Fig. 1.
• Auf ähnliche Weise werden die Taktleiter HECD, HPC und HBC ebenso wie der (die) Leiter der Sammelleitung, der (die) dem Etikettfeld zugeordnet ist (sind), mit der Entscheidungseinheit für Paketeinfügung DI verbunden. Bei DI bestimmt der Taktleiter HPC den Zeitpunkt t&sub4;, wo das ganze Paket der Sammelleitung C (Nutzinformation samt Etikett) in dem Register RCD ist. Bei DI bestimmt der Taktleiter HECD den Zeitpunkt t&sub3;, wo die Einheit DI das ganze Etikett jedes Pakets empfangen hat. Ebenso wie bei der Sammelleitung A-B befindet sich das Etikett am Anfang jedes Pakets, was bedeutet, daß t&sub3; vor T&sub4; liegt. Das Zeitintervall t&sub4; - t&sub3; wird benutzt zu entscheiden, ob ein Paket von dem Register RTS mit diesem Paket zu dem Zeitpunkt t&sub4; in das Register RCD eingefügt oder nicht eingefügt werden muß es wird auch dazu benutzt, diese Übertragung von dem parallelen Register RTS in das Register RCD innerhalb einer Taktperiode HBC durchzuführen, wenn zu einer Einfügung entschieden wurde. Mit anderen Worten: wenn die Einheit DI das ganze Etikett erhalten hat, kann sie eine der nachfolgenden Entscheidungen treffen, und zwar auf Grund des Inhaltes des Etiketts und als Funktion ihrer inneren Logik: im ersten Fall ist das Sammelleitung-C- Paket, das dieses Etikett führt, nicht ein leeres Paket und die Entscheidung lautet keine Einfügung zu machen und das Paket in dem Register RCD über die Sammelleitung D weggehen zu lassen; in dem zweiten Fall ist das Paket von der Sammelleitung C leer, d.h.: das Informationsfeld hat keine Signifikanz und die zwischen den Zeitpunkten t&sub3; und t&sub4; getroffene Entscheidung wird sein das Kopieren des Pakets in dem Register RTS, von dem Speicher MRAM herrührend, in das Register RCD und folglich das dort vorgetundene leere Paket zu überschreiben. Die Tatsache, daß das in die Sammelleitung C eintreffende Paket leer ist, ist selbstverständlich nicht ausreichend zu versuchen, es in dem Register RCD zu überschreiben; die Einfügungs-Entscheidungseinheit DI kann andere Information in dem Paket-Etikett berücksichtigen um zu entscheiden ob das Paket überschreiben oder nicht überschrieben wird. Der Befehl das Paket aus RTS ins RCD zu kopieren oder nicht zu kopieren wird von der Einheit DI zu dem Leiter 6 geliefert; er bildet den logischen Befehl TCD nach Fig. 1.
• Die Entscheidungslogik für Paket-Auszug oder -Einfügung wird durch die Blöcke DE, TEX und DI bzw. TIN gebildet. Es ist diese Logik, welche die Entscheidung trifft ein Paket von der einen Sammelleitung A-B (oder C-D) zu der anderen Sammelleitung C-D (oder A-B) zu übertragen. Diese Logik ist völlig verteilt, d.h. sie ist nicht nur mit jedem Koppelpunkt und, unabhängig davon, mit dem der anderen verbunden, sondern sie wird auch durch zwei unabhängige Anordnungen für die Sammelleitung A-B und die Sammelleitung C-D gebildet. Die zwei Anordnungen benutzen dieselbe Hardware-Lösung und sind völlig programmierbar. Es sei bemerkt, daß zum Verwirklichen eines Umschalters für sehr hohe Leistungen eine zentrale Entscheidungslogik nicht denkbar ist, wenn sehr hohe Geschwindigkeiten berücksichtigt werden sollen, für die zu wenig Zeit bleibt um die jedem eintreffenden Paket zugeordnete Ausgangsleitung zu finden, insbesondere da diese Zeit zur Berücksichtigung der Zeit der Signalfortpflanzung verringert werden soll. Bei der gewählten Losung ist die Entscheidungslogik nicht nur jedem Koppelpunkt zugeordnet, sondern auch jeder Sammelleitung, deren durch die Entscheidungssignale zu überbrückenden Abstände vernachlässigbar klein sind und die Entscheidungen sich nur auf die Pakete der Sammelleitung A-B oder der Sammelleitung C-D beziehen und nicht vor irgendeiner Entscheidung eines anderen Koppelpunktes abhängig sind. Im Grunde wird die Information, die für die Entscheidung notwendig ist mit dem Paket selbst in einem Etikett befördert. Es sei aber erwähnt, daß Signale von draußen, dies gesehen von dem Koppelpunkt, mit dem Inhalt der Paketetiketten kombiniert werden um die Entscheidungen zu gewähren bzw. sie zu sperren. Die hier gewählte Lösung, was eine verteilte Losung ist, ermöglicht es, auf einfache Weise Koppelpunkte in verschiedenen Architekturen zu organisieren; dies ist besonders einfach, da die gewählte Lösung nach der Figur es ermöglicht, in einem einzigen Zyklus alle möglichen Kombinationen des Etikettfeldes zu analysieren, welches Feld zum Treffen einer Entscheidung benutzt wird. Die praktische Implementierung dieser Entscheidungslogik in dem Koppelpunkt ist äußerst einfach, da es sich in dem einfachsten Fall um eine Tabelle von 2n Bits handelt, die durch das Etikett-Entscheidungsfeld mit n Bits adressiert ist. Die Entscheidung dieses Paket zu speichern oder nicht zu speichern bzw. zu ersetzten oder nicht zu ersetzen durch ein Paket des Speichers MRAM entspricht dem Wert 0 oder 1 des adressierten Bit. In Fig. 2 ist die Einheit DE über eine Adreßsammelleitung 8 mit n Leitern mit der Tabelle TEX verbunden. Das Etikett jedes Pakets der Sammelleitung A wird zu der Sammelleitung 8 übertragen. Die Entscheidungstabelle TEX enthält 2n Stellen, die durch die Sammelleitung 8 adressiert sind und deren Inhalt durch 0 oder 1 codiert ist. Der Inhalt der durch die Sammelleitung 8 adressierten Stelle wird über einen Leiter 9 von TEX zu DE übertragen. Diese Information, die ggf. durch die Information von draußen (nicht dargestellt) vervollständigt ist, wird bei DE durch einen Befehl für Auszug oder Nicht-Auszug eines Pakets aus dem Register RAB ausgedrückt.
• Die Struktur und die Wirkungsweise der Einheiten DI und TIN sind identisch zu denen von DE und TEX; sie sich durch die Sammelleitung 11 entsprechend 8 und durch den Leiter 12 entsprechend 9 miteinander verbunden.
• Fig. 3 zeigt einen Teil einer zweiten Ausführungsform der Erfindung, wobei alle Elemente der Fig. 1 auftreten und die weiterhin innere Register aufweist, von denen die Register E, F, G und H dazu vorgesehen sind, Etikettwerte zu enthalten und das (nicht dargestellte) Register J dazu vorgesehen ist, einen Schwellenwert zu enthalten. Für eine dritte Ausführungsform werden vorzugsweise die nachfolgenden VerwirMichungsbedingungen gewählt:
• - Verwendung von Elementargattern,
• - Verwendung von Flip-Flop-Schaltungen vom D-FF-Typ, d.h. von C-MOS-Flip- Flop-Schaltungen entsprechend der 4013 zur Verwirklichung der Register,
• - Verwendung eines statischen Speicherblocks zur Verwirklichung des MRAM.
• Es sei bemerkt, daß spezifische Register auch in Form dynamischer Register verwirklicht werden können, und zwar unter Verwendung von Flip-Flop- Schaltungen vom Sperrkreis-Typ oder D-L-Flip-Flop-Schaltungen und einem dynamischen Speicherblocks MRAM.
• Die Änderung der Etiketten gemäß der Ausführungsform nach Fig. 3 eignet sich zum Schalten virtueller Schaltungen gemäß X-25-Technologie.
• Zur Vervollständigung der zweiten Ausführungsform der Erfindung sollen die nachfolgenden Elemente nach Fig. 2 hinzugefügt werden: HEAB, DE, TEX, HECD, DI, TIN sowie deren Verbindungsleitungen.
• Die Register E, F, G und H werden (auf nicht dargestellte Weise) beispielsweise über eine synchrone Reihe-Schnittstelle gefüllt; die parallelen Ausgänge sind durch Mehrfach-Umschalter mit parallelen Etikett-Eingängen verbunden, der Schalter 15 für E mit dem Register RAB unter Ansteuerung eines Logiksignals CE, der Schalter 16 für F mit dem Register RTE unter Ansteuerung des Logiksignals CF, ein Schalter 17 für G mit dem Register RCD unter Ansteuerung des Logiksignals CG und der Schalter 18 für H mit dem Register RCD unter Ansteuerung des Logiksignals CH. Eine Änderung des Etiketts kann beispielsweise auf die folgende Art und Weise benutzt werden, was das Etikett-Register E anbelangt: man kann entscheiden, daß wenn ein Paket mit Bestimmung Sammelleitung C-D aus dem Register RAB ausgezogen wird, dieses nicht länger nützlich ist an der Ausgangssammelleitung A-B, obschon es über diese Sammelleitung weitergeht. Dann wird das Register E benutzt, wenn dieses Paket durch das Register RAB hindurchgeht, um das Etikett in ein Etikett eines freien Pakets zu ändern, dessen nützliches Informationsfeld ohne jede Bedeutung nachher überschrieben werden kann. Es sei bemerkt, daß diese Etikettänderung an der Ausgangssammelleitung A-B nur mit dem Schieberegister RAB vorgesehen in dem Ausgangssammelleitungsabschnitt möglich ist, was auch der Fall ist bei dieser dritten Ausführungsform der Erfindung. Die Länge des Registers RAB entspricht wenigstens der eines pakets. Während RAB ein Paket enthält, kann dieses mittels einer äußeren Entscheidung in den MRAM übertragen werden und zwar mit oder ohne dessen entsprechend dem Wert eines Logiksignals Cf geändertes Etikett. Das Ausgangsregister RCD ist in dem Sammelleitungsabschnitt C-D vorgesehen. Die Länge dieses Registers entspricht ebenfalls mindestens der eines Pakets. Wenn RCD ein Paket enthält kann dies durch eine äußere Entscheidung durch ein Paket von dem MRAM mit oder ohne ein gemäß dem Wert des Logiksignals CH geändertes Etikett ersetzt werden. Außerdem können die über die Sammelleitungen A-B und C-D laufenden Pakete ihre Etiketten geändert haben durch eine äußere Entscheidung unter Ansteuerung von Logiksignalen CE bzw. CG.
• Die Daten werden beispielsweise über 16 parallele Leiter befördert, welche die Sammelleitungen A, B, C und D bilden, wobei diese Leiter durch A1 bis A16; B1 bis B16; C1 bis C16 und D1 bis D16 bezeichnet sind. Die Daten über die sammelleitung A kehren mit der Geschwindigkeit von nur einer Bitperiode für das 16- Bit-Etikett (n = 16) mit nachfolgenden 16 Bitperioden für das Wort, dessen Nutzinformationsfeld 16S16 = 256 Bits (i = 256) beträgt, zu dem Schieberegister RAB zurück. Wenn P, Q, R und S aufeinanderfolgende Pakete in der Sammelleitung A darstellen werden die 16 Etikettbits für das Paket z.B. durch P1 bis P16 bezeichnet, und danach die 256 Nutzinformationsbits durch P17 bis P272.
• Die allgemeine Wirkungsweise des in Fig. 3 dargestellten Koppelpunktes ist wie folgt:
• Die einem Paket P zugeordneten Daten kehren zu dem ersten Reihe-zu- Parallel-Schieberegister RAB zurück. Wenn das Paket P vollständig bei AB eingetroffen ist, kann es zu dem ersten Eingangspufferregister RTE übertragen werden, und zwar innerhalb einer einzigen Bitperiode, völlig parallel, d.h. gleichzeitig über 272 Leiter, mit oder ohne Etikettänderung, gesteuert von dem Logiksignal TAB.
• Die Warteliste MRAM wird verwirklicht durch einen RAM, dessen Zugriffszeit eine Taktimpulsperiode HBA überschreitet; es ist ebenfalls bekannt, daß gleichzeitige Lesen und Schreiben in dem RAM unmöglich ist. Wenn zu dem Zeitpunkt, wo das Paket P zu RTE übertragen wird, MRAM nicht verfügbar ist, bleibt das Paket P nach wie vor in RTE gespeichert und das Gesuch zum Einschreiben in den MRAM wird ebenfalls in GM gespeichert. Wenn MRAM frei bleibt, findet der Lesezyklus statt. Das Paket P in RTE wird danach zu der Sammelleitung 3 des MRAM befördert. Es sei bemerkt, daß die maximale Speicherzeit eines Pakets in RTE 17 Taktperiode HBA entspricht, d.h. der Zeit, in der ein Paket in RAB durch das nächste Paket ersetzt wird.
• Auf ähnliche Weise kehren die Daten in der sammelleitung C zu dem zweiten Parallel-Reihe-Schieberegister RCD zurück. Wenn ein Paket sich völlig in RCD befindet, kann es innerhalb einer Bitperiode durch das Paket in dem zweiten Ausgangspufferregister RTS völlig parallel ersetzt werden, d.h. gleichzeitig über 272 Leiter, mit oder ohne Etikettänderung, gesteuert von dem Logiksignal TCD. Wenn diese Übertragung einmal stattgefunden hat und wenn MRAM frei ist (ohne Schreibzyklus), wird MRAM zum Neuladen von RTS ausgelesen. Andererseits wird der Leseantrag in GM gespeichert und möglichst schnell erfüllt. Das Neuladen von RTS erfolgt immer in einer Zeitperiode, die kürzer ist als die zum Ersetzen eines Pakets durch das nächste Paket in RCD erforderlich ist; für eine Taktfrequenz HBC von 128 kHz entspricht diese Ersetzungszeit 132,6 us. Die Steuereinheit GM steuert die Adreßsammelleitung 2 des MRAM während der Lese- und Schreibzyklen, damit dieser RAM als Warteliste wirksam ist. Es ist auch dieser Teil des Elementes, der vorzugsweise aktuelle Information über die Füllung des MRAM erhält.
• In Fig. 4 ist das erste Schieberegister RAB dargestellt, das 16 Reihe- Eingänge schafft, bezeichnet durch A1 - A16, wobei nur die Eingänge A1 und A16 dargestellt sind. Die Taktsignale HBA, HPA und das logische Steuersignal CE sind ebenfalls dargestellt. Auf ähnliche Weise weist der Ausgang des Registers RAB 18 Signale auf, welche die nachfolgende Bedeutung haben: die Daten für B1 bis B16, das den Daten B zugeordnete Taktsignal, HBP, und das Synchronsignal der über die Sammelleitung B empfangenen Pakete, HBB. Das Register RAB ist gebildet durch 16 identische Teilregister, eins für jede Datenleitung A1 bis A16. Jedes Teilregister ist gebildet durch 19 kaskadengeschaltete D-FF-Flip-Flop-Schaltungen, die durch 1-1, ..., 1-19; ...; 16-1, ..., 16-9 bezeichnet sind. Die 18 ersten Flip-Flop-Schaltungen werden freigegeben durch die Anstiegsflanke von HBA an ihrem Schritteingang zum Freigeben eines 18-Bit-Schieberegisters. Die neunzehnte Flip-Flop-Schaltung wird freigegeben bei der Abstiegsflanke von HBA mittels des Inverters 17, so daß das Ausgangssignal bei B1 bis B16 zu dem Eingangssignal bei A1 bis A16 phasengleich ist. Es erden also Ausgangsdaten erhalten, die den um 18 Perioden HBA verzögerten Eingangsdaten entsprechen, wenn es keine Etikettänderung gibt. Am Eingang und am Ausgang ändern die daten ihren Zustand bei der Abstiegsflanke des zugeordneten Taktsignals HBA und HBB, die identisch sind, wie in Fig. 5 für Al, A16, B1, B16 dargestellt. Das Synchronsignal HPA geht in den hohen Zustand während der Dauer der Übertragung von 16 Etikettbits, d.h. für die Dauer nur einer Takperiode HBA, weil die Daten an 16 Leitungen parallel liegen. Während dieses Intervalls T&sub1; kann es eine Etikettänderung geben mittels eines UND-Gatters 18, das die Signale HPA und CE erhält und dessen Ausgangssignal CP sowie dessen Komplement zu einer Logikschaltung mit drei NAND-Gattern 19 für jedes Teilregister übertragen wird. Die Logikschaltung 19 erhält weiterhin das Signal vom Ausgang Q der siebzehnten D-Flip-Flop-Schaltung des entsprechenden Teilregisters sowie das Ausgangssignal entsprechend der Reihennummer des zugeordneten Teilregisters des Etikettregisters E. Der Ausgang der Schaltung 19 ist mit dem D-Eingang der achtzehnten Flip-Flop-Schaltung verbunden. Die durch die Schaltung 19 erfüllte Funktion entspricht der eines Zwei-Stellungen-Umschalters:
• (Q&sub1;. ) + (E&sub1;.CP).
• Das Etikett wird geändert, wenn die Signale CE und HPA gleichzeitig im hohen Zustand sind, was als vorausgesetzter Fall in Fig. 5 vorliegt.
• Die achtzehnte Flip-Flop-Schaltung der 16 Schiebe-Teilregister kann durch den Inhalt des Registers E vorgeladen werden, um das Etikett eines Paketrahmens zu ändern. Die Vorladung wird dadurch verwirklicht, daß während des Signals HPAV in dem hohen Zustand der Inhalt des Registers E zu den Eingängen der 16 Flip-Flop- Schaltungen geschoben wird, unter der Voraussetzung, daß das Signal CE sich während dieses Intervalls ebenfalls in dem hohen Zustand befindet. Sollte es keine Etikettänderung geben, sind die Daten bei B1 bis B16 und das Signal HPB entsprechend den bei A1 bis A16 erhaltenen Signalen, und das Signal HPA um eine Periode T verzögert, wie durch R1, R16 in Fig. 5 angegeben, das das ursprüngliche Etikett des Pakets R bildet. Es wird vorausgesetzt, daß der Wert von T 18 Taktimpulsperioden HBA entspricht. Es ist aber erforderlich HPB gegenüber HBB zu synchronisieren. Dies wird auf einfache Weise dadurch verwirklicht, daß HPA um nur eine Taktimpulsperiode verzögert wird, und zwar mittels der Eingangs-Flip-Flop-Schaltung 21 und der Ausgangs-Flip-Flop-Schaltung 22, die je um eine halbe Periode verschoben sind zum Erzeugen des Signals HPB, was besser ist als die verzögerung des Signals HPA um 273 Perioden HBA. Diese vereinfachung der Synchronisation wird erreicht durch Verzögerung der Daten um 18 statt um 17 Taktimpulsperioden. An den Ausgängen des Registers RAB sind regenerative Signalverstarker dargestellt. Die 272 parallelen Bits jedes Pakets werden alle 17 Taktimpulsperioden HBA an den 272 Ausgängen der D- Flip-Flop-Schaltungen 2 bis 18 der 16 Teilregister erhalten. Die Zeitfolge der Bits von 4 aufeinanderfolgenden Paketen P, Q, R und S an den Reiheneingängen und -ausgängen A1 bis A16 und B1 bis B16 sowie an den parallelen Ausgängen AB1 bis AB16 für die Etikettträger und den Ausgängen AB17 bis AB272 für die Nutzinformationsträger ist in Fig. 5 dargestellt. An den parallelen Ausgängen AB1 bis AB272 sind die Daten um eine halbe Taktimpulsperiode verschoben.
• Fig. 6 stellt das erste Pufferregister oder das Eingangs-Pufferregister RTE dar. Dieses Register enthält: D = 272 parallele Eingänge entsprechend den d Ausgängen RAB. Diese Eingänge sind mit den Eingängen D gleich vieler D-Flip-Flop- Schaltungen, die durch RTE1 bis RTE272 bezeichnet sind, von denen aber nur 5 Stück dargestellt sind. Diese d D-Flip-Flop-Schaltungen werden von dem logischen Signal
• erhöht. Genau gesagt ist es die Aufgabe des Registers RTE, den Rahmen (das Paket) in dem Register RAB zu speichern, wenn dieses zu MRAM übertragen werden soll; diese Speicherung erfolgt an der Abstiegsflanke von HPA, wenn das Signal TAB sich zu dem Zeitpunkt in dem hohen Zustand befindet. Andererseits werden die Signale AB1 bis AB16 durch das Etikett in F1 bis F16 ersetzt, wenn das Signal CF sich in dem niedrigen Zustand befindet. Zum Etikettschalten gibt es eine Logikschaltung, die in jeder Hinsicht mit der nach der oben beschriebenen Fig. 4 vergleichbar ist: 16 Anordnungen mit drei NAND-Gatterschaltungen 25 ermöglichen es zu wählen zwischen den Signalen bei AB1 bis AB16 oder den Signalen bei F1 bis F16, an den Eingängen der Flip-Flop-Schaltungen RTE1 bis RTE16, als Funktion des hohen bzw. niedrigen Zustandes des Signals CF. Es sei bemerkt, daß es keinen Paketübertragungsantrag von TAB gibt, wenn das Signal CF sich in dem hohen Zustand befindet, und daß es auch nicht gleichzeitig ein Gesuch gibt das Paketetikett in dem Register RAB mittels des Signals CE zu ändern. Es ist auf einfache Weise angegeben, daß die Signale CE und CF dazu gemeint sind, keine Etikettkonflikte herbeizuführen. Die Ausgänge TE1 bis TE272 der D-Flip-Flop-Schaltungen sind mit den Sammelleitungen D1 bis D272 verbunden, d.h. der Datensammelleitung 3 des MRAM während des niedrigen Zustandes von WE. Wie nachstehend beschrieben, ist WE ein Schreibbefehl, ausgelöst von dem Signal TAB, herrührend von der Einheit GM, der den Ausgang 5 von RTE durch einen 3- Zustände-Befehl heeinflußt, in diesem Fall durch die Verschiebung in den Zustand niedriger Impedanz.
• Das Pufferregister RTS in Fig. 7 ist ein 272-Bit-Parallel-zu-Parallel- Register, das durch 272 D-Flip-Flop-Schaltungen RTS1 bis RTS272 gebildet ist, deren D-Eingänge mit der MRAM-Datensammelleitung 3, D1 bis D272, verbunden sind und deren Ausgänge Q, durch TS1 bis TS272 bezeichnet, mit dem Ausgangsregister RCD verbunden sind. Die Daten von dem MRAM werden in RTS bei der Abstiegsflanke des Logiksignals RE, eines von der Einheit GM erzeugten Lesebefehls des MRAM über den leiter 7, gespeichert. Das Signal RE wird in der Einheit GM auf Grund des Signals TCD ausgelöst und wirkt auf die Erhöhungseingänge der D-Flip-Flop-Schaltungen des Registers RTS.
• Das zweite Schieberegister RCD ist in Fig. 8 dargestellt; es enthält d Parallel-Eingänge, die mit den Ausgängen von RTS verbunden und auf dieselbe Art und weise bezeichnet sind, TS1 bis TS272. Die Parallel-Eingänge sind in Gruppen zu 16 Eingängen in 16 identischen Teilregistern aufgeteilt, von denen nur zwei, das erste und das letzte, Teilregister dargestellt sind. Jedes Teilregister erhält ein Reihen-Eingangssignal von der Sammelleitung C, wie C1, C16, und enthält einen Reihen-Ausgang zu der Sammelleitung D, wie D1, D16. Ebenso wie für das Register RAB, werden die Taktsignale HBC und HPC geliefert, während die Verbindungen und die dadurch erzeugten Taktsignale HBD und HPD analog und mit denen, wie oben beschrieben in bezug auf die Fig. 4 und 5, vergleichbar sind. Andererseits, und dies in Abweichung vom Register RAB, sei es bemerkt, daß die Einfügungslogik der Informationsbits verwickelter ist. Im wesentlichen gibt es in RCD eine binäre Wahl für die Nutzinformation in bezug auf die Flip-Flop-Schaltungen 1-1, ..., 1-17; ...; 16-1,..., 16-17 der Teilregister und eine Wahl von eins zu vier für die Etlkettinformation betreffs der Flip- Flop-Schaltungen 1-18 bis 16-18. Die binären Wahlen, die sich entweder auf die Nutzinformatlon von i Bits des Pakets von der Sammelleitung C oder auf die Nutzinformation von i Bits des Pakets von dem Register RTS beziehen, werden innerhalb einer Taktimpulsperiode HBC mit Hilfe von Logikschaltungen mit drei NAND-Gattern 27 gemacht, die wie die Schaltungen 25 nach Fig. 6 arbeiten, aber in diesem Fall sind das logische Signal und dessen komplementäres Signal, die zu den Eingängen der Schaltungen 27 übertragen werden, die Signale K2 und K1, die durch die logische Schaltung nach Fig. 9 erhalten werden (UND-Gatterschaltung 31 und Inverter 32):
• K2 = HPC.TCD = PTCD
• Auf ähnliche Weise wird die Wahl von n Etikettbits von der Sammelleitung C, dem Register RTS, dem Register H oder dem Register C mit Hilfe logischer Schaltungen mit fünf NAND-Gattern 29 gemacht, welche die Signale K3, K4, K5 und K6 erhalten, die von der logischen Schaltung nach Fig. 9 auf Basis der logischen Signale HPC, TCD, CH und CG erzeugt worden sind.
• Beim Eingang und Ausgang des Registers SCD ändern die Daten ihren Zustand bei der Abstiegsflanke des zugeordneten Taktes, wie in dem Zeitdiagramm nach Fig. 10 dargestellt, wobei die Informationsbits nur durch ihre Reihennummern markiert sind, ausgenommen diejenigen, die von RTS herrühren, deren Reihennummern die Buchstaben TS vorhergehen. Das Synchronsignal ändert in den hohen Zustand während der Dauer der 16 Etikettbits. Es dauert also eine Taktimpulsperiode HBC bevor die Daten parallel an den 16 Leitungen vorhanden sind. Wenn es keine Etikettänderung gibt, sind die Daten D1 bis D16 an der Sammelleitung D und das Signal HPD gleich den Daten C1 bis C16, die von der Sammelleitung C erhalten werden und gleich dem Signal HPC, das um eine Zeitperiode T' verzögert ist. Der Wert von T' ist 18 Taktimpulsperioden HBC entsprechend gewählt worden. Es ist jedoch notwendig, HPD zu HBD zu synchronisieren. Dies erfolgt durch Verzögerung von PC um eine Taktperiode zum Erzeugen von PD, eher als das Verzögern von HPC um 273 Bits. Wie für das Register RAB, werden die Daten um 18 Bits und nicht um 17 Bits verzögert, und zwar mittels derselben Konstruktion, damit es möglich ist, HPD um nur ein Bit gegenüber HPC zu verzögern und auf einfache Weise zu gewährleisten, daß zwischen HPD und HBD Synchronisation beibehalten wird. Die 17 Flip-Flop-Schaltungen k-2 bis k-18 (wobei k von 1 bis 16 variiert) der 16 Teilschieberegister können mit dem Inhalt des Ausgangs-Pufferspeichers RTS vorgeladen werden, damit eine Übertragung eines Pakets im MRAM zu dem Eingangsregister RCD verwirklicht wird. Diese Vorladung wird dadurch verwirklicht, daß der Inhalt des Registers RTS den Eingängen der 272 D Flip-Flop-Schaltungen für die Dauer des von HPC herrührenden Hoch-Zustands-Signals PTCD zugeführt wird, unter der Bedingung jedoch, daß die Übertragungslogik dies erlaubt.
• Die letzte Flip-Flop-Schaltung 1-18 bis 16-18 der 16 Teilschieberegister kann mit dem Inhalt der Register G oder H zum Ändern des Etiketts eines Pakets vorgeladen werden. Dieser Ladevorgang wird auf eine Art und weise durchgeführt, die demjenigen entspricht, der obenstehend anhand der ausgewählten Entscheidungslogik beschrieben wurde. Diese Entscheidungslogik ist beispielsweise diejenige, die in der nachfolgenden Tabelle I angegeben ist, in der das Zeichen * einen logischen Zustand darstellt, der beliebig 1 oder 0 ist. TABELLE I Logikfunktion Daten Etikett keine Übertragung Übertragung Übertragung MRAM Übertragung H Übertragung G Bedingung K2 nicht erfüllt Bedingungen K4, K5 oder K6 nicht erfüllt
• Die logischen Funktionen K3, K4, K5 und K6 werden durch die logische Schaltung nach Fig. 9 verwirklicht (UND-Gatter 31, 33, NAND-Gatter 34 für K3, UND-Gatter 31 und 33 für K4, Inverter 35 und 36, UND-Gatter 31 und UND-Gatter 37 für K5 und UND-Gatter 38 für K6). Im wesentlichen wird Folgendes erzielt:
• Es dürfte aus dem obenstehenden einleuchten, daß das Steuersignal CG vorzugsweise statt des Steuersignals CH gewählt wird. Weiterhin sei es aus Fig. 10 bemerkt, daß es eine Etikettübertragung des Registers H gibt und zwar während der Übertragung eines Pakets von dem Register RCD, das einem Hoch-Zustand-Logiksignal K5 entspricht, wie in der Zeile 5 der obenstehenden Tabelle I angegeben, wobei HPC und TCD sich in dem hohen Zustand befinden und CH und CG in dem niedrigen Zustand.
• Fig. 11 zeigt als Blockschaltbild die Steuereinheit GM des MRAM und die nachfolgenden Figuren 12 bis 16 zeigen je einen Schnitt durch die Einheit GM oder werden benutzt zur Erläuterung der Wirkungsweise dieser Schnitte.
• Die Einheit GM für die Adreßsteuerung von MRAM durch. Sie besteht im wesentlichen aus 5 Blöcken:
• - dem Steuerblock von MRAM 41
• - dem Füllverhältnisblock 42
• - dem Schreibadreßanzeiger 43
• - dem Leseadreßanzeiger 44
• - der MRAM-schwellenschaltung 45.
• Im rechten Teil der Fig. 11 sind einige Elemente nach Fig. 3 vorhanden, wie das Register RTE und dessen Ausgang 5, MRAM, die Sammelleitung 3, die Adreßsammelleitung 2, das Pufferregister RTS und die Leiter 4 und 7. Der Steuerbiock 41 erhält das Taktsignal HAC, die logischen Signale PTAB und PTCD und, herrührend von dem Block 42, zwei logische Signale MRAMP und MRAMV. Die Signale PTAB und PTCD sind die durch die betreffenden Hoch-Zustandssignale HPA und HPC bewerteten Signale TAB und TCD. Die Signale MRAMP und MRAMV zeigen an, ob MRAM voll bzw. leer ist. Der Block 41 überträgt das Signal WE zu dem Schreibadreßanzeiger 43, zu einer Adreßbewertungseinheit 46, der Schaltung 45, dem Leiter 4 und das Signal RE zu einem Leseadreßanzeiger 44, einer Leseadreßbewertungseinheit 47, der Schaltung 45 und dem Leiter 7. Die Schaltung 45 erhält weiterhin die Signale MRAMP und MRAMV und überträgt ein Schwellensignal SMRAM. Der Schreibadreßanzeiger 43 überträgt über die Bewertungsschaltung 46, über die Adreßsammelleitung 2 die Schreibadresse in 8 Bits, bezeichnet als AW1 bis AW8 am Ausgang von 43, nachher als A0 bis A7 bezeichnet über die Sammelleitung 2 und unmittelbar die Bits AW1 bis AW8 samt dem signifikantesten Bit AW9, auch als PFE bezeichnet, zu dem Füllverhältnisblock 42. Auf ähnliche Weise überträgt der Leseadreßanzeiger 44 über die Bewertungsschaltung 47, über die Adreßsammelleitung 2 die Leseadresse in 8 Bits, bezeichnet als AR1 bis AR8 an dem Ausgang von 44, nachher als A0 bis A7 bezeichnet, über die Sammelleitung 2 und unmittelbar die Bits AR1 bis AR8 samt dem signifikantesten Bit AR9, auch bezeichnet als PFL, zu dem Füllverhältnisblock 42.
• Wie bereits obenstehend beschrieben, wird der Speicher MRAM als Warteliste gesteuert. Der Steuerblock 42 bestimmt die Schreib- und Lesezyklen als Funktion der Paketübertragungen von RAB zu MRAM und von MRAM zu RCD. Er zeigt ebenfalls, ob MRAM leer oder voll ist. Der Schreibadressenanzeiger 43 liefert die Speicherstelle, an der das in RAB und danach in RTE vorhandene Paket in MRAM hinein geschrieben werden soll. Nach jeder Lektüre wird er erhöht. Der Leseadreßanzeiger 44 liefert die Speicherstelle, an der das Paket ausgelesen werden soll um es in RTS und danach in RCD einzuschreiben. Nach jeder Lektüre wird er erhöht. Die Schwellenschaltung 45 liefert das Signal SMRAM, das angibt, ob MRAM über den Pegel einer vorgegebenen Schwelle in einem (nicht dargestellten) Register J, beispielsweise in der Schaltung 45, gefüllt ist.
• Die Tatsache, daß ein RAM benutzt wird zur Verwirklichung der erwünschten Funktion einer Warteliste verursacht die nachfolgenden Beschränkungen: erstens ist es nicht notwendig, an einer Stelle zu lesen, wo es keine Daten gibt; der Lesezähler muß also immer gegenüber dem Schreibzähler verzögert werden. Zweitens Schreiben ist nicht notwendig hinter der Speicherzone, die noch nicht gelesen wurde. Unter diesen Umständen ist es notwendig, die Lese- und Schreibfortschritte zu überwachen. Ein einfacher Vergleich der Anzeiger 43 und 44, die Zähler sind, ist unzureichend. Wegen der zyklischen Struktur ist jedoch der Schreibzähler bald größer, bald kleiner als der Lesezähler. Die betreffende Lösung besteht aus der Zuführung nur eines zusätzlichen Bit zu jedem Anzeigezähler um zu bestimmen, ob die Lese- und Schreibanzeiger sich in demselben Vorgang des RAM befinden oder in zwei angrenzenden Vorgängen. Die signifikantesten Bits werden als AW9 (PFE) und AR9 (PFL) bezeichnet. Der Vergleich der Schreib- und Leseadressen sowie ihre Signifikanz liefern die nachfolgenden Indikationen:
• - MRAM einwandfrei -> Genehmigung zum Lesen oder Schreiben
• - MRAM leer -> Lesen beenden
• - Uberlauf -> Lesen beenden
• - MRAM voll -> Schreiben beenden
• - Überlauf -> Schreiben beenden
• Die nachfolgende Tabelle II zeigt die Kriterien, welche die Entscheidungslogik erfüllen soll, was an erster Stelle durch den Füllverhältnisblock 42 durchgeführt wird zur Bestimmung der logischen Signale MRAMP und MRAMV und danach durch den Füllverhältnisblock 41 zur Bestimmung der logischen Signale WE und RE. TABELLE II ACTION MRAM richtig -> Lesen oder Schreiben MRAM leer -> Lesen beenden Überschreitung -> Lesen beenden Überschreitung -> Schreiben beenden MRAM voll -> Schreiben beenden
• Der Füllverhältnisblock 42 enthält an erster Stelle einen (nicht dargestellten) Registervergleicher, der die Bits AW1-AW8 und die Bits AR1-AR8 erhält und danach die Inhalte der Schreib- und Leseadreßanzeiger 43 bzw. 44 vergleicht. Der bekannte Vergleicher könnte beispielsweise durch mehrere digitale C-MOS integrierte Schaltungen vom HEF4585B-Typ, einen Vergleiche-durch-4-Bits-Vergleicher von Philips gebildet sein. Der Ausgang des Vergleichers in einem positiven logischen Zustand, wie dies in der vorliegenden Beschreibung meistens der Fall ist, wird durch die logischen Signale : AW = AR (gleiche Inhalte der Anzeiger für den hohen Pegel) und : AW > AR (der Schreibanzeiger vor dem Leseanzeiger für den hohen Pegel) gebildet. Der Füllverhältnisblock 42 enthält weiterhin die logische Schaltung nach Fig. 12, welche die logischen Signale PFE und PFL von dem Anzeigern 43 und 44, die logischen Signale : AW = AR und AW > AR von den Vergleichsregistern erhält und die Signale MRAMP und MRAMV liefert. Zum Erhalten der logischen Tabelle II in bezug auf MRAMV und MRAMP enthält die logische Schaltung nach Fig. 12 zwei EXKLUSIV-ODER-Gatter 49 und 51, zwei Inverter 52 und 53 und zwei UND-Gatter 54 und 55, die an ihren Ausgängen die Signale MRAMP bzw. MRAMV liefern. Das Gatter 49 erhält die Signale PFE und PFL, das Gatter 51 die Signale AW = AR und AW > AR, das gatter 54 erhält die Ausgangssignale der Gatter 49 und 51 und das Gatter 55 erhält das invertierte Ausgangssignal des Gatters 49 und das invertierte Signal AW > AR.
• Der Steuerblock 41 ist in Fig. 13 detailliert dargestellt und die Zeitdiagramme nach Fig. 16 werden dazu benutzt die Wirkungsweise zu erläutern. Für einen gleichen Lese- und Schreibvorgang in dem MRAM wird eine gleiche Struktur verwendet, die zwischen dem oberen (Schreiben) und unteren (Lesen) Teil der Fig. 13 dargestellt ist. Zu Erzeugen des Signale WE weist der Block 41 zwei Inverter 57, 58, eine D-Flip-Flop-Schaltung 51 auf, deren Ausgang als WRQ bezeichnet wird, und ein UND-Gatter 61, ein ODER-Gatter 62, eine D-Flip-Flop-Schaltung 63, deren Ausgang das Signal WE erzeugt und deren Q-Ausgang zum Null-Rückstellen der D-Flip-Flop- Schaltungen 65 und 66 und der D-Flip-Flop-Schaltungen 67 und 68 verwendet wird. Die betreffenden Q-Ausgänge der Flip-Flop-Schaltungen 65, 65 und 66 werden als Q1, Q2 bzw. Q3 bezeichnet und die Q-Ausgänge der Flip-Flop-Schaltungen 67 und 68, werden als RWE bzw. Q5 bezeichnet, wobei Q1, Q2, Q3, RWE und Q5 ebenfalls die von diesen Ausgängen gelieferten logischen Signale bezeichnen. Die Flip-Flop-Schaltungen 59 und 67 werden durch das Signal Q5 und die Flip-Flop-Schaltung 63 durch das Signal RWE null-rückgestellt. Das UND-Gatter 61 erhält das Signal WRQ und das invertierte Signal RRQ, wobei RRQ das entsprechende Lesesignal WRQ ist, und der Ausgang ist mit einem Eingang des ODER-Gatters 62 verbunden, das das Signal WE an einem anderen Eingang erhält. Der Ausgang des Gatters 62 ist mit dem D-Eingang der Flip- Flop-Schaltung 63 verbunden, die an dem Speichereingang das Taktsignal HAC erhält. Die Signale Q1, Q2 und Q3 werden den D-Eingängen der Flip-Flop-Schaltungen 64, 65 bzw. 66 zugeführt. Der Ausgang Q der Flip-Flop-Schaltung 64 ist mit dem Speichereingang der Flip-Flop-Schaltung 65 verbunden. Die Signale Q2 und Q3 werden einem Speichereingang der Flip-Flop-Schaltung 66 bzw. 67 zugeführt. Die Speichereingänge der Flip-Flop-Schaltungen 64 und 68 erhalten das invertierte Taktsignal HAC. Die entsprechenden Elemente, die das logische Signal RE erzeugen, werden als 107 bis 118 bezeichnet und die entsprechenden Signale RRQ, RRE sind dort vorhanden. Es gibt nur einen winzigen Unterschied zwischen dem oberen und unteren Teil des Diagramms nach Fig. 13, und zwar die Tatsache, daß die Flip-Flop-Schaltung 114 auf Basis des Q- Ausgangs der Flip-Flop-Schaltung 118 und nicht auf Basis des -Ausgangs der Flip- Flop-Schaltung 113 null-rückgestellt wird.
• Das Schaltbild ermöglicht die Erhaltung der erwünschten in Fig. 14 beschriebenen Zeitdiagramme, wobei vorausgesetzt wird, daß während eines Schreibantrags ein Leseantrag gemacht wird. Die gesamte Logik in Fig. 13 wird von dem HAC-Taktsignal gesteuert, dessen Frequenz höher sein soll als die der höheren der beiden Taktimpulse HBA und HRC, oder dieser höheren Frequenz entsprechen soll. Das Logik-Paketauszugssignal des Registers RTE, PTAB wird in 41 gespeichert, damit das Schreibantragssignal WRQ geliefert wird, unter der Bedingung jedoch, daß MRAM nicht voll ist, d.h.: MRAMP = 0, wenn nicht, geht das Paket verloren. Wenn MRAM sich nicht im Lesezyklus befindet, d.h. wenn RRQ = 0, siehe Fig. 14, wird WRQ, von dem vorausgesetzt wird, daß es den hohen Zustand hat, dafür sorgen, daß das Schreibsignal WE während 6,5 Perioden von HAC den wert 1 hat, während diese Dauer durch den Satz von Flip-Flop-Schaltungen 64, 65, 66 bestimmt wird. Wenn aber MRAM sich in dem Lesezyklus befindet, würde der Schreibzyklus 1,5 Perioden von HAC nachdem das Lesesignal RE, das das Ende des Lesezyklus angibt, in den niedrigen Zustand übergegangen war, ausgelöst. Das logische Signal PTCD wird, zum Lesen eines Pakets in dem MRAM und zum Speichern desselben in das Register RTS, gespeichert zum Liefern des Leseantragsignals RRQ, unter der Bedingung, daß MRAM nicht leer ist, d.h.: MRAMV = 0; wenn nicht, geht der Leseantrag verloren und RTS behält den vorhergehenden Inhalt. Wenn MRAM nicht am Schreibzyklus beteiligt ist, d.h., WRQ = 0, verursacht WRQ, das in den hohen Zustand übergeht, daß das Lesesignal während 6,5 Perioden von HAC den Wert 1 annimmt. Wenn aber MRAM einen Schreibzyklus beantragt oder am Schreibzyklus beteiligt ist, wie in Fig. 14 dargestellt, wird der Lesezyklus 1,5 Perioden von HAC nachdem das Schreibsignal, das das Ende des Schreibzyklus markiert, in den niedrigen Zustand übergegangen ist, ausgelöst. Der Schreib- und Leseantrag in dem MRAM werden also kompatibel gemacht, was eine totale Asynchronisation gewährleistet, die zwischen diesen Anträgen erforderlich ist und die Vorgänge in der oben stehenden Tabelle II werden einwandfrei durchgeführt.
• Der Schreibadreßanzeiger 43 nach Fig. 15 mit der Ausgangsanordnung 46 ist ein asynchroner 8-Bit-Zähler, der von 0 bis ... 255 zählt. Er wird bei jeder Abstiegsflanke von WE erhöht. Die Bits AW1 bis AW8 werden in einen Zustand niedriger Impedanz verschoben und werden während des hohen Zustandes von WE einer Adreßsammelleitung 2, A0-A7 von MRAM zugeführt. Das Bit AW9 ist das signifikanteste Schreibbit PFE. Fig. 15 zeigt ebenfalls die Elemente 44 und 47.
• Der Koppelpunkt enthält vorzugsweise auch die Schwellenschaltung von MRAM 45 nach Fig. 16. Diese Schaltung 45 liefert keinen direkten Beitrag zur Wirkung des Koppelpunktes, wohl aber einen indirekten Beitrag, und zwar über das Netzwerk, dem dieser Koppelpunkt zugeordnet ist. Im wesentlichen liefert die Schaltung 45 das logische Signal MSRAM, das die Information in bezug auf den Füllzustand von MRAM ist. Mittels des Netzwerkes kann diese Information die logischen Signale TAB und TCD beeinflussen. Die Schaltung 45 weist das Register J auf, das durch die parallelen Ausgänge J1 bis J7 mit den Eingängen P1 bis P7 eines Vorwärts-Rückwärts- Zählers 71 verbunden ist, und 4 NOR-Gatter 72, 73, 74 und 75. Das Gatter 72 erhält die Signale WE und RE und der Ausgang ist mit dem Dateneingang des Vorwärts- Rückwärts-Zählers 71 verbunden. Das Signal WE wird einem Eingang des Gatters 73 zugeführt, dessen zweiter Eingang mit dem Ausgang des gatters 74 verbunden ist. Das Signal RE wird einem Eingang des gatters 74 zugeführt, dessen zweiter Eingang mit dem Ausgang des Gatters 73 verbunden ist und dessen Ausgang mit dem Vorwärts- Rückwärts-Zählereingang des Zählers 71 verbunden ist. Das Gatter 75 erhält die Signale MRAMP und MRAMV und der Ausgang ist mit dem Rückstelleingang PE des Zählers 71 verbunden. Das Signal MRAMP wird ebenfalls dem Eingang P8 des Zählers 71 zugeführt. Das Register J weist den komplementären Wert einer Schwelle S auf, d.h.: 128-S, der Schwelle, mit der man den aktuellen Inhalt des MRAM vergleichen will. Das Signal SMRAM an dem Ausgang Q8 des Zählers 71 geht von dem niedrigen in den hohen Zustand, wenn MRAM über die Schwelle S hinaus gefüllt wird. Das Q8-Bit des Zählers gibt also an, wenn es 1 ist, daß MRAM bis über die Schwelle S hinaus gefüllt ist. Dies wird erreicht durch die tatsache, daß der Vorwärts-Rückwärts-Zähler 71 bei jedem Schreibbefehl erhöht wird und bei jedem Lesebefehl verringert wird. Es sei bemerkt, daß das Adressieren von MRAM über 7 Bits erfolgt, während der Zähler 71 über 8 Bits zählt. Wenn MRAM leer ist wird der Zähler 71 unmittelbar auf den Wert: 128-S für die Bits 1 bis 7 und auf Null für das Bit 8 gestellt. Wenn MRAM voll ist. wird der zähler 71 unmittelbar auf den Wert: 128-S für die Bits 1 bis 7 und auf 1 für das Bit 8 gestellt.
• Die zwei Ausführungsformen der Erfindung werden vorzugsweise in C- MOS-Technologie in Form einer oder zweier integrierter Schaltungselemente ausgebildet; wenn es zwei Elemente gibt, werden sie um einige Zentimeter auseinander eingefügt, und zwar wegen ihrer Wirkung, wobei eines derselben durch die Elemente DE, TEX, DI bzw. TIN in Fig. 2 gebildet wird.

Claims (8)

1. Koppelpunkt zwischen zwei unabhängig voneinander wirkenden Einwegsammelleitungen (A-B, C-D) zum ATD-Multiplexen digitaler Information, die aus aufeinanderfolgenden Datenpaketen fester Länge besteht, die über die obengenannten Sammelleitungen transportiert werden, wobei diese Pakete ein aus n Bits bestehendes Etikettfeld und ein aus i Bits bestehendes Informationsfeld aufweisen, wobei n und i Festwerte sind, so daß n + i = d ist, zum selektiven Übertragen digitaler Information von der einen Sammelleitung zu der anderen, dadurch gekennzeichnet, daß er durch zwei kombinierte integrierte Schaltungsblöcke gebildet wird, und zwar:

- einen ersten Schaltungsblock, der aus einer Kaskadenschaltung aus den nachfolgenden Elementen besteht, wobei diese Kaskadenschaltung sich zwischen der einen der genannten Sammelleitungen, der Ausgangssammelleitung, und der anderen, der Eingangssammelleitung, befindet:

a) einem ersten Schieberegister (RAB) mit Reihe-Eingängen (einem Reihe- Eingang) und d Parallel-Ausgängen, das in dem Ausgangssaminelleitungsabschnitt vorgesehen ist,

b) einem ersten Pufferregister (RTE) mit d Parallel-Eingängen und d Parallel-Ausgängen,

c) einem RAM-Speicher (MRAM) mit in d-Bit-Speicherstellen mit einer Adreßsammelleitung (2) für die in Stellen,

d) einem zweiten Pufferspeicher (RTS) mit d Parallel-Eingängen und d Parallel-Ausgängen,

e) einem zweiten Schieberegister (RCD) mit d Parallel-Eingängen und Reihe- Ausgängen (einem Reihe-Ausgang), das in dem Eingangssammelleitungsabschnitt vorgesehen ist,

- und einen zweiten logischen Schaltentscheidungsblock mit mindestens einer gegenüber der Ausgangs- und Eingangssammelleitung symmetrisch vorgesehenen, einer vorprogrammierten Entscheidungstabelle (TEX, TIN) zugeordneten Paketauszugs- (DE)(bzw. -einfüge)entseheidungseinheit (DI), die die Etikettdaten der Pakete über die Ausgangssammelleitung (bzw. über die Eingangssammelleitung) (A-B, C-D) erhält und über die obengenannte Adreßsammelleitung (2) eine Steuereinheit (GM) des damit verbundenen RAM steuert, während die Steuereinheit den RAM als wenigstens eine Paketwärteliste steuert und dazu ein Taktimpulssignal HAC erhält, wobei weiterhin Leiter zum Synchronisieren des Bit-Taktimpulses (HBA, HBB, HBC, HBD), des Etikettaktimpulses (HEAB, HECD) und des Pakettaktimpulses (HPA, HPB, HPC, HPD) vorgesehen sind, und wobei der nicht-destruktive Auszug von Paketen über die Ausgangsammelleitung sowie das Einfügen der Pakete über die Eingangssammelleitung auf gegenseitig synchrone Weise erfolgt.

2. Koppelpunkt zwischen zwei Sammelleitungen (A-B, C-D) nach Anspruch 1, dadurch gekennzeichnet, daß der zweite Funktionsblock weiterhin innere Register (E, F, G, H )aufweist, die mit den Etikettwerten geladen sind, wobei jedes dieser Register einen parallelen Ausgang aufweist, der durch ein externes Signal (CE, CF, CG, CH) an (den) parallelen Eingängen der Etikettfelder des ersten Schieberegisters, des ersten Pufferregisters bzw. des zweiten Schieberegisters geschaltet wird.

3. Koppelpunkt zwischen zwei Sammelleitungen (A-B, C-D) nach Anspruch 1 oder 2, derart, daß d ≥ 144 ist.

4. Koppelpunkt zwischen zwei Sammelleitungen (A-B, C-D) nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß er in Form eines Teils einer einzigen integrierten Schaltung ausgebildet ist.

5. Koppelpunkt zwischen zwei Sammelleitungen (A-B, C-D) nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß er in Form zweier Teile einer integrierten Schaltung ausgebildet ist, wobei ein erster Teil mit den genannten Paket- Entscheidungsauszug-und-einfügeelementen (DE, DI) sowie den genannten vorprogrammierten Entscheidungstabellen (TEX, TIN) und ein zweiter Teil mit den anderen Elementen des Koppelpunktes (RAB, RTE, MRAM, RTS, RCD) versehen ist.

6. Koppelpunkt nach Anspruch 5, dadurch gekennzeichnet, daß der genannte erste und zweite Teil der integrierten Schaltung im Hinblick auf ihre Wirkung in einem Abstand einiger Zentimeter voneinander vorgesehen sind.

7. Koppelpunkt zwischen zwei Sammelleitungen (A-B, C-D) nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, daß er in C-MOS-Technologie ausgebildet ist.

8. Koppelpunkt zwischen zwei Sammelleitungen (A-B, C-D) nach einem der Ansprüche 1 bis 7, dadurch gekennzeichnet, daß er erste (RAB) bzw. zweite (RCD) Schieberegister mit 16 Reihen-Eingängen und 16 Reihen-Ausgängen aufweist zum Enthalten von Paketen einer Länge d gleich wenigstens 272 Bits, wobei der Speicher RAM (MRAM) mindestens 128 Wortstellen von 272 Bits oder mehr aufweist.