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Die vorliegende Erfindung betrifft den Bereich
der asynchronen zeitweiligen Vermittlung. Insbesondere
betrifft die Erfindung Kommunikationssysteme, die mit
asynchronen zeitweiligen Netzwerken verbunden sind und
die Kommunikation im verbindungslosen Modus zwischen
den Endgeräten ermöglichen.
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Die asynchronen zeitweiligen Netzwerke sind für
die Kommunikation im Verbindungsmodus angelegt, daß
heißt, daß vor jeder Informationsübertragung eine
Verbindung mit Reservierung der Betriebsmittel zwischen
den Endgeräten hergestellt werden muß. Die lokalen
Netze des Unternehmens (LAN - "Local Area Network" in
der angelsächsischen Terminologie) gewähren
verbindungslose Dienste, und ein Endgerät kann ständig
Information zu einem anderen Endgerät aussenden, wobei
einzig die Adresse des Zielendgeräts angegeben wird,
ohne daß zuvor eine Verbindung hergestellt werden muß.
Ein verbindungsloser Dienst ist für Anwendungen in der
Datenübertragung notwendig, bei welchen a priori nicht
bekannt ist:
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- mit welchen anderen Endgeräten das anfragende
Endgerät schließlich Informationen austauscht;
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- welches Informationsvolumen in welchem Zeitraum
und mit welchem Durchsatz das anfragende Endgerät
übertragen wird; und
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- der Zeitpunkt, zu dem das anfragende Endgerät
übertragen wird.
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Im Prinzip wird der Dienst mit Verbindung durch
eine derartige Unvorhersehbarkeit im Bereich der
Kommunikationsparameter kaum rentabel. Die
Belegungsrate der Verbindung ist nicht bekannt, und die Dauer
der Herstellung der Verbindung bis zum Eintreffen einer
Übertragungsanforderung könnte in bezug auf die Dauer
der Informationsübertragung unverhältnismäßig sein.
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Im allgemeinen wird die asynchrone zeitweilige
Technik aufgrund ihrer Geschwindigkeit als sehr gute
technische Lösung für die Vermittlung angesehen und
ihre Verwendung wird für den Aufbau zukünftiger
dienstintegrierter digitaler Breitbandnetze (ISBN-BB)
erwogen. Unter Berücksichtigung der Qualitäten und
Vorteile, die diese Technik bietet, ist es wünschenswert,
daß sie verschiedenen Kommunikationsanforderungen
gerecht werden kann. Ein asynchrones zeitweiliges Netz
muß den Anforderungen von verbindungslosen Diensten
gerecht werden können und sei es nur, um ebenso im
privaten Bereich der lokalen Netzwerke des Unternehmens
eingesetzt werden zu können.
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Die vorliegende Erfindung hat die Schaffung
ergänzender Kommunikationssysteme zur Aufgabe, die zur
Erstellung von asynchronen zeitweiligen Netzen dienen
und diesen die Funktionalitäten der verbindungslosen
Art verleihen sollen.
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Zu diesem Zweck ist ein erfindungsgemäßes
Kommunikationssystem, mit dem ein asynchrones
zeitweiliges Netz versehen wird und das die Kommunikation
zwischen Endgeräten über dieses Netz im
verbindungslosen Modus ermöglicht, dadurch gekennzeichnet, daß das
System Mittel umfaßt zur Steuerung der Erstellung und
Nutzung eines virtuellen Kommunikationsringes, mit dem
die Endgeräte verbunden sind, die zur Kommunikation
untereinander im verbindungslosen Modus imstande sind,
und über den erste Datenzellen übertragen werden, die
zu übertragende Informationsblöcke enthalten, wobei die
Steuermittel Mittel enthalten, die über das Netz mit
jedem der Endgeräte verbunden sind, um die Anfragen zur
Verbindung/Trennung zu steuern, die von den Endgeräten
ausgehen, um den mit dem Ring verbundenen Endgeräten
Informationen bezüglich der Wegewahl für die Zellen zu
liefern, sowie Mittel, die in den Endgeräten verteilt
sind und die Endgeräte an den virtuellen Ring
anschließen, um die Erzeugung, den Empfang und die Übertragung
der ersten Datenzellen zu steuern.
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Vorzugsweise umfassen die Mittel, die in den
Endgeräten verteilt sind, in jedem dieser Endgeräte
Demultiplexer- und Multiplexermittel zur Trennung der
ersten Datenzellen des virtuellen Rings und zweiten
Datenzellen, die nicht zu dem virtuellen Ring gehören
und von denselben asynchronen zeitweiligen Multiplexern
des Netzes geleitet werden, Mittel für den Nachweis und
Empfang der ersten, für das Endgerät bestimmten
Datenzellen, Mittel zum Auslesen und Speichern der
Informationsblöcke und Quellenadressen, die in den empfangenen
ersten Datenzellen ausgelesen werden, in
chronologischer Reihenfolge ihrer Ankunft, Mittel zur
übermittlung im virtuellen Ring der vollen ersten Datenzellen,
die für andere Endgeräte bestimmt sind, und Mittel zum
Einfügen der zu übertragenden Informationsblöcke und
Adressen in die leeren ersten Datenzellen, um die
ersten Zellen mit den Blöcken und Adressen im virtuellen
Ring zu übertragen.
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Ein besseres Verständnis der Erfindung wird durch
die folgende Beschreibung mehrerer bevorzugter
Ausführungsbeispiele des erfindungsgemäßen
Kommunikationssystems möglich, wobei auf die entsprechenden
beigefügten Zeichnungen Bezug genommen wird, von welchen:
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- Fig. 1 schematisch den Aufbau eines asynchronen
zeitweiligen Netzes zeigt, das mit einem
erfindungsgemäßen Kommunikationssystem ausgestattet ist;
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- Fig. 2 die Struktur der Datenzellen zeigt, die
in einem virtuellen Ring des erfindungsgemäßen
Kommunikationssystems geleitet werden;
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- Fig. 3 die Einteilung eines zu übertragenden
Informationsrasters in mehrere Informationsblöcke und
das Einsetzen von verschiedenen Blöcken in die Zellen
des Ringes zeigt;
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- Fig. 4 ein Blockdiagramm einer
Ringadapterschaltung ist, die in jedem der mit dem Netz
verbundenen Endgeräte enthalten ist;
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- Fig. 5 ein Blockdiagramm einer
Ringpilotschaltung ist, die in einem der mit dem Netz verbundenen
Endgeräte enthalten ist;
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- Fig. 6 ein Chronogramm ist, welches das
Einfügen einer leeren Zelle in den virtuellen Ring des
Kommunikationssystems zeigt; und
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- Fig. 7 eine Wahrheitstafel in bezug auf die
Funktionsweise der Ringpilotschaltung ist.
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Mit Bezugnahme auf Fig. 1 ist ein
erfindungsgemäßes Kommunikationssystem im verbindungslosen Modus
und in Form eines virtuellen Ringes in ein asynchrones
zeitweiliges Netz RA eingebaut. Eine Vielzahl von
Endgeräten TE ist mit den Vermittlungsknoten N
verbunden. Bidirektionale asynchrone Zeitmultiplexer MN
verbinden die Knoten N und bilden ein Netz mit einer
beliebigen Struktur. Andere bidirektionale asynchrone
Zeitmultiplexer MT verbinden die Endgeräte TE mit den
Knoten N. In dem Moment, der in Fig. 1 betrachtet wird,
sind vier Endgeräte TE&sub1; bis TE&sub4; durch den virtuellen
Ring verbunden. Die Datenübertragung im virtuellen Ring
verläuft in eine Richtung. Die Datenführung über den
virtuellen Ring ist in Fig. 1 durch die strichlierten
Pfeile dargestellt. In dem Netz RA ist eine
Ringverwaltungsvorrichtung GA zur Verwaltung des
virtuellen Ringes vorgesehen. Die Vorrichtung GA ist mit
einem Knoten des Netzes RA verbunden und in dem Netz
integriert. Gemäß einem Ausführungsbeispiel liegt die
Vorrichtung GA genau genommen außerhalb eines Netzes RA
und weist die Form eines Endgeräts TE auf, dessen
Aufgabe die Verwaltung des virtuellen Ringes ist.
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Außer den Datenzellen, die Leitungen mit
Verbindung betreffen, befördert ein Multiplexer MT, der
ein Endgerät TEn des virtuellen Ringes anschließt, in
jede Übertragungsrichtung Datenzellen CA mit einer
festgesetzten Länge bei einem vorbestimmten Durchsatz.
Die Datenzellen CA gehören zu dem virtuellen Ring und
betreffen die verbindungslosen Leitungen.
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Die Struktur einer Zelle CA ist in Fig. 2
dargestellt. Eine Zelle CA besteht aus einer Kennung ET und
einem Informationsblock BI.
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Die Kennung ET umfaßt einen Leitwegkode MA, einen
Unterscheidungskode MD und zwei Signalisierungsbits LIB
und FOL.
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Der Leitwegkode MA ermöglicht die Leitung der
Zellen über das Netz RA. Allgemein wird eine Zelle CA,
die von einem Endgerät TEn des Ringes empfangen wird
und einen Leitwegkode MAn enthält, durch dieses mit
einem anderen Leitwegkode MAn+1≠/MAn zu dem folgenden
Endgerät TEn+1 des virtuellen Ringes übermittelt. Die
Ringverwaltungsvorrichtung GA befiehlt bei jeder
Modifikation des virtuellen Ringes durch Anschluß oder
Trennung eines oder mehrerer Endgeräte TEn in dem Ring
das Laden neuer Leitwegtabellen in den verschiedenen
Knoten N des Netzes RA und übermittelt den Endgeräten
des virtuellen Ringes die entsprechenden Leitwegkodes
RA.
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Der Unterscheidungskode MD enthält eine
Quellenadresse AS und eine Zieladresse AD, die einer
Adresse des Terminals TE, in der die Daten im Block BI
der Zelle enthalten sind, beziehungsweise einer Adresse
des Zielendgerätes TE dieser Daten entsprechen.
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Mit Bezugnahme auf Fig. 3 weist ein
Informationsraster IFO, der durch ein Endgerät TEn im
verbindungslosen Modus zu einem anderen Endgerät TEm des Ringes
übertragen wird, eine beliebige Länge auf und ist in
mehrere Datengruppen, beispielsweise GD1 bis GD4,
unterteilt, die in den Informationsblöcken BI1 bis bzw.
BI4 der Zellen CA1 bis bzw. CA4 enthalten sind, die der
Reihe nach von dem Endgerät TEn übertragen werden.
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Das Bit LIB im Zustand "1" zeigt an, daß die
Zelle CA frei ist und einen Informationsblock BI
empfangen kann. Das Bit LIB im Zustand "0" zeigt an,
daß die Zelle CA besetzt ist und einen gültigen
Informationsblock BI befördert.
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Das Bit FOL wird durch das Endgerät in den
Zustand "1" gebracht, wobei dieses TEn mit einer
Datengruppe GD in der Zelle CA belegt ist. Ein Endgerät TEp
hat die besondere Aufgabe, den Durchsatz in dem
virtuellen Ring zu regulieren und die Zellen, die in dem
Ring geleitet werden, zu steuern. Das Endgerät TEp wird
in der Folge "Pilotendgerät" genannt. Das Pilotendgerät
TEp bringt systematisch die Bits FOL aller vollen
Zellen CA (LIB = "0"), die es im virtuellen Ring
empfängt, in den Zustand "0", bevor sie im virtuellen
Ring übermittelt werden. Wenn das Pilotendgerät TE eine
volle Zelle CA mit dem Bit FOL = "0" empfängt, leitet
es davon ab, daß der Unterscheidungskode MD falsch ist,
da die Zelle CA einen Umlauf oder höchstens zwei
Umläufe in dem Ring ausgeführt hat und keines der
Endgeräte TEn die Zelle als eine Zelle erkannt hat, für
die es bestimmt ist, und folglich scheidet das
Pilotendgerät TEp die Zelle CA aus, indem sie nicht in
den virtuellen Ring übermittelt wird.
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Mit Bezugnahme auf Fig. 4 ist jedes der Endgeräte
TEn mit einer Ringadapterschaltung 1 versehen, die nun
beschrieben wird. Die Ringadapterschaltung 1 umfaßt
eine Zellenempfangsschaltung 10 und eine
Zellenübertragungsschaltung 11.
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In dem Endgerät TEn sind die Multiplexer, die in
den bidirektionalen Multiplexer MT eingehen und von
diesem ausgehen, mit einer Demultiplexerschaltung 2
beziehungsweise mit einer Multiplexerschaltung 3
verbunden. Die Demultiplexer- 2 und Multiplexerschaltung 3
besitzen im wesentlichen die Aufgabe, die ersten und
zweiten Kanäle zu trennen, die den zum virtuellen Ring
gehörigen Datenzellen CA bzw. den anderen, nicht zum
virtuellen Ring gehörigen Datenzellen PA entsprechen.
Der erste Ausgang und Eingang, 20 und 30, der
Schaltungen 2 bzw. 3, sind mit einer bidirektionalen
Verbindung LA verbunden, die die Zellen PA zu den
entsprechenden Verarbeitungsschaltungen des Endgeräts TEn
leitet. Der zweite Ausgang und Eingang, 21 und 31, der
Schaltungen 2 und 3, sind mit der
Zellenempfangsschaltung 10 bzw. der Zellenübertragungsschaltung 11
verbunden.
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Die Zellenempfangsschaltung 10 umfaßt im
wesentlichen Eingangsschieberegister 100 und 101, eine
Synchronisierschaltung 102, Kodekomperatoren 103 und 103a,
einen Zähler 104 und Empfangswarteschlangen 105.
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Die Zellen CA werden in gereihter Form von der
Demultiplexerschaltung 2 abgegeben und zu den
Dateneingängen Serie D der Schieberegister 100 und 101 und zu
einem entsprechenden Eingang der Synchronisierschaltung
102 gesteuert.
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Die Synchronisierschaltung 102 empfängt die
Zellen CA und gibt beim Ausgang ein Bitrhythmustaktsignal
HB und ein Rasteranfangssignal DT aus, um im Zustand
"1" den Empfang einer ersten Zelle CA1 (Fig. 3)
anzuzeigen, die eine erste Datengruppe GD1 (Fig 3) eines
Informationsrasters IFO befördert, die über den Ring
übertragen wird.
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Das Taktsignal HB wird direkt zu einem
Takteingang CL des Schieberegisters 100 und über ein UND-
Gatter 1010 zu einem anderen Takteingang CL des
Schieberegisters 101 gesteuert.
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Die Bits der Zellen CA werden der Reihe nach und
kontinuierlich in das Schieberegister 100 geladen. Das
Register 100 umfaßt vier Bereiche, die dem Leitwegkode
MA, dem Signalisierungsbit LIB, dem Signalisierungsbit
FOL bzw. dem Unterscheidungskode MD entsprechen.
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Die Aufgabe des Komparators 103 ist der Nachweis,
daß eine Kennung ET in das Register 100 geladen wurde,
um dem Empfang einer Datenzelle CA zu signalisieren.
Der Komparator 103 empfängt bei den ersten Eingängen
einen Teil des Leitwegkodes MA*, der allen Leitwegkodes
MA, die in den Zellen CA enthalten sind, gleich ist.
Die zweiten Eingänge des Komparators 103 sind mit den
parallelen Ausgängen des Registers 100 verbunden, die
dem Bereich des Kodes MA entsprechen. Wenn eine Zelle
CA nachgewiesen wird, wird von dem Komparator 103 beim
Ausgang ein Impuls CR = "1" ausgegeben. Der Impuls CR
wird zu einem ersten Eingang eines UND-Gatters 1030 und
zu einem Aktivierungseingang des Komparators 103a
gesteuert.
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Der Komparator 103a wird durch den Impuls CR
= "1", der von dem Komparator 103 geliefert wird,
aktiviert. Der Komparator 103a erfaßt in dem Register 100
die Unterscheidungskodes MD, die eine Zieladresse AD
enthalten, die mit einer Adresse ADn, die dem Endgerät
TEn entspricht, identisch ist. Wenn eine Adresse AD
= ADn in dem entsprechenden Bereich des Kodes MD des
Registers 100 nachgewiesen wird, steht der Empfang
einer Zelle CA bevor, die für das Endgerät TEn bestimmt
ist, und der Komparator 103a gibt einen Impuls CRa
= "1" aus. Der Impuls CRa wird zu einem
Initialisierungseingang RAZ des Zählers 104 und zu einem ersten Eingang
eines UND-Gatters 1031 gesteuert.
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Der Zähler 104 ist ein Binärzähler Modulo N,
wobei N die Länge der Bitanzahl des Informationsblock
BI einer Zelle CA ist. Der Inhalt des Zählers 194 wird
zyklisch durch das Taktsignal HB inkrementiert. Der
Zähler 104 blockiert, wenn sein Inhalt den Wert N
erreicht und wird durch den Impuls CRa = "1"
deblockiert und auf Null zurückgestellt. Ein Signal SI
wird von dem Zähler 104 ausgegeben. Das Signal SI ist
im Zustand "0" bzw. im Zustand "1", wenn der Zähler 104
blockiert oder wenn er deblockiert ist.
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Wenn eine Zelle CA, die für das Endgerät TEn
bestimmt ist, empfangen werden soll, deblockiert der
Impuls CRa = "1" den Zähler 104 und das Signal SI kommt
in den Zustand "1". Das Signal SI "1" öffnet das UND-
Gatter 1010 und das Taktsignal HB wird an den Eingang
CL des Registers 101 gesteuert. Danach wird der
Informationsblock BI der Zelle CA, die empfangen werden
soll, Bit für Bit in das Register 101 geladen. Wenn das
Signal SI in den Zustand "0" umschaltet, wird der
gesamte Informationsblock BI der Zelle CA in das Register
101 geladen. Die absteigende Flanke, von "1" auf "0",
des Signals SI regelt in den Empfangswarteschlangen 105
die Ladung des Zustandes des Anfangssignals des Rasters
DR, der von der Synchronisierschaltung 102 geliefert
wird, des Informationsblocks BI, der von den
entsprechenden parallelen Ausgängen des Registers 101
geliefert wird, und der Quellenadresse AD, die in dem
Unterscheidungskode MD enthalten ist und von den
entsprechenden
parallelen Ausgängen des Registers 100
geliefert wird. Die Empfangswarteschlangen 105 sind vom
FIFO-Typ und speichern die Informationen DT, BI und AS
in chronologischer Reihenfolge der Ankunft der Zellen
CA. Die in den Empfangswarteschlangen 105 gespeicherten
Informationen werden danach zu den höheren
Verarbeitungsschichten des Endgeräts TEn übertragen.
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In der Zellenempfangsschaltung 10 sind auch ein
logischer Inverter 1032 und ein NOR-Gatter 1033
vorgesehen und mit den UND-Gattern 1030 und 1031 verbunden,
um ein Signal CLI zu erzeugen, das für die
Zellenübertragungsschaltung 11 bestimmt ist. Das Signal CLI im
Zustand "1" zeigt der Zellenübertragungsschaltung 11
an, daß eine freie Zelle Ca zur Verfügung steht und für
den Empfang eines Informationsblocks BI zur Übertragung
im virtuellen Ring bereit ist. Das Signal CLI wird in
der Empfangsschaltung 10 abhängig von den Signalen CR,
CRa und LIB erzeugt und ist im Zustand "1", wenn eine
freie Zelle CA in der Schaltung 10 empfangen wird oder
wenn eine volle Zelle CA, die für das Endgerät TEn
bestimmt ist, empfangen wird und wird frei, nachdem der
Informationsblock BI, den sie enthält, zu den
Empfangswarteschlagen 105 übertragen wurde. Das Signal LIB wird
direkt zu einem zweiten Eingang des UND-Gatters 1030
und über den Inverter 1032 zu einem zweiten Eingang des
UND-Gatters 1031 gesteuert. Die Ausgänge der UND-Gatter
1030 und 1031 sind mit dem ersten bzw. zweiten Eingang
des NOR-Gatters 1033 verbunden. Das NOR-Gatter 1033
liefert das Signal CLI.
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Die Zellenübertragungsschaltung 11 umfaßt im
wesentlichen die Übertragungswarteschlangen 110, die
Ausgangsschieberegister 111 und 112, einen ersten
Zähler 113, einen Multiplexer 114 und einen zweiten Zähler
115.
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Die Informationen DT, BI und MD, die von den
höheren Verarbeitungsschichten des Endgeräts TEn
übertragen werden, sind in den Übertragungswarteschlangen
110 gespeichert. Außer den Information DT, BI und MD
geben die Warteschlangen 110 ein Signal FNV aus, das im
Zustand "1" anzeigt, daß die Warteschlangen 110 nicht
leer sind, und im komplementären Zustand FNV = "0"
anzeigt, daß die Warteschlangen 110 leer sind.
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Das Register 111 umfaßt vier Bereiche, die dem
Leitwegkode MA, dem Signalisierungsbit FOL, dem
Signalisierungsbit LIB bzw. dem Unterscheidungskode MD
entsprechen. Das Register 112 umfaßt einen einzigen
Bereich, der für den Empfang eines Informationsblocks BI
bestimmt ist. Die beiden Register 111 und 112 sind in
Serie geschaltet. Ein Ausgang der Datenserie Q des
Registers 112 ist mit einem Eingang der Datenserie D
des Registers 111 verbunden. Ein Bitrhythmustaktsignal
HB wird zu den Takteingängen CL der Register 111 und
112 gesteuert. Die Informationen MD und 31, die von den
Übertragungswarteschlangen 110 geliefert werden, werden
zu den entsprechenden parallelen Eingängen der Register
111 bzw. 112 gesteuert. Der Leitwegkode MA wird zu den
entsprechenden parallelen Eingängen des Registers 111
gesteuert. Ein paralleler Eingang des Registers, der
dem Bereich des Bit FOL entspricht, wird in den Zustand
"1" gebracht. Ein anderer paralleler Eingang des
Registers 111, der dem Bereich des Bit LIB entspricht, ist
mit einem Ausgang eines UND-Gatters 116 über einen
logischen Inverter 1160 verbunden und empfängt einen
Impuls TB.
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Der Zähler 113 ist ein Binärzähler Modulo M,
wobei M die Länge der Anzahl der Bits einer Zelle CA
ist. Der Inhalt des Zählers 113 wird zyklisch durch das
Taktsignal HB inkrementiert. Der Zähler 113 blockiert,
wenn sein Inhalt den Wert M erreicht und wird durch den
Impuls CLI = "1", der von der Zellenempfangsschaltung
10 übertragen wird, wenn eine leere Zelle CA verfügbar
ist, deblockiert und auf Null zurückgestellt. Ein
Signal CT wird von dem Zähler 113 ausgegeben und zu
einem Eingang der Multiplexersteuerung 114 gesteuert.
Das Signal CT ist im Zustand "0" bzw. im Zustand "1",
wenn der Zähler 113 blockiert oder wenn er deblockiert
ist.
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Wenn der Impuls CLI nicht aktiv und somit im
Zustand "0" ist, muß der Ausgang 21 der
Demultiplexerschaltung 2 so auf den Eingang 31 der
Multiplexerschaltung 3 zur Schleife geschaltet sein, daß die von der
Empfangsschaltung 10 empfangenen vollen Zellen CA zu
dem asynchronen Multiplexer MT übermittelt werden. Bei
der obengenannten Figur bleibt der Zähler 113 blockiert
und das Signal CT im Zustand "0" wählt einen ersten
Eingang des Multiplexers 114, der mit einem
Datenausgang Q des Registers 100 in der Empfangsschaltung 10
verbunden ist. Ein Ausgang des Multiplexers 114 ist mit
dem Eingang 31 der Multiplexerschaltung 3 verbunden und
die vollen Zellen CA werden von dem Ausgang 21 der
Schaltung 2 zu dem Eingang 31 der Schaltung 3 über das
Register 100 und den Multiplexer 114 übertragen.
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Wenn der Impuls CLI in den Zustand "1" gelangt,
das heißt, wenn eine freie Zelle CA verfügbar ist, wird
der Zähler 113 deblockiert und auf Null gestellt und
das Signal CT schaltet für einen Zeitraum, der der
Übertragung einer Zelle CA entspricht, in den Zustand
"1" um. Das Signal CT = "1" wählt einen zweiten Eingang
des Multiplexers 114, einen Eingang, der mit einem
Datenausgang der Serie Q des Registers 111 verbunden
ist. Je nach Fall wird eine leere Zelle CA oder eine
Zelle CA, die einen, von den Warteschlangen 110
kommenden Informationsblock BI enthält, zu dem Eingang
31 der Schaltung 3 durch die Register 111 und 112
übertragen.
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Der Impuls CT wird zu den Ladungssteuereingängen
LD der Register 111 und 112 und zu einem ersten Eingang
des UND-Gatters 116 gesteuert. Der zweite und dritte
Eingang des UND-Gatters 116 empfängt ein Signal AT bzw.
das Signal FNV, die von den Übertragungswarteschlangen
110 geliefert werden. Ein Ausgang des UND-Gatters 116
gibt den Impuls TB aus, der zu einem parallelen Eingang
des Registers 111 über den Inverter 1160 gesteuert
wird. Der Impuls TB wird ebenso zu einem Steuereingang
der Übertragungswarteschlangen 110 gesteuert und
befiehlt durch einen Zustand "1" die Übertragung der
Informationen BI und MD zu den entsprechenden
parallelen Eingängen der Register 111 und 112.
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Wenn das UND-Gatter 116 durch eines der Signale
AT oder FNV im Zustand "0" geschlossen wird, geht der
Impuls CLI nicht durch das UND-Gatter 116 und folglich
wird der Impuls TB = "1" nicht erzeugt. Die
Informationen BI und MD bleiben somit in den Warteschlangen 110
und werden nicht in die Register 111 und 112 geladen,
und der Impuls CLI befiehlt in dem Register 111 die
Ladung eines Bit FOL = "1", eines Bit LIB = = "1" und
eines Leitwegkodes MA, und eine leere Zelle CA wird zu
dem Multiplexer MT übertragen.
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Wenn das UND-Gatter 116 offen ist, AT.FNV = "1",
befiehlt der Impuls TB = "1" die Ladung des Bit LIB
= = "0" und der Informationen BI und MD in die
Register 111 und 112. Somit wird eine volle Zelle CA zu
dem Multiplexer MT übertragen.
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Das Signal AT wird durch Mittel in Form des
Zählers 115 und eines NAND-Gatters 1150 zur Regulierung
der Übertragungsrate des Endgeräts erzeugt.
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Der Zähler 115 ist ein Binärzähler. Der Zähler
115 wird durch die Impulse TB = "1", die zu seinem
Takteingang gesteuert werden, inkrementiert. Wenn in
dem Zähler 115 ein Maximalwert P erreicht ist, wird
dieser blockiert und gibt ein Signal CB im Zustand "1"
aus. Der Zähler 115 wird periodisch durch ein
Niederfrequenz-Taktsignal SD mit der Periode T
initialisiert. Das Signal CB wird zu einem ersten
Eingang des NAND-Gatters 1150 gesteuert. Ein zweiter
Eingang des Gatters 1150 empfängt das Anfangssignal des
Rasters DT, das von den Übertragungswarteschlangen 110
ausgegeben wird. Beim Ausgang gibt das NAND-Gatter 1150
das Signal AT aus.
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Der Wert P stellt ein Guthaben in der Anzahl der
Informationsblöcke dar, das dem Endgerät TEn zugeordnet
wird, so daß dieser nicht alle Betriebsmittel zu Lasten
des virtuellen Ringes monopolisiert. Wenn das Endgerät
TEn sein Guthaben aufgebraucht hat, kommt das Signal CB
in den Zustand "1". Das Signal CB wird erst dann
berücksichtigt und befiehlt erst dann die Umschaltung
des Signals AT vom Zustand "1" in den Zustand "0", wenn
der letzte Informationsblock 31 des in Übertragung
befindlichen Pakets übertragen wurde, das heißt, wenn
ein Übergang in den Zustand "1" des
Rasteranfangssignals DT nachgewiesen wird.
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Mit Bezugnahme auf Fig. 5 ist in dem
Pilotendgerät TEp eine Ringpilotschaltung 4 vorgesehen, die
zwischen der Demultiplexerschaltung 2 und der
Ringadapterschaltung 1, die in dem Pilotendgerät TEp
enthalten sind, eingebaut ist.
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Eine Hauptfunktion der Ringpilotschaltung 4 ist
die Regulierung des Durchsatzes der Zellen CA im
virtuellen Ring, indem sie je nach Fall leere Zellen CA
erzeugt und ausscheidet. Eine andere Aufgabe der
Ringpilotschaltung 4 ist die Steuerung der Zellen CA,
die in dem virtuellen Ring geleitet werden, um die
vollen Datenzellen auszuscheiden, die mehr als eine
vorbestimmte Anzahl an Umläufen im virtuellen Ring
durchgeführt haben, und um somit zu vermeiden, daß die
veränderten Zellen CA nicht unendlich im Ring umlaufen
können.
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Die Ringpilotschaltung 4 umfaßt im wesentlichen
ein Eingangsschieberegister 40, ein
Ausgangsschieberegister 41, einen Kodekomparator 42, ein
Pufferregister 43, einen Zähler 44, einen
Aufwärts/Abwärtszähler 46 und eine Steuerschaltung zur
Zellenübertragung 47.
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Die Zellen CA, die von der Demultiplexerschaltung
2 übertragen werden, werden an einem Dateneingang der
Serie D des Eingangsschieberegisters 40 empfangen. Ein
Rhythmustaktsignal des Bit HB wird zu einem Takteingang
CL des Eingaberegisters 40 gesteuert.
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Die Schieberegister 40 und 41 sind analog und
umfassen jeweils M Stufen, so daß die Ladung einer
vollständigen Zelle CA möglich ist. Das Eingaberegister
40 empfängt die Zellen CA seriell und gibt sie parallel
aus. Das Ausgaberegister 41 lädt die Zellen CA in
paralleler Form und überträgt sie seriell zu der
Ringadapterschaltung 1. Die parallelen Ausgänge des
Eingaberegisters 40, die den Bereichen des Blocks BI
und dem Kode MD entsprechen, sind jeweils mit den
entsprechenden parallelen Eingängen des Ausgaberegisters
41 verbunden.
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Die Aufgabe des Komparators 42 besteht darin, die
Ladung einer Zelle CA in das Eingaberegister 40
nachzuweisen. Erste Eingänge des Komparators 42 sind mit
parallelen Ausgängen des Eingaberegisters 40 verbunden,
die dem Bereich des Leitwegkodes MA entsprechen. Zweite
Eingänge des Komparators 42 empfangen den Teil des
Leitwegkodes MA*, der allen Leitwegkodes MA gemeinsam
ist, die in den Zellen CA des virtuellen Ringes
enthalten sind. Der Komparator 42 liefert einen Impuls CRb
= "1", wenn eine Zelle CA in das Register 40 geladen
wird.
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Das Pufferregister 43, das vom klassischen Typ
ist, besitzt die Aufgabe, zwischen zwei Empfängen von
Zellen CA die Zustände der Bits FOL und LIB der letzten
empfangenen Zelle zu speichern. Das Laden der Zustände
der Bits FOL und LIB in das Register 43 wird durch den
Impuls CRb gesteuert.
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Der Zähler 44 ist ein Binärzähler Modulo M. Der
Zähler 44 funktioniert analog zu den Zählern 104 und
113, die in Fig. 4 dargestellt sind. Die Aufgabe des
Zählers 44 ist die Erzeugung eines Impulssignals CT1,
das in Fig. 6 dargestellt ist und eine Dauer aufweist,
die gleich der Übertragungsdauer mit der Bezeichnung D
einer Zelle CA ist. Das Deblockieren und Zurückstellen
auf Null des Zählers 44 wird auf einer ansteigenden
Flanke des Impulses CRb = "1" gesteuert. Das Signal
CT1,
das von dem Zähler 44 erzeugt wird, wird der
Steuerschaltung der Zellenübertragung 47 geliefert.
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Die Aufgabe des Aufwärts/Abwärtszählers 46 ist
die Bestimmung, ob der effektive Durchsatz DE der
Zellen in dem virtuellen Ring höher oder geringer als
ein vorbestimmter festgesetzter Durchsatz DR ist, der
in dem virtuellen Ring erforderlich ist. Zu diesem
Zweck empfangen die Inkrementierungs- + und
Dekrementierungs- - Takteingänge des Aufwärts/Abwärtszählers
die Impulse CRb = "1" bzw. ein Durchsatztaktsignal HB.
Das Durchsatztaktsignal HD weist eine Frequenz auf, die
dem erforderlichen Durchsatz DR entspricht. Der Zähler
gibt beim Ausgang zwei Signale INF und SUP aus. Das
Signal IF ist im aktiven Zustand "1", wenn der
effektive Durchsatz DE geringer als der erforderliche
Durchsatz DR ist, und somit sind leere Zellen CA zu
erzeugen. Das Signal SUP ist im aktiven Zustand "1", wenn
der effektive Durchsatz DE höher als der erforderliche
Durchsatz DR ist, und somit sind leere Zellen CA zu
unterdrücken.
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Die Steuerschaltung der Zellenübertragung 47
umfaßt mehrere logische Gatter und einen Multiplexer
479b.
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Das Signal SUP wird über einen Inverter 470a zu
einem ersten Eingang eines UND-Gatters 470 gesteuert.
Der zweite und dritte Eingang des Gatters 470 empfangen
das Signal CT1 bzw. das Bit LIB, das in dem
Pufferregister 43 gespeichert ist. Ein Ausgang des Gatters 470
ist mit einem ersten Eingang eines ersten NOR-Gatters
471 verbunden. Ein zweites UND-Gatter 472 empfängt an
dem ersten und zweiten Eingang das Signal INF bzw. ein
Signal CT2. Das Signal CT2, das in Fig. 6 dargestellt
ist, wird durch einen Ausgang 22 der
Demultiplexerschaltung 2 geliefert und zeigt im Zustand "1" an, daß
ein freies Zeitintervall zur möglichen Übertragung
einer freien Zelle CA verfügbar ist. Ein Ausgang des
Gatters 472 ist mit einem zweiten Eingang des
NOR-Gatters 471 verbunden. An einem ersten Eingang empfängt
ein drittes UND-Gatter 473 über einen Inverter 474 das
Bit LIB, das in dem Pufferregister 43 gespeichert ist.
Der zweite und dritte Eingang des Gatters 473 empfangen
das Signal CT1 bzw. das Bit FOL, das in dem
Pufferregister 43 gespeichert ist. Ein Ausgang des Gatters 473
ist mit einem dritten Eingang des NOR-Gatters 471
verbunden. Ein Ausgang des Gatters 471 ist mit einem
ersten Eingang eines vierten UND-Gatters 475 verbunden,
dessen zweiter Eingang das Taktsignal HB empfängt. Ein
Ausgang des UND-Gatters 475 ist mit einem Takteingang
CL des Ausgaberegisters 41 verbunden und gibt ein
Taktsignal zur Ubertragungssteuerung RT aus.
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Die Bits FOL und LIB, die von dem Pufferregister
43 geliefert werden,, werden ebenso zu den ersten
Eingängen eines ersten NAND-Gatters 476 bzw. zu einem
zweiten NOR-Gatter 477 gesteuert. Das Bit LIB wird auch
zu einem zweiten Eingang des Gatters 476 über einen
Inverter 478 gesteuert. Ein Ausgang des Gatters 476 ist
mit einem ersten Eingang eines dritten NOR-Gatters 479
verbunden. Ein viertes NOR-Gatter 479a empfängt an
einem ersten Eingang den Impuls CRb, der von dem
Komparator 42 geliefert wird. Die zweiten Eingänge der
Gatter 477, 479 und 479a empfangen ein Signal TCV, das
von dem UND-Gatter 472 geliefert wird. Das Signal TCV
wird auch zu einem Eingang der Multiplexersteuerung
479b gesteuert. Die Ausgänge der NOR-Gatter 479 und 477
sind jeweils mit den parallelen Eingängen des Registers
41, den Bereichen der Bits FOL und LIB entsprechend,
verbunden. Ein Ausgang des NOR-Gatters 479a steuert in
dem Ausgaberegister 41 die Ladung der Informationen,
die zu den parallelen Eingängen des Registers 41
gesteuert werden.
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Die Aufgabe des Multiplexers 479b besteht darin,
einen Leitwegkode MAa zu liefern, der in den
entsprechenden Bereich des Ausgaberegisters 41 geladen wird,
wenn eine zusätzliche leere Zelle CA (INF = "1")
erzeugt und übertragen werden muß, und wenn der Inhalt
des Bereichs des Leitwegkodes MA in dem Eingaberegister
40 nicht gültig ist. Die ersten Eingänge des
Multiplexers 479b sind mit den parallelen Ausgängen des
Eingaberegisters 40, dem Bereich des Leitwegkodes MA
entsprechend, verbunden. Zweite Eingänge des Multiplexers
479b empfangen den Leitwegkode MAa. Die Ausgänge des
Multiplexers 479b sind mit den parallelen Eingängen des
Eingaberegisters 40, dem Bereich des Leitwegkodes MA
entsprechend, verbunden.
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Das Signal TCV = INF.CT2 befiehlt im Zustand "1"
die Übertragung einer oder mehrerer, n ≥ 1,
zusätzlicher leerer Zellen CA. Wie aus Fig. 6 hervorgeht,
tritt die Übertragung der zusätzlichen leeren Zellen CA
zwischen zwei Empfängen von Zellen CA im
Eingaberegister 40 auf.
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Mit Bezugnahme auf Fig. 7 wird eine eingehende
Zelle CAe und eine ausgehende Zelle CAs betrachtet, und
es werden verschiedene Fälle von Funktionsweisen der
Ringpilotschaltung 4 abhängig von den Zuständen der
Bits FOL und LIB der eingehenden Zelle CAe und den
Zuständen der Signale SUP, INF, CT1, CT2, HT und TCV
gezeigt. Die Notation Cas = Cae (FOL "0") bedeutet,
daß die ausgehende, übertragene Zelle CAs mit der
entsprechenden eingehenden Zelle CAe identisch ist, mit
Ausnahme des Bit FOL, das im Falle der Zelle CAs im
Zustand "0" ist. Die Notation Cas = CAe (FOL.LIB = "1")
bedeutet, daß für die ausgehende Zelle CAs beide Bits,
FOL und LIB, im Zustand "1" sind. Die Notation Cas
= "0....0" bedeutet, daß eine Folge von Zuständen "0" als
Antwort auf den Eingang der Zelle CAe übertragen und
somit die Zelle CAe ausgeschieden wird. Das Symbol " _
bedeutet in den Fällen, die in der in Fig. 7 gezeigten
Tabelle angeführt sind, daß der Zustand des Signals
oder entsprechenden Bit beliebig ist.