DE4230319A1 - Leistungsschaltende halbleitereinrichtung mit einem si-thyristor und einem in kaskade angeschlossenen mos-feldeffekttransistor - Google Patents
Leistungsschaltende halbleitereinrichtung mit einem si-thyristor und einem in kaskade angeschlossenen mos-feldeffekttransistorInfo
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Description
Die vorliegende Erfindung betrifft eine leistungsschaltende
Halbleitereinrichtung mit einem SI-Thyristor (Static-Induc
tion-Thyristor) und einem in Kaskade angeschlossenen MOS-
Feldeffekttransistor.
Kaskadierte BJT-MOS-Halbleitereinrichtungen (MOS-Transistoren
mit bipolaren Übergängen) sind als Halbleitereinrichtungen
mit geringer Spannung des "EIN"-Zustands, bzw. des leitenden
Zustandes, und Hochgeschwindigkeits-Schalteigenschaften be
kannt, und werden als Leistungsschalteinrichtungen für Mo
torantriebe oder ähnliches verwendet.
Eine derartige Einrichtung hat einen MOS-Feldeffekttransistor
2 und einen in Kaskade angeschlossenen Transistor 3, wie es
in Fig. 4 dargestellt ist: der Emitter 31 des bipolaren Tran
sistors 3 ist mit dem Drain 22 des MOS-Feldeffekttransistors
2 verbunden, um die kaskadierte Anordnung zu bilden, und die
Basis 34 des bipolaren Transistors 3 ist mit einer Basis-
Spannungsquelle 35 verbunden. Die Halbleitereinrichtung wird
durch Anlegen einer Spannung über den Sourceanschluß und den
Gateanschluß 23 des MOS-Feldeffekttransistors 2 eingeschal
tet, die größer ist als eine Gate-Schwellenspannung. Wenn der
MOS-Feldeffekttransistor 2 auf diese Weise beschaltet ist,
wird der Transistor 3 leitend geschaltet, da eine Vorwärts
vorspannung über die Basis 32 und den Emitter 31 des Tran
sistors 3 von der Basis-Spannungsquelle 35 angelegt ist, und
somit der Basisstrom durch den Transistor 3 fließt. Dies läßt
einen Kollektorstrom des Transistors 3 durch den im leitfähi
gen Zustand ("EIN"-Zustand) befindlichen MOS-Feldeffekttran
sistor 2 fließen. Als Folge wird die gesamte Halbleiterein
richtung in den leitenden Zustand geschaltet und der Haupt
strom fließt von einem Anodenanschluß 41 zu einem Kathoden
anschluß 42.
Andererseits wird, falls die an die Source 21 und das Gate 23
des MOS-Feldeffekttransistors 2 angelegte Spannung unter die
Gate-Schwellenspannung abgesenkt wird, der MOS-Feldeffekt
transistor in den nichtleitenden Zustand ("AUS "-Zustand)
geschaltet. Somit wird der Basisstrom des bipolaren Transi
stors 3 unterbrochen und der vom Kollektor 33 zum Emitter 31
des Transistors 3 fließende Hauptstrom ändert seinen Weg, um,
wenn der MOS-Feldeffekttransistor 2 abgeschaltet wird, vom
Kollektor 33 zur Basis 32 zu fließen. Als Ergebnis erreicht
der Übergang zwischen dem Kollektor 33 und der Basis 32 kurze
Sperrverzögerungen und die gesamte Halbleitereinrichtung wird
schnell abgeschaltet.
Bei dieser Anordnung wird die Spannung im nicht-leitenden Zu
stand ("AUS"-Zustand) an den Übergang zwischen dem Kollektor
33 und der Basis 32 des bipolaren Transistor 3 angelegt. Als
Konsequenz wird die Spannungsfestigkeit der Einrichtung viel
mehr durch die Spannung VCBO des Transistors 3 als durch des
sen Spannung VCEO bestimmt, welche normalerweise die Span
nungsfestigkeit eines Transistors angibt. Als Ergebnis wird
die Spannungsfestigkeit des Transistors 3 größer und dies er
möglicht es, einen MOS-Feldeffekttransistor mit einer niedri
gen Spannung im EIN-Zustand und einer geringen Spannungsfe
stigkeit als MOS-Feldeffekttransistor 2 einzusetzen. Somit
wird Hochgeschwindigkeits-Schalten mit einer niedrigen Span
nung im EIN-Zustand erreicht.
Fig. 5 zeigt ein Beispiel der Halbleitereinrichtung, deren
Äquivalentschaltung in Fig. 4 dargestellt ist. Diese Halblei
tereinrichtung ist als einzelner Chip hergestellt. In Fig. 5
bezeichnen gleiche an den Elektroden und Anschlüssen ange
brachte Bezugszeichen entsprechende Abschnitte der in Fig. 4
dargestellten Äquivalentschaltung.
Die Halbleitereinrichtung enthält einen Bipolartransistor und
einen MOS-Feldeffekttransistor, die in Kaskade angeschlossen
sind. Der Bipolartransistor enthält einen aus einem n⁺ Sub
strat 51 und einer darauf ausgebildeten n⁻ Epitaxialschicht
52 bestehenden Kollektor, eine aus einer p Epitaxialschicht
53 bestehende Basis und einen aus selektiv auf der Schicht 53
abgeschiedenen n Schichten 54 bestehenden Emitter. Der MOS-
Feldeffekttransistor enthält ein aus den n Schichten 54 be
stehendes Drain, eine Source, welche aus n⁺ Bereichen be
steht, die selektiv durch Diffusionsprozesse von Verunreini
gungen in eine Oberfläche von auf den n Schichten 54 ausge
bildeten p Basisschichten 55 gebildet wird, und an den Sei
tenwänden der n Schichten 54, der p Basisschichten 55 und der
n⁺ Bereiche 56 über gateisolierenden Filmen 57 angeordnete
Gateelektroden 23. Somit sind der Bipolartransistor und der
MOS-Feldeffekttransistor durch die n Schichten 54 in Kaskade
verbunden. Zusätzlich sind ein Anodenanschluß 41, ein Katho
denanschluß 42, ein Basisanschluß 34 und ein Gateanschluß 24
vorgesehen: der Anodenanschluß 41 ist mit einer Kollektor
elektrode 33 verbunden, welche Kontakt mit dem n⁺ Substrat 51
herstellt; der Kathodenanschluß 42 ist mit einer Sourceelek
trode 21 verbunden, welche einen gemeinsamen Kontakt mit den
freigelegten Oberflächen der p Basisschicht 55 und den n⁺
Sourcebereichen 56 herstellt und von den Gateelektroden 23
durch isolierende Zwischenschichtfilme 58 isoliert ist; der
Basisanschluß 34 ist an eine Basiselektrode 32 angeschlossen,
welche den Kontakt mit der p Basisschicht 53 herstellt, und
der Gateanschluß 24 ist mit den Gateelektroden 23 verbunden.
Die vorstehend beschriebene kaskadierte BJT-MOS-Halbleiter
einrichtung ist in der Lage, bei einer niedrigen Spannung des
EIN-Zustands mit hohen Geschwindigkeiten zu schalten. Zusätz
lich wird, da sie aus einer Einrichtung mit einem angesteuer
ten Gate besteht, die Treibersignal-Schaltung vereinfacht.
Die Halbleitereinrichtung hat jedoch den Nachteil, daß sie
aufgrund des dem bipolaren Transistors 3 zugeführten Basis
stroms, um den EIN-Zustand der Einrichtung aufrecht zu erhal
ten, eine große Ansteuerungsleistung benötigt.
Es ist dementsprechend eine Aufgabe der vorliegenden Erfin
dung, eine leistungsschaltende Halbleitereinrichtung mit
einem SI-Thyristor und einem in Kaskade angeschlossenen MOS-
Feldeffekttransistor zur Verfügung zu stellen, die das Hoch
geschwindigkeitsschalten bei einer geringen Spannung des EIN-
Zustands und geringer Ansteuerungsleistung ermöglicht.
Die vorliegende Erfindung stellt eine Halbleitereinrichtung
zur Verfügung mit:
einem ohne angelegte äußere Spannung leitenden SI-Thyristor, einem auch als "normally-on" bezeichneten Thyristor; und
einem in Kaskade mit dem SI-Thyristor geschalteten MOS-Feld effekttransistor, wobei eine Source des SI-Thyristors mit einem Drain des MOS-Feldeffekttransistors verbunden ist und
ein Gate des SI-Thyristors mit einen Source des MOS-Feldef fekttransistors verbunden ist.
einem ohne angelegte äußere Spannung leitenden SI-Thyristor, einem auch als "normally-on" bezeichneten Thyristor; und
einem in Kaskade mit dem SI-Thyristor geschalteten MOS-Feld effekttransistor, wobei eine Source des SI-Thyristors mit einem Drain des MOS-Feldeffekttransistors verbunden ist und
ein Gate des SI-Thyristors mit einen Source des MOS-Feldef fekttransistors verbunden ist.
Hierbei kann der ohne angelegte Spannung leitende SI-Thyri
stor von einem Typ sein, welcher ein Gate mit einem Graben
enthält, und umfaßt:
eine erste Schicht eines ersten Leitfähigkeitstyps, die als Drain des SI-Thyristors funktioniert,
eine zweite Schicht eines zweiten Leitfähigkeitstyps, die auf der ersten Schicht ausgebildet ist,
einen hochdotierten dritten Bereich des zweiten Leitfähig keitstyps, der in einer Oberfläche der zweiten Schicht ge trennt ausgebildet ist und als Source des SI-Thyristors funk tioniert, an beiden Seiten des dritten Bereiches ausgebildete Gräben; und vierte Bereiche des ersten Leitfähigkeitstyps, welche als Gate des Thyristors funktionieren, wobei jeder vierte Bereich in der Oberfläche der zweiten Schicht am Boden von jedem Graben in einer derartigen Weise ausgebildet ist,
daß die vierten Bereiche einen Kanal zwischen diesen in der zweiten Schicht bilden, wobei der MOS-Feldeffekttransistor enthält:
einen aus dem dritten Bereich des SI-Thyristors bestehenden Drainbereich,
eine Basisschicht des ersten Leitfähigkeitstyps, die auf dem Drain ausgebildet ist,
Sourcebereiche des zweiten Leitfähigkeitstyps. Die getrennt in einer Oberfläche der Basisschicht ausgebildet sind, auf jeder der Seitenwände der Basisschicht zwischen den Sour cebereichen und den Drainbereichen ausgebildete isolierende Filme, und
Gateelektroden, von welchen jede auf einem der isolierenden Filme angeordnet ist, und wobei die Halbleitereinrichtung weiter enthält:
eine erste Hauptelektrode, die den Kontakt mit der ersten Schicht des SI-Thyristors herstellt, und
eine zweite Hauptelektrode, die den gemeinsamen Kontakt mit der Basisschicht und der Sourceschicht des MOS-Feldeffekt transistors und den vierten Bereichen des SI-Thyristors herstellt.
eine erste Schicht eines ersten Leitfähigkeitstyps, die als Drain des SI-Thyristors funktioniert,
eine zweite Schicht eines zweiten Leitfähigkeitstyps, die auf der ersten Schicht ausgebildet ist,
einen hochdotierten dritten Bereich des zweiten Leitfähig keitstyps, der in einer Oberfläche der zweiten Schicht ge trennt ausgebildet ist und als Source des SI-Thyristors funk tioniert, an beiden Seiten des dritten Bereiches ausgebildete Gräben; und vierte Bereiche des ersten Leitfähigkeitstyps, welche als Gate des Thyristors funktionieren, wobei jeder vierte Bereich in der Oberfläche der zweiten Schicht am Boden von jedem Graben in einer derartigen Weise ausgebildet ist,
daß die vierten Bereiche einen Kanal zwischen diesen in der zweiten Schicht bilden, wobei der MOS-Feldeffekttransistor enthält:
einen aus dem dritten Bereich des SI-Thyristors bestehenden Drainbereich,
eine Basisschicht des ersten Leitfähigkeitstyps, die auf dem Drain ausgebildet ist,
Sourcebereiche des zweiten Leitfähigkeitstyps. Die getrennt in einer Oberfläche der Basisschicht ausgebildet sind, auf jeder der Seitenwände der Basisschicht zwischen den Sour cebereichen und den Drainbereichen ausgebildete isolierende Filme, und
Gateelektroden, von welchen jede auf einem der isolierenden Filme angeordnet ist, und wobei die Halbleitereinrichtung weiter enthält:
eine erste Hauptelektrode, die den Kontakt mit der ersten Schicht des SI-Thyristors herstellt, und
eine zweite Hauptelektrode, die den gemeinsamen Kontakt mit der Basisschicht und der Sourceschicht des MOS-Feldeffekt transistors und den vierten Bereichen des SI-Thyristors herstellt.
Der ohne angelegte Spannung leitende SI-Thyristor kann vom
Typ eines "normally-on" Thyristors mit Oberflächengate sein
mit:
einer ersten Schicht eines ersten Leitfähigkeitstyps, die als Drain des SI-Thyristors funktioniert,
einer zweiten Schicht eines zweiten Leitfähigkeitstyps, die auf der ersten Schicht ausgebildet ist,
einem hochdotierten dritten Bereich des zweiten Leitfähig keitstyps, der getrennt in einer Oberfläche der zweiten Schicht ausgebildet ist und als Source des SI-Thyristors funktioniert, und
vierten Bereichen des ersten Leitfähigkeitstyps, die als Gate des Thyristors funktionieren, wobei die vierten Bereiche in der Oberfläche der zweiten Schicht auf beiden Seiten des dritten Bereiches auf eine derartige Weise ausgebildet sind,
daß ein Kanal zwischen den vierten Bereichen gebildet ist, wobei der MOS-Feldeffekttransistor enthält:
einen aus dem dritten Bereich und dem Kanal des SI-Thyristors bestehenden Drainbereich,
Sourcebereiche des zweiten Leitfähigkeitstyps, von denen je der getrennt in einer Oberfläche von jedem vierten Bereich ausgebildet ist,
auf jedem der Oberflächenbereiche der vierten Bereiche des SI-Thyristors zwischen den Sourcebereichen des MOS-Feldef fekttransistors und den dritten Bereichen des SI-Thyristors ausgebildete isolierende Filme, und
Gateelektroden, von welchen jede auf einem der isolierenden Filme angeordnet ist, und wobei die Halbleitereinrichtung weiterhin enthält:
eine erste, den Kontakt mit der ersten Schicht des SI-Thyri stors herstellende Hauptelektrode, und
eine zweite, den gemeinsamen Kontakt mit der Sourceschicht des MOS-Feldeffekttransistors und den vierten Bereichen des SI-Thyristors herstellende Hauptelektrode.
einer ersten Schicht eines ersten Leitfähigkeitstyps, die als Drain des SI-Thyristors funktioniert,
einer zweiten Schicht eines zweiten Leitfähigkeitstyps, die auf der ersten Schicht ausgebildet ist,
einem hochdotierten dritten Bereich des zweiten Leitfähig keitstyps, der getrennt in einer Oberfläche der zweiten Schicht ausgebildet ist und als Source des SI-Thyristors funktioniert, und
vierten Bereichen des ersten Leitfähigkeitstyps, die als Gate des Thyristors funktionieren, wobei die vierten Bereiche in der Oberfläche der zweiten Schicht auf beiden Seiten des dritten Bereiches auf eine derartige Weise ausgebildet sind,
daß ein Kanal zwischen den vierten Bereichen gebildet ist, wobei der MOS-Feldeffekttransistor enthält:
einen aus dem dritten Bereich und dem Kanal des SI-Thyristors bestehenden Drainbereich,
Sourcebereiche des zweiten Leitfähigkeitstyps, von denen je der getrennt in einer Oberfläche von jedem vierten Bereich ausgebildet ist,
auf jedem der Oberflächenbereiche der vierten Bereiche des SI-Thyristors zwischen den Sourcebereichen des MOS-Feldef fekttransistors und den dritten Bereichen des SI-Thyristors ausgebildete isolierende Filme, und
Gateelektroden, von welchen jede auf einem der isolierenden Filme angeordnet ist, und wobei die Halbleitereinrichtung weiterhin enthält:
eine erste, den Kontakt mit der ersten Schicht des SI-Thyri stors herstellende Hauptelektrode, und
eine zweite, den gemeinsamen Kontakt mit der Sourceschicht des MOS-Feldeffekttransistors und den vierten Bereichen des SI-Thyristors herstellende Hauptelektrode.
Die zweite Schicht des SI-Thyristors kann eine an die erste
Schicht angrenzende Pufferschicht und eine schwach dotierte,
auf der Pufferschicht ausgebildete Schicht enthalten.
Die vorliegende Erfindung setzt einen ohne angelegte Spannung
leitenden SI-Thyristor anstelle des bipolaren Transistors ei
ner konventionellen Halbleitereinrichtung ein, welche aus dem
bipolaren Transistor und einem MOS-Feldeffekttransistor, die
in Kaskade angeschlossen sind, besteht. Als Ergebnis wird der
dem Bipolartransistor zum Aufrechterhalten des EIN-Zustands
der Einrichtung zugeführte Basisstrom unnötig. Dementspre
chend kann die Einrichtung gemäß der vorliegenden Erfindung
allein durch die an das Gate des MOS-Feldeffekttransistors
angelegte Spannung gesteuert werden. Somit wird eine Halb
leitereinrichtung realisiert, die mit einer geringen An
steuerenergie EIN und AUS geschaltet werden kann und eine ge
ringe EIN-Zustandsspannung und Hochgeschwindigkeits-Schaltei
genschaften hat. Zusätzlich ist die Halbleitereinrichtung der
vorliegenden Erfindung einfach auf einem einzigen Chip zu in
tegrieren und effektiv als Leistungsschalteinrichtung zu ver
wenden.
Die vorstehenden und weitere Aufgaben, Wirkungen, Eigenschaf
ten und Vorteile der vorliegenden Erfindung werden aus der
nachfolgenden Beschreibung der Ausführungsbeispiele in Zusam
menschau mit den beigefügten Zeichnungen verständlicher.
Es zeigen:
Fig. 1 eine Darstellung einer Äquivalentschaltung einer Halb
leitereinrichtung gemäß der vorliegenden Erfindung,
die aus einem SI-Thyristor und einem in Kaskade ange
schlossenen MOS-Feldeffekttransistor zusammengesetzt
ist,
Fig. 2 eine Querschnittsdarstellung, welche die Struktur
eines ersten Ausführungsbeispiels einer Halbleiter
einrichtung gemäß der vorliegenden Erfindung, deren
Äquivalentschaltung in Fig. 1 dargestellt ist, erläu
tert,
Fig. 3 eine Querschnittsdarstellung, welche die Struktur
eines zweiten Ausführungsbeispiels der Halbleiterein
richtung gemäß der vorliegenden Erfindung, deren
Äquivalentschaltung in Fig. 1 dargestellt ist, erläu
tert,
Fig. 4 eine Darstellung einer Äquivalentschaltung einer kon
ventionellen Halbleitereinrichtung, die aus einem Bi
polartransistor und einem in Kaskade angeschlossenen
MOS-Feldeffekttransistor zusammengesetzt ist, und
Fig. 5 eine Querschnittsdarstellung, welche die Struktur der
konventionellen Halbleitereinrichtung, deren Äquiva
lentschaltung in Fig. 4 dargestellt ist, erläutert.
Die Erfindung wird nachstehend unter Bezugnahme auf die bei
gefügten Zeichnungen beschrieben.
Fig. 1 zeigt eine Äquivalentschaltung eines Ausführungsbei
spiels einer Halbleitereinrichtung gemäß der vorliegenden Er
findung. Diese enthält einen ohne angelegte Spannung leiten
den bzw. ohne angelegte Spannung eingeschalteten statischen
Induktions-Thyristor 1 und einen in Kaskade angeschlossenen
MOS-Feldeffekttransistor 2, wobei die Source 11 des SI-
Thyristors 1 an das Drain 22 des MOS-Feldeffekttransistors 2
angeschlossen ist und das Gate 13 des SI-Thyristors 1 an die
Source 21 des MOS-Feldeffekttransistors 2 angeschlossen ist.
Wenn eine Spannung oberhalb der Schwellenspannung vom Gate 23
zur Source 21 des MOS-Feldeffekttransistors 2 angelegt wird,
schaltet der "normally-on" SI-Thyristor 1 simultan mit dem
MOSFET 2 ein. Dies veranlaßt einen Stromfluß vom Anoden
anschluß 41 zum Kathodenanschluß 42 der Einrichtung, wodurch
die gesamte Einrichtung eingeschaltet wird.
Um die gesamte Einrichtung aus- oder abzuschalten ist es an
dererseits ausreichend, die Gate-zu-Source-Spannung unter die
Gate-Schwellenspannung abzusenken. Dies schaltet den MOS-
Feldeffekttransistor 2 aus, bzw. in den nichtleitenden Zu
stand und erhöht das Potential des Drains 22 des MOS-Feldef
fekttransistors 2. Als Ergebnis wird eine Sperrvorspannung
über das Gate 13 und die Source 11 des SI-Thyristors angelegt
und wird daher der SI-Thyristor 1 ab, bzw. in den nichtlei
tenden Zustand geschaltet.
Somit ermöglicht es die Halbleitereinrichtung, mit der Gate
spannung vollständig die Ein- und Abschaltsteuerung durch
eine Spannungsansteuerung mit sehr kleiner Energie auszufüh
ren, was zur konventionellen Anordnung von Fig. 4 verschieden
ist, in welcher der bipolare Transistor 3 und der MOS-Feldef
fekttransistor 2 in Kaskade angeschlossen sind.
Obwohl die Halbleitereinrichtung von Fig. 1 unter Verwendung
von zwei getrennten Halbleiter-Chips aufgebaut sein kann,
kann diese auch auf einem Chip integriert sein.
Fig. 2 erläutert ein erstes, auf einem Chip angeordnetes Aus
führungsbeispiel. In dieser Halbleitereinrichtung sind eine n
Pufferschicht 62 und eine n⁻ Schicht 63 auf einem p⁺ Substrat
61 aufgebracht, gefolgt von einer n⁺ Schicht 64 und einer p
Schicht 55. In der Oberfläche der p Schicht 55 sind n⁺ Berei
che 56 getrennt ausgebildet. U-förmige Gräben sind in die
Oberfläche des Stapels solcher Schichten in einer Weise ge
ätzt, daß die Böden der Gräben tiefer sind, als die n⁺
Schicht 64. An den Böden der Gräben sind p⁺ Bereiche 65 durch
Verunreinigungs-Diffusionsprozesse gebildet.
Derart wird ein SI-Thyristor vom Typ mit einem Gate mit einem
Graben gebildet, der jeweils das p⁺ Substrat 61, die n⁺
Schicht 64 und die p⁺ Bereiche 65 als Drain, Source und Gate
enthält. Ein Kanalbereich 66 wird zwischen den sich in late
raler Richtung erstreckenden p⁺ Bereichen 65 gebildet und die
Breite des Kanalbereichs 66 wird zu 3 bis 10 µm festgesetzt,
welches einer relativ großen Breite entspricht. Dies versieht
den SI-Thyristor mit der Eigenschaft, sich ohne angelegte
Spannung im EIN-Zustand zu befinden. An den Seitenwänden des
Grabens sind Gateelektroden 23 über gateisolierenden Filmen
57 ausgebildet. Auf diese Weise wird der MOS-Feldeffekttran
sistor 2 gebildet, der die n⁺ Schicht 64, die p Schicht 55
und die n⁺ Bereiche 56 jeweils als Drain, Basis und Source
enthält.
Hierbei werden Bor und Phosphor jeweils als p und n Typ Leit
fähigkeitsverunreinigungen verwendet, mit Ausnahme des n⁺
Sourcebereiches 56, bei welchem Arsen verwendet wird. Die
Verunreinigungskonzentrationen, Dicken oder ähnliche Werte
der Hauptschichten und Bereiche sind die folgenden: der spe
zifische Widerstand des p⁺ Substrates 61 beträgt 0,02 Ωcm
oder weniger, die Dicke und Verunreinigungskonzentration der
n Pufferschicht 62 betragen 5 bis 20 µm und 1·1017 bis 5·1018
cm-3, die der n Schicht 63 sind 20 bis 100 µm und 3·1013
bis 3·1014 cm3, die Verunreinigungskonzentration der
p⁺ Gatebereiche 65 beträgt wenigstens 1·1019 cm3, die der
n⁺ Schicht 64 beträgt wenigstens 1·1019 cm3, diejenige des
p Basisbereichs 55 beträgt 2·1016 bis 5·1017 cm3 und die
der n Sourcebereiche 56 betragen wenigstens 1·1019 cm-3.
Weiterhin beträgt die Dicke der gateisolierenden Filme 57 600
bis 1200 A und die Dicke der p⁺ Gatebereiche 65 3 bis 10 µm
in ihren Lagebereichen.
Schließlich ist der Anodenanschluß 41 an die Drainelektrode
12 des SI-Thyristors 1 angeschlossen, welche den Kontakt mit
dem p⁺ Substrat 61 herstellt. Eine Sourceelektrode 21 des
MOS-Feldeffekttransistors 2, die gemeinsam an die oberen
freigelegten Oberflächen der p Basisschicht 55 und der n⁺ Be
reiche 56 sowie an die p⁺ Gatebereiche 65 am Boden der Gräben
angeschlossen ist und von der Gateelektrode 23 mit isolieren
den Filmen 58 isoliert ist, ist an den Kathodenanschluß 42
angeschlossen. Auf diese Weise ist eine Halbleitereinrich
tung, deren Äquivalentschaltung in Fig. 1 dargestellt ist,
auf einem Chip angeordnet.
Fig. 3 zeigt ein weiteres Ausführungsbeispiel einer Einchip-
Halbleitereinrichtung, deren Äquivalentschaltung der in Fig.
1 gezeigten entspricht. In dieser Figur sind die zu den in
Fig. 2 ähnlichen Bereichen durch die gleichen Bezugszeichen
bezeichnet. In diesem Ausführungsbeispiel ist ein SI-Thyri
stor vom Typ mit einem Oberflächengate aus einem p⁺ Substrat
61, einer n Pufferschicht 62, einer n⁻ Schicht 63, einem n⁺
Bereich 64 und p Bereichen 67 zusammengesetzt, wobei das p⁺
Substrat 61, der n⁺ Bereich 64 und die p Bereiche 67 jeweils
Drain, Source und Gate des SI-Thyristors bilden. Durch Fest
setzen der Breite eines Kanals 66 zwischen den p Bereichen 67
auf eine große Breite wird der SI-Thyristor zu einem selbst
leitenden, "normally-on" Typ gemacht. Zusätzlich ist ein MOS-
Feldeffekttransistor 2 aus dem n⁺ Bereich 64, den n⁺ Berei
chen 56 und den Gateelektroden 23 zusammengesetzt, die je
weils Drain, Source und Gate des MOS-Feldeffekttransistors 2
bilden. Hierbei sind die Gateelektroden 23 auf der Oberfläche
zwischen den n⁺ Bereichen 56 und dem n⁺ Bereich 64 über einem
gateisolierenden Film 57 angeordnet. Eine Sourceelektrode 21,
die nicht nur den Kontakt zu den p + Kontaktbereichen 68 her
stellt, die auf den p⁺ Bereichen 67 ausgebildet sind, sondern
auch den Kontakt zu den Sourcebereichen 56 des MOS-Feldef
fekttransistor 2 herstellt, schließt die Sourcebereiche 56
mit dem Gatebereich 67 des SI-Thyristors kurz, welches zu der
in Fig. 1 dargestellten Äquivalentschaltung führt.
Hierbei werden Bor und Phosphor jeweils als p und n Typ-Leit
fähigkeits-Verunreinigungen verwendet, mit Ausnahme der n⁺
Sourcebereiche 56, bei welchen Arsen verwendet wird. Die Ver
unreinigungskonzentrationen, Dicken oder ähnliche Werte der
Hauptschichten und Bereiche sind wie folgt: der spezifische
Widerstand des p⁺ Substrats 61 beträgt 0,02 Ωcm oder weniger,
die Dicke und Verunreinigungskonzentration der n Puffer
schicht 62 beträgt 5 bis 20 µm und 1·1017 bis 5·1018 cm-3,
die der n⁻ Schicht 63 beträgt 20 bis 100 µm und 3·1013
bis 3·1014 cm-3, die Verunreinigungskonzentration der p⁺
Gatebereiche 67 beträgt 2·1016 bis 5·1017 cm-3, die der
Kontaktbereiche 68 beträgt wenigstens 1·1019 cm-3, die der
n⁺ Schicht 64 beträgt wenigstens 1·1019 cm-3 und die der n⁺
Sourcebereiche 56 beträgt wenigstens 1·1019 cm-3. Weiterhin
ist die Dicke der gateisolierenden Filme 57 600 bis 1200 A
und die gesamte Dicke des p⁺ Gatebereichs 65 und des p⁺ Kon
taktbereichs 68 beträgt 3 bis 10 µm in ihrem Lagebereichen.
Obwohl die Halbleitereinrichtungen der Fig. 2 und 3 je
weils aus einem n-Kanal-MOS-Feldeffekttransistor und einem n-
Kanal-SI-Thyristor zusammengesetzt sind, können Halbleiter
mit umgekehrtem Leitfähigkeitstyp ebenfalls verwendet werden:
die Kombination eines p-Kanal-MOS-Feldeffekttransistors und
eines p-Kanal-SI-Thyristors ist verwendbar. Zusätzlich ist,
obwohl eine n Pufferschicht 62 vorgesehen ist, um die n Ba
sisschicht vom Typ mit einem Durchgriff herzustellen, wodurch
die Spannung des EIN-Zustandes reduziert wird und die Schalt
operation beschleunigt wird, dies nicht wesentlich.
Obwohl spezielle Ausführungsbeispiele einer leistungsschal
tenden Halbleitereinrichtung mit einem SI-Thyristor und einem
in Kaskade angeschlossenen MOS-Feldeffekttransistor gemäß der
vorliegenden Erfindung beschrieben worden sind, ist es nicht
beabsichtigt, daß die Erfindung durch die speziellen hierin
beschriebenen Anordnungen oder Verwendungen beschränkt wird.
Claims (5)
1. Halbleitereinrichtung,
gekennzeichnet durch einen normally-on SI-
Thyristor (1) und einen mit dem SI-Thyristor (1) in Kaskade
verbundenen MOS-Feldeffekttransistor (2), wobei eine Source
(11) des SI-Thyristors (1) mit einem Drain (22) des MOS-Feld
effekttransistors (2) verbunden ist und ein Gate (13) des SI-
Thyristors (1) mit einer Source (21) des MOS-Feldeffekttran
sistors (2) verbunden ist.
2. Halbleitereinrichtung nach Anspruch 1, dadurch ge
kennzeichnet, daß der normally-on SI-Thyristor (1)
ein Gate (13) mit einem Graben hat und enthält:
eine erste Schicht (61) eines ersten Leitfähigkeits typs, welche als Drain des SI-Thyristors (1) funktioniert,
eine zweite Schicht (63) eines zweiten Leitfähigkeits typs, welche auf der ersten Schicht (61) ausgebildet ist,
einen hochdotierten dritten Bereich (64) des zweiten Leitfähigkeitstyps, der getrennt in einer Oberfläche der zweiten Schicht (63) ausgebildet ist und als Source des SI- Thyristors (1) funktioniert,
Gräben, die an beiden Seiten des dritten Bereichs (64) ausgebildet sind, und
vierte Bereiche (65) des ersten Leitfähigkeitstyps, die als Gate des SI-Thyristors (1) funktionieren, wobei jeder vierte Bereich (65) in der Oberfläche der zweiten Schicht (63) an einem Boden von jedem Graben in einer Weise ausgebil det ist, daß die vierten Bereiche (65) einen Kanal (66) zwi schen diesen in der zweiten Schicht (63) formen, wobei der MOS-Feldeffekttransistor (2) enthält:
einen Drainbereich, der aus dem dritten Bereich (64) des SI-Thyristors (1) besteht,
eine Basisschicht (55) des ersten Leitfähigkeitstyps, die auf dem Drain (64) ausgebildet ist,
Sourcebereiche (56) des zweiten Leitfähigkeitstyps, die selektiv in einer Oberfläche der Basisschicht (65) ausgebil det sind,
isolierende Filme (57), die auf jeder von den Seiten wänden der Basisschicht zwischen den Sourcebereichen und dem Drainbereich ausgebildet sind, und
Gateelektroden (23), von welchen jede auf einem der isolierenden Filme (57) angeordnet ist und wobei die Halb leitereinrichtung weiter enthält:
eine erste Hauptelektrode (12), die den Kontakt mit der ersten Schicht (61) des SI-Thyristors (1) herstellt, und
eine zweite Hauptelektrode (21), die den gemeinsamen Kontakt mit der Basisschicht und der Sourceschicht des MOS- Feldeffekttransistors (2) und den vierten Bereichen (65) des SI-Thyristors (1) herstellt.
eine erste Schicht (61) eines ersten Leitfähigkeits typs, welche als Drain des SI-Thyristors (1) funktioniert,
eine zweite Schicht (63) eines zweiten Leitfähigkeits typs, welche auf der ersten Schicht (61) ausgebildet ist,
einen hochdotierten dritten Bereich (64) des zweiten Leitfähigkeitstyps, der getrennt in einer Oberfläche der zweiten Schicht (63) ausgebildet ist und als Source des SI- Thyristors (1) funktioniert,
Gräben, die an beiden Seiten des dritten Bereichs (64) ausgebildet sind, und
vierte Bereiche (65) des ersten Leitfähigkeitstyps, die als Gate des SI-Thyristors (1) funktionieren, wobei jeder vierte Bereich (65) in der Oberfläche der zweiten Schicht (63) an einem Boden von jedem Graben in einer Weise ausgebil det ist, daß die vierten Bereiche (65) einen Kanal (66) zwi schen diesen in der zweiten Schicht (63) formen, wobei der MOS-Feldeffekttransistor (2) enthält:
einen Drainbereich, der aus dem dritten Bereich (64) des SI-Thyristors (1) besteht,
eine Basisschicht (55) des ersten Leitfähigkeitstyps, die auf dem Drain (64) ausgebildet ist,
Sourcebereiche (56) des zweiten Leitfähigkeitstyps, die selektiv in einer Oberfläche der Basisschicht (65) ausgebil det sind,
isolierende Filme (57), die auf jeder von den Seiten wänden der Basisschicht zwischen den Sourcebereichen und dem Drainbereich ausgebildet sind, und
Gateelektroden (23), von welchen jede auf einem der isolierenden Filme (57) angeordnet ist und wobei die Halb leitereinrichtung weiter enthält:
eine erste Hauptelektrode (12), die den Kontakt mit der ersten Schicht (61) des SI-Thyristors (1) herstellt, und
eine zweite Hauptelektrode (21), die den gemeinsamen Kontakt mit der Basisschicht und der Sourceschicht des MOS- Feldeffekttransistors (2) und den vierten Bereichen (65) des SI-Thyristors (1) herstellt.
3. Halbleitereinrichtung nach Anspruch 2, dadurch ge
kennzeichnet, daß die zweite Schicht (63) des SI-
Thyristors (1) eine Pufferschicht (62) angrenzend an die
erste Schicht (61) und eine auf der Pufferschicht (62) ausge
bildete schwach dotierte Schicht (63) enthält.
4. Halbleitereinrichtung nach Anspruch 2, dadurch ge
kennzeichnet, daß der normally-on SI-Thyristor (1)
ein Oberflächengate aufweist und enthält:
eine erste Schicht (61) eines ersten Leitfähigkeits typs, welche als Drain des SI-Thyristors (1) funktioniert,
eine zweite Schicht (63) eines zweiten Leitfähigkeits typs, welche auf der ersten Schicht (61) ausgebildet ist,
einen hochdotierten dritten Bereich (64) des zweiten Leitfähigkeitstyps, der getrennt in einer Oberfläche der zweiten Schicht (63) ausgebildet ist und als Source des SI- Thyristors (1) funktioniert, und
vierte Bereiche (67) des ersten Leitfähigkeitstyps, die als Gate des SI-Thyristors (1) funktionieren, wobei die vierten Bereiche (67) in der Oberfläche der zweiten Schicht (63) an beiden Seiten des dritten Bereichs (64) in einer Weise gebildet sind, daß ein Kanal (66) zwischen den vierten Bereichen (67) gebildet wird, und wobei der MOS-Feldeffekt transistor (2) enthält:
einen Drainbereich, der aus dem dritten Bereich (64) und dem Kanal (66) des SI-Thyristors besteht,
Sourcebereiche (56) des zweiten Leitfähigkeitstyps, von denen jeder getrennt in einer Oberfläche jedes vierten Be reichs (67) ausgebildet ist,
isolierende Filme (57), die auf jedem Oberflächenbe reich der vierten Bereiche (67) des SI-Thyristors (1) zwi schen den Sourcebereichen (56) des MOS-Feldeffekttransistors (2) und dem dritten Bereich (64) des SI-Thyristors (1) ausge bildet sind, und
Gatelektroden (23), von denen jede auf einem der iso lierenden Filme (57) angeordnet ist und wobei die Halbleiter einrichtung weiterhin enthält:
eine erste Hauptelektrode (12), die den Kontakt mit der ersten Schicht (61) des SI-Thyristors (1) herstellt, und
eine zweite Hauptelektrode (12), die den gemeinsamen Kontakt mit der Sourceschicht (56) des MOS-Feldeffekttran sistors (2) und den vierten Bereichen (67) des SI-Thyristors (1) herstellt.
eine erste Schicht (61) eines ersten Leitfähigkeits typs, welche als Drain des SI-Thyristors (1) funktioniert,
eine zweite Schicht (63) eines zweiten Leitfähigkeits typs, welche auf der ersten Schicht (61) ausgebildet ist,
einen hochdotierten dritten Bereich (64) des zweiten Leitfähigkeitstyps, der getrennt in einer Oberfläche der zweiten Schicht (63) ausgebildet ist und als Source des SI- Thyristors (1) funktioniert, und
vierte Bereiche (67) des ersten Leitfähigkeitstyps, die als Gate des SI-Thyristors (1) funktionieren, wobei die vierten Bereiche (67) in der Oberfläche der zweiten Schicht (63) an beiden Seiten des dritten Bereichs (64) in einer Weise gebildet sind, daß ein Kanal (66) zwischen den vierten Bereichen (67) gebildet wird, und wobei der MOS-Feldeffekt transistor (2) enthält:
einen Drainbereich, der aus dem dritten Bereich (64) und dem Kanal (66) des SI-Thyristors besteht,
Sourcebereiche (56) des zweiten Leitfähigkeitstyps, von denen jeder getrennt in einer Oberfläche jedes vierten Be reichs (67) ausgebildet ist,
isolierende Filme (57), die auf jedem Oberflächenbe reich der vierten Bereiche (67) des SI-Thyristors (1) zwi schen den Sourcebereichen (56) des MOS-Feldeffekttransistors (2) und dem dritten Bereich (64) des SI-Thyristors (1) ausge bildet sind, und
Gatelektroden (23), von denen jede auf einem der iso lierenden Filme (57) angeordnet ist und wobei die Halbleiter einrichtung weiterhin enthält:
eine erste Hauptelektrode (12), die den Kontakt mit der ersten Schicht (61) des SI-Thyristors (1) herstellt, und
eine zweite Hauptelektrode (12), die den gemeinsamen Kontakt mit der Sourceschicht (56) des MOS-Feldeffekttran sistors (2) und den vierten Bereichen (67) des SI-Thyristors (1) herstellt.
5. Halbleitereinrichtung nach Anspruch 4, dadurch ge
kennzeichnet, daß die zweite Schicht (63) des SI-
Thyristors (1) eine an die erste Schicht (61) angrenzende
Pufferschicht (62) und eine auf der Pufferschicht (62) aus
gebildete schwach dotierte Schicht (63) aufweist.
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Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3233502A JPH0575110A (ja) | 1991-09-13 | 1991-09-13 | 半導体装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
DE4230319A1 true DE4230319A1 (de) | 1993-03-18 |
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Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE4230319A Withdrawn DE4230319A1 (de) | 1991-09-13 | 1992-09-10 | Leistungsschaltende halbleitereinrichtung mit einem si-thyristor und einem in kaskade angeschlossenen mos-feldeffekttransistor |
Country Status (4)
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---|---|
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GB (1) | GB2259608B (de) |
Families Citing this family (25)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5488236A (en) * | 1994-05-26 | 1996-01-30 | North Carolina State University | Latch-up resistant bipolar transistor with trench IGFET and buried collector |
US5751024A (en) * | 1995-03-14 | 1998-05-12 | Mitsubishi Denki Kabushiki Kaisha | Insulated gate semiconductor device |
US6001678A (en) * | 1995-03-14 | 1999-12-14 | Mitsubishi Denki Kabushiki Kaisha | Insulated gate semiconductor device |
US6768168B1 (en) * | 1995-03-14 | 2004-07-27 | Mitsubishi Denki Kabushiki Kaisha | Insulated gate semiconductor device with low on voltage and manufacturing method thereof |
US5923051A (en) * | 1996-04-24 | 1999-07-13 | Abb Research Ltd. | Field controlled semiconductor device of SiC and a method for production thereof |
KR100218260B1 (ko) * | 1997-01-14 | 1999-09-01 | 김덕중 | 트랜치 게이트형 모스트랜지스터의 제조방법 |
WO1999007019A1 (de) * | 1997-08-01 | 1999-02-11 | Siemens Aktiengesellschaft | Dreipol-hochvolt-schalter |
DE19833214C1 (de) * | 1998-07-23 | 1999-08-12 | Siemens Ag | J-FET-Halbleiteranordnung |
US6906354B2 (en) * | 2001-06-13 | 2005-06-14 | International Business Machines Corporation | T-RAM cell having a buried vertical thyristor and a pseudo-TFT transfer gate and method for fabricating the same |
JP3908572B2 (ja) * | 2002-03-18 | 2007-04-25 | 株式会社東芝 | 半導体素子 |
US6790713B1 (en) * | 2002-09-09 | 2004-09-14 | T-Ram, Inc. | Method for making an inlayed thyristor-based device |
US7135745B1 (en) | 2002-09-09 | 2006-11-14 | T-Ram, Inc. | Fin thyristor-based semiconductor device |
US6686612B1 (en) * | 2002-10-01 | 2004-02-03 | T-Ram, Inc. | Thyristor-based device adapted to inhibit parasitic current |
US7245175B2 (en) | 2003-06-30 | 2007-07-17 | Sanken Electric Co. Ltd. | Semiconductor switch |
JP4236198B2 (ja) | 2004-12-28 | 2009-03-11 | 東京応化工業株式会社 | リソグラフィー用洗浄液及びそれを用いた半導体基材形成方法 |
EP1798772A2 (de) * | 2005-12-16 | 2007-06-20 | St Microelectronics S.A. | Optimierter Thyristor für HF-Sinusoidsignale |
US7884062B2 (en) | 2006-02-23 | 2011-02-08 | Tokyo Ohka Kogyo Co., Ltd. | Cleaning liquid for lithography and cleaning method using same |
US7705426B2 (en) | 2006-11-10 | 2010-04-27 | International Business Machines Corporation | Integration of a SiGe- or SiGeC-based HBT with a SiGe- or SiGeC-strapped semiconductor device |
CN100580905C (zh) * | 2007-04-20 | 2010-01-13 | 晶能光电(江西)有限公司 | 获得在分割衬底上制造的半导体器件的高质量边界的方法 |
JP5879728B2 (ja) * | 2010-09-17 | 2016-03-08 | 東芝ライテック株式会社 | 電源装置、照明装置および電源システム |
WO2012046329A1 (ja) * | 2010-10-07 | 2012-04-12 | 株式会社日立製作所 | 半導体装置およびその製造方法 |
JP5474143B2 (ja) * | 2011-04-08 | 2014-04-16 | シャープ株式会社 | 半導体装置と、それを用いたインバータ、コンバータおよび電力変換装置 |
JP5101741B2 (ja) | 2011-04-08 | 2012-12-19 | シャープ株式会社 | 半導体装置と、それを用いたインバータ、コンバータおよび電力変換装置 |
JP5270713B2 (ja) * | 2011-04-19 | 2013-08-21 | シャープ株式会社 | スイッチング電源装置 |
JP5892772B2 (ja) * | 2011-11-24 | 2016-03-23 | シャープ株式会社 | 半導体装置と、それを用いたインバータ、コンバータおよび電力変換装置 |
Citations (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4224634A (en) * | 1975-06-19 | 1980-09-23 | Asea Aktiebolag | Externally controlled semiconductor devices with integral thyristor and bridging FET components |
EP0063749A2 (de) * | 1981-04-24 | 1982-11-03 | General Electric Company | Verbundschaltung zum Schalten von Leistungshalbleitern |
DE3700071A1 (de) * | 1986-01-07 | 1987-07-09 | Fuji Electric Co Ltd | Halbleiterschalter |
EP0239866A1 (de) * | 1986-03-20 | 1987-10-07 | BBC Aktiengesellschaft Brown, Boveri & Cie. | Abschaltbares Halbleiterbauelement sowie Verwendung desselben |
FR2611098A1 (fr) * | 1987-02-13 | 1988-08-19 | Telemecanique Electrique | Interrupteur de puissance a montage serie compose d'un thyristor gto et d'un transistor a effet de champ mos |
DE3838962A1 (de) * | 1987-11-18 | 1989-06-08 | Mitsubishi Electric Corp | Zusammengesetzte halbleiteranordnung |
DE3842468A1 (de) * | 1987-12-18 | 1989-06-29 | Matsushita Electric Works Ltd | Halbleitervorrichtung |
EP0454201A2 (de) * | 1990-04-09 | 1991-10-30 | Philips Electronics Uk Limited | Halbleiteranordnung mit einem Thyristor |
Family Cites Families (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE2904424C2 (de) * | 1979-02-06 | 1982-09-02 | Siemens AG, 1000 Berlin und 8000 München | Thyristor mit Steuerung durch Feldeffekttransistor |
EP0065346A3 (de) * | 1981-05-20 | 1983-08-31 | Reliance Electric Company | Halbleiter-Schaltungsanordnung |
JPS5894218A (ja) * | 1981-11-30 | 1983-06-04 | Semiconductor Res Found | フオトカツプラ |
JPS61285821A (ja) * | 1985-06-11 | 1986-12-16 | シ−メンス、アクチエンゲゼルシヤフト | 電子スイツチ |
CH668667A5 (de) * | 1985-11-15 | 1989-01-13 | Bbc Brown Boveri & Cie | Leistungshalbleitermodul. |
JPS6384066A (ja) * | 1986-09-26 | 1988-04-14 | Semiconductor Res Found | 集積化光トリガ・光クエンチ静電誘導サイリスタ及びその製造方法 |
EP0280536B1 (de) * | 1987-02-26 | 1997-05-28 | Kabushiki Kaisha Toshiba | An-Steuertechnik für Thyristor mit isolierter Steuerelektrode |
FR2640082B1 (fr) * | 1988-12-07 | 1991-03-29 | Telemecanique | Dispositif semiconducteur de puissance symetrique et son procede de fabrication |
JP2551152B2 (ja) * | 1989-06-29 | 1996-11-06 | 富士電機株式会社 | Mosコントロールサイリスタ |
US5151762A (en) * | 1990-04-12 | 1992-09-29 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device, fabricating method thereof and flash control device using the semiconductor device |
JPH04167562A (ja) * | 1990-10-31 | 1992-06-15 | Meidensha Corp | 複合型半導体装置 |
JPH04219978A (ja) * | 1990-12-20 | 1992-08-11 | Meidensha Corp | 複合型半導体装置 |
-
1991
- 1991-09-13 JP JP3233502A patent/JPH0575110A/ja active Pending
-
1992
- 1992-09-10 DE DE4230319A patent/DE4230319A1/de not_active Withdrawn
- 1992-09-11 US US07/943,547 patent/US5357125A/en not_active Expired - Fee Related
- 1992-09-11 GB GB9219331A patent/GB2259608B/en not_active Expired - Fee Related
Patent Citations (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4224634A (en) * | 1975-06-19 | 1980-09-23 | Asea Aktiebolag | Externally controlled semiconductor devices with integral thyristor and bridging FET components |
EP0063749A2 (de) * | 1981-04-24 | 1982-11-03 | General Electric Company | Verbundschaltung zum Schalten von Leistungshalbleitern |
DE3700071A1 (de) * | 1986-01-07 | 1987-07-09 | Fuji Electric Co Ltd | Halbleiterschalter |
EP0239866A1 (de) * | 1986-03-20 | 1987-10-07 | BBC Aktiengesellschaft Brown, Boveri & Cie. | Abschaltbares Halbleiterbauelement sowie Verwendung desselben |
FR2611098A1 (fr) * | 1987-02-13 | 1988-08-19 | Telemecanique Electrique | Interrupteur de puissance a montage serie compose d'un thyristor gto et d'un transistor a effet de champ mos |
DE3838962A1 (de) * | 1987-11-18 | 1989-06-08 | Mitsubishi Electric Corp | Zusammengesetzte halbleiteranordnung |
DE3842468A1 (de) * | 1987-12-18 | 1989-06-29 | Matsushita Electric Works Ltd | Halbleitervorrichtung |
EP0454201A2 (de) * | 1990-04-09 | 1991-10-30 | Philips Electronics Uk Limited | Halbleiteranordnung mit einem Thyristor |
Non-Patent Citations (1)
Title |
---|
JP 3-45011 A., In: Patents Abstracts of Japan, E-1065, May 10, 1991, Vol. 15, No.183 * |
Also Published As
Publication number | Publication date |
---|---|
GB2259608A (en) | 1993-03-17 |
US5357125A (en) | 1994-10-18 |
GB2259608B (en) | 1995-08-30 |
JPH0575110A (ja) | 1993-03-26 |
GB9219331D0 (en) | 1992-10-28 |
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DE4039012A1 (de) | Mos-halbleiterbauelement |
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