DE3233333A1 - Treiberschaltung fuer eine fluessigkristall-anzeigevorrichtung - Google Patents

Description

TER MEER -MÜLLER · STElN^EtSTCR* ..* *,.',:.. Sharp K.K. - 1882-GER-K

BESCHREIBUNG

Die Erfindung bezieht sich auf eine Treiberschaltung für Flüssigkristall-Anzeigevorrichtungen, insbesondere auf eine der im Oberbegriff des Patentanspruchs 1 angegebenen Definition entsprechende Treiberschaltung.

Die Anschlüsse einer zu einem LSI-Chip zusammengefaßten herkömmlichen Treiberschaltung für eine nachstehend auch kurz als LCD-Anzeigetafel bezeichneten Flüssigkristall-Anzeige sind mit den Anschlußpunkten einer Gegenelektrode und sämtlicher Anzeigesegmente regelmäßig fest verdrahtet. Bei dieser Ausführungsart kann zwangsläufig das Signal für die Gegenelektrode nur mit einer zuvor festgelegten Sequenz und mit einer fest vorgegebenen relativen Einschaltdauer (Duty Factor) erzeugt, aber nicht nach Programm oder gesteuert verändert werden.

Wie bekannt kann die Anzeigequalität bei LCD-Anzeigetafeln durch eine Reduzierung der relativen Einschaltdauer verbessert werden. Ein Wert von 1/16 der relativen Einschaltdauer ergibt eine gute Bildqualität im Normalbetrieb, und ein Wert von 1/18 ermöglicht bei etwas schlechterer Bildqualität bzw. Anzeigequalität eine Erhöhung der Anzahl der Bildelemente. Dieser Wert kann bei dem Stand der Technik nur fest vorbestimmt, aber nicht verändert werden.

Der Erfindung liegt die Aufgabe zugrunde, eine Treiberschaltung der angegebenen Art zu schaffen, die jede gewünschte Veränderung der relativen Einschaltdauer bzw. Sequenz des Signals für die Gegenelektrode erlaubt und somit die Voraussetzung zur Schaffung optimaler Anzeigebedingungen für LCD-Anzeigetafeln bietet.

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Die erfindungsgemäße Lösung der gestellten Aufgabe ist kurz gefaßt im Patentanspruch 1 angegeben.

Vorteilhafte Weiterbildungen des Erfindungsgedankens sind in Unteransprüchen gekennzeichnet.

Der Grundgedanke der Erfindung geht dahin, aus in einem RAM der Treiberschaltung gespeicherten Daten Signale für die Gegenelektrode und auch für die Segmente der Flüssigkristall-Anzeigevorrichtung zu erzeugen und diese Signale so zu verarbeiten, daß die Signale für die Gegenelektrode mit einer vorgebbaren und frei wählbaren Sequenz abgebbar sind und/oder die relative Einschaltdauer (Duty Factor) der Anzeigevorrichtung nach Wunsch bestimmt werden kann.

Die relative Einschaltdauer kann vorzugsweise durch entsprechende Beeinflussung eines in der Schaltung enthaltenen Zählers verändert werden.

Die Schaltung kann mit einer unabhängigen datenverarbeitenden Zentraleinheit verbunden sein und von dort so gesteuert werden, daß die RAM-Inhalte und/oder die Funktion des Zählers im Sinne der gewählten Einschaltdauer oder anderer Anzeigemerkmale verändert werden können.

Die Erfindung und vorteilhafte Einzelheiten werden nachstehend unter Bezug auf eine Zeichnung in beispielsweiser Ausführungsform näher erläutert. Es zeigen:

Fig. 1 ein schematisches Gesamt-Blockschaltbild eines Ausführungsbeispiels der erfindungsgemäßen Treiberschal

tung für eine LCD-Anzeige,

Fig. 2 eine grafische Darstellung zu Funktionsbeziehungen zwischen einem in der Treiberschaltung enthaltenen RAM und der LCD-Anzeige,

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Fig. 3 . eine typische Peripherieschaltung zu dem RAM in Fig.1,

Fig. 4 einen Teil der RAM-Peripherieschaltung zum Erzeugen des Signals SR_Q oder SR₁,

Fig. 5 Gegenelektrode und Segmente einer durch die Treiberschaltung zu erregenden LCD-Anzeige,

Fig. 6 und 7 ein Signaldiagramm und die Schaltung von Zählern G und h mit Peripherieschaltung,

Fig. 8 und 9 eine erfindungsgemäße Serien/Paralleldaten-

umsetzerschaltung mit Signaldiagramm, Fig. 10 eine grafische Darstellung zum Ablauf von Datenverarbeitungsvorgängen in der erfindungsgemäßen Treiberschaltung,

Fig. 11 eine Übersicht über Schieberegister und Halteglieder

in der Treiberschaltung,

Fig. 12, 13 und 14 Teilschaltbilder von zwei Arten von LCD-Treiber zellen und einer Stromversorgung, Fig. 15 und 16 die erste LCD-Treiberzelle in Bereitschaft

zur Abgabe eines Segmentsignals (Fig. 15) bzw. eines Gegenelektrodensignals,

Fig. 17 eine Darstellung von durch die Treiberschaltung abgegebenen Signalen,
Fig. 18 eine beispielhafte Darstellung von RAM-Inhalten, wenn ein Teil des RAM nach einer bevorzugten Ausführungsform der Erfindung zur Steuerung des Gegenelektrodensignals ausgenutzt wird, und

Fig. 19 eine vereinfachte Darstellung einer Schaltung zum Erzeugen des Synchronsignals H.

Die in Fig. 1 in Form eines Prinzip-Blockschaltbilds eines bevorzugten Ausführungsbeispiels der Erfindung dargestellte Treiberschaltung zum Erregen einer Flüssigkristall-Anzeigetafel in Punktmatrixform (nachstehend kurz "LCD-Anzeigetafel") ist als LSI-Chip aufgebaut und enthält unter anderem einen RAM 1 zum

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Speichern von Anzeigeinhalten, Schieberegister 2A und 2B zum • Auslesen von Daten aus dem RAM 1 als Anzeigesignale, Zähler 3 (C und h) zum Erzeugen von Signalen für die LCD-Anzeigetafel, eine Serien/Parallel~Signal umsetzerschaltung 4, eine Chip-Wählschaltung 5, eine Auto-Löschschaltung 6, LCD-Treiberstufen 7 und einen Taktimpulsgenerator 8.

Der LSI-Chip in Fig. 1 hat an die Segmente und/oder Gegenelektrode der LCD-Anzeigetafel anzuschließende Anschlüsse S_ bis S₆ Stromversorgungsanschlüsse Va, Vb und Vm, Anschlüsse CS_n bis CS₃ zur Abgabe von Chipwählsignalen, einen Synchronsignalanschluß H und Anschlüsse CL_1Q, LC und SL_Q, die über den Bus mit der Zentraleinheit (CPU) verbindbar sind.

Der in der erfindungsgemäßen Treiberschaltung verwendete RAM umfaßt 60 X 20 Bits (ein Bit für jeden Anzeigepunkt). Die Inhalte in der Anzeigetafel und im RAM 1 sind gemäß Fig. 2 gespeichert, worin die Positionen AD_n bis AD_ RAM-Adressen sind, von denen die Binärstellen der Kolonnen über AD- bis AD₁. und der Reihen über AD,- und AD-, wählbar sind.

Die Synchronisierung der Gegenelektrodensignale erfolgt über die Positionen H₀ bis H_1g, von denen die Positionen H_n bis H₇ den Kolonnenpositionen AD- = 0 und AD_ - 0, H_g bis H₁₅ den Kolonnenpositionen AD, = 1 und AD- = 0, und EL, bis H_1n den

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Kolonnenpositionen AD- = 0 und AD_ = 1 zugeordnet sind. Die an die Anschlüsse S_Q bis S_ß3 angeschlossenen Anzeigesegmente entsprechen den Reihen-Wählpositionen AD» bis AD₅.

Gemäß Fig. 3 sind die Speicherplätze des RAM 1 hinsichtlich der ungeraden und geraden Zahlen gruppiert. Die auf Kolonnenbasis von der Adreßposition A_n zum Auslesen von Signalen aus den Segmenten gewählten Binärzahlen werden in ungerade Signale und in gerade Signale auf-

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geteilt und separat unabhängig und gleichzeitig an die Schie- - beregister übertragen.

Die Adressen A1 bis A5 und CO bis C4 in Fig. 1 entsprechen dem RAM, andere Adressen AO, A6, A7 und hO bis h4 dagegen einer Datenwählschaltung 10. über die Adressen CO bis C4 und hO bis h4 werden Seriensignale SR_n und SR₁ zusammengestellt, durch die der Reihe nach Daten aus dem RAM herausgezogen und ggf. an der LCD-Anzeige angezeigt werden.

Während eines normalen Betriebsablaufs mit Anzeige auf der LCD werden die Adressen CO bis C4 und hO bis. h4 durch den RAM zur Adressen- und Datenauswahl ausgenutzt'; daneben kann der RAiI aufgrund eines Unterbrechersignals externe Daten aufnehmen. Damit die zur Aufnahme des Unterbrechersignals notwendigen bestimmten Adressen nicht mit der einer normalen Anzeige vorbehaltenen Adresse verwechselt werden können (was bei herkömmlichen Treiberschaltungen vorkommen und den LCD-Anzeigebetrieb ernsthaft stören kann), ist bei der erfindungsgemäßen Treiberschaltung dem RAM 1 ausgangsseitig eine Datenpufferschaltung zur Sicherstellung einer stabilen und korrekten Ausgäbe der Anzeigesignale, die von Unterbrechungen durch externe Datenübertragungen und andere Synchronisierzustände unabhängig ist, zugeordnet.

Die Datenpufferschaltung umfaßt eine Adreß-Steuerschaltung 9 und eine Datenwählschaltung 10. Ein Flip-Flop-Ausgangssignal CS = 1 (Fig. 3) bedeutet nicht-gewählter Zustand, wie weiter unten erläutert ist. Bei Zugang externer Daten werden in Fig. 3 beide Signale RAS und RAF zugeführt. Entsteht das Signal RAS in einer Periode mit CS = 1, werden beide Schaltungen 9 und 10 auf die Adressen A1 bis A7 geschaltet. Wenn dagegen weder der

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Flip-Flop-Ausgang CS = 0 noch das Signal RAS vorhanden sind, ■ werden die Adressen CO bis C4 bzw. h3/h4 dem Reihendekoder bzw. dem Kolonnenwähler des RAM zugeteilt.

Die Adressen CO bis C4 und h3/h4 bestimmen die Zähler für die LCD-Anzeigesignale . Zum Erzeugen z.B. des Gegenelektrodensignals H₁₉ (Fig. 6) bleiben die Adressen hO bis h4 = "0"/ der RAM-Kolonnenwähler bleibt AD₁, = AD_ = 0; der Datenwähler

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bleibt hO = h1 = h2 = 0, somit wird bei SR_Q die Null-Bitzeile m_n im geradzahligen Bereich des RAM durch die Zähler CO bis C4 abgetastet, und dabei entstehen gewisse Seriendaten. Der Ablauf bei SR₁ ist derselbe.

Mit anderen Worten: Während die Synchronisierung der Gegenelektrode über H₁Q noch besteht, werden im Verlauf des nächsten Zeitabschnitts H» bestimmte Anzeigedaten in die Schieberegister A und B eingeschoben und darin während der Umschaltung von H₁₉ auf H_ gehalten, um sie eventuell für eine Anzeige bereitzustellen. Nach der Ausgabe von Anzeigedaten erfolgt das Auslesen von Daten aus dem RAM im Takt des Aufwärts-Zählbetriebs der Zähler h0 bis h4.

Die Flip-Flops mi und ni in Fig. 3 sind verriegelbare Flip-Flops die durch ein Taktsignal 0 = CS RAF steuerbar sind. Werden entweder das Signal CS = 0 oder RAS nicht erzeugt, d.h. wenn 0N hochliegt, so wird der Inhalt der Eingänge mi und ni als Ausgangszustand weitergegeben. Wird dagegen das Signal RAF bei vorhandener Bedingung CS = 1 erzeugt, d.h. liegt 0N niedrig, so bleibt der Dateninhalt unbeeinflußt. Die Folge davon ist: Bei Erzeugung der Signale RAS und RAF aufgrund einer externen Datenübertragung werden durch die Eingänge mi und ni die richtigen Anzeigedaten festgehalten, bevor die RAM-Ausgangsdaten evtl. einer Veränderung unterworfen werden. Auf diese Weise wird stets die Erhaltung der richtigen Anzeigesignale gesichert.

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Weil das Signal RAF das zur RAM-Adreßumschaltung nötige Signal RAS in sich enthält, kann während des Adressenumschaltvorgangs auch nicht die kleinste Änderung des RAM-Ausgangs an die Flip-Flops mi und ni gelangen.Die funktioneile Erläuterung der Signale RAS und RAF folgt weiter unten.

Das Schieberegister: Die von der Byte-Einheit gelieferten RAM-Daten werden nach Umsetzung in Seriensignale in Verbindung mit dem zum LCD-Signal synchronen Taktimpuls 0S im Schieberegister 2 festgehalten, und als Resultat entstehen die Segmentsignale. Gemäß Fig. 1 ist das Schieberegister 2 schon wegen einer notwendigen Aufteilung der LSI-Ausgangsanschlüsse in einen Block A für die ungeradzahligen Segmente und einen zweiten Block B für die geradzahligen Segmente unterteilt.

Ein typisches Aufbauschema einer durch die erfindungsgemäße LSI-Treiberschaltung zu erregenden LCD-Anzeigematrix ist in Fig. 5 dargestellt. Um zum Beispiel auch grafische Darstellungen, chinesische Schriftzeichen usw. anzeigen zu können, müssen wegen der Platzbeschränkung für die Anschlüsse in Relation zu der notwendigen großen Zahl von Segmenten die Segmentsignale zuerst in obere und untere Anzeigepositionen aufgeteilt und danach ausgegeben werden.

Die Ausgangsanschlüsse des LSI-Chip sind so angeordnet, daß die Ausgangssignale in ungerade und gerade Zahlen unterteilt und unabhängig ausgegeben werden können und die Segmente der LCD-Anzeigetafel kreuzungsfrei erreichen.

Die Aufteilung des Schieberegisters 2 in zwei Blöcke A und B dient auch der Senkung des Stromverbrauchs in der LSI-Treiberschaltung und hat ferner den Vorteil, daß für die einwandfreie übertragung der RAM-Dateninhalte nur 32 Taktimpulse nötig sind.

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Sonst wären mindestens 64 Taktimpulse erforderlich, die wegen der kurzen verfügbaren Zeit bei einem MOS-LSI-Chip nur mit dem doppelten Stromverbrauch erkauft werden könnten,

In Fig. 6 ist das Signaldiagramm für die in Fig. 7 dargestellten Zähler h und C enthalten. Der Zähler C erhält das Taktimpulssignal 0 von dem Taktgenerator 8, der bei C4, C3, C2, C1 und CO = 1 die Taktimpulse 0S erzeugt. Der Rücksetzeingang des Zählers C erhält das Synchronsignal H. Dieser bis*32*zählende Zähler C wird bei HR=H + HOR rückgesetzt, worin das Rücksetzsignal HOR von dem Wert des äußere Werte aufnehmenden Registers 18 (mit NO bis N3

(Fig. TT) in Fig, 1) abhängig ist und von einer ROM-Matrix synchron mit dem zwanzigsten Zählwert (siehe Fig. 6) des Zählers h erzeugt wird, wenn die Signale h4, h3, h2 und h1 auftreten.

Da das HS-Flip-Flop das Taktsignal 0S enthält und als Eingangssignal H (HS + HOR) aufnimmt, erfolgt eine Synchronisation mit H, und das Rücksetzsignal HOR wird umgedreht.

Somit wird offensichtlich durch den Zählerausgang h 15 die relative Einschaltdauer der LCD-Gegenelektrode bestimmt, wobei der jeweilige Wert der relativen Einschaltdauer durch das Register 18 festgelegt wird. HS ist ein Signal zum Zusammensetzen einer Wechselspannung für die LCD-Anzeige.

Da alle Daten intern parallel verarbeitet und serienweise (der Reihe nach) ausgegeben werden, ist der Serien/Parallel-Umsetzer 4 notwendig. Ein zugeordnetes Schieberegister 19 kann Daten parallel eingeben und der Reihe nach ausgeben, oder umgekehrt. Hierzu gibt es in Fig. 1 einen Seriendatenbus SDO, einen Serientaktxmpuls CLO und ein Synchronsignal LC. Von außen zugeführte 8-Bit-Seriendaten werden zeitweise

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im Register 19 gespeichert, um daraus entweder die RAM-Adresse oder Wähl- und Einschaltdauerdaten oder RAM-Einschreibedaten zusammenzusetzen. Das Schieberegister 19 nimmt die Daten parallel auf und gibt sie nach Durchführung von Schiebeoperationen der Reihe nach (in Serie) aus.

Zur Erleichterung ihrer Identifizierung werden den 8-Bit-Seriendaten jeweils zwei Bits 00, 01, 10 bzw. 11 vorgesetzt. Durch den Zusatz "00" wird das Schreiben der relativen Einschaltdauer und der Wähldaten, durch "01" das Schreiben der RAM-Adreßdaten, durch "10" das Schreiben der RAM-Daten und durch "11" das Lesen der RAM-Daten aktiviert. Zur Vermeidung komplizierter Adressen wird nach dem Beendigen des Schreib- oder Lesevorgangs von RAM-Daten die RAM-Adresse

1'5 A automatisch um +1 erhöht,

Die übertragung von Seriendaten mit dem in Fig. 8 als Blockschaltbild dargestellten Serien/ParalletSignalumsetzer · 4 erfolgt gemäß Fig. 9. Die übertragung von Seriendaten erfolgt mit der Anstiegsflanke des Synchronsignals LC in Verbindung mit dem Serienübertragungstaktsignal CLO. Ein 4-Bit-Binärzähler K 21 zählt,solange das Synchronsignal LC auf "1" bleibt und wird mit Signal LC = "0" rückgesetzt. Sobald der Zähler K 21 von 0 auf 14 hochgezählt hat, ist die übertragung von Seriendaten beendet.

Zwei Taktsignal 0LSO und 0LS1 nehmen die Dateninhalte der zugesetzten zweistelligen Kontrollbits auf, und in den statischen Zuständen zwischen den Serienübertragungspfaden in Fig. 9 speichern die Flip-Flops LSO und LS1 die Inhalte A und B.

Ein von dem Register L erzeugtes Taktsignal 0L wird nur ausgegeben, solange der Zähler K 21 entweder auf 2, 3, 4, 5, 6, 7, 8, 9 oder 12 stehen bleibt. Wenn die ersten acht

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(2 bis 9) Taktsignale durch das Register L verschoben sind, übernimmt das letzte Taktsignal (12) die im LSI-Chip verbleibenden RAM-Dateninhalte auf.

Eingangssteuersignale K2 und K3 des Registers L 19 bestimmen die ersten acht und das letzte Taktsignal.

Das Signal RAS wird nur ausgegeben, wenn der Zähler K 21 entweder bei 10, 11 oder 12 stehenbleibt. Das Signal RAF wird nur ausgesandt, wenn der Zähler K 21 auf 9, 10, 11, 12 oder 13 stehenbleibt. Das Signal RAS dient als Taktimpuls für das Schreiben von chip-Wähldaten, der relativen Einschaltdauer oder von Adressen. Dieses Signal wird außerdem zur Adreßumschaltung beim Schreiben oder Lesen

1'5 von Daten in bzw. aus dem RAM benutzt. Das Signal RAF und seine Bedeutung ist bereits vorstehend näher erläutert worden.

Auf dem Seriendatenbus SDO in Fig. 8 laufen Daten in beiden Richtungen; im Zustand "1" eines SDD-Flip-Flop erfolgt eine Datenausgabe. Gemäß Fig. 10 ist SDD ein Flip-Flop, das nur beim Auslesen von Daten aus dem RAM aktiviert wird. Ein Signal SDD bleibt aktiviert bis zur vollständigen Ausgabe der-Serien-RAM-Daten hinter dem 2-Bit-Kontollsignal. 25

In der Betriebsart "Schreiben der Wähl- und Einschaltdauer-Daten" in Fig, 10 bleiben nach der übertragung des "00"-Kontrollsignals LSO=O und LS1=1/ es entsteht der Taktimpuls 0CS, bei dessen Anstieg die 8-Bit-Seriendaten im Register L verschoben sind. Von den 8 Bits werden die Inhalte der oberen 4 Bits L4 bis L7 in ein Register N geladen.

Wie aus dem Eingangszustand des CS-Flip-Flops 22 in Fig. hervorgeht, gibt dieses Flip-Flop nur dann ein Ausgangs-

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signal ab, wenn der an fen Wählanschlüssen CS _Q bis CS₃ anstehende Code genau mit den Inhalten der unteren 4 Bits L_Q bis L_ übereinstimmt. Bei Nicht-Übereinstimmung wird das CS-Signal·rückgesetzt. Mit anderen Worten: bei der übertragung von Chip-Wähldaten an mehrere Treiber-LSI-Chips paßt das gewählte CS-Signal nur für den zu aktivierenden Chip? alle nicht passenden CS-Signale werden rückgesetzt.

Nach Aktivierung von L4=L5=L6=L7=T wird das Signal 0CS unterdrückt, um einen Auto-Löschbefehl auszugeben. Das Einschreiben und übertragen von Daten in den RAM oder aus dem RAM kann nur bei rückgesetztem CS-Signal erfolgen.

In der Betriebsart "Schreiben von Adreßdaten" in Fig, liegt das 2-Bit-Kontrollsignal "01" vor; LSO=O und LS=1 gilt und es entsteht der Taktimpuls 0A. Wenn dieser Impuls ansteigt, sind die 8-Bit-Seriendaten in das Register L geschoben.

Wegen des Zustands LSO=O gelangen die von den Adreß-Flip-Flops AO bis A7 gelieferten Adressen an die entsprechenden Anschlüsse LO bis L7 zur Durchführung des Schreibvorgangs.

In der Betriebsart "Schreiben der RAM-Daten" in Fig. gilt das 2-Bit-Kontrollsignal "10", und die Zustände LSO=I sowie LS1=0 bewirken, daß der Taktimpuls WR in den RAM eingeschrieben wird. Der Taktimpuls WR entsteht zyklisch in Perioden des Signals RAS, bei dessen Ausgang die 8-Bit-Seriendaten schon in das Schieberegister L eingeschoben sind. Gemäß Fig. 4 werden die gewählten Daten in Verbindung mit dem Taktimpuls WR über die Anschlüsse LO bis L7 in den RAM eingeschrieben.

Das Signal RAS bestimmt die Adressen AO bis A7 für die Reihen- und Kolonnendecoder, so daß die gewählten Daten in

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die Adressen AO bis A7 gelangen. Gemäß Fig. 1 wird als Ergebnis in der Adresse 13 ein Taktimpuls 0A erzeugt. Da in Fig, 8 noch der Zustand LSO=I exisitiert, bewirkt der Taktimpuls 0A die Erhöhung der Adressen AO bis A7 um +1. Beim kontiuierlichen Einschreiben von Daten in den RAM erfolgt die Adressenerhöhung um +1 ohne nähere Bestimmung, folglich kann der RAM die gewählten Daten schnell an jede gewünschte Stelle übertragen.

Bei der Betriebsart "Lesen der RAM-Daten" in Fig. 10 gilt das 2-Bit-Kontrollsignal "11" sowie der Zustand LSO=I und LS1=1, d.h. das Signal SDD wird durch ein die Seriendaten angebendes Bit aktiviert. Gemäß Fig. 8 ist das unterste Bit LO des Registers L für das Signal SDD vorgesehen . Die Inhalte des Registers L werden durch den Taktimpuls 0L verschoben und in Form von Seriendaten über den Anschluß SDO ausgegeben.

Aus den unten erläuterten Gründen speichert das Register L19 solche RAM-Daten, welche an die Adressen AO bis A7 gehen. Vor der Durchführung der eigentlichen

RAM-Datenauslesung müssen die in Fig. 10 angegebenen vier Betriebsabläufe abgeschlossen sein. Während dieser vier Betriebsabläufe sind der Taktimpuls 0L und das Signal RAS ständig vorhanden.

Gemäß Fig. 8 bedient das Register L19 die Eingänge 00 bis 07, und mit der Anstiegsflanke des Taktimpulses 0L werden die bei AO bis A7 vorhandenen RAM-Dateninhalte über die Eingänge00 bis 07 in das Registers L19 eingelesen. Dadurch wird sichergestellt, daß im Register L1 9

sämtliche Daten, welche vom ram an periphere Einheiten gehen, automatisch gespeichert werden und weiter zur Verfügung stehen.

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Wie beim Einschreiben wird auch während der letzten Periode der RAM-Datenleseoperation der Taktimpuls 0A erzeugt.

In der GesamtÜbersicht der LCD-Treiberschaltung in Fig. 11 bewirken durch HS/SR0 und HS/SR1 bestimmte Exklusiv-ODER-Signale, die an das Schieberegister gehen, eine Signalumkehrjsynchron mit dem Signal HF. Taktimpulse 01 und 0S in Fig. 11 sind identisch mit den Taktimpulsen 0 und 0S in dem Signaldiagramm von Fig. 6.

Die in Seriendaten umgesetzten Signale SR0 und SR1 werden durch den Taktimpuls 01 in das Schieberegister eingeschoben und dann mit dem Taktimpuls 0S im nächsten Flip-Flop festgehalten .

In Fig. 11 aufgeführte Segmentsignale SG_n bis SG,., werden

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synchron mit dem Taktimpuls 0S festgehalten. Die mit #1 und #2 bezeichneten LCD Treibereinheiten sind gemäß Fig. 12 und 13 aufgebaut. Die Treibereinheiten nach Fig. 13 sind ausschließlich zur Erregung der Segmente, die Treibereinheiten gemäß Fig. 12 dagegen zur Ansteuerung der Segmente und der Gegenelektrode der LCD-Anzeige bestimmt. Die Zellenstruktur kann bei der Herstellung solcher LSI-Chips leicht durch Austauschen der Abdeckmasken verändert werden.

Bei dem bevorzugten Ausführungsbeispiel der Erfindung werden die Signale S_n bis S₁₉ über die Treiber gemäß Fig. 12 (#1) verwendet, können aber entweder für die Gegenelektrode oder die Segmente ausgenutzt werden. 30

Fig. 14 zeigt eine Stromversorgung für die LCD-Treiberschaltung, deren Signalverläufe und Arbeitsweise durch die Fig. 17 verdeutlicht sind. Gemäß Fig. 15 und 16 können die Treibereinheiten wahlweise zur Erzeugung von Signalen für Anzeigesegmente oder für die Gegenelektrode ausgenutzt werden.

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Das bevorzugte Ausführungsbeispiel der Erfindung ergibt unter anderem den Vorteil, daß die Anwendung der ursprünglich als RAM-Daten vorliegenden Signale sowohl für die Segmente als auch für die Gegenelektrode ausnutzbar sind und in jedem Fall den gleichen Signalverarbeitungsweg durchlaufen. Ihre endgültige Bestimmung als Segment- oder Gegenelektrodensignal erhalten diese Signale jeweils durch entsprechende Zuordnung unter Verwendung der Wählsignale S_Q bis S₁Q am Treiberausgang.

Wenn die Signale S_Q bis S₁₉ als Gegenelektroden-Signale ausgewählt sind ,so sind die RAM-Daten wie in Fig. 18 dargestellt aufgeteilt . Durch das Register N ist eine relative Einschaltdauer = 1/20 vorgegeben, und der Zähler h zählt gemäß Fig. 6.

Während das RAM den Zustand A7A6=00 unter dem Impuls-timing H19 beibehält, wird die O-Bit-Linie in das Schieberegister übertragen, der Taktimpuls 0S erzeugt das sich ergebende HO-timing, und die dadurch bestimmten Daten werden an Flip-Flop SG₀ bis SG_ß3 ausgegeben.

Das Flip-Flop SG₀ wird durch den in Fig. 16 dargestellten LCD-Treiber erregt.

Bei Aufnahme der aus SR0+HS und SR1+HS zusammengesetzten Eingangssignale gibt das Flip-Flop SG_Q das in Fig, 17 (e) dargestellte Ausgangssignal und gegebenenfalls ein Gegenelektroden-Signal gemäß Fig. 17 (a) ab.

Bei Zugang der Segmentsignale SG₃₀ bis SGg₃ gemäß Fig. gibt die Timerschaltung beispielsweise ein Ausgangssignal gemäß Fig. 17 (b) ab.

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Durch Einspeisung anderer Vorgaben in das Register N 18 kann die relative Einschaltdauer der LCD-Anzeige auf Wunsch verändert werden. Ferner kann durch Veränderung der RAM-Daten die Sequenz des Gegenelektrodensignals auf Wunsch verändert werden.

Im Normalbetrieb werden mehrere LSI-Chips mit je 64 Segmentsignalen S₀ bis S_fi, verwendet. Die Chip-Wählanschlüsse CS _ bis CS₃ dienen zum Auswählen eines bestimmten LSI-Chip. Bei Verwendung von vier Wählanschlüssen können manchmal sechzehn LCD-Treiber-LSI-Chips angeschlossen werden.

Die Treiberschaltung in Fig. 1 enthält eine Auto-Löschschaltung 6. Bei Einschaltung der Stromversorgung wird ein internes Flip-Flop ACL aktiviert, welches durch ein tiefliegendes Signal das Schieberegister gegenüber der LCD-Anzeige ausgeschaltet hält · Mittels geeignet aufbereiteter Programme können die Gegenelektroden- und Segmentsignale auf einen Ausgangswert eingestellt werden. Wenn das Flip-Flop ACL nach Vorgabe einer bestimmten relativen Einschaltdauer rückgesetzt wird, dann kehrt die LCD-Anzeige zum normalen Anzeigebetrieb zurück.

Hit Hilfe des Taktgenerators 8 läßt sich durch die LCD-Treiberschaltung einen automatischen Anzeigebetrieb erreichen.

Sämtliche vorhandenen LSI-Chips werden durch ein gemeinsames Bezugs-Taktsignal synchronisiert, welches in Fig. 1 durch das Symbol 0 angegeben ist. Das andere Synchronsignal H wird dagegen mit jeder Rahmenumschaltung erzeugt, so daß die Abtastung der LCD-Anzeige mit der Rahmenfolge synchronisiert abläuft.

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Gemäß Fig. 7 werden beide Zähler h und C und das Signal HS durch das Synchronsignal H vor einer eventuellen Synchronisation rückgesetzt. Dieses Synchronsignal H wird durch die Schaltung in Fig. 19 erzeugt. Es hat von allen sich wiederholenden Signalen den längsten Zyklus/ und seine Impulsbreite entspricht einem Zyklus des Taktimpulses 01.

Die Verteilung des Synchronsignals H von Fig. 19 kann durch entsprechende Maskenwahl bei der Herstellung vorgegeben werden.

Die erfindungsgemäße Treiberschaltung erlaubt die Erzeugung der Gegenelektrodensignale mit jeder gewünschten Sequenz und darüberhinaus ein flexible Gestaltung kreuzungsfreier Verbindungen zwischen der LCD-Gegenelektrode und der als LSI-Chip ausgeführten LCD-Treiberschaltung.

Da erfindungsgemäß außerdem die relative Einschaltdauer (duty factor) von außen her auf Wunsch einstellbar ist, kann unter Ausnutzung dieses Merkmals einerseits eine besonders hohe Bildqualität eingestellt und/oder andererseits eine Erweiterung der Anzahl ausnutzbarer Bildelemente vorgenommen und so die Anwendungsvielfalt von LCD-Anzeigevorrichtungen erweitert werden.

Erfindungsgemäß besteht grundsätzlich die Möglichkeit, die vorliegende Art der Treiberschaltung in Verbindung mit unterschiedlichen LCD-Anzeigevorrichtungen, die verschiedene Eigenschaften aufweisen, zu betreiben.

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Claims (3)

1. TER MEER-MÜLLER-STEINMEISTER

   PATENTANWÄLTE — EUROPEAN PATENT ATTORNEYS

   Dipl.-Chem. Dr. N. tar Meer Dipl.-Ing. H. Steinmeister TÄSee ί· ^ΜϋΙΙθΓ Artur-Ladebeck-Strasse 51 D-8OOO MÜNCHEN 22 D-48OO BIELEFELD 1

   Case: 1882-GER-K

   Mü/Gdt/b 8. September 1982

   SHARP KABUSHIKI KAISHA 22-22, Nagaike-cho, Abeno-ku, Osaka 545, Japan

   Treiberschaltung für eine Flüssigkristall-Anzeigevorrichtung Priorität: 9. September 1981, Japan, Ser.No. 56-143038

   PATENTANSPRÜCHE

   ( 1 ·) Treiberschaltung für eine Flüssigkristall-Anzeigevorrichtung, die Anschlüsse für eine Gegenelektrode und für Anzeigesegmente aufweist,
   dadurch gekennzeichnet, daß

   - eine Anschlußmöglichkeit für eine Bus-Leitung einer datenverarbeitenden Zentraleinheit vorhanden ist,

   - Anschlüsse eines in der Treiberschaltung (Fig. 1) enthaltenen RAM (1) mit entsprechenden Anschlüssen für die Gegenelektrode und die Anzeigesegmente der Anzeigevorrichtung verbindbar sind, und

   - der RAM (1) durch die Zentraleinheit so steuerbar ist, daß aus in den RAM eingelesenen Daten Signale mit wählbarer Sequenz für die Gegenelektrode erzeugbar und aus dem RAM ausgelesene Daten selektiv als Gegenelektrodensignale oder als Segmentsignale ausgebbar sind.

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2. 2. Treiberschaltung nach Anspruch 1,

   dadurch gekennzeichnet, daß zumindest ein Zähler (z.B. 14) zur Bestimmung einer relativen Einschaltdauer ("Duty Factor") von Treibersignalen für die Flüssigkristall-Anzeigevorrichtung mit zugeordneten Steuerschaltungen (z.B. 16, 17), über welche durch entsprechende Beeinflussung von Funktionen des Zählers die relative Einschaltdauer freizügig wählbar ist, vorhanden ist.
3. 3. Treiberschaltung nach Anspruch 2,

   gekennzeichnet durch Einrichtungen (z.B. 18, 19) zum Verändern von Inhalten des Zählers (14) im Sinne einer Änderung . der relativen Einschaltdauer und zum Verändern von RAM-Inhalten in Abhängigkeit von über die Bus-Leitung (SD₀) aufgenommenen Signalen.