DE3234782A1

DE3234782A1 - Treiberschaltung fuer fluessigkristall- oder aehnliche anzeigevorrichtungen

Info

Publication number: DE3234782A1
Application number: DE19823234782
Authority: DE
Inventors: Yoshitaka Yamatokoriyama Nara Fukuma; Tosaku Nishinomiya Hyogo Nakanishi
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 1981-09-19
Filing date: 1982-09-20
Publication date: 1983-04-14
Also published as: US4599613A; GB2106690B; JPS5849987A; GB2106690A; DE3234782C2

Description

TER MEER · MÜLLER · STEINMEISTER _#·* «SkcTrp K/K! "-."Ί & 9^₇GER-K

BESCHREIBUNG

Die Erfindung bezieht sich auf eine Treiberschaltung für eine Anzeigevorrichtung, insbesondere nach der im Oberbegriff von Patentanspruch 1 angegebenen Definition.

Bei einer herkömmlichen Anzeige-Treiberschaltung wird die Anzeige-Information aus einem in die Schaltung integrierten RAM (Speicher für freien Zufluß) zur Darstellung auf der Anzeige abgerufen. Nach Abschaltung der Stromversorgung gehen die in dem RAM enthaltenen Speicherinhalte verloren, so daß bei einer Stromwiedereinschaltung die Anzeigevorrichtung zuerst eine ungeordnete Darstellung wiedergibt, bis der RAM neue brauchbare Daten erhalten und weitergeleitet hat. Dieser Vorgang wird als nachteilig empfunden.

Zwar könnte dieses Problem durch Zuführen von Anzeigesperrsignalen, durch die ein Zutritt externer Signale vor der Einspeisung von Nutzsignalen in den RAM verhindert wird, umgangen werden. Das aber bedeutet bei integrierten Schaltungen mit solchen RAMs, daß zusätzliche Anschlüsse benötigt werden. Die Anzahl externer Anschlüsse soll jedoch so gering wie möglich gehalten werden.

Der Erfindung liegt damit die Aufgabe zugrunde, eine Treiberschaltung für Anzeigevorrichtungen beispielsweise für Flüssigkristallanzeigen zu schaffen, mit der sich ungeordnete Anzeigezustände unmittelbar nach Einschaltung der Stromversorgung ohne erhöhten Bedarf an Anschlüssen vermeiden lassen.

Die erfindungsgemäße Lösung der gestellten Aufgabe ist kurzgefaßt im Patentanspruch 1 angegeben.

Vorteilhafte Weiterbildungen des Erfindungsgedankens sind in Unteransprüchen gekennzeichnet.

Der Grundgedanke der Erfindung geht dahin, bei jeder Einschaltung der Stromversorgung mittels einer Steuerschaltung eine Halteeinrichtung in einen von zwei möglichen stabilen Zuständen zu versetzen, durch den die Anzeigevorrichtung gesperrt wird, und danach durch Erzeugen eines Freigabesignals die Halteeinrichtung in ihren anderen stabilen Zustand zu überführen, bei dem die Anzeigevorrichtung betriebsbereit ist.

Durch eine erfindungsgemäß ausgebildete Treiberschaltung wird der Gebrauchswert von anzeigenden Datenverarbeitungseinrichtungen erhöht, da ungeordnete Anzeigezustände sicher vermieden und nur einwandfreie Anzeigeinhalte zur Darstellung gebracht werden. Die erfindungsgemäße Anzeigesperrung und -freigäbe erfolgt in Verbindung mit bei der Datenverarbeitung anfallenden Signalen, so daß keine besonderen Signale und auch keine zusätzlichen Anschlüsse in der integrierten Schaltung notwendig sind.

Die Erfindung und vorteilhafte Einzelheiten werden nachstehend unter Bezug auf eine Zeichnung in beispielsweiser Ausführungsform näher erläutert. Es zeigen:

Fig. 1 eine Perspektivansicht einer Anzeigetafel

2 mit einem LSI-Chip 1 eines Ausführungsbeispiels der Erfindung, Fig. 2 ein schematisches Blockschaltbild des

LSI-Chip 1 ,

Fig. 3 Speicherbezirke eines RAM,

Fig. 4 bis 8 Blockschaltbilder des RAM 4 mit zugeordneter

Schaltungen,

Fig. 9 Darstellungen im Betrieb der Anzeige

tafel 2 anfallender Signale,

Fig. 10 eine Darstellung von Anzeigemustern auf der Anzeigetafel 2,

TER MEER -MÜLLER · STEINMEISTER _#·* · · eftajjp»^.¹«; * .1'890-GER-K

Fig. 11 und 12 Signale aus dem Betrieb von Zählern c

und h,
Fig. 13 bis 17 Blockschaltbilder zu den Zählern c und h

mit zugeordneten Schaltungsteilen, Fig. 18 bis 36 Blockschaltbilder zu einem Serien/Parallelumsetzer 6 mit zugeordneten Schaltungsteilen ,

Fig. 37 und 38 Signale zum Betrieb des Serien/Parallelumsetzers ,
Fig. 39 ein Blockschaltbild mit Zwischenverbindungen

von einem LSI-CMpI bis LSI-Chip16, Fig. 40 ein Blockschaltbild eines selbsthaltenden

Flip-Flop ACL,

Fig. 41 ein Signaldiagramm zu dem Flip-Flop, Fig. 42 bis 49 Blockschaltbilder zu Treiberstufen 9A und

9B,
Fig. 50 ein Anschlußplan der Verbindungen zwischen

dem LSI-Chip 1 und einer Stromversorgung,

Fig. 51 Darstellungen im Betrieb der Anzeige-

tafel 2 auftretender Signale,

Fig. 52 eine Darstellung von Speicherbezirken des

RAM 4 in Verbindung mit Gegenelektroden SO bis S19,

Fig. 53 ein Blockschaltbild eines Schaltungsteils

zum Erzeugen eines Synchronsignals,

Fig. 54 und 55 Schaltungsteile zum Erzeugen von Taktsignalen 01 und 02, und

Fig. 56 ein Signaldiagramm zum Betrieb des LSI-

Chip 1 .
30

Die erfindungsgemäße Treiberschaltung für eine Flüssigkristall-Anzeigetafel 2 oder ähnliche Anzeigevorrichtung ist gemäß Fig. 1 in einem hoch-integrierten LSI-Chip 1 enthalten , der auf einer geeigneten (hier nicht dargestellten) Leiterplatte befestigt ist. Auf jeder Seite einer Anschlußleiste 3 der Anzeigetafel 2 befindet sich gemäß

TER MEER -MÜLLER ■ STEINMEISTER * „^: ; 1*1 I *»-|h^fK ζ: K. - 1890-GER-K

Fig. 1 je eine Anschlußgruppe G1a bzw. Anschlußgruppe GOa, von denen die erste Anschlußgruppe G1a die Anschlüsse S1a, S3a, S5a... S63a und die andere Anschlußgruppe GOa die Anschlüsse SÖa, S2a, S4a... S62a umfaßt. Die Gegenelektroden der Anzeigetafel 2 sind in gleicher Weise in abwechselnder Folge unterteilt und den beiden Anschlußgruppen G1a und GOa zugeordnet, worauf nachstehend noch ausführlich eingegangen wird.

Gemäß Fig. 2 enthält der LSI-Chip 1 einen RAM 4 (Speicher mit freiem Zufluß) zur Aufnahme von Anzeigesignalen, Schieberegister 5A und 5B zum übertragen der Inhalte des RAM 4 in Form von Anzeigesignalen, Zähler c und h zur Aufbereitung von Anzeigesignalen, einen Serien/Parallel-Umsetzer 6 für die Datenübertragung zu und von Schaltungen außerhalb des LSI-Chip 1, eine Chip-Auswählschaltung 7, eine Räumschaltung 8 zur Bestimmung des Anzeigestatus sofort nach jeder Stromeinschaltung, Treiberstufen 9A und 9B zur Aktivierung der Anzeigetafel 2 und einen Taktgenerator 10. Gemäß Fig. 39 sind insgesamt sechzehn LSI-Chip 1 bis LSI-Chip 16 vorhanden, deren Aktivierung durch die Answählschaltung 7 selektiv nach Über Anschlüsse CSO bis CS3 zugeführten Signalen durchgeführt wird.

Gemäß Fig. 3(1) hat der RAM 4 eine Speicherkapazität von 64 mal 20 Bits, von denen jedes Bit einem Anzeigepunkt auf der Anzeigetafel 2 gemäß Fig. 3(2) entspricht.

In Fig. 2 ist die Bit-Zahl auf Signalleitungen jeweils mit (f3, <?4, ^5 und £20 bezeichnet. Ferner gibt es Signale ADO bis AD7 zur Kennzeichnung von Adressen in dem RAM 4 (ADO bis AD5 für Reihen und AD6, AD7 für Spalten) und Gegenelektrodensignale HO bis H19 für die Anzeigetafel, von denen bei der Auswahl der Spalten (a) die Signale HO bis H7 den Signalen AD6 = 0 und AD7 =0, (b) H8 bis H15 den Signalen AD6 = 1 und AD7 = 0 und (c) H16 bis H19 den Signalen AD6 = 0 und AD7 =

·::··"": 325478-2

TER MEER · MÜLLER · STEINMEISTER .*i Ϊ . « ·'"¹JSh^rri K*.K. - 1890-GER-K

entsprechen. Die Reihen-Adressiersignale AD0-AD5 für die Spaltenauswahl sind den Segementelektroden S0-S63 zugeordnet.

Gemäß Fig. 4 bis 8 sind die Zellen des RAM 4 in wechselnder Folge in einer geradzahlige Gruppe 4a und einer ungeradzahlige Gruppe 4b unterteilt. Adressiersignale AO dienen der Spaltenauswahl. Die Signale aus den Zellen der geradzahligen Gruppe 4a gehen über Ausgangsanschlüsse SO, S2... S62 in ein Schieberegister 5A und die Signale aus den Zellen der ungeradzahligen Gruppe 4b über Ausgangsanschlüsse S1, S3... S63 zur Datenübertragung in ein Schieberegister 5B.

Der RAM 4 erhält Adressiersignale auf folgende Weise: Eine Adressierschaltung 11 erhält Signale von Zellen AO bis A7 eines acht Bit-Registers A zusammen mit Signalen aus Zellen hO bis h4 eines fünf Bit-Zählers c. Ein Datenwähler 12 erhält Signale der Zellen AO, A6 und A7 des Registers A und des fünf Bit-Zählers h und erzeugt daraus Seriensignale SRO und SR1 für die serielle Erfassung von Speicherinhalten von RAM 4 für Anzeigezwecke. Die Zellen AO bis A7 sind mit dem RAM 4 nur dann verbunden, wenn eine Datenübertragung erwünscht und durch Flip-Flops oder dgl. vorgegeben ist. Folglich werden die Zellen CO bis C4 und die Zellen h0 bis h4 normalerweise für die Adressierung und Datenauswahl benutzt, und die übertragung externer Daten erfolgt in einem unterbrochenen Modus. Eine Unterbrechung der normalen Datenübertragung führt zu einer vorübergehenden Blockierung der Anzeige, um ungeordnete Darstellungen auf der Anzeige zu verhindern. Dieses Ziel wird erfindungsgemäß durch die Verwendung von selbsthaltenden Flip-Flops 14 und 15 siehe Fig. 5 und 6 erreicht, welche gleichzeitig als Datenausgabepuffer des RAM 4 dienen. Durch diese Flip-Flops wird gewährleistet, daß nach jeder Unterbrechung der Datenübertragung ein geordneter Anzeigebetrieb erfolgt.

TER MEER · MÜLLER · STEINMEISTER „^: ; : - Shsrrp^aC*. sV^-WegO-GER-K

Durch den Zustand "1" oder "0" eines Ausgangssignals eines Flip-Flop CS in Fig. 2 wird der LSI-Chip 1 entweder gewählt oder nicht gewählt. Signale RAS und RAF erscheinen nur bei einer notwendigen übertragung externer Daten. Wenn CS = 1 steht und das Signal RAS vorhanden ist, erfolgt die Adressen- und Datenwahl am RAM 4 über die Adressiersignale A1 bis A7. Wenn CS = 0 ist oder das Signal RAS fehlt, dann liefert ein Adressendecoder 15 Signale für die Wahl von Signalen der Zellen CO bis C4 des Zählers c, und ein Spaltenwähler 16 erhält Signale aus den Zellen h3 und h4 des Zählers h. Der Spaltenwähler 16 ist an einen Gruppenwähler 16 angeschlossen, um in Verbindung mit einer Lese/Schreibsteuerschaltung 18 entweder die geradzahlige Gruppe 4a oder ungeradzahlige Gruppe 4b zu wählen. Die Schaltung 18 erhält einen Schreibtakt BR. Die Flip-Flops 13 und 14 von Fig. 5 und 6 erhalten von dem Gruppenwähler 17 Signale Ni, Mi (i = 0 bis 7) und geben ihre Ausgangssignale ni und mi an eine Schaltung von Fig. 8 ab, welche das Signal SRO bzw. SR1 ausgibt. ■ 20

In Fig. 9(1) ist das Signal RAS , in Fig. 9(2) das Signal RAF und in Fig.9(3) sind resultierende Signale zum Adressieren des RAM 4 dargestellt.

In der Darstellung der Elektroden der Anzeigetafel 2 in Fig. 10 sind die Segmentelektroden wie ihre Signale mit SO bis S63 und die Gegenelektroden wie ihre Signale mit HO bis H19 bezeichnet.

Die Ausgangssignalzustände der Zähler c und h sind in Fig. 11 bzw. Fig. 12 dargestellt. Wird bei der Spaltenwahl beispielsweise die Gegenelektrode H19 aktiviert, dann führen die Zellen h0 bis h4 den Zustand "0", AD6 ist 0 und AD7 ist ebenfalls 0. Wegen der Zustände h0 = h1 = h2 = 0 wird in Abhängigkeit von dem Signal SRO die Bit-Leitung m0 für das nullte Bit der geradzahligen Gruppe 4a des RAM

TER MEER ■ MÜLLER ■ STEINMEISTER

y\ ' " ghcjrg* SC*. t._t * - * *1_a8 9 O - GER- K

mit den Ausgängen der Zellen CO bis C4 des Zählers c abgetastet und es entstehen entsprechende Seriendaten; dies gilt für das Signal SR1. Während der Abgabe des Gegenelektroden-aktive Signals H19 werden in den Schieberegistern A und B die für die Erzeugung des nächsten Gegenelektrodensignals HO notwendigen Daten verschoben und nach übergang des Signals H19 auf HO darin festgehalten. Anschließend wird der Zähler hi nach und nach hochgezählt, damit die Inhalte des RAM 4 entsprechend in Form von AnzeigeSignalen weitergegeben werden.

Die für eine externe Datenübertragung in den RAM 4 vorgesehenen Signale RAS, RAP sind in Fig. 9 dargestellt. Zur Betätigung der Flip-Flops 13 und 14 dient folgendes Taktsignal:

0N = CS-RAF

Wenn 0N hochliegt/ weil CS = 0 oder das Signal RAF nicht vorhanden ist/ werden die Signale Mi, Ni unverändert ausgegeben. Wenn dagegen 0N = niedrig ist, weil CS = 1 und das Signal RAF vorhanden ist, werden die Daten gehalten. Durch das Vorhandensein der Signale RAS, RAF während einer übertragung externer Daten können vorhergehende echte Anzeigedaten in den Flip-Flops 13 und 14 gehalten werden, auch wenn der RAM 4 andere Daten ausgibt. Dadurch werden Störungen von Anzeigesignalen durch Unterbrechungen verhindert. Die Signals RAF und RAS überlappen sich teilweise.

Die Inhalte des RAM 4 werden normalerweise Byte für Byte in ein Seriensignal umgewandelt, in die Schieberegister 5A, 5B überführt und synchron mit dem Anzeigetakt 0S in Halteschaltungen 19A, 19B festgehalten. Das Schieberegister ist gemäß Fig. 2 in zwei Blöcke 5A und 5B für die ungeraden und die geraden Segmentgruppen der Anzeigevorrichtung unterteilt. Diese Unterteilung des Schieberegisters in eine un-

TER MEER · MÜLLER < STEINMEISTER . - ; Siiärg "Κ"£κ·. : - i 1 39O-GER-K

- 10 -

geradzahlige und eine geradzahlige Gruppe 5A, 5B kommt der Verwendung eines LSI-Chip entgegen.

Gemäß Fig. 10 ist die Anzeigetafel 2 zur Darstellung chinesischer Schriftzeichen wie "Kanji" und Graphiken ausgelegt und hat eine entsprechend große Anzahl von Segmenten, deren Eingangsanschlüsse SOa bis S63a zur Vermeidung von Kreuzungen und Überschneidungen in eine ungeradzahlige Gruppe und eine geradzahlige Gruppe unterteilt sind. Auf diese Weise genügen 32 Taktsignale für die Datenübertragung von dem RAM 4 in das Schieberegister 5A, 5B; sonst wären 64 Taktsignale erforderlich. Dieser Umstand würde eine doppelte Oszillatorfrequenz und gleichzeitig eine doppelte Leistungsaufnahme bei CMOS-Ausführung bedeuten.

Der Zähler c in Fig. 13 erhält zum Zählen einen Grundtakt 01 von einem Taktgenerator 10 in Fig. 11(1) und ein Taktsignal 0S gemäß Fig. 11(7) wenn C4 χ C3 χ C2 χ C1 χ CO = 1 ist. Der Zähler c zählt bis 32 und wird durch das Synchronsignal h rückgesetzt. Die Bilder der Signale CO bis C4 sind in Fig, 11(2) bis 11(6) dargestellt. Der Grundtakt 0S kommt über ein UND-Glied von Fig. 15.

Der Zähler h von Fig. 14 wird durch den Takt 0S in Fig. 12(1) getaktet und durch HR = H + HOR rückgesetzt, worin H das Synchronsignal und HOR gemäß Fig. 12(8) das Ausgangssignal eines Registers N mit Zellen NO bis N3 ist. Die Signale der Zellen hO bis h4 sind in Fig. 12(2) bis 12(6), und ein Signal HS in Fig. 12(7) dargestellt.

Das Register N eignet sich zur externen Vor-Eingabe jeder beliebigen Zahl. Ein matrixförmiger ROM (Festspeicher) in Fig. 16 erzeugt das Rücksetzsignal HOR für den Zähler h nach dem Zählwert von Register N. Der Zähler h zählt bis 20, und das Signal HOR wird erzeugt, wenn h4-h3· h2*hO ist.

TER MEER ■ MÜLLER ■ STEINMEISTER .* Z ähajrp; «·.*£.* 'r~ %_&90-GER-K

- 11 -

Durch das Flip-Flop in Fig. 17 wird das Signal HS synchron mit dem Signal H angegeben und mit jedem Signal HOR in seinem Zustand umgedreht. Durch den Zählwert des Zählers h wird der Impulszyklus für die Aktivierung der Gegenelektrode (H0-H19) aktiviert. Durch das Register N wird der Impulszyklus vor-gesetzt. Durch das Signal HS wird eine Wechselspannung aufgebaut.

Da die Datenverarbeitung im Parallelbetrieb stattfindet, externe Daten aber der Reihe nach zugeführt bzw. abgegeben werden, ist eine Serien/Parallel-Umsetzung erforderlich. In Fig. 38(1), 38(2) und 38(3) sind jeweils ein Signal CLO, LC bzw. das Signal RAS dargestellt. Ein Seriendatenbus ist mit SDO, Serientaktsignale sind mit CLO und ein Synchronsignal mit LC bezeichnet.

Serienweise über den Datenbus SDO übertragene 8 Bit-Daten werden in dem Register L von Fig. 18 zeitweilig gehalten und danach zur Adressierung des RAM 4, zur Chip-Auswahl zur Bestimmung des Impulszyklus und der in den RAM 4 zu ladenden Daten benutzt.

Für den Zugriff zu Daten im RAM 4 von außen werden diese Daten zuerst parallel in das Register L geladen und dann sukzesive nach außen verschoben. Zwei Zusatzbits vor den 8 Bit-Seriendaten dienen zur Identifizierung der Datenübertragung. Dabei wird durch "00" das Schreiben von Zyklus- und Chipauswahldaten, durch die Zusatzbits "01" das Schreiben von Adressdaten in Bezug auf den RAM 4, durch "10" das Einschreiben von Daten in den RAM 4, und durch die Zusatzbits "11" das Lesen von Daten aus dem RAM 4 gekennzeichnet. Nach Durchführung des Schreibens oder Lesens von Daten in Bezug auf den RAM 4 erfolgt automatisch eine Erhöhung des Registers A um 1 zwecks Adressier-

ung von RAM 4. Diese einfache Anordnung ei setzt komplizierte Adressiereinrichtungen ¹^verschiedene Datenübertragungs-

TER MEER · MÜLLER · STEINMEISTER * ,^: : * Sfia|p-if'«l*"t 1 89 O-GER--K

- 12 -

arten.

Bei dem in Fig. 19 bis 36 dargestellten Serien/Parallelümsetzer 6 beginnt gemäß Fig. 37 und 38 die Seriendatenübertragung mit der Vorderflanke des Signals LC gemäß Fig. 37(2) und 38(2) in Abhängigkeit von dem Grundtakt CLO in Fig. 37(1) und 38(1). In Fig, 37(1) ist das Signal PLO, in Fig. 37(2) das Signal LC, in Fig. 37(3) das Signal SDO, in Fig. 37(4) bis 37(7) sind die Ausgänge der Zellen KO bis K3, in Fig. 37(8) und 37(9) die Ausgänge von Signalen 0LSO und 0LS1, in Fig. 37(10) und 37(11) jene der Signale LSO und LS1, in Fig. 37(2) jene von Signalen K3 und K2, in Fig. 37(13) der Ausgang von Signal RAS, in Fig. 37(14) der Ausgang von Signal RAF, in Fig. 37(15) der Ausgang von Signal FL und in Fig. 37(16) der Ausgang von einem Signal SDD dargestellt.

Der 4 Bit-Binärzähler K in Fig. 19 zählt bei einem Signal "1" und wird durch ein Signal "0" rückgesetzt; er zählt zur Durchführung einer vollständigen Seriendatenübertragung von "0" bis "14" aufwärts. Die Daten sind 8 Bit lang mit zwei Zusatzbits zur Identifizierung der Datenart. Die Signale 0LSO in Fig. 20 und 0L1 in Fig. 21 sind Taktsignale zur Aufnahme der Inhalte der Zusatzbits, welche durch Flip-Flops 22, 23 in Fig. 22 und 23 in deren statischen Betriebszustand gespeichert werden.(Inhalte von Bits PA und PB in Fig. 37(3)). Die Schaltung der Fig. 31 liefert ein Signal 0L, wenn der Zähler entweder 2, 3, 4, 5, 6, 7, 8, oder 12 anzeigt. Dieses Signall, ge langt in das Register L, welches aufgrund der ersten acht Takte eine Schiebeopetation ausführt. Der letzte Takt dient zur Inhaltsaufnähme aus dem RAM 4. Zur Unterscheidung dienen Signale K3-K2, durch die ein Eingangstor des Registers L angesteuert wird.

Das Signal RAS wird abgegeben, wenn der Zähler K entweder

TER MEER · MÜLLER . STEINMEISTER Sharp.«.'K .*. - '. 1_#i8§pG*ERnK ,'<■>

- 13 -

10, 11 oder 12 steht, und das Signal RAF in Fig. 25 wird erzeugt, wenn der Zähler K auf 9, 10, 11, 12 oder 13 steht. Das Signal RAS dient als Chipwählsignal, für die Betriebsart Schreiben, das Schreiben von Adressen und zum Adressieren des RAM während des Einschreibens und Auslesens von Daten. Das Signal RAF wurde oben erläutert. Das Signal SDO in Fig. 29 wird von einer in zwei Richtungen wirksamen Datenleitung bezogen und ist normalerweise ein Eingang,jedoch ein Ausgang, wenn das Flip-Flop 27 in Fig. 30 auf "1" steht. Gemäß Fig. 38 gibt das Flip-Flop 27 das Signal SDD aus , wenn es gesetzt ist und Daten aus dem RAM ausgelesen werden. Dieses Signal bleibt bestehen bis die Übertragung der Seriendaten aus dem RAM 4 nach außen abgeschlossen ist, nachdem die zwei Zusatzbits aufgenommen wurden.

In Bezug auf die Chip-Auswahl und das Schreiben der Betriebsart sind in Fig. 38(4) das Signal SDO, in Fig. 38(5) das Signal LSO, in Fig. 38(7) das Signal SDD und in Fig. 38(8) das Signal 0CS dargestellt. Bei Zugang der zwei Zusatzbits "00" sind LSO = 0 und LS1 = 0, und die Schaltung in Fig. 27 gibt das Taktsignal (OCS aus, dessen obere vier Bits nach Durchgang der Kontrollbits in das Register N(siehe Fig. 32) geladen werden. Das Flip-Flop 28 in Fig. 28 bleibt im Setzzustand zur Abgabe des Signals CS so lange wie Signalübereinstimmung zwischen Daten an den externen Chipwählanschlüssen CSO bis CS3 und den Inhalten der unteren vier Bits L0-L3 besteht; andernfalls wird Flip-Flop 28 rückgesetzt, Bei Zugang von Chipwähldaten führt das Flip-Flop CS zu dem duch Codeübereinstimmung gewählten LSI-Chip 1, wogegen die zu den übrigen Chips 2 bis 16 führenden Flip-Flops 28 alle rückgesetzt sind. Gemäß Fig. 27 ist das Signal 0CS bei L4 = L5 = L6 = L7 = 1 gesperrt, weil bei dieser Code-Kombination die Chipauswahl und die Betreibsartvorgabe verhindert und statt dessen eine Räumung erfolgen soll. Ein Schreiben von Adressen und eine

TER MEER . MÜLLER · STEINMEISTER Sharg·*^. K. " -Ϊ /·8§£Κ GER^K *---

WTm—»■* —

- 14 -

Datenübertragung zum RAM 4 ist nur bei gesetztem Flip-Flop 28 möglich.

In Bezug auf das Schreiben von Adreßdaten sind in Fig, 38(9) das Signal SDO, in Fig, 38(10) das Signal LSO, in Fig. 38(11) das Signal LS1, in Fig. 38(12) das Signal SDD und in Fig. 38(13) das Signal 0A dargestellt. Nach Zugang der Kontrollbits "01", LSO = 0 und LS1 = 1 ist das Taktsignal 0A aus der Schaltung von Fig. 33 aktiviert, bei dessen Ausgang die folgenden 8 Bit Seriendaten in das Register L geschoben wurden. Weil LSO = 0 in Fig. 38(10) ist, stammen die Eingänge zu den Adressen-Flip-Flops A0-A7 aus den Zellen L0-L7 ; es erfolgt das Schreiben von Adreßdaten.

In Bezug auf das Dateneinschreiben in den RAM 4 sind in Fig. 38(14) das Signal SDO, in Fig. 38(15) das Signal LSO, in Fig. 38(16) das Signal LS1, in Fig. 38(17) das Signal SDD und in Fig. 38(18) das Signal 0A dargestellt. Nach Zugang der Kontrollbits "10" , LSO = 1 und LS1 = 0 entsteht bei Anwesenheit des Signals RAS das Schreibtaktsignal WR für den RAM 4. Das Verschieben der 8 Bit-Seriendaten nach den Kontrollbits ist über das Register L bei Anwesenheit von Signal RAS erfolgt. Die Signale L0-L7 gehen in Verbindung mit dem Taktsignal WR in die Eingänge von RAM 4.

Dabei aktiviert das Signal RAS den Adreßdecoder 15 und den Spaltenwähler 16 zur Aufnahme der Signale A0-A7 aus der Schaltung von Fig. 36, um die Daten in die durch diese Signale angegebenen Adressen einzuschreiben. Der Takt 0A entsteht wenn Zähler K = 13 zeigt. Weil LS1 = 1 ist, erhöht das Signal 0 das Register A um 1, so daß die Adressen jeweils beim Einschreiben der Daten um 1 erhöht werden und die Daten korrekt kontinuierlich in den eingebauten RAM 4 eingeschriebe: werden.

f m

TER MEER · MÜLLER · STEINMEISTER Sharp·Ίξ.Κ*. ' 4 1

-15-

In Bezug auf das Datenauslesen aus dem RAM 4 sind in Fig. 38(29) das Signal SDO, in Fig. 38(21) das Signal LSO, in Fig. 38(22) das Signal LS1, in Fig. 38(23) das Signal SDD und in Fig. 38(24) das Signal 0A dargestellt. Nach Zugang der Kontrollbits "11", LSO = 1 und LS1 = 0 wird das Flip-Flop 27 gesetzt, um das Signal SDD nach dem nächsten Bit der Seriendaten abzugeben und den Anschluß SDO in Fig. 29 zur Aufnahme des Bit LO geringster Signifikanz, des Registers L zu aktivieren. Danach werden die Inhalte des Schieberegisters L nach dem Takt 0L verschoben und als Seriändaten aus dem Anschluß SDO ausgegeben. Das Register L speichert Daten in dem RAM 4 nach Adressenangaben vom Register A. Vor dem Datenauslesen aus dem RAM 4 sind unbedingt die vier Operationen gemäß Fig. 38 erforderlieh, in deren Verlauf ständig das Taktsignal 0L und das Signal RAS vorhanden sind.

Da das Signal RAS an der Vorderflanke des letzten Taktes 0L auftritt, werden die Inhalte des RAM 4 durch A0-A7 in Form von Ausgängen O0-O7 adressiert; diese Signale O0-O7 gehen gemäß Fig. 18 in die Eingänge des Registers L, so daß die Vorderflanke des letzten Takts 0L den Zugriff zu den durch die Signale A0-A7 adressierten Inhalten des RAM 4 erlaubt. Das Register L speichert immer die Inhalte des RAM 4 bei Beginn des Datenauslesens aus dem RAM 4, so daß ein Auslesen der Daten aus dem RAM 4 durch Verschieben und Herausführen der Inhalte des Schieberegisters L möglich ist.

Nun zurChip-Auswahlschaltung 7: Es werden oft mehrere der LSI-Chips 1 bis LSI-Chip 16 gebraucht, die dann durch die Chip-Wählanschlüsse CS0-CS3 ausgewählt werden. Es ist ein wesentlicher Vorteil der Erfindung, daß keine besonderen externen Signalanschlüsse für Chip-Uählsignale und dgl. notwendig sind. In Fig. 39 sind sämtliche sechzehn LSI-Chips 1 bis 16 in Betrieb. In diesem Fall sind

TER MEER · MÜLLER ■ STEINMEISTER Sharp Kl Ä. *-* 3 89O*-*ftER*-,^· »:«.

-16-

SDO, CLO und 0H die einzigen notwendigen Signalleitungen für Chip-Wählsignale. Außerdem sind Stromübertragungsleitungen VA, VB, VC, GND und VDISP notwendig. Mit einer Gesamtzahl von zehn Leitungen können bis zu sechzehn LSI-Chips angeschlossen und in Betrieb gehalten werden. Dies ermöglicht zusätzlich eine hohe Packungsdichte.

Wenn das Flip-Flop CS in Fig. 28 gesetzt ist, dann ist nur Chip 1 gewählt · Die Chip-Auswähldaten gehen

als Seriendaten von außen in die Zellen L0-L3 des Registers L. Wenn die Inhalte dieser Zellen mit denen der Chip-Wählanschlüsse CS0-CS3 übereinstimmen, wird Flip-Flop CS gesetzt, andernfalls rückgesetzt. In diesem Fall werden zu schreibende oder zu lesende Adreßdaten und Informationsdaten für den RAM 4 nur über diesen LSI-Chip 1 geleitet, während die anderen Chips 2 bis 16, deren zugeordnete Flip-Flops CS rückgesetzt sind, keine derartigen Anweisungen übertragen.

Aus Gründen der Vereinfachung sind in dieser Beschreibung Flip-Flops und die von diesen Flip-Flops ausgehenden Signale mit den gleichen Kennbuchstaben bezeichnet.

Die Treiberschaltung enthält eine Räum- oder Auto Clear-Schaltung. Ein weiteres wesentliches Merkmal der Erfindung besteht darin, das Gegenelektroden-, Segment-Signale und die Betriebsart durch externe Softwareeingabe gesteuert werden kann. Da das Programm nach Stromeinschaltung einige Zeit benötigt, bis normale Signale entstehen, wird bei herkömmlichen Schaltungen auf der Anzeigevorrichtung 2 zunächst ein ungeordneter Anzeigezustand wiedergegeben, der als verwirrend empfunden wird. Um diese ungeordneten Anzeigezustände zu vermeiden, enthält die erfindungsgemäße Treiberschaltung ein eingebautes Flip-Flop ALC in Fig. 40, das unmittelbar nach Stromeinschaltung gesetzt wird, um die Daten der Schieberegister 5A,

TER MEER · MÜLLER . STEINMEISTER Sharp* K. K .·

«ι * η ♦

• *

-17-

5B auf Null und damit die Anzeigetafel 2 in einem gesperrten Zustand zu halten.

Mit den Buchstaben P und N in Fig. 40 sind P-Kanäle und N-Kanäle gemeint. Bei Zugang eines äußeren Signals "1111" ist keine Betreibsart gesetzt, und das Flip-Flop ACL wird rückgesetzt. Nach der Stromeinschaltung bestimmt ein Programnabschnitt die Anfangswerte für die Gegenelektroden- und Sequenzsignale die richtige Betriebsart. Sobald das' Flip-Flop ACL rückgesetzt ist, kann die Anzeigetafel 2 vom gesperrten in ihren normalen Betriebszustand überführt werden.

Bei Zugang des Signals VCC gemäß Fig. 41(1) zum Flip-Flop ACL entsteht an einem Schaltungspunkt AA ein Signal gemäß Fig. 41(2) durch die Wirkung eines Kondensators 30 und eines Widerstands 31. Dieser Zustand besteht bis zum Zugang eines Rücksetzeingangs. Wie zuvor in Verbindung mit Fig. 9 erläutert wurde, sperrt das Flip-Flop ACL die Eingänge SR0,SR1 zu den Schieberegistern 5A, 5B. Die Anzeige bleibt gesperrt, weil die Schieberegister 5A, 5B Daten "0" erhalten und das Flip-Flop ACL auf "1" gehalten wird. Zur Freigabe von Flip-Flop ACL werden Daten einer gewünschten Betriebsart wie beispielsweise "1111" gewählt, und dabei entsteht ein Rückssetzsignal RESET gemäß Fig. 40. Daraufhin wird das Flip-Flop ACL sofort rückgesetzt.

In Fig. 42 und 43 sind die Einzelheiten der Treiberstufen 9A und 9B dargestellt. Mit dem Ziel, invertierte Signale in zeitlicher Übereinstimmung mit dem Signal HS zu erzeugen, werden in die Eingänge der Schieberegister 5A, 5B die durch Exklusiv-ODER-Glieder aufbereiteten Summen der Signale HS und FR0 und die Gegenwerte der Signale HS und SR1 eingespeist. Die Taktsignale 01 und 0S entsprechen Fig. 11 und

12. In Abhängigkeit von dem Takt 01 werden die Signale SRO und SR1 nach Umsetzung in Seriensignale durch die Schiebe-

TER MEER · MÜLLER ■ STEINMEISTER Sharp JK". k. : - Jl 83(F

1 Q — I ö~

register 5A, 5B geschoben und im nachfolgenden Flip-Flop durch den Takt 0S festgehalten.

Die Segmentsignale SG0-SG63 in Fig. 42 und 43 werden synchron mit dem Takt 0S festgehalten. In Fig. 45 sind Segment/Gegenelektroden-Treiberzellen für die Verwendung unterschiedlicher Masken für den LSI-Chip 1, und in Fig. 46 Treiberzellen für die Anzeigetafel 2 dargestellt. Mit 32 bezeichnete Zellen und ähnliche dienen als Umschalter.

Die Ausgangsanschlüsse S0-S19 sind mit der Treiberzelle # 1 verbunden, um entweder Gegenelektrodensignale oder Segmentsignale auszugeben. Fig. 47 zeigt eins Schaltung für die Stromversorgung der Treiberzelle # 3 in Fig.

Fig. 50 zeigt Verbindungen mit VA, VB und VM,und in Fig. sind Anzeigesignale dargestellt. Fig. 48 und 49 enthalten Verbindungen der Treiberzelle # 1 zum Wählen von Segmenten und Gegenelektroden. In diesen Zeichnungen entsprechen in Klanmern gesetzte Signale wie (SGi) und dgl. den Unkehrwerten ent-

sprechender Signale SGi usw. In Fig. 51(1) sind die

Gegenelektrodensignale, in Fig. 51(2) die Segmentsignale, in Fig. 52(3) die Pegel VA, VB, VM, in Fig. 51(4) das Signal (HS) und in Fig. 51(5) das Signal (SGO) dargestellt.

Es ist ein weiteres wesentliches Merkmal der Erfindung, daß die Bestimmung eines Signals als Gegenelektrodensignal oder als Segmentsignal nur von der entsprechenden Auswahl des Ausgangs der letzten Treiberstufe bestimmt ist. Im RAM 4 dagegen werden die Signale gleich bewertet, unabhängig davon,ob es sich um Signale

für die Gegenelektrode oder um ein Segmentauswahlsignal handelt. 30

Fig. 52 zeigt die Datenanordnung im RAM 4, wenn die Signale SO-S19 an die Gegenelektroden abgegeben werden. In diesem Fall ist ein Impulszyklus von 1/20 gewählt, und der Zähler h zählt gemäß Fig. 11 und 12. Die durch A7A6 = 00 spezifizierten Gegenelektroden-Zeitdaten H19 auf der (0)ten Leitung des RAM 4 werden in die Schieberegister 5A,

TER MfeRMüT.feR ■ STEINMEISTER

_gharp y.'g '-* j8§θΚ -19-

5B geschoben. Durch das Taktsignal 0S werden die Flip-Flops aktiviert, um die Signale SG0-SG63 mit dem nächsten Gegenelektroden-Zeitsignal HO auszugeben. Der auf das Signal SGO ansprechende Treiber ist in Fig. 4 9 dargestellt. Da die Eingänge der Schieberegister 5A, 5B aus SR0 + HS und SR1 + HS bestehen, werden Signale SGO gemäß Fig. 51(5) und Gegenelektrodensignale gemäß Fig. 51(1) abgegeben.

Die Signale SG20-SG63 mit der in Fig, 51(5) dargestellten Form gehen zur Segmenttreiberstufe gemäß Fig. 46. Durch Änderung des Setzzustands des Registers N kann das Impuls- bzw. Ansteuerverhältnis der Anzeigetafel 2 verändert werden. Die Reihenfolge der Gegenelektrodensignale kann ebenso durch Datenänderung im RAM 4 verändert werden.

Jeder der LSI-Chips 1 bis 16 hat seinen eigenen Taktgenerator 10 für individuelle Anzeigezwecke. Werden mehrere der LSI-Chips 1 bis 16 zugeschaltet, dann arbeitet nur der Taktgenerator 10 eines LSI-Chips, während die übrigen LSI-Chips 2 bis 16 die gleichen Takt- und Synchronsignale erhalten, damit das gesamte System synchronisiert arbeitet. In Fig. 2 ist dieser gemeinsame Takt mit 0 und das Synchronsignal mit H bezeichnet. Erzeugung oder Abgabe dieses Takts 0 und Synhronsignals H ist in den einzelnen LSI-Chips 1 bis 16 durch Masken festgelegt.

Nach der Stromeinschaltung werden die zunächst asynchron laufenden Zähler h, c, HS durch das erste Synchronsignal H synchronisiert, welches mit jedem Rahmen der Anzeigetafel 2 entsteht. Wie anfangs erläutert, werden durch die Synchronsignale H die Zähler h, c und H entweder rückgesetzt oder synchronisiert; siehe hierzu Fig. 13 bis 17. Die Signale H liefert die Schaltung in Fig. 53; sie haben die längste Periode der sich wiederholenden Signale, wobei ihre PuIsbreite der Periode des Taktsignals 01 entspricht.

TER MEER - MÜLLER · STEINMEISTER Sharp ,KjK.* --'. T8 9-0"·;GEJt-K <"

Geraäß Fig. 53 werden die Synchronsignale H entweder nach oder von außen zugeführt; dies ist ganz von der Maske abhängig.

Das Taktsignal 01 in Fig. 11 dient für interne Zwecke, und die Zwei-Phasen-Taktsignale 01, 02 sind in Fig. 53 nicht dargestellt. 0 in Fig. 2 dient als Grundtakt für den Zwei-Phasen-Takt 01, 02, die in den verschiedenen LSI-Chips 1 bis 16 durch das Synchronsignal synchronisiert werden.

Der zur Erzeugung dieses Zwei-Phasen-Taktsignals erforderliche Generator ist in Fig. 54 dargestellt. Zur Synchronisierung des Zwei-Phasen-Takts 01, 02 dient das auf der Grundlage des Signals H erzeugte Signal HT in Fig. 54(4). In Fig. 56 sind die Phasen von 01, 02 unter dem Einfluß des Signals H dargestellt. In Fig. 56(1) ist das Taktsignal 0, in den Figuren 56(2) bis 56(4) die Signale a, b, c für die Schaltungen von Fig. 54(1) bis 54(3), in Fig. 56(5) das Taktsignal 01, in Fig. 56(6) das Taktsignal 02, in Fig. 56 (7) das Synchronsignal H und in Fig. 56 (8) das Signal HT dargestellt. Fig. 56(2) enthält Einzelheiten der Schaltungsanordnung von Fig. 55(1).

Le^ ite

Claims

TER MEER-MÜLLER-STEINMEISTER

PATENTANWÄLTE — EUROPEAN PATENT ATTORNEYS

Dipl.-Chem. Dr. N. tar Meer Dipl.-lng. H. Steinmeister

Dipl.-lng, F. E. Müller Artur-Ladebeck-Strasse 51 Triftstrasse 4,

D-aOOO MÜNCHEN 22 D-4800 BIELEFELD 1

Case: 1890-GER-K

Mü/Gdt/b 20. September 1982

SHARP KABUSHIKI KAISHA

22-22 Nagaike-cho, Abeno-ku,

Osaka 545, Japan

Treiberschaltung für Flüssigkristall- oder ähnliche Anzeigevorrichtungen

Priorität: 19. September 1981, Japan, Ser. No. 56-148101

PATENTANSPRÜCHE

/ 1.!Treiberschaltung für eine Anzeigevorrichtung zur Darstellung von Daten, mit einem RAM (Speicher mit freiem Zugriff) als Anzeigedatenspeicher,
gekennzeichnet durch

- eine Halteeinrichtung (z.B. 14, 15) mit zwei stabilen Zuständen und

- eine Steuerschaltung (8 ... ), durch welche in Abhängigkeit von der Einschaltung einer Stromversorgung die Halteeinrichtung in den einen ihrer beiden stabilen Zustände sowie die Anzeigevorrichtung (2) in einen Sperrzustand, und in Abhängigkeit von einem danach erzeugten Freigabesignal die Halteeinrichtung in den anderen stabilen Zustand und die Anzeigevorrichtung in einen betriebsbereiten Zustand überführt werden.

TER MEER -MÜLLER . STEINMEISTER / I \ - ;^» '·«; ' fgt^p _K.K. - 1890-GER-

— 2 —
2. Treiberschaltung nach Anspruch 1,

dadurch gekennzeichnet, daß die Anzeigevorrichtung eine Flüssigkristall-Anzeigetafel (2) ist.
3. Treiberschaltung nach Anspruch 1,

dadurch gekennzeichnet, daß die Halteeinrichtung durch ein als Datenausgangspuffer für den RAM (4) dienendes selbsthaltendes Flip-Flop gebildet ist.
4. Treiberschaltung nach Anspruch 3,

dadurch gekennzeichnet, daß das selbsthaltende Flip-Flop immer dann einen normalen Anzeigebetrieb der Anzeigevorrichtung sicherstellt, wenn die Datenübertragung von außen in einem unterbrochenen Modus stattfindet.
5. Treiberschaltung nach Anspruch 4,

dadurch gekennzeichnet, daß das selbsthaltende Flip-Flop ein Taktsignal 0N = CS · RAF erhält, worin CS ein Chip-Auswählsignal und RAF ein Freigabesignal zur Datenübertragung in den RAM bezeichnen.