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JP3464599B2 - 液晶表示装置 - Google Patents

液晶表示装置

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JP3464599B2
JP3464599B2 JP27229997A JP27229997A JP3464599B2 JP 3464599 B2 JP3464599 B2 JP 3464599B2 JP 27229997 A JP27229997 A JP 27229997A JP 27229997 A JP27229997 A JP 27229997A JP 3464599 B2 JP3464599 B2 JP 3464599B2
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liquid crystal
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明 小倉
健太郎 縣
一成 黒川
恭弘 藤岡
浩 片柳
充 後藤
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株式会社 日立ディスプレイズ
日立デバイスエンジニアリング株式会社
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Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、パーソナルコンピ
ュータ、ワークステーション等に用いられる液晶表示装
置に係わり、特に、多階調表示が可能な液晶表示装置の
映像信号線駆動回路（ドレインドライバ）に適用して有
効な技術に関する。
【０００２】
【従来の技術】画素毎に能動素子（例えば、薄膜トラン
ジスタ）を有し、この能動素子をスイッチング駆動する
アクティブマトリクス型液晶表示装置は、ノート型パソ
コン等の表示装置として広く使用されている。このアク
ティブマトリクス型液晶表示装置は、能動素子を介して
画素電極に映像信号電圧（階調電圧）を印加するため、
各画素間のクロストークがなく、単純マトリックス形液
晶表示装置のようにクロストークを防止するための特殊
な駆動方法を用いる必要がなく、多階調表示が可能であ
る。
【０００３】このアクティブマトリクス型液晶表示装置
の１つに、ＴＦＴ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉ
ｓｔｅｒ）方式の液晶表示パネル（ＴＦＴ−ＬＣＤ）
と、液晶表示パネルの上側に配置されるドレインドライ
バと、液晶表示パネルの側面に配置されるゲ−トドライ
バおよびインタフェース部とを備えるＴＦＴ方式の液晶
表示モジュールが知られている。
【０００４】このＴＦＴ方式の液晶表示モジュールおい
ては、多階調表示を可能にするため、ドレインドライバ
内に多階調電圧生成回路を備え、この多階調電圧生成回
路で生成された多階調電圧の中から表示データに対応し
た階調電圧を選択する階調電圧選択回路とを備えてい
る。なお、このような技術は、例えば、特願平８−８６
６６８号に記載されている。
【０００５】
【発明が解決しようとする課題】一般に、前記ドレイン
ドライバ内の階調電圧選択回路は、前記ドレインドライ
バ内の多階調電圧生成回路で生成される多階調の階調電
圧を選択するためのトランジスタ群であって、そのゲー
ト電極に表示データの各ビット値が印加されるトランジ
スタ群を備えている。
【０００６】例えば、前記階調電圧生成回路は、６４階
調の階調電圧を生成するものであり、また、前記階調電
圧生成回路が、６ビットの表示データの各ビット値およ
びその反転ビット値が入力されるデコーダ回路であると
すると、この階調電圧選択回路は、６４階調毎に１２個
のトランジスタが従属接続されることになる。
【０００７】一方、近年、液晶表示装置においては、６
４階調表示から２５６階調表示へとより多階調表示が進
みつつある。
【０００８】そして、このような多階調の表示画像を液
晶表示パネルに表示するためには、前記ドレインドライ
バ内の階調電圧選択回路では、２５６階調毎に１６個の
トランジスタが必要となる。そのため、階調電圧選択回
路の占める面積が増加し、前記ドレインドライバを構成
する半導体集積回路（ＩＣチップ）のチップサイズが大
きくなるという問題点があった。
【０００９】さらに、ＴＦＴ方式の液晶表示モジュール
等の液晶表示装置においては、表示画面がますます大型
化され、表示画面サイズが大きくなる傾向にあり、その
上、無駄なスペースをなくし、表示装置としての美観を
惹起せしめるために、液晶表示装置の表示領域以外の領
域、即ち、額縁部分を少しでも小さくする（狭額縁化）
ことが要望されている。
【００１０】しかしながら、階調電圧選択回路の占める
面積が増加し、前記ドレインドライバを構成する半導体
集積回路（ＩＣチップ）のチップサイズが大きくなる
と、この狭額縁化に対応できないという問題点があっ
た。
【００１１】本発明は、前記従来技術の問題点を解決す
るためになされたものであり、本発明の目的は、液晶表
示装置において、映像信号線駆動手段のチップサイズを
大きくすることなく、２５６階調等のより多階調の階調
電圧を生成することが可能となる技術を提供することに
ある。
【００１２】本発明の前記目的と新規な特徴は、本明細
書の記述及び添付図面によって明らかになるであろう。
【００１３】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
下記のとおりである。
【００１４】本発明は、複数の画素を有する液晶パネル
と、表示データに基づき映像信号電圧を前記各画素に印
加する駆動回路とを具備する液晶表示装置であって、前
記駆動回路は、第１の回路と、第２の回路と選択手段と
を有し、前記第１の回路は、第１の表示データに基づき
第１の電圧を第１の出力端子に出力し、前記第１の電圧
よりも低い第２の電圧を第２の出力端子に出力し、第２
の表示データに基づき第３の電圧を第１の出力端子に出
力し、前記第３の電圧よりも高い前記第２の電圧を前記
第２の出力端子に出力し、前記第２の回路は、第１の入
力端子と該第１の入力端子に入力する電圧よりも低い電
圧が入力する第２の入力端子とを有し、前記第１および
第２の入力端子には前記第１、第２の出力端子から出力
される電圧が入力され、前記第１、第２の出力端子から
出力される電圧から生成される複数の電圧のうちの１つ
の電圧を出力し、前記選択手段は、前記第１の回路から
出力する２つの電圧のうち高い電圧が前記第１の入力端
子に入力し、低い電圧が前記第２の入力端子に入力する
ように、前記第１の回路が前記第１の電圧と前記第２の
電圧を出力する場合には、前記第１の出力端子を前記第
１の入力端子に接続し、前記第２の出力端子を前記第２
の入力端子に接続する第１の接続と、前記第１の回路が
前記第２の電圧と前記第３の電圧を出力する場合には、
前記第１の出力端子を前記第２の入力端子に接続し、前
記第２の出力端子を前記第１の入力端子に接続する第２
の接続とを切り替える。
【００１５】また、本発明は、マトリクス状に配置され
た複数の画素を有する液晶パネルと、ｍビットの表示デ
ータに基づき映像信号電圧を前記各画素に印加する駆動
回路とを具備する液晶表示装置であって、前記駆動回路
は、前記ｍビットの表示データの上位ｎビットのデータ
に基づき、第１の出力端子と第２の出力端子に階調電圧
を出力する第１の電圧生成回路と、前記ｍビットの表示
データの下位（ｍ−ｎ）ビットのデータに基づき、第１
の入力端子から入力される電圧と、第２の入力端子から
入力される前記第１の入力端子から入力される電圧より
も低い電圧とから生成される複数の電圧のうちの一つの
電圧を出力する第２の電圧生成回路と、前記第１の電圧
生成回路の出力端子と前記第２の電圧生成回路の入力端
子との接続を切り替えるマルチプレクサとを有し、前記
マルチプレクサは、上位ｎビットの最下位ビットデータ
に基づき前記第１の電圧生成回路から出力する２つの電
圧のうち高電位の出力電圧を前記第１の入力端子に入力
し、低電位の出力電圧を前記第２の入力端子に入力す
る。
【００１６】また、本発明は、マトリクス状に配置され
た複数の画素を有する液晶パネルと、ｍビットの表示デ
ータに基づき映像信号電圧を前記各画素に印加する駆動
回路とを具備する液晶表示装置であって、前記駆動回路
は、前記ｍビットの表示データの上位ｎビットのデータ
に基づき第１の出力端子に階調電圧を出力し、前記ｎビ
ットのデータの上位（ｎ−１）ビットのデータに基づき
第２の出力端子に階調電圧を出力する第１の電圧生成回
路と、前記ｍビットの表示データの下位（ｍ−ｎ）ビッ
トのデータに基づき、第１の入力端子から入力される電
圧と、第２の入力端子から入力される電圧とから生成さ
れる複数の電圧のうちの一つの電圧を出力し、前記第１
の入力端子に入力される電圧が前記第２の入力端子に入
力される電圧よりも高い第２の電圧生成回路と、前記第
１の電圧生成回路の出力端子と前記第２の電圧生成回路
の入力端子との接続を切り替えるマルチプレクサとを有
し、前記マルチプレクサは、上位ｎビットの最下位ビッ
トデータに基づき前記第１の電圧生成回路から出力する
２つの電圧のうち高電位の出力電圧を前記第１の入力端
子に入力し、低電位の出力電圧を前記第２の入力端子に
入力する。
【００１７】また、本発明では、前記マルチプレクサ
が、前記第１の電圧生成回路が出力する２つの電圧のう
ち高電圧出力を前記第１の入力端子に入力し、低電圧出
力を前記第２の入力端子に入力する。
【００１８】また、本発明では、前記第２の電圧生成回
路が、複数のコンデンサを用いて前記第１の電圧生成回
路の出力する２つの電圧から複数の電圧を生成する。
【００１９】
【発明の実施の形態】以下、本発明実施の形態を図面を
参照して説明する。
【００２０】なお、発明の実施の形態を説明するための
全図において、同一機能を有するものは同一符号を付
け、その繰り返しの説明は省略する。
【００２１】［実施の形態１］図１は、本発明の実施の
形態１のＴＦＴ方式の液晶表示モジュールの概略構成を
示すブロック図である。
【００２２】本実施の形態の液晶表示モジュ−ル（ＬＣ
Ｍ）は、液晶表示パネル（ＴＦＴ−ＬＣＤ）１０の上側
にドレインドライバ１３０が配置され、また、液晶表示
パネル１０の側面に、ゲ−トドライバ１４０、インタフ
ェース部１００が配置される。
【００２３】インタフェース部１００はインタフェース
基板に実装され、また、ドレインドライバ１３０、ゲ−
トドライバ１４０も、それぞれ専用のプリント基板に実
装される。
【００２４】図２は、図１に示す液晶表示パネル１０の
一例の等価回路を示す図である。
【００２５】なお、図２は回路図であるが、実際の幾何
学的配置に対応して描かれており、同図に示すように、
液晶表示パネル１０は、マトリクス状に形成される複数
の画素を有する。
【００２６】各画素は、隣接する２本の信号線（ドレイ
ン信号線（Ｄ）またはゲート信号線（Ｇ））と、隣接す
る２本の信号線（ゲート信号線（Ｇ）またはドレイン信
号線（Ｄ））との交差領域内に配置される。
【００２７】各画素は薄膜トランジスタ（ＴＦＴ１，Ｔ
ＦＴ２）を有し、各画素の薄膜トランジスタ（ＴＦＴ
１，ＴＦＴ２）のソース電極は、画素電極（ＩＴＯ１）
に接続され、画素電極（ＩＴＯ１）とコモン電極（ＩＴ
Ｏ２）との間に液晶層（ＬＣ）が設けられるので、薄膜
トランジスタ（ＴＦＴ１，ＴＦＴ２）のソース電極とコ
モン電極（ＩＴＯ２）との間には、液晶容量（ＣLC）が
等価的に接続される。
【００２８】また、薄膜トランジスタ（ＴＦＴ１，ＴＦ
Ｔ２）のソース電極と前段のゲート信号線（Ｇ）との間
には、付加容量（ＣADD）が接続される。
【００２９】図３は、図１に示す液晶表示パネル１０の
他の例の等価回路を示す図である。
【００３０】図２に示す例では、全段のゲート信号線
（Ｇ）とソース電極との間に付加容量（ＣADD）が形成
されているが、図３に示す例の等価回路では、共通信号
線（ＣＯＭ）とソース電極との間に保持容量（ＣＳＴ
Ｇ）が形成されている点が異なっている。
【００３１】本発明は、どちらにも適用可能であるが、
前者の方式では、全段のゲート信号線（Ｇ）パルスが付
加容量（ＣADD）を介して画素電極（ＩＴＯ１）に飛び
込むのに対し、後者の方式では、飛び込みがないため、
より良好な表示が可能となる。なお、図２および図３に
おいて、ＡＲは表示領域である。
【００３２】図２あるいは図３に示す液晶表示パネル１
０において、列方向に配置された各画素の薄膜トランジ
スタ（ＴＦＴ１，ＴＦＴ２）のドレイン電極は、それぞ
れドレイン信号線（Ｄ）に接続され、各ドレイン信号線
（Ｄ）は、列方向の各画素の液晶に映像信号電圧（表示
データ電圧）を印加するドレインドライバ１３０に接続
される。
【００３３】また、行方向に配置された各画素における
薄膜トランジスタ（ＴＦＴ１，ＴＦＴ２）のゲ−ト電極
は、それぞれゲ−ト信号線（Ｇ）に接続され、各ゲート
信号線（Ｇ）は、１水平走査時間、行方向の各画素の薄
膜トランジスタ（ＴＦＴ１，ＴＦＴ２）のゲートに走査
駆動電圧（正のバイアス電圧あるいは負のバイアス電
圧）を供給するゲートドライバ１４０に接続される。こ
こで、図１に示す液晶表示パネル１０は、６４０×３×
４８０画素から構成される。
【００３４】図１に示すインタフェース部１００は、表
示制御装置１１０と電源回路１２０とから構成される。
【００３５】表示制御装置１１０は、１個の半導体集積
回路（ＬＳＩ）から構成され、コンピュータ本体側から
送信されてくるクロック信号、ディスプレイタイミング
信号、水平同期信号、垂直同期信号の各表示制御信号お
よび表示用デ−タ（Ｒ・Ｇ・Ｂ）を基に、ドレインドラ
イバ１３０、および、ゲ−トドライバ１４０を制御・駆
動する。
【００３６】表示制御装置１１０は、ディスプレイタイ
ミング信号が入力されると、これを表示開始位置と判断
し、受け取った単純１列の表示データを、表示データの
バスライン１３３を介してドレインドライバ１３０に出
力する。
【００３７】その際、表示制御装置１１０は、ドレイン
ドライバ１３０のデータラッチ回路に表示データをラッ
チするための表示制御信号である表示データラッチ用ク
ロック（Ｄ２）を信号線１３１を介して出力する。
【００３８】本体コンピュータ側からの表示データは、
１画素単位、即ち、赤（Ｒ）、緑（Ｇ）、青（Ｂ）の各
データを１つの組にして単位時間毎に転送される。ここ
で、表示データは、各色毎６ビットの１８ビットで構成
されている。
【００３９】表示制御装置１１０は、ディスプレイタイ
ミング信号の入力が終了するか、または、ディスプレイ
タイミング信号が入力されてから所定の一定時間が過ぎ
ると、１水平分の表示データが終了したものとして、ド
レインドライバ１３０のラッチ回路に蓄えていた表示デ
ータを液晶表示パネル１０のドレイン信号線（Ｄ）に出
力するための表示制御信号である出力タイミング制御用
クロック（Ｄ１）を信号線１３２を介してドレインドラ
イバ１３０に出力する。
【００４０】また、表示制御装置１１０は、垂直同期信
号入力後に、第１番目のディスプレイタイミング信号が
入力されると、これを第１番目の表示ラインと判断して
信号線１４２を介してゲートドライバ１４０にフレーム
開始指示信号を出力する。
【００４１】さらに、表示制御装置１１０は、水平同期
信号に基づいて、１水平走査時間毎に、順次液晶表示パ
ネル１０の各ゲート信号線（Ｇ）に正のバイアス電圧を
印加するように、信号線１４１を介してゲートドライバ
１４０へ１水平走査時間周期のシフトクロックであるク
ロック（Ｇ１）を出力する。
【００４２】これにより、液晶表示パネル１０の各ゲー
ト信号線（Ｇ）に接続された複数の薄膜トランジスタ
（ＴＦＴ１，ＴＦＴ２）が、１水平走査時間の間導通す
る。以上の動作により、液晶表示パネル１０に画像が表
示される。
【００４３】図１に示す電源回路１２０は、正電圧生成
回路１２１、負電圧生成回路１２２、コモン電極（対向
電極）電圧生成回路１２３、ゲート電極電圧生成回路１
２４から構成される。
【００４４】正電圧生成回路１２１、負電圧生成回路１
２２は、それぞれ直列抵抗分圧回路で構成され、正極性
の５値の階調基準電圧（Ｖ”０〜Ｖ”４）を、負電圧生
成回路１２２は負極性の５値の階調基準電圧（Ｖ”５〜
Ｖ”９）を出力する。この正極性の階調基準電圧（Ｖ”
０〜Ｖ”４）、および負極性の階調基準電圧（Ｖ”５〜
Ｖ”９）は、各ドレインドライバ１３０に供給される。
また、各ドレインドライバ１３０には、表示制御装置１
１０からの交流化信号（交流化タイミング信号；Ｍ）
も、信号線１３５を介して供給される。
【００４５】コモン電極電圧生成回路１２３はコモン電
極（ＩＴＯ２）に印加する駆動電圧を、ゲート電極電圧
生成回路１２４は薄膜トランジスタ（ＴＦＴ１，ＴＦＴ
２）のゲートに印加する駆動電圧（正のバイアス電圧お
よび負のバイアス電圧）を生成する。
【００４６】一般に、液晶層（ＬＣ）は、長時間同じ電
圧（直流電圧）が印加されていると、液晶層（ＬＣ）の
傾きが固定化され、結果として残像現象を引き起こし、
液晶層（ＬＣ）の寿命を縮めることになる。
【００４７】これを防止するために、従来の液晶表示装
置においては、液晶層（ＬＣ）に印加する映像信号電圧
をある一定時間毎に交流化、即ち、コモン電極（ＩＴＯ
２）の映像信号電圧を基準にして、画素電極（ＩＴＯ
１）に印加される映像信号電圧を、一定時間毎に正電圧
側／負電圧側に変化させるようにしている。
【００４８】この液晶層（ＬＣ）に交流電圧を印加する
駆動方法として、コモン対称法とコモン反転法の２通り
の方法が知られている。コモン対称法とは、コモン電極
（ＩＴＯ２）に印加される電圧を一定とし、画素電極
（ＩＴＯ１）に印加する電圧を、コモン電極（ＩＴＯ
２）に印加される電圧を基準にして、交互に正、負に反
転させる方法である。
【００４９】このコモン対称法は、画素電極（ＩＴＯ
１）に印加される電圧の振幅が、コモン反転法の場合に
比べ２倍となり、低電圧のドライバが使用できないと言
う欠点があるが、低消費電力と表示品質の点で優れてい
るドット反転法あるいはＶライン反転法が使用可能であ
る。本実施の形態の液晶表示モジュールでは、その駆動
方法として、前記ドット反転法を使用している。
【００５０】図４は、図１に示すドレインドライバ１３
０からドレイン信号線（Ｄ）に出力される映像信号電
圧、即ち、画素電極（ＩＴＯ１）に印加される映像信号
電圧と、コモン電極（ＩＴＯ２）に印加される映像信号
電圧との関係を示す図である。
【００５１】なお、図４では、ドレインドライバ１３０
からドレイン信号線（Ｄ）に出力される映像信号電圧
は、液晶表示パネル１０の表示面に黒を表示する場合の
映像信号電圧を示している。
【００５２】図４に示すように、ドレインドライバ１３
０から奇数番目のドレイン信号線（Ｄ）に出力される映
像信号電圧（ＶＤＨ）と、ドレインドライバ１３０から
出力される偶数番目のドレイン信号線（Ｄ）に出力され
る映像信号電圧（ＶＤＬ）とは、コモン電極（ＩＴＯ
２）に印加される駆動電圧（ＶＣＯＭ）に対して逆極
性、即ち、奇数番目のドレイン信号線（Ｄ）に出力され
る映像信号電圧（ＶＤＨ）が正極性（または負極性）で
あれば、偶数番目のドレイン信号線（Ｄ）に出力される
映像信号電圧（ＶＤＬ）は負極性（または正極性）であ
る。そして、その極性は１ライン毎に反転され、さら
に、各ライン毎の極性が、フレーム毎に反転される。
【００５３】このドット反転法を使用することにより、
隣り合うドレイン信号線（Ｄ）に印加される電圧が逆極
性となるため、コモン電極（ＩＴＯ２）やゲート電極
（Ｇ）に流れる電流が隣同志で打ち消し合い、消費電力
を低減することができる。
【００５４】また、コモン電極（ＩＴＯ２）に流れる電
流が少なく電圧降下が大きくならないため、コモン電極
（ＩＴＯ２）の電圧レベルが安定し、表示品質の低下を
最小限に抑えることができる。
【００５５】図５は、図１に示すドレインドライバ１３
０の一例の概略構成示すブロック図である。なお、ドレ
インドライバ１３０は、１個の半導体集積回路（ＬＳ
Ｉ）から構成される。
【００５６】同図において、正極性階調電圧生成回路１
５１ａは、正電圧生成回路１２１から入力される正極性
の５値の階調基準電圧（Ｖ”０〜Ｖ”４）に基づいて、
正極性の６４階調分の階調電圧を生成し、電圧バスライ
ン１５８ａを介して出力回路１５７に出力する。負極性
階調電圧生成回路１５１ｂは、負電圧生成回路１２２か
ら入力される負極性の５値の階調基準電圧（Ｖ”５〜
Ｖ”９）に基づいて、負極性の６４階調分の階調電圧を
生成し、電圧バスライン１５８ｂを介して出力回路１５
７に出力する。
【００５７】また、ドレインドライバ１３０の制御回路
１５２内のシフトレジスタ回路１５３は、表示制御装置
１１０から入力される表示データラッチ用クロック（Ｄ
２）に基づいて、入力レジスタ回路１５４のデータ取り
込み用信号を生成し、入力レジスタ回路１５４に出力す
る。
【００５８】入力レジスタ回路１５４は、シフトレジス
タ回路１５３から出力されるデータ取り込み用信号に基
づき、表示制御装置１１０から入力される表示データラ
ッチ用クロック（Ｄ２）に同期して、各色毎６ビットの
表示データを出力本数分だけラッチする。
【００５９】ストレージレジスタ回路１５５は、表示制
御装置１１０から入力される出力タイミング制御用クロ
ック（Ｄ１）に応じて、入力レジスタ回路１５４内の表
示データをラッチする。このストレージレジスタ回路１
５５に取り込まれた表示データは、レベルシフト回路１
５６を介して出力回路５５７に入力される。
【００６０】出力回路１５７は、正極性の６４階調分の
階調電圧、あるいは負極性の６４階調分の階調電圧の中
から、表示データに対応した１つの階調電圧を選択し、
各ドレイン信号線（Ｄ）に出力する。
【００６１】図６は、出力回路１５７の構成を中心に、
図５に示すドレインドライバ１３０の構成を説明するた
めのブロック図である。
【００６２】同図において、１５３は図５に示す制御回
路１５２内のシフトレジスタ回路、１５６は図５に示す
レベルシフト回路であり、また、データラッチ部２６５
は、図５に示す入力レジスタ回路１５４とストレージレ
ジスタ回路１５５とを表し、さらに、デコーダ部（階調
電圧選択回路）２６１、アンプ回路対２６３、アンプ回
路対２６３の出力を切り替えるスイッチ部（２）２６４
が、図５に示す出力回路１５７を構成する。
【００６３】ここで、スイッチ部（１）２６２およびス
イッチ部（２）２６４は、交流化信号（Ｍ）に基づいて
制御される。また、Ｙ１，Ｙ２，Ｙ３，Ｙ４，Ｙ５，Ｙ
６は、それぞれ第１番目、第２番目、第３番目、第４番
目、第５番目、第６番目のドレイン信号線（Ｄ）を示し
ている。
【００６４】図６に示すドインドライバ１３０において
は、スイッチ部（１）２６２により、データラッチ部２
６５（より詳しくは、図５に示す入力レジスタ１５４）
に入力されるデータ取り込み用信号を切り替えて、各色
毎の表示データを各色毎の隣接するデータラッチ部２６
５に入力する。
【００６５】デコーダ部２６１は、階調電圧生成回路１
５１ａから電圧バスライン１５８ａを介して出力される
正極性の６４階調分の階調電圧の中から、各データラッ
チ部２６５（より詳しくは、図５に示すストレージレジ
スタ１５５）から出力される表示用データに対応する階
調電圧を選択する高電圧用デコーダ回路２７８と、階調
電圧生成回路１５１ｂから電圧バスライン１５８ｂを介
して出力される負極性の６４階調分の階調電圧の中か
ら、各データラッチ部２６５から出力される表示用デー
タに対応する階調電圧を選択する低電圧用デコーダ回路
２７９とから構成される。この高電圧用デコーダ回路２
７８と低電圧用デコーダ回路２７９とは、隣接するデー
タラッチ部２６５毎に設けられる。
【００６６】アンプ回路対２６３は、高電圧用アンプ回
路２７１と低電圧用アンプ回路２７２とにより構成され
る。高電圧用アンプ回路２７１には高電圧用デコーダ回
路２７８で選択された正極性の階調電圧が入力され、高
電圧用アンプ回路２７１は正極性の映像信号電圧を出力
する。低電圧用アンプ回路２７２には低電圧用デコーダ
回路２７９で選択された負極性の階調電圧が入力され、
低電圧用アンプ回路２７２は負極性の映像信号電圧を出
力する。
【００６７】ドット反転法では、隣接する各色の映像信
号電圧は互いに逆極性となり、また、アンプ回路対２６
３の高電圧用アンプ回路２７１および低電圧用アンプ回
路２７２の並びは、高電圧用アンプ回路２７１→低電圧
用アンプ回路２７２→高電圧用アンプ回路２７１→低電
圧用アンプ回路２７２となるので、スイッチ部（１）２
６２により、データラッチ部１６５に入力されるデータ
取り込み用信号を切り替えて、各色毎の表示データを、
各色毎の隣接するデータラッチ部２６５に入力し、それ
に合わせて、高電圧用アンプ回路２７１あるいは低電圧
用アンプ回路２７２から出力される出力電圧を、スイッ
チ部（２）２６４により切り替え、各色毎の映像信号電
圧が出力されるドレイン信号線（Ｄ）、例えば、第１番
目のドレイン信号線Ｙ１と第４番目のドレイン信号線Ｙ
４とに出力することにより、各ドレイン信号線（Ｄ）に
正極性あるいは負極性の映像信号電圧を出力することが
可能となる。
【００６８】図７は、従来例の高電圧用デコーダ回路２
７８および低電圧用デコーダ回路２７９の回路構成を示
す回路図である。なお、図７には、正極性階調電圧生成
回路１５１ａ、および負極性階調電圧生成回路１５１ｂ
の概略回路構成も合わせて図示している。
【００６９】図２１に示すように、液晶層に印加する電
圧と透過率との関係はリニアではなく、透過率の高いと
ころ、および低いところでは、液晶層に印加する電圧に
対する透過率の変化は少なく、その中間となるところで
は透過率の変化が大きい。
【００７０】そのため、従来の正極性階調電圧生成回路
１５１ａ、あるいは負極性階調電圧生成回路１５１ｂで
は、電源回路から供給される、中間調付近（Ｖ”２〜
Ｖ”３，Ｖ”６〜Ｖ”８）では差が小さく、それ以外の
（Ｖ”１〜Ｖ”２，Ｖ”３〜Ｖ”４，Ｖ”５〜Ｖ”６，
Ｖ”８〜Ｖ”９）で差が大きい５値の階調基準電圧
（Ｖ”０〜Ｖ”４，Ｖ”５〜Ｖ”９）間を分圧して６４
階調の階調電圧を生成する。これにより、液晶表示パネ
ル１０に６４階調の表示画像が略リニアに表示される。
【００７１】高電圧用デコーダ回路２７８は、出力端子
に直列接続された６個の高耐圧ＰＭＯＳトランジスタと
６個の高耐圧デプレッションＰＭＯＳトランジスタとで
構成される６４個のトランジスタ列（ＴＲＰ２）を有
し、前記各トランジスタ列（ＴＲＰ２）の出力端子と反
対の端子には、階調電圧生成回路１５１ａから電圧バス
ライン１５８ａを介して出力される正極性の６４階調分
の階調電圧が入力される。
【００７２】また、前記各トランジスタ列（ＴＲＰ２）
を構成する６個の高耐圧ＰＭＯＳトランジスタと６個の
高耐圧デプレッションＰＭＯＳトランジスタのそれぞれ
のゲート電極には、レベルシフト回路１５６から出力さ
れる６ビットの表示用データの各ビット値（Ｔ）あるい
はその反転ビット値（Ｂ）が所定の組み合わせに基づい
て選択的に印加される。
【００７３】低電圧用デコーダ回路２７９は、出力端子
に直列接続された６個の高耐圧ＮＭＯＳトランジスタと
６個の高耐圧デプレッションＮＭＯＳトランジスタとで
構成される６４個のトランジスタ列（ＴＲＰ３）を有
し、前記各トランジスタ列（ＴＲＰ３）の出力端子と反
対の端子には、階調電圧生成回路１５１ｂから電圧バス
ライン１５８ｂを介して出力される負極性の６４階調分
の階調電圧が入力される。
【００７４】また、前記各トランジスタ列（ＴＲＰ３）
を構成する６個の高耐圧ＮＭＯＳトランジスタと６個の
高耐圧デプレッションＮＭＯＳトランジスタのそれぞれ
のゲート電極には、レベルシフト回路１５６から出力さ
れる６ビットの表示用データの各ビット値（Ｔ）あるい
はその反転ビット値（Ｂ）が所定の組み合わせに基づい
て選択的に印加される。
【００７５】この高電圧用デコーダ回路２７８と低電圧
用デコーダ回路２７９とは、同一の信号線上に、同一極
性の６個のＭＯＳトランジスタと６個のデプレッション
ＭＯＳトランジスタとを所定の接続関係の基に直列に接
続し、表示用データの各ビット値（Ｔ）あるいは反転ビ
ット値（Ｂ）の中で、非選択の各ビット値（Ｔ）あるい
は反転ビット値（Ｂ）部分を、デプレッションＭＯＳト
ランジスタで導通させるようにしている。
【００７６】このように、従来の高電圧用デコーダ回路
２７８と低電圧用デコーダ回路２７９は、６４階調毎
に、１２個のＭＯＳトランジスタが従属される構成とな
っている。したがって、各ドレイン信号線（Ｄ）当たり
のＭＯＳトランジスタの総数は７６８個（６４×１２）
となる。
【００７７】近年、液晶表示装置においては、６４階調
表示から２５６階調表示へとより多階調表示が進みつつ
ある。しかしながら、従来の高電圧用デコーダ回路２７
８と低電圧用デコーダ回路２７９とを使用して、２５６
階調表示を行う場合には、各ドレイン信号線（Ｄ）当た
りのＭＯＳトランジスタの総数は４０９６個（２５６×
１６）となる。
【００７８】このため、デコーダ部２６１の占める面積
が増加し、前記ドレインドライバを構成する半導体集積
回路（ＩＣチップ）のチップサイズが大きくなるという
問題点があった。
【００７９】図８は、本実施の形態の高電圧用のデコー
ダ回路２７８と、正極性階調電圧生成回路１５１ａとの
回路構成を示す回路図である。
【００８０】同図に示すように、正極性階調電圧生成回
路１５１ａは、従来例のように、６４階調の階調電圧を
生成せず、正電圧生成回路１２１から入力される正極性
の５値の階調基準電圧（Ｖ”０〜Ｖ”４）に基づいて、
正極性の１７階調の第１階調電圧を生成する。この場合
に、正極性階調電圧生成回路１５１ａを構成する抵抗分
圧回路の各分圧抵抗は、液晶層に印加する電圧と透過率
との関係に合わせて所定の重み付けが成されている。
【００８１】高電圧用デコーダ回路２７８は、１７階調
の第１階調電圧の互いに隣接する第１階調電圧（ＶＯＵ
ＴＡ，ＶＯＵＴＢ）を選択するデコーダ回路３０１と、
当該デコーダ回路３０１で選択された第１階調電圧（Ｖ
ＯＵＴＡ）を端子（Ｐ１）あるいは端子（Ｐ２）に、ま
た、当該デコーダ回路３０１で選択された第１階調電圧
（ＶＯＵＴＢ）を端子（Ｐ２）あるいは端子（Ｐ１）に
出力するマルチプレクサ３０２と、当該マルチプレクサ
３０２から出力される互いに隣接する第１階調電圧（Ｖ
ＯＵＴＡ，ＶＯＵＴＢ）間の電位差（ΔＶ）を分圧し
て、当該電位差（ΔＶ）の１／４ΔＶ，２／４（＝１／
２）ΔＶ，３／４ΔＶ，４／４（＝１）ΔＶの電圧を生
成する第２階調電圧生成回路３０３とを有する。
【００８２】デコーダ回路３０１は、奇数番目の第１階
調電圧の中から、６ビットの表示データの上位４ビット
（Ｄ２〜Ｄ５）に対応する第１階調電圧を選択する第１
デコーダ回路３１１と、偶数番目の第１階調電圧の中か
ら、６ビットの表示データの上位３ビット（Ｄ３〜Ｄ
５）に対応する第１階調電圧を選択する第２デコーダ回
路３１２とで構成される。
【００８３】第１デコーダ回路３１１は、６ビットの表
示データの上位４ビット（Ｄ２〜Ｄ５）により、第１番
目の第１階調電圧（Ｖ１）と第１７番目の第１階調電圧
（Ｖ１７）とを１回、第３番目の第１階調電圧（Ｖ３）
乃至第１５番目の第１階調電圧（Ｖ１５）を、それぞれ
連続して２回選択するように構成される。
【００８４】しかしながら、第２デコーダ回路３１２
は、６ビットの表示データの上位３ビット（Ｄ３〜Ｄ
５）により、第２番目の第１階調電圧（Ｖ２）乃至第１
６番目の第１階調電圧（Ｖ１６）を、１回選択するよう
に構成される。
【００８５】なお、図８において、○はデータビットが
Ｌｏｗレベル（以下、Ｌレベルと称する。）でオンとな
るスイッチ素子（例えば、ＰＭＯＳトランジスタ）であ
り、また、●はデータビットがＨｉｇｈレベル（以下、
Ｈレベルと称する。）でオンとなるスイッチ素子（例え
ば、ＮＭＯＳトランジスタ）である。
【００８６】表１は、６ビットの表示データの上位４ビ
ット（Ｄ２〜Ｄ５）と、そのビット値に応じて、第１デ
コーダ回路３１１および第２デコーダ回路３１２で選択
される階調電圧との関係を示すものである。
【００８７】
【表１】
【００８８】ここで、Ｖ”０＜Ｖ”１＜Ｖ”２＜Ｖ”３
＜Ｖ”４であるので、前記表１から分かるように、表示
データの３ビット（Ｄ２）のビット値がＬレベルの場
合、階調電圧ＶＯＵＴＡとして、ＶＯＵＴＢの階調電圧
よりも低電位の階調電圧が出力され、また、表示データ
の３ビット（Ｄ２）のビット値がＨレベルの場合、階調
電圧ＶＯＵＴＡとして、ＶＯＵＴＢの階調電圧よりも高
電位の階調電圧が出力される。
【００８９】したがって、この表示データの３ビット
（Ｄ２）目のビット値のＨレベルおよびＬレベルに応じ
てマルチプレクサ３０２を切り換え、表示データの３ビ
ット（Ｄ２）目のビット値がＬレベルの時に端子（Ｐ
１）にＶＯＵＴＡの階調電圧を、端子（Ｐ２）にＶＯＵ
ＴＢの階調電圧を出力し、また、表示データの３ビット
（Ｄ２）目のビット値がＨレベルの時に端子（Ｐ１）に
ＶＯＵＴＢの階調電圧を、端子（Ｐ２）にＶＯＵＴＡの
階調電圧を出力する。
【００９０】これにより、端子（Ｐ１）の階調電圧を
（Ｖａ）、端子（Ｐ２）の階調電圧を（Ｖｂ）とすると
き、常に、Ｖａ＜Ｖｂとすることができ、第２階調電圧
生成回路３０３の設計が簡単となる。
【００９１】第２階調電圧生成回路３０３は、端子（Ｐ
１）と高電圧用アンプ回路２７１の入力端との間に接続
されるスイッチ素子（Ｓ１）と、一端が高電圧用アンプ
回路２７１の入力端に接続され、他端が、スイッチ素子
（Ｓ２）を介して端子（Ｐ１）に、また、スイッチ素子
（Ｓ５）を介して端子（Ｐ２）に接続されるコンデンサ
（Ｃ１）と、一端が高電圧用アンプ回路２７１の入力端
に接続され、他端が、スイッチ素子（Ｓ３）を介して端
子（Ｐ１）に、また、スイッチ素子（Ｓ４）を介して端
子（Ｐ２）に接続されるコンデンサ（Ｃ２）と、端子
（Ｐ２）と高電圧用アンプ回路２７１の入力端との間に
接続されるコンデンサ（Ｃ３）とで構成される。
【００９２】ここで、コンデンサ（Ｃ１）とコンデンサ
（Ｃ３）との容量値は同一に、コンデンサ（Ｃ２）の容
量値は、コンデンサ（Ｃ１）およびコンデンサ（Ｃ３）
の容量値の２倍の容量値とされる。また、各スイッチ素
子（Ｓ１〜Ｓ５）は、図９に示すように、表示データの
下位２ビット（Ｄ０，Ｄ１）のビット値に応じてオン・
オフされる。なお、図９には、表示データの下位２ビッ
ト（Ｄ０，Ｄ１）のビット値に応じて、第２階調電圧生
成回路３０３から出力される階調電圧の値と、表示デー
タの下位２ビット（Ｄ０，Ｄ１）のビット値に応じた、
第２階調電圧生成回路３０３の回路構成とを合わせて図
示している。
【００９３】なお、低電圧用のデコーダ回路２７９も、
前記高電圧用のデコーダ回路２７８と同様に構成でき、
この場合に、低電圧用のデコーダ回路２７９は、負極性
階調電圧生成回路１５１ｂから生成される負極性の１７
階調の第１階調電圧を選択する。
【００９４】また、負極性階調電圧生成回路１５１ｂ
は、負電圧生成回路１２２から入力される負極性の５値
の階調基準電圧（Ｖ”５〜Ｖ”９）に基づいて、負極性
の１７階調の第１階調電圧を生成し、さらに、負極性階
調電圧生成回路１５１ｂを構成する抵抗分圧回路の各分
圧抵抗は、液晶層に印加する電圧と透過率との関係に合
わせて所定の重み付けが成される。
【００９５】この低電圧用のデコーダ回路２７９では、
Ｖ”５＞Ｖ”６＞Ｖ”７＞Ｖ”８＞Ｖ”９となるので、
端子（Ｐ１）の階調電圧を（Ｖａ）、端子（Ｐ２）の階
調電圧を（Ｖｂ）とするとき、常に、Ｖａ＞Ｖｂとな
る。
【００９６】このように、本実施の形態では、デコーダ
回路を構成するスイッチング素子は、第１デコーダ回路
３１１で６４（＝（９＋７）×４）、第２デコーダ回路
３１２で２４（＝３×８）であるので、各ドレイン信号
線（Ｄ）当たりのデコーダ回路を構成するスイッチング
素子（ＭＯＳトランジスタ）の総数は８８となり、従来
例の各ドレイン信号線（Ｄ）当たりのＭＯＳトランジス
タの総数は７６８個に比べて大幅に少なくすることが可
能となる。
【００９７】また、スイッチング素子を減少させること
により、ドレインドライバ１３０の内部電流を低減させ
ることができるので、液晶表示モジュール（ＬＣＭ）全
体の消費電力を低減することができ、それにより、液晶
表示モジュール（ＬＣＭ）の信頼性を向上させることが
可能となる。
【００９８】図１０は、本実施の形態の高電圧用のデコ
ーダ回路２７８の他の例の回路構成を示す回路図であ
る。なお、図１０では、スイッチング素子としてＰＭＯ
Ｓトランジスタを使用し、２５６階調の階調電圧を生成
する場合の回路構成の一例を示している。そのため、
（Ｄ０〜Ｄ７）の８ビットの表示データの各ビット値お
よびその反転値が、所定の組み合わせ組み合の基に各Ｐ
ＭＯＳトランジスタのゲートに印加されるようになって
いる。
【００９９】図１０に示すデコーダ回路３０１には、８
ビットの表示データの上位５ビットのビットが入力され
る。したがって、正極性階調電圧生成回路１５１ａは、
正電圧生成回路１２１から入力される正極性の５値の階
調基準電圧（Ｖ”０〜Ｖ”４）に基づいて、正極性の３
３階調の第１階調電圧を生成する。この場合に、正極性
階調電圧生成回路１５１ａを構成する抵抗分圧回路の各
分圧抵抗は、液晶層に印加する電圧と透過率との関係に
合わせて所定の重み付けが成されている。
【０１００】デコーダ回路３０１は、奇数番目の第１階
調電圧の中から、８ビットの表示データの上位５ビット
（Ｄ３〜Ｄ７）に対応する第１階調電圧を選択する第１
デコーダ回路３１１と、偶数番目の第１階調電圧の中か
ら、８ビットの表示データの上位４ビット（Ｄ４〜Ｄ
７）に対応する第１階調電圧を選択する第２デコーダ回
路３１２とで構成される。
【０１０１】８ビットの表示データの上位５ビットのビ
ット値の組み合わせに基づいて、第１デコーダ回路３１
１あるいは第２デコーダ回路３１２で選択された３３階
調の第１階調電圧の互いに隣接する第１階調電圧（ＶＯ
ＵＴＡ，ＶＯＵＴＢ）は、マルチプレクサ３０２によ
り、端子（Ｐ１）あるいは端子（Ｐ２）に出力される。
【０１０２】ここで、第１デコーダ回路３１１は、８ビ
ットの表示データの上位５ビット（Ｄ３〜Ｄ７）によ
り、第１番目の第１階調電圧（Ｖ１）と第３３番目の第
１階調電圧（Ｖ３３）とを一回、第３番目の第１階調電
圧（Ｖ３）乃至第３１番目の第１階調電圧（Ｖ３１）
を、それぞれ連続して２回選択するように構成される。
第２デコーダ回路３１２は、８ビットの表示データの上
位４ビット（Ｄ４〜Ｄ７）により、第２番目の第１階調
電圧（Ｖ２）乃至第３２番目の第１階調電圧（Ｖ３２）
を、１回選択するように構成される。なお、図１０にお
いて、○はＰＭＯＳトランジスタを、●はＮＭＯＳトラ
ンジスタを示している。
【０１０３】マルチプレクサ３０２は、８ビットの表示
データの４ビット（Ｄ３）目のビット値がＬレベルの時
に、端子（Ｐ１）にＶＯＵＴＢの階調電圧を、端子（Ｐ
２）にＶＯＵＴＡの階調電圧を出力し、また、表示デー
タの４ビット（Ｄ３）目のビット値がＨレベルの時に，
端子（Ｐ１）にＶＯＵＴＡの階調電圧を、端子（Ｐ２）
にＶＯＵＴＢの階調電圧を出力する。これにより、端子
（Ｐ１）の階調電圧を（Ｖａ）、端子（Ｐ２）の階調電
圧を（Ｖｂ）とするとき、常に、Ｖａ＜Ｖｂとすること
ができる。
【０１０４】図１１は、図１０に示す高電圧用デコーダ
回路２７８の第２階調電圧生成回路３０３の回路構成の
一例を示す回路図である。
【０１０５】第２階調電圧生成回路３０３は、端子（Ｐ
２）とアンプ回路（高電圧用アンプ回路２７１）の入力
端との間に接続されるコンデンサ（Ｃｏ１）と、一端が
アンプ回路の入力端に接続され、他端が、スイッチ素子
（Ｓ０１）を介して端子（Ｐ１）に、また、スイッチ素
子（Ｓ０２）を介して端子（Ｐ２）に接続されるコンデ
ンサ（Ｃｏ２）と、一端がアンプ回路の入力端に接続さ
れ、他端が、スイッチ素子（Ｓ１１）を介して端子（Ｐ
１）に、また、スイッチ素子（Ｓ１２）を介して端子
（Ｐ２）に接続されるコンデンサ（Ｃｏ３）と、一端が
アンプ回路の入力端に接続され、他端が、スイッチ素子
（Ｓ２１）を介して端子（Ｐ１）に、また、スイッチ素
子（Ｓ２２）を介して端子（Ｐ２）に接続されるコンデ
ンサ（Ｃｏ４）と、端子（Ｐ２）とアンプの入力端との
間に接続されるスイッチ素子（ＳＳ１）とを有する。
【０１０６】ここで、コンデンサ（Ｃｏ１）とコンデン
サ（Ｃｏ２）との容量値は同一、コンデンサ（Ｃｏ３）
の容量値は、コンデンサ（Ｃｏ１）の容量値の２倍の容
量値、コンデンサ（Ｃｏ４）の容量値は、コンデンサ
（Ｃｏ１）の容量値の４倍の容量値とされる。
【０１０７】また、図１１に示すように、スイッチ素子
（ＳＳ１）は、リセットパルス（／ＣＲ）により制御さ
れ、各スイッチ素子（Ｓ０１，Ｓ０２，Ｓ１１，Ｓ１
２，Ｓ２１，Ｓ２２）は、リセットパルス（／ＣＲ）、
タイミングパルス（／ＴＣＫ）、表示データの下位３ビ
ット（Ｄ０〜Ｄ２）が入力されるスチッチ制御回路（Ｓ
Ｇ１〜ＳＧ３）で制御される。なお、記号／はこれが付
された信号がロウイネーブルの信号であることを意味す
る。
【０１０８】各スイッチ制御回路（ＳＧ１〜ＳＧ３）
は、ナンド回路（ＮＡＮＤ）、アンド回路（ＡＮＤ）、
およびノア回路（ＮＯＲ）を備える。表２に、このナン
ド回路（ＮＡＮＤ）、アンド回路（ＡＮＤ）、およびノ
ア回路（ＮＯＲ）の真理値表を示す。
【０１０９】
【表２】
【０１１０】この表２を用いて、この第２階調電圧生成
回路３０３の動作を簡単に説明する。まず、リセットパ
ルス（／ＣＲ）がＬレベルであると、スイッチ素子（Ｓ
Ｓ１）はオン、また、ノア回路（ＮＯＲ）にはＨレベル
のリセットパルス（／ＣＲ）が入力されるので、ノア回
路（ＮＯＲ）の出力はＬレベルとなり、各スイッチ素子
（Ｓ０２，Ｓ１２，Ｓ２２）はオンとなる。
【０１１１】この場合に、タイミングパルス（／ＴＣ
Ｋ）はＨレベルであり、ナンド回路（ＮＡＮＤ）にはＬ
レベルのタイミングパルス（／ＴＣＫ）が入力されるの
で、ナンド回路（ＮＡＮＤ）の出力はＨレベルとなり、
各スイッチ素子（Ｓ０１，Ｓ１１，Ｓ２１）はオフとな
る。これにより、各コンデンサ（Ｃｏ１〜Ｃｏ４）の両
端は端子（Ｐ２）に接続されるので、各コンデンサ（Ｃ
ｏ１〜Ｃｏ４）は充放電されて、その電位差が０ボルト
の状態にされる。
【０１１２】次に、リセットパルス（／ＣＲ）がＨレベ
ルで、タイミングパルス（／ＴＣＫ）がＬレベルになる
と、表示データの下位３ビット（Ｄ０〜Ｄ２）のそれぞ
れのビット値に応じて、各スイッチ素子（Ｓ０１，Ｓ０
２，Ｓ１１，Ｓ１２，Ｓ２１，Ｓ２２）は、オンあるい
はオフとされる。
【０１１３】これにより、端子（Ｐ１）の階調電圧を
（Ｖａ）、端子（Ｐ２）の階調電圧を（Ｖｂ）とする
と、この第２階調電圧生成回路３０２から、Ｖａ＋１／
８Δ、Ｖａ＋２／８Δ、…Ｖｂ（Ｖａ＋８／８Δ）の階
調電圧が出力される。
【０１１４】なお、低電圧用のデコーダ回路２７９も、
高電圧用のデコーダ回路２７８と同様に構成することが
できる。
【０１１５】このように、図１０に示す高電圧用デコー
ダ回路２７８では、デコーダ回路を構成するスイッチン
グ素子は、第１デコーダ回路３１１で１６０（＝（１７
＋１５）×５）、第２デコーダ回路３１２で６４（＝４
×１６）であるので、各ドレイン信号線（Ｄ）当たりの
デコーダ回路を構成するスイッチング素子（ＭＯＳトラ
ンジスタ）の総数は２２４となり、従来例の各ドレイン
信号線（Ｄ）当たりのＭＯＳトランジスタの総数４０９
６個に比べて大幅に少なくすることが可能となる。
【０１１６】［実施の形態２］図１２は、本発明の実施
の形態２の高電圧用のデコーダ回路２７８の回路構成を
示す回路図であり、図１３は、本実施の形態の高電圧用
のデコーダ回路２７８を構成するＭＯＳトランジスタの
ゲート幅を説明するための模式図である。なお、図１２
において、○はＰＭＯＳトランジスタを、●はＮＭＯＳ
トランジスタを示している。
【０１１７】前記図１０に示す高電圧用デコーダ回路２
７８において、各デコード行毎に同じ電圧がゲートに印
加されるＭＯＳトランジスタは、表示データの上位ビッ
ト程連続している。したがって、この各桁毎に同じ電圧
がゲートに印加され、且つ各デコード行毎に連続するＭ
ＯＳトランジスタを１個のＭＯＳトランジスタに置換し
ても、機能的には何ら問題はない。
【０１１８】本実施の形態は、このこの各桁毎に同じ電
圧がゲートに印加され、且つ各デコード行毎に連続する
ＭＯＳトランジスタを１個のＭＯＳトランジスタに置換
したのである。さらに、本実施の形態では、図１３に示
すように、最小サイズのＭＯＳトランジスタのゲート幅
をＷとする時、その最小サイズのＭＯＳトランジスタの
上位桁のＭＯＳトランジスタのゲート幅を２Ｗ、さら
に、その上位桁のＭＯＳトランジスタのゲート幅を４Ｗ
と、表示データの上位ビットがゲートに印加されるＭＯ
Ｓトランジスタ（上位ビット側のＭＯＳトランジスタ）
のゲート幅（Ｗ）を最小サイズのＭＯＳトランジスタの
ゲート幅の２の（ｍ−ｊ）乗倍としている。ここで、ｍ
は表示データのビット数、ｊは最小サイズのＭＯＳトラ
ンジスタで構成されるビットの中で最上位ビットのビッ
ト番号である。
【０１１９】本実施の形態で、最小サイズのＭＯＳトラ
ンジスタの抵抗をＲとするとき、各デコード行のＭＯＳ
トランジスタの合成抵抗は、デコーダ回路３１１で約２
Ｒ（≒Ｒ＋Ｒ／２＋Ｒ／４＋Ｒ／８＋Ｒ／１６）、デコ
ーダ回路３１２で約２Ｒ（≒Ｒ＋Ｒ／２＋Ｒ／４＋Ｒ／
８）となる。なお、図１２に、最小サイズのＭＯＳトラ
ンジスタの抵抗をＲとした時の、各桁のＭＯＳトランジ
スタの抵抗を合わせて図示している。
【０１２０】この場合に、図１０に示す高電圧用デコー
ダ回路２７８では、最小サイズのＭＯＳトランジスタの
抵抗をＲとするとき、各デコード行のＭＯＳトランジス
タの合成抵抗は、デコーダ回路３１１で５Ｒ（＝Ｒ＋Ｒ
＋Ｒ＋Ｒ＋Ｒ）、デコーダ回路３１２で４Ｒ（＝Ｒ＋Ｒ
＋Ｒ＋Ｒ）となる。
【０１２１】したがって、本実施の形態では、各デコー
ド行のＭＯＳトランジスタの合成抵抗を低減することが
でき、第２階調電圧生成回路３０３を構成する各コンデ
ンサに電荷を再配分する際に大電流の充放電を流すこと
ができるので、デコーダ回路を高速化することができる
とともに、デコーダ回路３１１とデコーダ回路３１２と
の合成抵抗値を同等にできるため、生成される２階調の
速度差を低減することができる。
【０１２２】また、一般に、ＭＯＳトランジスタでは、
基板・ソース間電圧（ＶBS）により、しきい値電圧（Ｖ
T）が正の方向に変化し、それにより、ドレイン電流
（ＩDS）が減少する。即ち、ＭＯＳトランジスタの抵抗
が増大する。
【０１２３】そのため、本実施の形態では、図１２に示
すように、基板・ソース間電圧（ＶBS）が同等となる階
調電圧（図１２では、Ｖ１６（またはＶ１８）、Ｖ１５
（またはＶ１７）の階調電圧）を境にして、ＰＭＯＳト
ランジスタ領域と、ＮＭＯＳトランジスタ領域とに分離
するようにしている。これにより、本実施の形態では、
デコーダ回路を構成するＭＯＳトランジスタにおける、
基板バイアス効果による抵抗の増加を抑制することがで
きる。
【０１２４】図１４は、本実施の形態の低電圧用のデコ
ーダ回路２７９の回路構成を示す回路図である。同図に
示すように、低電圧用のデコーダ回路２７９は、高電圧
用のデコーダ回路２７８と同様に構成することができ
る。
【０１２５】しかしながら、低電圧用のデコーダ回路２
７９では、基板・ソース間電圧（ＶBS）が同等となる階
調電圧（図１４では、Ｖ１６（またはＶ１８）、Ｖ１５
（またはＶ１７）の階調電圧）を境にして、ＰＭＯＳト
ランジスタ領域と、ＮＭＯＳトランジスタ領域とを分離
する際に、ＰＭＯＳトランジスタ領域と、ＮＭＯＳトラ
ンジスタ領域とが、高電圧用のデコーダ回路２７８と反
対になっている。但し、各電圧は、Ｖ１＞Ｖ２＞Ｖ３‥
‥‥＞Ｖ３２＞Ｖ３３とする。
【０１２６】なお、前記各実施の形態において、デコー
ド回路３０１を構成する各ＭＯＳトランジスタは、高耐
圧ＭＯＳトランジスタで構成されるか、あるいは、ゲー
ト電極部のみ高耐圧構造としたＭＯＳトランジスタで構
成される。さらに、デコード回路３０１の低ビット側の
ＭＯＳトランジスタは、ドレイン・ソース間耐圧が低い
ＭＯＳトランジスタを使用することができ、この場合に
は、デコーダ回路３０１部分のサイズをより小さくする
ことが可能となる。
【０１２７】また、第２階調電圧生成回路３０３は、コ
ンデンサに代えて抵抗を使用することも可能であるが、
この場合には、高抵抗値の抵抗を使用し、さらに、各抵
抗の抵抗値の大小関係は、コンデンサと逆にする必要が
ある。
【０１２８】例えば、図８に示す第２階調電圧生成回路
３０３において、コンデンサに代えて抵抗を使用する場
合、コンデンサ（Ｃ１）およびコンデンサ（Ｃ３）と置
換される抵抗の抵抗値は、コンデンサ（Ｃ２）と置換さ
れる抵抗の抵抗値の２倍の抵抗値とする必要がある。
【０１２９】図１５は、前記各実施の形態の液晶表示モ
ジュールの組立完成図で、液晶表示パネルの表示面側か
ら見た正面図、前側面図、右側面図、左側面図および後
側面図である。図１６は、前記各実施の形態の液晶表示
モジュールの組立完成図で、液晶表示パネルの裏面側か
ら見た図である。
【０１３０】前記各実施の形態の液晶表示モジュール
は、モールドケース（ＭＬ）、シールドケース（ＳＨ
Ｄ）を備える。ＨＬＤ１，ＨＬＤ２，ＨＬＤ３およびＨ
ＬＤ４は、モールドケース（ＭＬ）、シールドケース
（ＳＨＤ）にそれぞれ設けられる取付穴である。当該液
晶表示モジュールは、この４個の取付穴にネジ等を通し
てノートパソコン等に実装される。バックライトを駆動
するためのインバータ回路ユニットは、取付穴（ＨＬＤ
１，ＨＬＤ２）の間の凹部に配置され、接続コネクタ
（ＬＣＴ）、ランプケーブル（ＬＣＰ１，ＬＣＰ２）を
介して冷陰極蛍光灯（ＬＰ）に駆動電圧を供給する。
【０１３１】コンピュータ本体側からの表示データ、表
示制御信号および電源は、モジュール裏面に位置するイ
ンタフェースコネクタ（ＣＴ１）を介して、インタフェ
ース部１００に供給される。
【０１３２】図１７（ａ）は、図１５に示す液晶表示モ
ジュールのＩ−Ｉ線で切断した断面図、図１７（ｂ）
は、図１５に示す液晶表示モジュールのＩＩ−ＩＩ線で
切断した断面図、図１８（ａ）は、図１５に示す液晶表
示モジュールのＩＩＩ−ＩＩＩ線で切断した断面図、図
１８（ｂ）は、図１５に示す液晶表示モジュールのＩＶ
−ＩＶ線で切断した断面図である。
【０１３３】図１７、図１８において、ＳＨＤは液晶表
示パネルの周辺および液晶表示パネルの駆動回路を覆う
シールドケース（上側ケース）である。ＭＬはバックラ
イトユニットを収納するモールドケース（下側ケース）
である。ＬＦ１およびＬＦ２は下側ケース（ＭＬ）を覆
う第１および第２の下側シールドケースである。
【０１３４】ＷＳＰＣはバックライトユニットの周囲を
覆う枠スペーサである。ＳＵＢ１およびＳＵＢ２は、液
晶表示パネルを構成するガラス基板である。図１８にお
いては、ガラス基板（ＳＵＢ１）は薄膜トランジスタ
（ＴＦＴ１，ＴＦＴ２）および画素電極（ＩＴＯ１）が
形成されている基板、ガラス基板（ＳＵＢ２）はカラー
フィルタおよびコモン電極（ＩＴＯ２）が形成される基
板である。
【０１３５】ＦＵＳは封止材であり、ＢＭはガラス基板
（ＳＵＢ２）に形成された遮光膜、ＰＯＬ１はガラス基
板（ＳＵＢ２）に貼付けられる上偏光板、ＰＯＬ２はガ
ラス基板（ＳＵＢ１）に貼付けられる下偏光板、ＶＩＮ
Ｃ１はガラス基板（ＳＵＢ２）に貼付けられる視野拡大
フィルム、ＶＩＮＣ２はガラス基板（ＳＵＢ２）に貼付
けられる視野拡大フィルムである。
【０１３６】前記各実施の形態では、ガラス基板（ＳＵ
Ｂ１，ＳＵＢ２）に視野拡大フィルム（ＶＩＮＣ１，Ｖ
ＩＮＣ２）を貼付けることにより、ユーザが見る角度に
よりコントラストが変化する液晶表示パネル特有の問題
である、視野依存性をなくしている。なお、視野拡大フ
ィルム（ＶＩＮＣ１，ＶＩＮＣ２）は、偏光板（ＰＯＬ
１，ＰＯＬ２）の外側に貼り付けてもよいが、視野拡大
フィルム（ＶＩＮＣ１，ＶＩＮＣ２）を偏光板（ＰＯＬ
１，ＰＯＬ２）とガラス基板（ＳＵＢ１，ＳＵＢ２）の
間に設けることにより、視野拡大効果を増大することが
できる。
【０１３７】ＬＰは冷陰極蛍光灯、ＬＳはランプ反射シ
ート、ＧＬＢは導光板、ＲＦＳは反射シート、ＳＰＳは
プリズムシートである。ＰＯＲは偏光反射板であり、液
晶表示パネルの輝度を向上させるために設けられてい
る。偏光反射板（ＰＯＲ）は特定の偏光軸の光のみを透
過し、それ以外の偏光軸の光は反射する性質を持ってい
る。したがって、偏光反射板（ＰＯＲ）の透過する偏光
軸を下偏光板（ＰＯＬ２）の偏光軸と合致させることに
より、従来下偏光板（ＰＯＬ２）で吸収されていた光
も、偏光反射板（ＰＯＲ）と導光板（ＧＬＢ）との間で
行ったり来たりしている間に、下偏光板（ＰＯＬ２）を
透過する偏光光に変化されて偏光反射板（ＰＯＲ）から
射出されるので、液晶表示パネルのコントラストを向上
させることができる。
【０１３８】枠スペーサ（ＷＳＰＣ）は導光板（ＧＬ
Ｂ）の周辺部を押さえ、枠スペーサ（ＷＳＰＣ）のフッ
クをモールドケース（ＭＬ）の穴に差し込むことによ
り、導光板（ＧＬＢ）をモールドケース（ＭＬ）にしっ
かりと固定し、導光板（ＧＬＢ）が液晶表示パネルに衝
突するのを防いでいる。さらに、拡散シート（ＳＰ
Ｓ）、プリズムシート（ＰＲＳ）および偏光反射板（Ｐ
ＯＲ）も、枠スペーサ（ＷＳＰＣ）により抑えつけられ
ているので、拡散シート（ＳＰＳ）、プリズムシート
（ＰＲＳ）および偏光反射板（ＰＯＲ）が歪むことな
く、バックライトユニットを液晶表示モジュールに実装
することができる。
【０１３９】ＧＣ１は枠スペーサ（ＷＳＰＣ）とガラス
基板（ＳＵＢ１）との間に設けられるゴムクッションで
ある。ＬＰＣ３は冷陰極蛍光灯（ＬＰ）に駆動電圧を供
給するランプケーブルであり、実装スペースを取らない
ようにフラットケーブルからなり枠スペーサ（ＷＳＰ
Ｃ）とランプ反射シート（ＬＳ）との間に設けられる。
このランプケーブル（ＬＰＣ３）は両面テープによりラ
ンプ反射シート（ＬＳ）貼り付けられているので、冷陰
極蛍光灯（ＬＰ）を交換するときにランプ反射シート
（ＬＳ）とともに交換することができ、ランプケーブル
（ＬＰＣ３）をランプ反射シート（ＬＳ）から外す必要
がなく、冷陰極蛍光灯（ＬＰ）の交換が容易である。
【０１４０】ＯＬはＯリングで、冷陰極蛍光灯（ＬＰ）
とランプ反射シート（ＬＳ）との間のクッションの働き
をする。Ｏリング（ＯＬ）は冷陰極蛍光灯（ＬＰ）の発
光輝度が低下しないように透明な合成樹脂材料で構成さ
れる。また、Ｏリング（ＯＬ）は冷陰極蛍光灯（ＬＰ）
から高周波の電流が漏れだすのを防止するため、誘電率
の低い絶縁材料で構成される。さらに、Ｏリング（Ｏ
Ｌ）は冷陰極蛍光灯（ＬＰ）が導光板（ＧＬＢ）と衝突
するのを防止するクッションの働きもする。
【０１４１】ＩＣ１は液晶表示パネル１０のドレイン信
号線（Ｄ）に映像信号電圧を供給するドレインドライバ
１３０を構成する半導体チップであり、ガラス基板（Ｓ
ＵＢ１）上の実装されている。この半導体チップ（ＩＣ
１）はガラス基板（ＳＵＢ１）の一方の辺にのみ実装さ
れているので、半導体チップ（ＩＣ１）が実装された辺
と対向する辺の額縁領域を小さくすることができる。ま
た、冷陰極蛍光灯（ＬＰ）およびランプ反射シート（Ｌ
Ｓ）は、ガラス基板（ＳＵＢ１）の半導体チップ（ＩＣ
１）が実装された部分の下側に重ねて配置されるので、
冷陰極蛍光灯（ＬＰ）およびランプ反射シート（ＬＳ）
を、液晶表示モジュール内にコンパクトに収納すること
ができる。
【０１４２】ＩＣ２は液晶表示パネル１０のゲート信号
線（Ｇ）に走査駆動電圧を供給するゲートドライバ１４
０を構成する半導体チップであり、ガラス基板（ＳＵＢ
１）上の実装されている。この半導体チップ（ＩＣ２）
もガラス基板（ＳＵＢ１）の一方の辺にのみ実装されて
いるので、半導体チップ（ＩＣ２）が実装された辺と対
向する辺の額縁領域を小さくすることができる。
【０１４３】ＦＰＣ１はゲート信号線側フレキシブルプ
リント基板で、ガラス基板（ＳＵＢ１）の外部端子に異
方性導電膜により接続され、半導体チップ（ＩＣ２）に
電源および駆動信号を供給する。ＦＰＣ２はドレイン信
号線側フレキシブルプリント基板で、ガラス基板（ＳＵ
Ｂ１）の外部端子に異方性導電膜により接続され、半導
体チップ（ＩＣ１）に電源および駆動信号を供給する。
フレキシブルプリント基板（ＦＰＣ１，ＦＰＣ２）上に
は抵抗、コンデンサ等のチップ部品（ＥＰ）が実装され
ている。
【０１４４】前記各実施の形態では、液晶表示パネル１
０の額縁領域を縮小するために、フレキシブルプリント
基板（ＦＰＣ２）はランプ反射シート（ＬＳ）を包むよ
うに折り曲げられ、フレキシブルプリント基板（ＦＰＣ
２）の一部（ｂ部）はバックライトユニットの裏のモー
ルドケース（ＭＬ）と第２のシールドケースとの間に挟
まれて固定される。そのため、モールドケース（ＭＬ）
には、フレキシブルプリント基板（ＦＰＣ２）上に実装
されるチップ部品（ＥＰ）のスペーサを確保するための
切り抜きが設けられている。
【０１４５】フレキシブルプリント基板（ＦＰＣ２）
は、折り曲げを容易とするための薄い厚さの部分（ａ
部）と、多層配線のための厚さの厚い部分（ｂ部）とで
構成される。また、前記各実施の形態では、下側シール
ドケースを第１の下側シールドケース（ＬＦ１）と第２
の下側シールドケース（ＬＦ２）とで構成し、当該２つ
の下側シールドケース（ＬＦ１，ＬＦ２）で液晶表示モ
ジュールの裏面を覆うようにしたので、第２の下側シー
ルドケース（ＬＦ２）を取り外せばランプ反射シート
（ＬＳ）を露出させることができるので、冷陰極蛍光灯
（ＬＰ）の交換が容易である。
【０１４６】ＰＣＢは表示制御装置１１０や電源回路１
２０が搭載されるインタフェース基板で、このインタフ
ェース基板（ＰＣＢ）も多層のプリント基板で構成され
る。前記各実施の形態では、液晶表示パネル１０の額縁
領域を小さくするために、インタフェース基板（ＰＣ
Ｂ）は、フレキシブルプリント基板（ＦＰＣ１）の下に
重ねて配置され両面テープ（ＢＡＴ）でガラス基板（Ｓ
ＵＢ１）に接着されている。
【０１４７】インタフェース基板（ＰＣＢ）にはコネク
タ（ＣＴＲ３）とコネクタ（ＣＴＲ４）が設けられ、コ
ネクタ（ＣＴＲ４）はフレキシブルプリント基板（ＦＰ
Ｃ２）のコネクタ（ＣＴ４）と電気的に接続される。同
様に、コネクタ（ＣＴＲ３）はフレキシブルプリント基
板（ＦＰＣ１）のコネクタ（ＣＴ３）と電気的に接続さ
れる。
【０１４８】図１９は、液晶表示パネル１０の周辺にフ
レキシブルプリント配線基板（ＦＰＣ１）と、折り曲げ
る前のフレキシブルプリント配線基板（ＦＰＣ２）を実
装した状態を示す図である。また、図２０は、図１９に
おいて、液晶表示パネル１０とフレキシブルプリント配
線基板（ＦＰＣ１，ＦＰＣ２）とが接続されている部分
を拡大して示す図である。
【０１４９】なお、図１９、図２０において、ＴＣＯＮ
は表示制御装置１１０を構成する半導体チップであり、
また、ＤＴＭはドレイン端子、ＧＴＭはゲート端子であ
る。
【０１５０】図１７、図１８において、ＳＵＢは補強板
であり、下側シールドケース（ＬＦ１）とコネクタ（Ｃ
Ｔ４）との間に配置され、コネクタ（ＣＴ４）がコネク
タ（ＣＴＲ４）から外れるのを防止している。ＳＰＣ４
はシールドケース（ＳＨＤ）と上偏光板（ＰＯＬ１）と
の間に設けられるスペーサであり、腐食布からなり接着
剤によりシールドケース（ＳＨＤ）に貼り付けられてい
る。
【０１５１】前記各実施の形態では、上偏光板（ＰＯＬ
１）と視野拡大フィルム（ＶＩＮＣ１）とをガラス基板
（ＳＵＢ２）から引出し、上偏光板（ＰＯＬ１）と視野
拡大フィルム（ＶＩＮＣ１）とをシールドケース（ＳＨ
Ｄ）で押さえている。この構成により、前記各実施の形
態では額縁領域を小さくしても充分な強度を確保してい
る。
【０１５２】ＤＳＰＣはドレインスペーサであり、シー
ルドケース（ＳＨＤ）とガラス基板（ＳＵＢ１）との間
に設けられ、シールドケース（ＳＨＤ）とガラス基板
（ＳＵＢ１）とが衝突するのを防止している。また、ド
レインスペーサ（ＤＳＰＣ）は半導体チップ（ＩＣ１）
を覆うように設けられるので、半導体チップ（ＩＣ１）
の部分には切り欠き（ＮＯＴ）が設けられる。これによ
り、シールドケース（ＳＨＤ）やドレインスペーサ（Ｄ
ＳＰＣ）が半導体チップ（ＩＣ１）に衝突することがな
くなる。また、ドレインスペーサ（ＤＳＰＣ）は、ガラ
ス基板（ＳＵＢ１）の外部接続端子上にあるフレキシブ
ルプリント基板（ＦＰＣ２）も押さえているので、ガラ
ス基板（ＳＵＢ１）からフレキシブルプリント基板（Ｆ
ＰＣ２）が剥離するのを防止している。ＦＵＳは液晶表
示パネルの液晶封入口を封止する封止材である。
【０１５３】以上、本発明者によってなされた発明を、
前記発明の実施の形態に基づき具体的に説明したが、本
発明は、前記発明の実施の形態に限定されるものではな
く、その要旨を逸脱しない範囲において種々変更可能で
あることは勿論である。
【０１５４】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記のとおりである。
【０１５５】（１）本発明によれば、（２n＋１）の第
１階調電圧を生成し、ｍビットの表示データの上位ｎビ
ットのビット値に基づき、この（２n＋１）個の第１階
調電圧の中で互いに隣接する第１階調電圧を選択し、さ
らに、ｍビットの表示データの下位（ｍ−ｎ）ビットの
ビット値に基づき、この隣接する第１階調電圧間を２
m-n等分する２m-n個の階調電圧の中の１つを第２階調電
圧として出力するようにしたので、デコード回路のスイ
ッチ素子の総数を少なくすることができ、映像信号線駆
動手段のチップサイズを小さくすることが可能となる。
【０１５６】これにより、映像信号線駆動手段のチップ
サイズを大きくすることなく、２５６階調等のより多階
調の階調電圧を生成することが可能となる。
【０１５７】（２）本発明によれば、第２階調電圧を生
成する際に、隣接する第１階調電圧の大小関係を一定に
保つようにしたので、第２階調電圧生成回路の設計が容
易となる。
【０１５８】（３）本発明によれば、デコード回路の各
トランジスタ列の従属接続される各トランジスタのゲー
ト幅を、上位ビット側程大きくなるようにし、また、各
トランジスタ列を第１導電型のトランジスタ列と、第２
導電型のトランジスタ列とにグループ分けするようにし
たので、基板バイアス効果によるトランジスタの抵抗の
増加を抑制することが可能となる。
【図面の簡単な説明】
【図１】本発明の実施の形態１のＴＦＴ方式の液晶表示
モジュールの概略構成を示すブロック図である。
【図２】図１に示す液晶表示パネルの一例の等価回路を
示す図である。
【図３】図１に示す液晶表示パネルの他の例の等価回路
を示す図である。
【図４】図１に示すドレインドライバからドレイン信号
線（Ｄ）に出力される液晶駆動電圧、即ち、画素電極
（ＩＴＯ１）に印加される液晶駆動電圧と、コモン電極
（ＩＴＯ２）に印加される液晶駆動電圧との関係を示す
図である。
【図５】図１に示すドレインドライバの一例の概略構成
示すブロック図である。
【図６】出力回路の構成を中心に、図５に示すドレイン
ドライバの構成を説明するためのブロック図である。
【図７】従来例の高電圧用デコーダ回路および低電圧用
デコーダ回路の回路構成を示す回路図である。
【図８】本実施の形態１の高電圧用のデコーダ回路と、
正極性階調電圧生成回路との回路構成を示す回路図であ
る。
【図９】本実施の形態１の容量分圧回路における、表示
データの下位２ビット（Ｄ０，Ｄ１）のビット値のオン
・オフを説明するための図である。
【図１０】本実施の形態１の高電圧用のデコーダ回路の
他の例の回路構成を示す回路図である。
【図１１】図１０に示す高電圧用デコーダ回路の容量分
圧回路の回路構成の一例を示す回路図である。
【図１２】本発明の実施の形態２の高電圧用のデコーダ
回路の回路構成を示す回路図でありる。
【図１３】本実施の形態２の高電圧用のデコーダ回路を
構成するＭＯＳトランジスタのゲート幅を説明するため
の模式図である。
【図１４】本実施の形態２の低電圧用のデコーダ回路の
回路構成を示す回路図である。
【図１５】前記各実施の形態の液晶表示モジュールの組
立完成図で、液晶表示パネルの表示面側から見た正面
図、前側面図、右側面図、左側面図および後側面図であ
る。
【図１６】前記各実施の形態の液晶表示モジュールの組
立完成図で、液晶表示パネルの裏面側から見た図であ
る。
【図１７】図１５に示すＩ−Ｉ線で切断した断面図、お
よび、ＩＩ−ＩＩ線で切断した断面図である。
【図１８】図１５に示すＩＩＩ−ＩＩＩ線で切断した断
面図、および、ＩＶ−ＩＶ線で切断した断面図である。
【図１９】前記各実施の形態の液晶表示モジュールにお
いて、液晶表示パネルの周辺にフレキシブルプリント配
線基板（ＦＰＣ１）と、折り曲げる前のフレキシブルプ
リント配線基板（ＦＰＣ２）を実装した状態を示す図で
ある。
【図２０】図１９において、液晶表示パネルとフレキシ
ブルプリント配線基板（ＦＰＣ１，ＦＰＣ２）とが接続
されている部分を拡大して示す図である。
【図２１】液晶層に印加する電圧と透過率との関係を示
すグラフである。
【符号の説明】
１０…液晶表示パネル（ＴＦＴ−ＬＣＤ）、１００…イ
ンタフェース部、１１０…表示制御装置、１２０…電源
回路、１２１，１２２…電圧生成回路、１２３…コモン
電極電圧生成回路、１２４…ゲート電極電圧生成回路、
１３０…ドレインドライバ、１３１，１３２，１３５，
１４１，１４２…信号線、１３３…表示データのバスラ
イン、１４０…ゲートドライバ、１５１ａ，１５１ｂ…
階調電圧生成回路、１５２…制御回路、１５３…シフト
レジスタ回路、１５４…入力レジスタ回路、１５５…ス
トレージレジスタ回路、１５６…レベルシフト回路、１
５７…出力回路、１５８ａ，１５８ｂ…電圧バスライ
ン、２６１…デコーダ部（階調電圧選択回路）、２６
２，２６４…スイッチ部、２６３…アンプ回路対、２６
５…データラッチ部、２７１…高電圧用アンプ回路、２
７２…低電圧用アンプ回路、２７８，２７９…デコーダ
回路、３０１，３１１，３１２…デコーダ回路、３０２
…マルチプレクサ、３０３…容量分圧回路、ＬＣＭ…液
晶表示モジュ−ル、Ｄ…ドレイン信号線（映像信号線ま
たは垂直信号線）、Ｇ…ゲート信号線（走査信号線また
は水平信号線）、ＩＴＯ１…画素電極、ＩＴＯ２…コモ
ン電極（ＩＴＯ２）、ＴＦＴ１，ＴＦＴ２…薄膜トラン
ジスタ、ＬＣ…液晶層、ＣLC…液晶容量、ＣＳＴＧ…保
持容量、Ｃａｄｄ…付加容量、ＭＬ…モールドケース、
ＳＨＤ…シールドケース、ＬＣＴ…接続コネクタ、ＣＴ
１…インタフェースコネクタ、ＣＴ３，ＣＴ４，ＣＴＲ
３，ＣＴＲ４…コネクタ、ＬＣＰ１，ＬＣＰ２，ＬＰＣ
３…ランプケーブル、ＬＰ…冷陰極蛍光灯、ＬＦ１，Ｌ
Ｆ２…下側シールドケースで、ＷＳＰＣ…枠スペーサ、
ＳＵＢ１，ＳＵＢ２…ガラス基板、ＦＵＳ…封止材、Ｂ
Ｍ…遮光膜、ＰＯＬ１，ＰＯＬ２…偏光板、ＶＩＮＣ
１，ＶＩＮＣ２…視野拡大フィルム、ＬＳ…ランプ反射
シート、ＧＬＢ…導光板、ＲＦＳ…反射シート、ＳＰＳ
…プリズムシート、ＰＯＲ…偏光反射板、ＧＣ１…ゴム
クッション、ＯＬ…Ｏリング、ＩＣ１，ＩＣ２，ＴＣＯ
Ｎ…半導体チップ、ＦＰＣ１，ＦＰＣ２…フレキシブル
プリント基板、ＥＰ…抵抗、コンデンサ等のチップ部
品、ＰＣＢ…インタフェース基板、ＢＡＴ…両面テー
プ、ＳＵＢ…補強板、ＳＰＣ４…スペーサ、ＤＳＰＣ…
ドレインスペーサ、ＴＲＰ２，ＴＲＰ３…トランジスタ
列、Ｓ１，Ｓ２，Ｓ３，Ｓ４，Ｓ５，Ｓ０１，Ｓ０２，
Ｓ１１，Ｓ１２，Ｓ２１，Ｓ２２，ＳＳ１…スイッチ素
子、Ｃ１，Ｃ２，Ｃ３，Ｃｏ１，Ｃｏ２，Ｃｏ３，Ｃｏ
４…コンデンサ、ＳＧ１〜ＳＧ３…スチッチ制御回路、
ＮＡＮＤ…ナンド回路、ＡＮＤ…アンド回路、ＮＯＲ…
ノア回路。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 縣 健太郎 千葉県茂原市早野3681番地 日立デバイ スエンジニアリング株式会社内 (72)発明者 黒川 一成 千葉県茂原市早野3300番地 株式会社日 立製作所 電子デバイス事業部内 (72)発明者 藤岡 恭弘 千葉県茂原市早野3300番地 株式会社日 立製作所 電子デバイス事業部内 (72)発明者 片柳 浩 千葉県茂原市早野3300番地 株式会社日 立製作所 電子デバイス事業部内 (72)発明者 後藤 充 千葉県茂原市早野3300番地 株式会社日 立製作所 電子デバイス事業部内 (56)参考文献 特開 平２−130586（ＪＰ，Ａ) 特開 昭57−52228（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G09G 3/36 G02F 1/133

Claims (7)

    (57)【特許請求の範囲】
  1. 【請求項１】 複数の画素を有する液晶パネルと、 表示データに基づき映像信号電圧を前記各画素に印加す
    る駆動回路とを具備する液晶表示装置であって、 前記駆動回路は、第１の回路と、第２の回路と選択手段
    とを有し、 前記第１の回路は、第１の表示データに基づき第１の電
    圧を第１の出力端子に出力し、前記第１の電圧よりも低
    い第２の電圧を第２の出力端子に出力し、第２の表示デ
    ータに基づき第３の電圧を第１の出力端子に出力し、前
    記第３の電圧よりも高い前記第２の電圧を前記第２の出
    力端子に出力し、 前記第２の回路は、第１の入力端子と該第１の入力端子
    に入力する電圧よりも低い電圧が入力する第２の入力端
    子とを有し、前記第１および第２の入力端子には前記第
    １、第２の出力端子から出力される電圧が入力され、前
    記第１、第２の出力端子から出力される電圧から生成さ
    れる複数の電圧のうちの１つの電圧を出力し、 前記選択手段は、前記第１の回路から出力する２つの電
    圧のうち高い電圧が前記第１の入力端子に入力し、低い
    電圧が前記第２の入力端子に入力するように、 前記第１の回路が前記第１の電圧と前記第２の電圧を出
    力する場合には、前記第１の出力端子を前記第１の入力
    端子に接続し、前記第２の出力端子を前記第２の入力端
    子に接続する第１の接続と、 前記第１の回路が前記第２の電圧と前記第３の電圧を出
    力する場合には、前記第１の出力端子を前記第２の入力
    端子に接続し、前記第２の出力端子を前記第１の入力端
    子に接続する第２の接続とを切り替える ことを特徴とす
    る液晶表示装置。
  2. 【請求項２】 前記第２の回路は、複数のコンデンサを
    用いて前記第１の入力端子と前記第２の入力端子に入力
    する電圧から複数の電圧を生成することを特徴とする請
    求項１に記載の液晶表示装置。
  3. 【請求項３】 前記選択手段は、前記第１の回路から出
    力する２つの電圧のうち高い電圧を前記第１の入力端子
    に入力し、低い電圧を前記第２の入力端子に入力するこ
    とを特徴とする請求項１に記載の液晶表示装置。
  4. 【請求項４】 マトリクス状に配置された複数の画素を
    有する液晶パネルと、ｍビットの表示データに基づき映
    像信号電圧を前記各画素に印加する駆動回路とを具備す
    る液晶表示装置であって、 前記駆動回路は、前記ｍビットの表示データの上位ｎビ
    ットのデータに基づき、第１の出力端子と第２の出力端
    子に階調電圧を出力する第１の電圧生成回路と、 前記ｍビットの表示データの下位（ｍ−ｎ）ビットのデ
    ータに基づき、第１の入力端子から入力される電圧と、
    第２の入力端子から入力される前記第１の入力端子から
    入力される電圧よりも低い電圧とから生成される複数の
    電圧のうちの一つの電圧を出力する第２の電圧生成回路
    と、 前記第１の電圧生成回路の出力端子と前記第２の電圧生
    成回路の入力端子との接続を切り替えるマルチプレクサ
    とを有し、 前記マルチプレクサは、上位ｎビットの最下位ビットデ
    ータに基づき前記第１の電圧生成回路から出力する２つ
    の電圧のうち高電位の出力電圧を前記第１の入力端子に
    入力し、低電位の出力電圧を前記第２の入力端子に入力
    することを特徴とする液晶表示装置。
  5. 【請求項５】 マトリクス状に配置された複数の画素を
    有する液晶パネルと、ｍビットの表示データに基づき映
    像信号電圧を前記各画素に印加する駆動回路とを具備す
    る液晶表示装置であって、 前記駆動回路は、前記ｍビットの表示データの上位ｎビ
    ットのデータに基づき第１の出力端子に階調電圧を出力
    し、前記ｎビットのデータの上位（ｎ−１）ビットのデ
    ータに基づき第２の出力端子に階調電圧を出力する第１
    の電圧生成回路と、 前記ｍビットの表示データの下位（ｍ−ｎ）ビットのデ
    ータに基づき、第１の入力端子から入力される電圧と、
    第２の入力端子から入力される電圧とから生成される複
    数の電圧のうちの一つの電圧を出力し、前記第１の入力
    端子に入力される電圧が前記第２の入力端子に入力され
    る電圧よりも高い第２の電圧生成回路と、 前記第１の電圧生成回路の出力端子と前記第２の電圧生
    成回路の入力端子との 接続を切り替えるマルチプレクサ
    とを有し、 前記マルチプレクサは、上位ｎビットの最下位ビットデ
    ータに基づき前記第１の電圧生成回路から出力する２つ
    の電圧のうち高電位の出力電圧を前記第１の入力端子に
    入力し、低電位の出力電圧を前記第２の入力端子に入力
    することを 特徴とする液晶表示装置。
  6. 【請求項６】 前記マルチプレクサは、前記第１の電圧
    生成回路が出力する２つの電圧のうち高電圧出力を前記
    第１の入力端子に入力し、低電圧出力を前記第２の入力
    端子に入力することを特徴とする請求項５に記載の液晶
    表示装置。
  7. 【請求項７】 前記第２の電圧生成回路は、複数のコン
    デンサを用いて前記第１の電圧生成回路の出力する２つ
    の電圧から複数の電圧を生成することを特徴とする請求
    項５に記載の液晶表示装置。
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