DE3230271C2 - - Google Patents

Description

Die Erfindung betrifft eine Anordnung zur Demultiplexbildung eines aus zwei binären Nutzsignalen bestehenden Multiplexsignales mit den weiteren im Oberbegriff des Anspruches 1 genannten Merkmalen.

Eine derartige Anordnung wird z. B. in einem PCM-System benötigt, bei dem Zeitmultiplexsignale ein digitalisiertes Fernseh- und Tonsignal sowie ein Synchronisationssignal enthalten (vgl. hierzu DE-PS 32 30 270 C2).

Die mit z. B. 139,264 Mbit/s über Glasfaser oder Koaxialkabel übertragenen Multiplexsignale haben dabei eine spezielle Rahmenstruktur:

Der Rahmen besteht aus n Worten zu je p+1 Bits, wobei die ersten p Bits eines jeden Wortes den codierten Abtastwert des Fernsehsignales darstellen, das letzte Bit der ersten n-1 Worte ein Synchronisationsbit ist, während das letzte Bit des letzten Wortes das Bit eines Tonsignales darstellt. Innerhalb eines Rahmens nehmen die Synchronisationsbits abwechselnd die Werte "0" und "1" an.

Der Erfindung liegt die Aufgabe zugrunde, eine Anordnung zur Demultiplexbildung eines Zeitmultiplexsignales anzugeben, dessen Rahmenaufbau die oben erwähnten Besonderheiten aufweist. Die Anordnung soll dabei möglichst wenig Bausteine enthalten, die mit sehr hohen Taktfrequenzen arbeiten, da derartige Bausteine z. B. in teurer Schottky-TTL- und ECL-Technologie auszuführen sind und außerdem gegenüber den langsameren Bausteinen einen erheblich höheren Energiebedarf haben.

Die Lösung der gestellten Aufgabe ist im Kennzeichenteil des Anspruches 1 angegeben. Die Unteransprüche enthalten vorteilhafte Ausgestaltungen der Erfindung.

Anhand eines Beispieles für die Zahl der Worte und Bits innerhalb eines Rahmens und anhand der Figuren soll die Erfindung näher erläutert werden. Es zeigt

Fig. 1 einen besonderen Rahmen,

Fig. 2 ein Prinzipschaltbild der Erfindung,

Fig. 3 eine Logik für die Wortsynchronisation,

Fig. 4 eine Überwachungsschaltung für die Wortsynchronisation,

Fig. 5 ein Schaltwerk für die Synchronisation des Tontaktes,

Fig. 6 eine Kontrollschaltung für die Synchronisation des Tontaktes und

Fig. 7 ein Diagramm zur Veranschaulichung der Wortsynchronisation.

In Fig. 1 ist ein Rahmen R des Multiplexsignales abgebildet, dessen allgemeine Struktur eine Voraussetzung der Erfindung ist. Der Rahmen nach Fig. 1 besteht insbesondere aus 10 Worten W 1 . . . W 10 zu je zehn Bits, wobei jedes Wort in die Abschnitte TV und S bzw. TV und T zerfällt. Die mit TV bezeichneten Abschnitte enthalten jeweils einen durch neun Bits 1 . . . 9 codierten Abtastwert eines Fernsehsignales (TV-Wort) und die mit S bezeichneten Abschnitte enthalten ein Synchronisationsbit, während ein mit T bezeichnetes Tonbit nur im letzten Wort des Rahmens auftritt.

Die ungestörte, im weiteren mit SA bezeichnete Folge der zehnten Bits eines Multiplexsignales mit einem Rahmenaufbau nach Fig. 1 hat die Gestalt

0 1 0 1 0 1 0 1 0 T 0 1 0 1 0 1 0 1 0 T . . . ,

wobei jedes zehnte, mit T bezeichnete Bit dieser Folge wiederum das Tonbit darstellt, während es sich bei den restlichen Bits um Synchronisationsbits handelt. Bei späteren Erläuterungen wird auf diese Folge des öfteren Bezug genommen werden.

Die Erfindung mit ihren Ausgestaltungen enthält mehrere Zähler. Um das Verständnis zu erleichtern und die Beschreibung zu vereinfachen, sollen alle Zähler folgende Eigenschaften haben:

• 1. Steht ein Zähler auf dem Endstand, so nimmt die Variable am zugeordneten Ausgang TC-Ausgang) den Wert "1" (Endstandsimpuls) an; bei allen anderen Zählerständen hat diese Variable den Wert "0". Werden die Zählerstände zyklisch durchlaufen, so stimmen die Endstandsimpulse in ihrer zeitlichen Länge mit der Periodendauer des Taktes für den Zähler überein.
• 2. Bei zyklischem Zählbetrieb werden die Endstandsimpulse eines Zählers häufig zum Takten weiterer Bausteine benötigt. Sind die Endstandsimpulse zum Takten dieser meist langsameren Bausteine jedoch ungeeignet, weil sie z. B. nicht die erforderliche Länge haben, läßt sich dieser Mangel auf einfache Weise dadurch beheben, daß für diesen Zweck das Ausgangssignal einer passenden Stufe des Zählers verwendet wird. Die Stufe ist genau dann passend, wenn ihr Ausgangssignal die gleiche Periodendauer wie die Folge der Endstandsimpulse hat und die Impulsdauer ausreichend groß ist. Bei den Zählern des Ausführungsbeispieles ist die passende Stufe des Zählers die vorletzte Stufe. Der Ausgang der passenden Stufe wird als "Q-Ausgang des Zählers" bezeichnet.
• 3. Nimmt die Variable am Freigabeeingang eines Zählers den Wert "1" an, so wird der Zähler angehalten, beim Wert "0" läuft der Zähler frei.
• 4. Bei einer "1" am Ladeeingang des Zählers, wird der Zählerstand auf einen vereinbarten Wert gesetzt.

In Fig. 2, einem Prinzipschaltbild der Erfindung, liegt das Multiplexsignal an einer Klemme E an. Durch eine übliche Schaltung TR zur Taktrückgewinnung wird der Systemtakt auf Leitungsabschnitte 112 gegeben. Der Systemtakt wird zu 139,264 MHz angenommen; mit ihm wird das Multiplexsignal durch ein elf-stufiges Schieberegister SR geschoben. Durch die erste Stufe des Schieberegisters SR werden die Bits des Multiplexsignales u. a. regeneriert. Kann auf eine Regeneration verzichtet werden - dieser Fall wird im folgenden nicht unterstellt - so darf, wie unmittelbar zu erkennen ist, eine Stufe des Schieberegisters SR entfallen. Die neun Stufen 2 bis 10 des Schieberegisters SR enthalten in dem Augenblick die neun Bits eines TV-Wortes, in dem in der ersten und letzten Stufe des Schieberegisters SR zwei aufeinanderfolgende Synchronisationsbits oder ein Synchronisationsbit und ein Tonbit stehen. Gibt zu jedem dieser Augenblicke ein Modulo-10-Zähler Z 1, der ebenfalls von Systemtakt getaktet wird, einen Endstandsimpuls ab, so liegt Wortsynchronismus vor. Endstandsimpulse des freilaufenden Modulo-10-Zählers Z 1, die einen Worttakt mit einer Frequenz von 139,264 MHz bilden, werden über Leitungsabschnitte 114 an den Takteingang des Eingangsregisters eines Digital-Analog-Umsetzers D/A für das Fernsehsignal übertragen. Bei Wortsynchronismus werden mit jedem Endstandsimpuls des Modulo-10-Zählers Z 1 die neun Bits des Fernsehsignales über Leitungen 102 bis 110 vom Schieberegister SR in das Eingangsregister des Digital-Analog-Umsetzers D/A übernommen, an dessen Ausgang A 1 das analoge Fernsehsignal anliegt.

Um den Wortsynchronismus herzustellen und zu erhalten ist eine Logik L und eine Überwachungsschaltung U zur Steuerung des Zählers Z 1 vorgesehen. Über Leitungen 101 und 111 ist die Logik L mit der ersten und letzten Stufe des Schieberegisters SR verbunden. Die Leitungsabschnitte 114 führen der Logik L die Endstandsimpulse des Zählers Z 1 zu.

Tritt ein Endstandsimpuls des Zählers Z 1 zu dem Augenblick auf, zu dem in der ersten und letzten Stufe des Schieberegisters SR Bits mit unterschiedlichen Werten stehen, so läuft der Zähler Z 1 unbeeinflußt von der Logik L weiter. Stehen jedoch zum Zeitpunkt, zu dem der Zähler Z 1 seinen Endstand erreicht hat, Bits mit gleichen Werten in der ersten und letzten Stufe des Schieberegisters SR, so wird der Zähler Z 1 durch eine binäre "1" auf einer Leitung 113, die von der Logik L an den Freigabeeingang des Zählers Z 1 führt, so lange in seinem Endstand angehalten, bis in den besagten Stufen des Schieberegisters SR wieder Bits mit unterschiedlichen Werten stehen. Die Logik L gibt dann den Zähler Z 1 durch ein "0"-Potential auf der Leitung 113 frei; er läuft ungehindert weiter, bis er wieder seinen Endstand erreicht hat und die geschilderte Überprüfung erneut durchgeführt wird. Auf Einzelheiten dieses Einrastvorganges des Wortsynchronismus wird später eingegangen.

Liegt Wortsynchronismus vor, so führte ein auf dem Übertragungswege verfälschtes Synchronisationsbit oder ein Tonbit mit dem Wert "0" dazu, daß der Zähler Z 1 unnötigerweise in seinem Endstand angehalten und eine Neusynchronisation des Worttaktes eingeleitet würde. Um unnötige Neusynchronisation zu vermeiden, beeinflußt die Überwachungsschaltung U über eine Leitung 115 die Logik L derart, daß sie den Zähler Z 1 nicht mehr anhält, wenn für eine bestimmte Anzahl seiner Endstandsimpulse gleichzeitig Bits mit unterschiedlichen Werten in der ersten und letzten Stufe des Schieberegisters SR gestanden haben. Diese Anzahl sollte beim vorliegenden Beispiel nicht größer als acht sein, da - wie die oben angegebene Folge SA zeigt - bei Vorliegen eines Tonbits mit dem Wert "0" höchstens acht Mal Synchronisationsbits mit unterschiedlichen Werten in den zuletzt erwähnten Stufen des Schieberegisters SR stehen können.

Treten mehrmals hintereinander zu den Endstandsimpulsen des Zählers Z 1 gleiche Bits in der ersten und letzten Stufe des Schieberegisters SR auf, dann ist die Phase des Worttaktes auf den Leitungsabschnitten 114 falsch. In einem solchen Fall wird der Einfluß der Überwachungsschaltung U auf die Logik L rückgängig gemacht, so daß der Zähler Z 1 für eine Neusynchronisation wieder angehalten werden kann.

Auf schaltungstechnische Einzelheiten der Logik L und der Überwachungsschaltung U wird im Zusammenhang mit den Fig. 3 und 4 eingegangen.

Besteht Wortsynchronismus, so enthält - wie oben schon angedeutet - die erste oder letzte Stufe des Schieberegisters SR bei jedem Endstandsimpuls des Zählers Z 1 ein Bit der Folge SA. Die Bits dieser Folge werden an den Q-Ausgang eines ersten Flip-Flops D 1 übernommen, das von den Endstandsimpulsen des Zählers Z 1 getaktet wird.

Durch eine weitere Demultiplexbildung werden aus dieser Folge die Tonbits isoliert, und zwar mit Hilfe eines zweiten Zählers Z 2, eines Schaltwerkes SW und eines zweiten Flip-Flops D 2. Der zweite Zähler Z 2 ist beim vorliegenden Zahlenbeispiel ebenfalls ein Modulo-10-Zähler; er wird von den Impulsen des Q-Ausganges des ersten Zählers Z 1, die über Leitungsabschnitte 114 a laufen, getaktet und liefert mit den Impulsen seines eigenen Q-Ausganges den Takt von 139,264 MHz für das digitale Tonsignal, im folgenden Tontakt genannt. Mit dem Tontakt wird über eine Leitung 118 a, die ein nicht eingezeichnetes Verzögerungsglied enthält, das Flip-Flop D 2 getaktet. Mit jedem Impuls des Tontaktes wird über einen Leitungsabschnitt 101 a, der an den Dateneingang des Flip-Flops D 2 führt, das gerade im ersten Flip-Flop D 1 gespeicherte Bit der Folge SA an den Q-Ausgang des zweiten Flip-Flops D 2 übernommen. Hat der Tontakt die richtige Phasenlage, so ist das übernommene Bit ein Tonbit und an der Klemme A 2 ist dann das digitale Tonsignal abnehmbar.

Die Phasenlage des Tontaktes wird durch ein Schaltwerk SW gesteuert, und zwar auf folgende Weise: Mit dem Worttakt auf den Leitungsabschnitten 114 a werden die Bits der Folge SA vom Q-Ausgang des ersten Flip-Flops D 1 in das Schaltwerk SW übernommen. Tritt innerhalb dieser Folge eine Abweichung von einem regelmäßigen "0"-"1"-Wechsel auf, d. h., tritt ein Tonbit mit dem Wert "0" auf, so gibt das Schaltwerk SW einen Impuls über Leitungsabschnitte 117, 117 a an den zweiten Zähler Z 2 ab. Dieser Impuls setzt den Zähler Z 2 auf seinen Anfangszustand und stellt somit augenblicklich den Synchronismus des Tontaktes her.

Ein auf dem Übertragungsweg von einer "1" in eine "0" verfälschtes Synchronisationsbit würde ohne Zusatzmaßnahmen eine unnötige Neusynchronisation des Tontaktes einleiten. Eine Ausgestaltung der Erfindung sieht daher eine Kontrollschaltung K vor, die die Impulse vom Schaltwerk SW über die Leitungsabschnitte 117, 117 a zum zweiten Zähler Z 2 sperrt, wenn eine festgelegte Zahl von Impulsen des Schaltwerkes SW auf der Leitung 117 immer gleichzeitig mit einem Endstandsimpuls des Zählers Z 2 aufgetreten ist. Wenn mehrere Male nacheinander Impulse auf der Leitung 117 nicht gleichzeitig mit einem Endstandsimpuls des Zählers Z 2 aufgetreten sind, wird die Sperre zwischen den Leitungsabschnitten 117 und 117 a durch die Kontrollschaltung K wieder aufgehoben.

Fig. 3 zeigt eine Ausgestaltung der Logik L. Die Bezugszeichen an den Leitungen lassen erkennen, wie diese Ausgestaltung mit den restlichen Funktionseinheiten der Gesamtanordnung nach Fig. 2 verknüpft werden soll. Das gleiche gilt auch für alle anderen Ausgestaltungen.

An den beiden Eingängen eines EXCLUSIV-ODER-Gatters G 1 der Logik L sind die Ausgangsleitungen 101 und 111 der ersten und letzten Stufe des Schieberegisters SR gelegt. Stehen hier Bits mit unterschiedlichen Werten, so nimmt die Variable am Ausgang des Gatters G 1 den Wert "1" an, anderenfalls den Wert "0". Der Wert der Ausgangsvariable des Gatters G 1 wird an einen Eingang eines ersten NOR-Gatters G 2 weitergeleitet. Ein zweiter negierter Eingang des Gatters G 2 erhält über die Leitung 114 die Endstandsimpulse des ersten Zählers Z 1. Liegt die von der Überwachungsschaltung U kommende Leitung 115, die an einen dritten Eingang des Gatters G 2 angeschlossen ist, auf "0", so nimmt die Ausgangsvariable des NOR-Gatters G 2 den Wert "1" an, wenn zum Zeitpunkt eines Endstandsimpulses des Zählers Z 1 der Ausgang des Gatters auf "0" liegt. In diesem Falle wird der Zähler Z 1 wegen der "1" auf der Leitung 113 bei seinem Endstand angehalten. Er läuft weiter, sobald die Variable am Ausgang des Gatters G 1 auf den Wert "1" übergeht. Wird von der Überwachungsschaltung U über die Leitung 115 eine "1" an das Gatter G 2 übertragen, so liegt dessen Ausgang unabhängig vom Wert der Variablen an den anderen beiden Eingängen auf "0". Ein Anhalten des Zählers Z 1 über die Leitung 114 und das Gatter G 1 ist dann nicht mehr möglich.

Fig. 4 zeigt eine Ausgestaltung der Überwachungsschaltung U. Mit jedem Impuls des Worttaktes auf den Leitungsabschnitten 114 a wird über eine Leitung 116 a der Wert in ein siebenstufiges Schieberegister SR 2 eingelesen, den die Ausgangsvariable des Gatters G 1 beim Auftreten eines Endstandsimpulses des Zählers Z 1 angenommen hat. Dieser Wert ist in einem dritten Flip-Flop D 3 gespeichert, das vom Worttakt auf den Leitungsabschnitten 114 getaktet wird und dessen Eingang über eine Leitung 116 mit dem Ausgang des Gatters G 1 verbunden ist. Da der Dateneingang D und die sieben Ausgänge aller Stufen des Schieberegisters SR 2 mit den acht Eingängen eines UND-Gatters G 4 verbunden sind, zeigt eine "1" am Ausgang des Gatters G 4 an, daß acht Mal nacheinander mit jedem Endstandsimpuls des Zählers Z 1 Synchronisationsbits in der ersten und letzten Stufe des Schieberegisters SR gestanden haben. Der Synchronismus gilt dann als hergestellt. Mit dem nächsten Impuls des Worttaktes auf den Leitungsabschnitten 114 a nach dem Auftreten der "1" am Ausgang des Gatters G 4, wird der Q-Ausgang eines J-K-Flip-Flops F 1 auf "1" gesetzt. Da der Q-Ausgang des Flip-Flops F 1 über die Leitung 115 mit einem Eingang des Gatters G 2 der logischen Schaltung GL verbunden ist, wird nun eine Neusynchronisation der Worttakte auf den Leitungen 114 und 114 a verhindert. Ein NOR-Gatter G 3 der Überwachungsschaltung U setzt jedoch den Q-Ausgang des Flip-Flops F 1 auf "0", wenn auf der Leitung 116 a vier Mal nacheinander eine binäre "0" aufgetreten ist. Der erste Eingang des NOR-Gatters G 3 ist mit dem Dateneingang des Schieberegisters SR 2 verbunden, während die restlichen drei Eingänge des NOR-Gatters G 3 an jeweils einen Ausgang der drei ersten Stufen des Schieberegisters SR 2 führen. Der Ausgang des Gatters G 3 ist mit dem J-Eingang des Flip-Flops F 1 verbunden.

Fig. 5 zeigt eine Ausgestaltung des Schaltwerkes SW, mit dessen Ausgangsimpulsen der zweite Zähler Z 2 auf seinen Anfangszustand gesetzt werden kann. Mit dem synchronisierten Worttakt auf der Leitung 114 a werden die Bits der Folge durch ein zweistufiges Schieberegister SR 3 geschoben. Der Dateneingang des Schieberegisters SR 3 sowie die Ausgänge der beiden Stufen führen an jeweils einen von drei negierten Eingängen eines UND-Gatters G 5. Tritt auf den Leitungsabschnitten 101 a drei Mal nacheinander im Zeitraster des Worttaktes, der auf den Leitungsabschnitten 114 a vorliegt, eine "0" auf, so nimmt die Ausgangsvariable des Gatters G 5 für diesen Fall den Wert "1" an. Sieht man von Übertragungsfehlern ab, so kann die Ausgangsvariable des Gatters G 5 nur von einem Tonbit mit dem Wert "0" auf "1" gesetzt werden. Dieser "1"-Impuls wird über die Leitungen 117 und 117 a vom Gatter G 5 an den Ladeeingang des Zählers Z 2 übertragen, sofern die Kontrollschaltung K die Weiterleitung des Impulses nicht unterbindet.

Nach Fig. 6, die die Kontrollschaltung K zeigt, erfolgt die Weiterleitung von Impulsen von der Leitung 117 auf die Leitung 117 a über ein UND-Gatter G 9. Der eine Eingang des Gatters G 9 ist mit dem Ausgang des Schaltwerkes SW verbunden, während der Ausgang dieses Gatters zum Ladeeingang des Zählers Z 2 führt. Durch die Variable am Q-Ausgang des zweiten J-K-Flip-Flops F 2 wird das Gatter G 9 für die Impulse vom Schaltwerk SW geöffnet oder gesperrt.

Das zweite Flip-Flop F 2 wird von den Endstandsimpulsen zweier weiterer Zähler Z 3 und Z 4 angesteuert; dabei werden die Endstandsimpulse des Zählers Z 3 an den K-Eingang und die des Zählers Z 4 an den J-Eingang des Flip-Flops F 2 geführt. Das Flip-Flop F 2 wird getaktet, und zwar - ebenso wie die Zähler Z 3 und Z 4 - vom Worttakt auf den Leitungsabschnitten 114 a.

Der Zählvorgang des Zählers Z 3 bzw. des Zählers Z 4 wird durch ein NAND-Gatter G 6 bzw. G 7 gesteuert. Der Ausgang eines jeden NAND-Gatters ist mit dem Freigabeeingang des zugeordneten Zählers verbunden. Da an einem Eingang des NAND-Gatters G 6 über eine Leitung 118 die Endstandsimpulse des Zählers Z 2 und an den anderen Eingang über die Leitung 117 die Ausgangsimpulse des Schaltwerkes SW gegeben werden, liegt der Ausgang dieses Gatters nur dann auf "0"-Potential, wenn die Impulse auf den Leitungen 117 und 118 gleichzeitig das Gatter G 6 erreichen, d. h. also, wenn Synchronismus des Tontaktes vorliegt. In diesem Falle wird der Zähler Z 3 um eine Einheit weitergestellt. Ist sein Endstand n 1 erreicht, wird durch den Endstandsimpuls der Q-Ausgang des Flip-Flops F 2 auf "0" rückgesetzt. Damit ist das Gatter G 9 gesperrt und der Lauf des Zählers Z 2 wird vom Schaltwerk SW nicht mehr beeinflußt.

Eine Neusynchronisation des Tontaktes wird erst dann eingeleitet, wenn der Zähler Z 4 seinen Endstand n 2 erreicht hat. Der Zählbetrieb bei diesem Zähler ist nur dann möglich, wenn die Impulse auf der Leitung 117, die an einen Eingang des Gatters G 7 geführt sind, nicht mit den Impulsen auf der Leitung 118, die am anderen negierten Eingang des Gatters G 7 anliegen, zusammenfallen. Die Ausgangsimpulse des Schaltwerkes SW durchlaufen dann das Gatter G 7, werden an dessen Ausgang negiert und ermöglichen durch die "0" am Freigabeeingang des Zählers Z 4 dessen Weiterschalten um genau eine Einheit.

Hat einer der beiden Zähler Z 3 oder Z 4 seinen Endstand erreicht, so werden - abgesehen vom Setzen bzw. Rücksetzen des Flip-Flops F 2 - beide Zähler durch den zugehörigen Endstandsimpuls mit Hilfe eines ODER-Gatters G 8 auf ihren Anfangszustand gesetzt. Die Leitungen für die Endstandsimpulse der Zähler Z 3 und Z 4 sind daher mit den Eingängen des ODER-Gatters G 8 und dessen Ausgang mit dem Ladeeingang eines jeden der beiden Zähler Z 3 und Z 4 verbunden.

Fig. 7 veranschaulicht die Synchronisation des Worttaktes für den Fall, daß mehrere aufeinanderfolgende TV-Worte gleich sind. Der Wortsynchronismus rastet dann besonders schnell ein. Die mit G 1 bezeichnete Zeile der Fig. 7 enthält einen bitweise angegebenen Ausschnitt aus einem Zeitmultiplexsignal mit dem Rahmenaufbau nach Fig. 1. Der Rahmenaufbau ist in Fig. 7 dadurch erkennbar gemacht, daß die Synchronisationsbits unterstrichen sind. Die Verbindungslinien deuten an, welche Bits zu einem bestimmten Augenblick über die Leitungen 101 und 111 gleichzeitig in das Gatter G 1 der Logik L einlaufen. Die Zeile E 2 stellt die Modulo-2-Verknüpfung dieser Bits dar, also die Ausgangsvariable des Gatters G 1. Sie ist nur dann "1", wenn beide einlaufenden Bits Synchronisationsbits sind oder wenn ein Synchronisationsbit und ein Tonbit mit dem Wert "1" einlaufen.

In der dritten Zeile E 3 ist der Wert der Variable angegeben, die den Endstand des Modulo-10-Zählers Z 1 anzeigt. Ist ihr Wert "1", so gleicht der augenblickliche Zählerstand dem Endstand. Zum Zeitpunkt A in Fig. 2 laufen gleiche Bits in das Gatter G 1 ein und der Zähler Z 1 habe den Endstand erreicht. Beim nächsten Impuls des Systemtaktes laufen wiederum gleiche Bits in das Gatter G 1 ein, daher wird der Zähler Z 1 in seinem Endstand festgehalten. Der Synchronismus ist zum Zeitpunkt B erreicht, sofern das Bit im Zeitpunkt B ein Synchronisationsbit oder ein Tonbit T mit dem Wert "1" ist. Falls zum Zeitpunkt B ein Tonbit mit dem Wert "0" auftritt, bleibt der Zähler Z 1 im Endstand stehen. Der Synchronismus ist dann erst zum Zeitpunkt D erreicht.

Wie aus Fig. 7 ersichtlich, rastet der Wortsynchronismus spätestens nach vier gleichen TV-Worten ein. Tastet man ein Video-Signal mit etwa 14 MHz ab, so treten vier gleiche Abtastwerte z. B. während der horizontalen Austastlücke auf. Daher ist der Synchronismus spätestens nach der Dauer einer Fernsehzeile eingerastet. In der Regel nimmt die Synchronisation jedoch weniger Zeit in Anspruch, da der Synchronismus auch beim Auftreten ungleicher TV-Worte einrastet.

Schnellschaltende Bauteile der Anordnung nach Fig. 1 sind das Schieberegister SR, die Taktrückgewinnung TR, die Logik L, der Zähler Z 1, die Flip-Flops D 1 und D 3 sowie das Eingangsregister des Digital-Analog-Umsetzer D/A. Nicht erwähnt sind für die Erfindung unwesentliche Schaltungsteile wie z. B. Einheiten zur Anpassung der Logikpegel zwischen Bauteilen unterschiedlicher Technologie.

Claims (6)

1. Anordnung zur Demultiplexbildung eines aus zwei binären Nutzsignalen (TV, T) bestehenden Multiplexsignales, wobei ein Pulsrahmen (R) des Multiplexsignales n Worte (W 1 . . . W 10) zu je p+1 Bit enthält, die ersten p Bit eines jeden Wortes einem digitalisierten Breitbandsignal (TV) angehören, das letzte Bit der ersten n-1 Worte (W 1 . . . W 9) ein Synchronisationsbit (S) ist, das letzte Bit des letzten Wortes (W 10) einem digitalen Signal (T) geringerer Bandbreite angehört und die Synchronisationsbits innerhalb eines Rahmens (R) abwechselnd die Werte "0" und "1" annehmen, dadurch gekennzeichnet,

• a) daß der Bitstrom des Multiplexsignales mit dem Systemtakt als Schiebetakt durch ein (p+2)-stufiges Schieberegister (SR) geschoben wird,
• b) daß eine Logik (L) einen Modulo-(p+1)-Zähler (Z 1), der vom Systemtakt getaktet wird, im Endzustand solange anhält, wie in der ersten und letzten Stufe des Schieberegisters (SR) Bits mit gleichen Werten stehen,
• c) daß eine Überwachungsschaltung (U) verhindert, daß die Logik (L) den Modulo-(p+1)-Zähler (Z 1) anhält, sobald 1 Mal nacheinander zu jedem Endstandsimpuls des Modulo-(p+1)- Zählers (Z 1) Bits mit unterschiedlichen Werten in der ersten und letzten Stufe des Schieberegisters (SR) aufgetreten sind und daß die Überwachungsschaltung (U) die Logik (L) wieder freigibt, wenn m 2 Mal nacheinander zu jedem Endstandsimpuls des Modulo-(p+1)-Zählers (Z 1) Bits mit gleichen Werten in der ersten und letzten Stufe des Schieberegisters (SR) aufgetreten sind,
• d) daß mit den Endstandsimpulsen des Modulo- (p+1)-Zählers (Z 1) der Inhalt der zweiten bis (p+1)-ten Stufe des Schieberegisters (SR) in das Eingangsregister eines Digital-Analog-Umsetzers (D/A) für das Breitbandsignal (TV) übernommen wird,
• e) daß mit den Endstandsimpulsen des Modulo- (p+1)-Zählers (Z 1) der Binärwert, der sich in der ersten oder letzten Stufe des Schieberegisters (SR) befindet in ein erstes Flip-Flop (D 1) übertragen wird, daß mit jedem Impuls des Q-Ausganges des Modulo-(p+1)-Zählers (Z 1) der Binärwert am Ausgang des ersten Flip-Flops (D 1) in ein Schaltwerk (SW) übernommen wird, das einen Ausgangsimpuls abgibt, wenn die Folge der übernommenen Binärwerte von einer regelmäßigen "0-1"-Folge abweicht und daß mit Ausgangsimpulsen des Schaltwerkes (SW) ein Modulo-n-Zähler (Z 2), der vom Q-Ausgang des Modulo-(p+1)- Zählers (Z 1) getaktet wird, auf seinen Anfangszustand gesetzt wird,
• f) daß mit jedem Impuls des Q-Ausganges des Modulo-n-Zählers (Z 2) der Binärwert am Ausgang des ersten Flip-Flops (D 1) von einem zweiten Flip-Flop (D 2) übernommen wird, so daß an dessen Ausgang die Bits des Nutzsignales (T) mit der geringeren Bandbreite anliegen.

2. Anordnung nach Anspruch 1,dadurch gekennzeichnet, daß die Logik (L) aus einem EXCLUSIV-ODER-Gatter (G 1) besteht, dessen erster Eingang mit der ersten Stufe und dessen zweiter Eingang mit der letzten Stufe des Schieberegisters (SR) verbunden ist und dessen Ausgang an einen Eingang eines ersten NOR-Gatters (G 2) führt, während ein zweiter, negierter Eingang des ersten NOR-Gatters (G 2) von den Endstandsimpulsen des Modulo-(p+1)-Zählers (Z 1) und ein dritter Eingang von Impulsen der Überwachungsschaltung (U) beaufschlagt wird, und daß der Ausgang des ersten NOR-Gatters (G 2) mit dem Freigabeeingang des Modulo-(p+1)-Zählers (Z 1) verbunden ist.

3. Anordnung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die Überwachungsschaltung (U) ein (m 1-1)-stufiges Schieberegister (SR 2), ein erstes UND-Gatter (G 4), ein zweites NOR-Gatter (G 3) und ein erstes J-K-Flip-Flop (F 1) aufweist,
daß das Schieberegister (SR 2) und das erste J-K-Flip-Flop (F 1) von den Impulsen des Q-Ausganges des Modulo-(p+1)-Zählers (Z 1) getaktet werden,
daß der Dateneingang (D) des Schieberegisters (SR 2) mit dem Ausgang eines dritten Flip-Flops (D 3) verbunden ist, das mit den Endstandsimpulsen des Modulo-(p+1)-Zählers (Z 1) getaktet wird und an dessen Eingang der Ausgang des EXCLUSIV-ODER-Gatters (G 1) der Logik (L) geführt ist,
daß der Dateneingang (D) sowie die Ausgänge aller Stufen des Schieberegisters (SR 2) an jeweils einen Eingang des ersten UND-Gatters (G 4) geführt sind,
daß der Dateneingang (D) und die Ausgänge der ersten m2-1 Stufen des Schieberegisters (SR 2) an jeweils einen Eingang des zweiten NOR-Gatters (G 3) geführt sind,
daß der Ausgang des ersten UND-Gatters (G 4) an den K-Eingang und der Ausgang des zweiten NOR-Gatters (G 3) an den J-Eingang des ersten J-K-Flip-Flops (F 1) geführt ist und
daß der Ausgang des ersten J-K-Flip-Flops (F 1) mit dem dritten Eingang des ersten NOR-Gatters (G 2) in der Logik (L) verbunden ist.

4. Anordnung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß das Schaltwerk (SW) ein zweistufiges Schieberegister (SR 3) und ein zweites UND-Gatter (G 5) mit drei negierten Eingängen aufweist,
daß der Dateneingang und die Ausgänge des zweistufigen Schieberegisters (SR) mit jeweils einem Eingang des zweiten UND-Gatters (G 5) verbunden sind,
daß der Dateneingang des zweistufigen Schieberegisters (SR 3) mit dem Ausgang des ersten Flip-Flops (D 1) verbunden ist,
daß der Takteingang des zweistufigen Schieberegisters (SR 3) mit den Impulsen des Q-Ausganges des Modulo-(p+1)-Zählers (Z 1) beaufschlagt wird,
daß der Ausgang des zweiten UND-Gatters (G 5) die Impulse liefert, mit denen der Modulo-n-Zähler (Z 2) gegebenenfalls auf seinen Anfangszustand gesetzt wird.

5. Anordnung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß eine Kontrollschaltung (K) die Weiterleitung der Ausgangsimpulse des Schaltwerkes (SW) zum Modulo-n-Zähler (Z 2) verhindert, wenn zu jedem von n 1 aufeinanderfolgenden Ausgangsimpulsen des Schaltwerkes (SW) gleichzeitig ein Endstandsimpuls des Modulo-n-Zählers (Z 2) aufgetreten ist, und daß die Kontrollschaltung (K) die Weiterleitung der Ausgangsimpulse des Schaltwerkes (SW) wieder ermöglicht, wenn zu n 2 aufeinanderfolgenden Ausgangsimpulsen des Schaltwerkes (SW) niemals ein Endstandsimpuls des Modulo-n-Zählers (Z 2) gleichzeitig aufgetreten ist.

6. Anordnung nach Anspruch 5, dadurch gekennzeichnet, daß die Kontrollschaltung (K) einen dritten Zähler (Z 3) mit dem Endstand n 1, einen vierten Zähler (Z 4) mit dem Endstand n 2 und ein zweites J-K-Flip-Flop (F 2) aufweist und daß diese Bausteine (Z 3, Z 4, F 2) von den Impulsen des Q-Ausganges des Modulo-(p+1)-Zählers (Z 1) getaktet werden
daß der Freigabe-Eingang des dritten Zählers (Z 3) mit dem Ausgang eines ersten NAND-Gatters (G 6) und der Freigabeeingang des vierten Zählers (Z 4) mit dem Ausgang eines zweiten NAND-Gatters (G 7) verbunden ist,
daß an einen Eingang des dritten (G 6) und einen negierten Eingang des zweiten NAND-Gatters (G 7) die Endstandsimpulse des Modulo-n-Zählers (Z 2) gelegt sind und daß die anderen beiden Eingänge dieser NAND-Gatter (G 6, G 7) mit den Ausgangsimpulsen des Schaltwerkes (SW) beaufschlagt werden
daß der K-Eingang des zweiten J-K-Flip-Flops (F 2) durch die Endstandsimpulse des dritten Zählers (Z 3) und der J-Eingang des zweiten J-K-Flip-Flops (F 2) durch die Endstandsimpulse des vierten Zählers (Z 4) angesteuert wird,
daß ein Ausgang (Q) des zweiten J-K-Flip-Flops (F 2) an einen Eingang eines dritten UND-Gatters (G 9) führt, an dessen zweiten Eingang die Ausgangsimpulse des Schaltwerkes (SW) gelegt sind und dessen Ausgang mit dem Ladeeingang des Modulo-n-Zählers (Z 2) verbunden ist,
daß die Endstandsimpulse der beiden Zähler (Z 3, Z 4) an jeweils einen Eingang eines ODER-Gatters (G 8) geführt sind und
daß mit dem Ausgangssignal des ODER-Gatters (G 8) beide Zähler (Z 3, Z 4) auf ihren Anfangszustand gesetzt werden.