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Die Erfindung betrifft einen Umsetzer, der entweder als Serien-Parallel-Umsetzer und Multiplexer oder als Parallel- Serien-Umsetzer und Demultiplexer in einem digitalen Übertragungssystem dient.
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Die Serien-Parallel-Umsetzung von digitalen Multiplex- Kanal-Daten und die Multiplexierung dieser Daten zur Bildung einer Supermultiplexstrecke muß in Umschaltnetzwerken für die zeitliche Umschaltung digitaler Daten durchgeführt werden. In der Praxis werden in derartigen Netzwerken die Daten von einer zeitlichen Verschachtelung in eine andere umgesetzt, und zwar über primäre digitale Multiplexstrecken, in denen die Daten eines Kanals jeweils aus aufeinanderfolgenden 8-Bit-Wörtern bestehen. Bei jeder Umsetzung der zeitlichen Umschaltung sind Serien- Parallel-Umsetzer vorgesehen, die die Serien-8-Bit-Wörter in Parallel-8-Bit-Wörter umsetzen, wobei jeder Serien-Parallel Umsetzer einer digitalen Multiplexstrecke zugeordnet ist. Dabei arbeiten die Multiplexschaltungen derart, daß sie die Parallel- 8-Bit-Wörter, die in demselben Zeitabschnitt einer Vielzahl von primären digitalen Multiplexstrecken empfangen werden, multiplexieren. Dadurch wird eine Parallel-8-Bit-Wort-Supermultiplexstrecke geschaffen, die die Parallel-8-Bit-Wörter einem Pufferspeicher zuführt. Ein Steuerspeicher bestimmt die Regel, nach der die in dem Pufferspeicher gespeicherten 8-Bit-Wörter wieder aus diesem Speicher ausgelesen werden. Diese Regel bestimmt auch die Verbindungen, die zwischen den Kanälen der ankommenden primären Multiplexstrecke und den Kanälen der abgehenden primären Multiplexstrecke notwendig sind. Die aus dem Pufferspeicher ausgelesenen Parallel-8-Bit-Wörter bilden eine Supermultiplexstrecke mit Parallel-8-Bit-Wörtern, die in Demultiplexer-Schaltungen demultiplexiert werden. Dann werden sie in Parallel-Serien-Umsetzern in Serien-8-Bit-Wörter umgewandelt. Die Umsetzer liefern Serien-8-Bit-Wörter an entsprechende abgehende primäre Multiplexstrecken. Die beschriebene Zeit-Umschaltung entspricht dem Aufbau mit einer Stufe. Die verschiedenen erwähnten Schaltungen werden aber auch bei Zeitumschaltungen mit mehreren Stufen angewandt.
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Serien-Parallel-Umsetzer in Verbindung mit Multiplex- Schaltungen sind durch die französischen Patentschriften 21 70 405, 22 25 898 und die DE-OS 25 12 047 bekannt.
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Die Erfindung geht von einem in der DE-OS 25 12 047 beschriebenen Umsetzer zum Umsetzen von Serien-Kanal-Daten einer Vielzahl von primären digitalen Multiplex-Strecken in Parallel- Kanal-Daten einerseits und zum Vervielfachen der Parallel-Kanal- Daten zu einer Supermultiplex-Strecke andererseits aus, die in einem Kanal-Teilabschnitt ebenso viele Parallel-Kanal-Daten wie die an den Umsetzer angeschlossenen primären digitalen Multiplex- Strecken erhält, bei dem die Kanal-Daten in 8-bit-Wörtern angeordnet sind und von acht primären digitalen Multiplex-Strecken empfangen werden, deren Übertragungsperioden vor der Zuführung zu dem Umsetzer synchronisiert sind, bei dem ferner sieben Serien- Schreib- und Serien-Lese-Ausgangs-Schieberegister vorgesehen sind, wobei die ersten Ausgangs-Schieberegister aus sieben Stufen, die zweiten Ausgangs-Schieberegister aus sechs Stufen bestehen usw. bis zu den siebten Ausgangs-Schieberegistern aus einer Stufe, und bei dem der Umsetzer außerdem acht Eingänge aufweist, die jeweils mit den acht ankommenden primären digitalen Multiplex- Strecken verbunden sind.
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Bei diesem bekannten Umsetzer befindet sich vor der Gruppe von Ausgangs-Schieberegistern eine Reihenschaltung aus einer weiteren Gruppe von Registern mit einer unterschiedlichen Kapazität von Null bis 7 und einer Schaltmatrix mit acht Eingängen und acht Ausgängen. Eine solche Schaltungsanordnung ist verhältnismäßig kompliziert.
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Der Erfindung liegt die Aufgabe zugrunde, bei einem Umsetzer der vorgenannten Art die Schaltung zu vereinfachen.
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Die gestellte Aufgabe wird gemäß der Erfindung dadurch gelöst, daß weiterhin acht Parallel-Schreib- und Serien-Lese- Eingangs-Schieberegister aus je acht Stufen vorgesehen sind, daß die acht Umsetzer-Eingänge vervielfacht und jeweils mit den Schreibstufen-Eingängen der Eingangs-Schieberegister verbunden sind, daß der Leseausgang des ersten Eingangs-Schieberegisters mit dem Schreibeingang des ersten Ausgangs-Schieberegisters verbunden ist usw. bis zur Verbindung der Leseausgänge der sieben Eingangs-Schieberegister mit den Schreibeingängen der sieben Ausgangs-Schieberegister, daß ferner acht Umsetzer-Ausgänge mit den Leseausgängen der Ausgangs-Schieberegister und dem Leseausgang des achten Eingangs-Schieberegisters verbunden ist, daß ferner ein in sich geschlossenes achtstufiges Parallel-Lese-Steuerregister vorgesehen ist, daß jede Signalverschiebung in dem Eingangs-Schieberegister, dem Ausgangs-Schieberegister und dem Steuerregister mit der Bitrate der primären digitalen Multiplexstrecke erfolgt, daß jeder Schreib-Steuereingang das Eingangs- oder Steuer-Schieberegisters jeweils bei Ansteuerung mit einem Schreib- Steuersignal in dem entsprechenden Schieberegister anstelle eines Schiebevorganges einen Schreibvorgang auslöst, daß die Schreib- Steuereingänge der Eingangs-Schieberegister jeweils mit den Leseausgängen des Steuer-Schieberegisters verbunden sind entsprechend der Ordnungszahl der Eingangs-Schieberegister, und daß der Schreibeingang des Steuer-Schieberegisters mit einem Startsignal angesteuert wird.
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Anstelle der erwähnten Reihenschaltung aus Registern mit unterschiedlicher Kapazität und einer Schaltmatrix sieht die Erfindung also eine Gruppe von Schieberegistern mit jeweils gleicher Kapazität vor, die durch ein Steuerregister gesteuert wird, wodurch der Schaltungsaufwand erheblich vermindert wird.
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Ein Umsetzer gemäß einer Weiterbildung der Erfindung dient zum Umsetzen von Serien-Kanal-Daten in einer Anordnung von Gruppen von n Bits in jedem Kanal einer primären digitalen Multiplexstrecke. Dabei ist der Umsetzer an n primäre digitale Multiplexstrecken angeschlossen und hat n Eingänge anstelle von 8, n Eingangs-Schieberegister anstelle von 8, n-1 Ausgangs- Schieberegister anstelle von sieben, n Ausgänge anstelle von 8 und ein n-stufiges Steuer-Schieberegister anstelle eines 8-stufigen Steuer-Schieberegisters.
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Ein Umsetzer gemäß einer anderen Weiterbildung der Erfindung dient zum Umsetzen von Parallel-Kanal-Daten einer Supermultiplexstrecke in Serien-Kanal-Daten und zum Demultiplexieren der Parallel-Kanal-Daten zur Erzeugung einer abgehenden primären digitalen Multiplexstrecke. Dabei sind die Eingänge des Umsetzers mit Übertragungsleitungen der Supermultiplexstrecke und die Ausgänge des Umsetzers mit den Ausgängen der Multiplexstrecke verbunden.
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Zur näheren Erläuterung wird im folgenden ein Ausführungsbeispiel der Erfindung anhand der Zeichnung beschrieben. Darin zeigt
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Fig. 1 ein Blockschaltbild einer Schaltung für die zeitweise Umschaltung mit einem Serien-Parallel- Multiplex-Umsetzer gemäß der Erfindung,
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Fig. 2 den detaillierten Schaltplan der Schaltung nach Fig. 1,
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Fig. 3 ein Zeitdiagramm für die in der Schaltung nach Fig. 2 auftretenden Signale,
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Fig. 4 das Schaltbild eines als Demultiplexer dienenden Parallel-Serien- Umsetzers mit demselben Aufbau wie die Schaltung nach Fig. 2 und
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Fig. 5-8 Blockschaltbilder von Umschalteinrichtungen, in denen die in Fig. 2 und Fig. 4 dargestellten Schaltungen angewendet sind.
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In der folgenden Beschreibung wird insbesondere von einem Zeit-Schaltnetzwerk für digitale Daten ausgegangen, bei dem die ankommenden und abgehenden primären digitalen Multiplexstrecken entsprechend dem PCM-Multiplexsystem 1. Ordnung angeordnet sind. Dieses Multiplexsystem ist festgelegt durch die "Conference Europeenne des Postes et Telecommunications" (European Post and Telecommunication Conference), genannt CEPT. In dieser CEPT-Anweisung beträgt in jeder primären Multiplexübertragungsstrecke die Übertragungsrate 2,048 kBit/s. Jede Übertragungsperiode von 125 µs ist aufgeteilt in 32 Zeitabschnitte mit je einer Dauer von 3,0 µs. Die Zeitabschnitte sind bezeichnet mit ITO-IT 31, jeder Zeitabschnitt ITi entspricht der Übertragung eines 8-Bit-Wortes, das seinerseits nach Bit- Zeiten t 1-t 8 enthält. Jede Bit-Zeit hat eine Dauer von 490 ns. Die Erfindung ist jedoch auch auf andere digitale Multiplexsysteme anwendbar, z. B. für das 24 Kanal-PCM-Multiplexsystem, das mit einer Bit-Rate von 1,544 kBit/s arbeitet und durch das PCM CCITT genormt ist, vlg. das Lehrbuch von der Groupe des Ingeneurs du Secteur Commutation: La Commutation Electronique, Editiores Eyrolles 1980, Paris, S. 232/233.
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In Fig. 1 ist die Schaltung für die zeitweise Umschaltung an acht CEPT-primäre Multiplexstrecken LRE 1-LRE 8 angeschlossen. Die Strecken LRE 1-LRE 8 sind an eine Eingangs-Synchronisierschaltung SYE angeschlossen. Diese Schaltung synchronisiert die Übertragungszeiten der Strecken LRE 1-LRE 8 derart, daß die Zeitabschnitte IT 0-IT 31 dieser Strecken und ebenso die Bit-Zeiten t 1-t 8 in jedem Zeitabschnitt synchronisiert werden. Eine derartige Synchronisierschaltung ist bekannt. Die Synchronisierschaltung SYE speist die Eingänge E 1 -E 8 einer Schaltung CPS, die als Serien-Parallel-Umsetzer und Multiplexer dient und jeweils durch die 8-Bit-Wörter derselben Ordnungszahl von einer Strecke LRE 1-LRE 8 synchronisiert ist. Die Schaltung CSP liefert an ihren Ausgängen S 1-S 8 eine Supermultiplex-Strecke, die über acht Leitungen zu einem Pufferspeicher übertragen wird. Dessen Lesevorgang wird von einem Steuerspeicher MC gesteuert. Unter der Steuerung des Steuerspeichers MC liefert der Pufferspeicher MT eine Supermultiplex-Strecke an acht Leitungen, die an Eingänge E&min; 1-E&min; 8 einer Demultiplexschaltung DM angeschlossen sind. Deren Ausgänge D 1-D 8, die jeder acht Leitungen enthalten, sind jeweils mit den Eingängen von acht Parallel-Serien-Umsetzern PS 1-PS 8 verbunden, deren Ausgänge mit den entsprechenden Eingängen einer Ausgangs-Synchronisierschaltung SYD verbunden sind. Dieser liefert an ihren Ausgängen acht abgehende primäre digitale Multiplexstrecken LRS 1-LRS 8. Die Schaltungen, MT, MC, DM, PS 1-PS 8 und SYD können in bekannter Weise aufgebaut sein und brauchen daher nicht näher beschrieben zu werden, vgl. dazu das o. g. Lehrbuch, S. 248.
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Fig. 2 zeigt die Schaltung der Einheit CSP. Sie enthält acht Schieberegister R 11-R 18 mit je acht Stufen, sieben Schieberegister R 21-R 27, wobei R 21 sieben Stufen, R 22 sechs Stufen, R 23 fünf Stufen, . . ., und R 27 eine Stufe enthält. Außerdem ist ein Steuer-Schieberegister RC 1 mit acht Stufen vorgesehen.
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Jedes Schieberegister R 11-R 18 arbeitet in Parallel- Schreibart und Serien-Leseart. Die Schreib-Eingänge der Stufen 1-8 in den Schieberegistern R 11-R 18 sind parallel mit den Eingängen E 1-E 8 verbunden. Die Schieberegister R 21- R 27 arbeiten in Serien-Schreibart und Serien-Leseart. Der Leseausgang des Registers R 11 ist mit dem Schreibeingang des Registers R 21 verbunden, dessen Leseausgang mit dem Ausgang von S 1 verbunden ist. Der Leseausgang des Registers R 12 ist mit dem Schreibeingang des Registers R 22 verbunden, dessen Leseausgang mit dem Ausgang von S 2 verbunden ist, usw. Der Leseausgang des Registers R 17 ist mit dem Schreibeingang des Registers R 27 verbunden, dessen Ausgang mit dem Ausgang von S 7 verbunden ist. Der Leseausgang des Registers R 18 ist direkt mit dem Ausgang S 8 verbunden.
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Das Steuer-Schieberegister RC 1 arbeitet in Parallel- Schreibart. Sein Serien-Leseausgang ist jedoch mit seinem Serien- Eingang verbunden, so daß eine geschlossene Schleife entsteht. Jede Stufe des Steuer-Schieberegisters RC 1 hat außerdem einen Parallel-Leseausgang, der nacheinander die Zeitsignale t 1-t 8 liefert. Der Schiebe-Steuereingang des Registers RC 1 erhält Steuerimpulse h mit einer Frequenz von 2 MHz. Der Schreib- Steuereingang von RC 1 erhält ein Synchronisiersignal SY, dessen Zweck später näher beschrieben wird. Der Schiebe-Steuereingang von RC 1 ist außerdem mit dem Eingang eines logischen Inverters I 1 verbunden, der das Signal ≙ liefert.
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Die Schreib-Steuereingänge der Register R 11 und R 18 erhalten jeweils Signale t 1-t 8. Ihre Schiebe-Steuereingänge und auch die Schiebe-Steuereingänge der Register R 21-R 27 erhalten Signale ≙. Das Signal ≙ steuert den Schreibvorgang der Stufen oder der Flip Flops dieser Register, wenn es jeweils von dem Zustand 0 in den Zustand 1 übergeht. Wenn das Signal SY oder die Signale t 1-t 8 den Zustand 1 haben, veranlaßt die Änderung des Signals ≙ die entsprechenden Register, die zu dieser Zeit an ihre Schreibeingänge angelegten 8-Bits parallel zu speichern oder einzuschreiben. Wenn das Signal SY oder die Signale t 1-t 8 im Zustand 0 sind, veranlaßt der Wechsel des Signals ≙ eine Serienverschiebung in jedem entsprechenden Register.
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Fig. 3 zeigt das Zeitdiagramm und Signalverläufe zur Beschreibung der Wirkungsweise der Schaltung CSP in Fig. 2. Bei E 1 sind die Bit-Folgen der Kanäle Ti-1 der primären Multiplexstrecke LRE 1 dargestellt. Jedes Bit ist dabei durch zwei Ziffern bezeichnet. Die erste Ziffer zeigt, daß das Bit zur ersten primären Multiplexstrecke gehört, und die zweite Ziffer zeigt die Ordnungszahl des Bit in dem betrachteten Zeitabschnitt Ti . Dieses gilt für die von den Eingängen E 2-E 8 kommenden Bits. Es sei noch bemerkt, daß die Zeitabschnitte der acht primären Multiplexstrecken zeitlich synchron sind. Bei h ist das w MHz- Zeitsignal dargestellt, das mit den Bit-Zeichen der ankommenden primären Multiplexstrecke synchron ist. Bei ≙ ist das zum Signal h reziproke Signal dargestellt. Bei t 1-t 8 sind die entsprechenden, vom Register RC 1 kommenden Signale dargestellt. Bei SY ist der Signalverlauf des dem Register RC 1 zugeführten Parallel-Schreib- Steuersignals dargestellt. Es ist ersichtlich, daß das Signal SY ebenso wie die Signale t 1-t 8 eine Dauer von 490 ns haben, wobei jedoch das Signal SY dem Signal t 8 um 245 ns vorauseilt. Da beim Register RC 1 der Serien-Ausgang mit dem Serien-Eingang verbunden ist, wird das einmal angelegte Bit 1 des Signals SY Stufe für Stufe weitergeschoben, so daß die Signale t 1-t 7 erzeugt werden, dann wieder das Signal t 8 usw. Das Signal SY ebenso wie das Zeitsignal h wird von der Eingang-Synchronisier-Schaltung SYE geliefert.
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Zur Zeit t 1 werden die Bits eb 11, eb 21, eb 31, eb 41, eb 51, eb 61, eb 71 und eb 81 den Parallel-Schreib-Eingängen des Registers R 11 zugeführt. Zur Zeit t 2 werden die Bits eb 12, eb 22 . . ., eb 82 den Parallel-Schreib-Eingängen des Registers R 12 zugeführt, usw. bis zur zeit t 8, in der die Bits eb 18, eb 28, . . ., eb 88 den Parallel-Schreib-Eingängen des Registers R 18 zugeführt werden. Außerdem ergibt sich als Ergebnis der sieben dem Bit eb 11 im Register R 21 zugefügten Schiebevorgänge, daß zur Zeit t 8 dieses Bit eb 11 sich in der letzten Stufe des Speichers R 21 befindet. Auf ähnliche Weise ist zwischen den Zeiten t 2 und t 8 das Bit eb 12 sechs mal im Register R 22 weitergeschoben und befindet sich somit zur Zeit t 8 in der letzten Stufe des Registers R 22 usw. Auf diese Weise liefert zur nächsten Zeit t 1 das Register R 21 das Bit eb 11, das zu Beginn des vorangehenden Zeitabschnittes Ti in das Register R 11 eingeschrieben wurde. Das Register R 22 liefert das zugeordnete Bit eb 12, das Register R 23 das zugeordnete Bit eb 13, . . ., und das Register R 18 liefert das zugeordnete Bit eb 18. Diese Signale werden von den Ausgängen S 1-S 8 zur Zeit t 1 geliefert, wie es durch die Zeitdiagramme S 1-S 8 in Fig. 3 dargestellt ist. Es ist ersichtlich, daß die oben beschriebene Serien-Parallel- Umsetzung vollständig durchgeführt wird für die Bits eines Kanal-Zeitabschnittes, der zu einer primären digitalen Multiplexstrecke gehört. Es ist weiter ersichtlich, daß die Bits eb 12-eb 82 der Strecke LRE 2 über E 2 in der gleichen Weise umgesetzt werden. Sie werden jedoch von den Ausgängen S 1-S 8 nur in der Bit-Zeit geliefert, die auf die Zeit t 1 folgt, da sie in die Schieberegister R 11-R 18 in Stufen eingeschrieben wurden, die auf der linken Seite derjenigen Stufen liegen, die die Bits eb 11-eb 81 gespeichert haben. Deshalb werden sie von S 1-S 8 zur Zeit t 2 geliefert, usw. für die Bits der Strecken LRE 3- LRE 8. Es ist ersichtlich, daß zur selben Zeit, in der die Schaltung CSP eine Serien-Parallel-Umsetzung bewirkt, sie gleichzeitig eine Supermultiplexierung der ankommenden Strecke bewirkt.
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Die Schaltung nach Fig. 4 ist im wesentlichen identisch mit der in Fig. 2, mit der Ausnahme, daß die alphanumerischen Bezugszeichen, die die Eingänge, Ausgänge und die Schieberegister bezeichnen, noch mit einem Strich versehen sind. Im folgenden wird beschrieben, wie die in Fig. 4 dargestellte Schaltung für die Schaltungen DM und PS 1-PS 8 ind Fig. 1 eingesetzt werden kann, die in Fig. 1 innerhalb des gestrichelt gezeichneten Blockes CPS dargestellt sind. Zur Bescheibung der Wirkungsweise der Schaltung CPS in Fig. 4, d. h. der Demultiplexierung der Supermultiplexstrecke vom Pufferspeicher MT zu den Eingängen E&min; 1-E&min; 8 und die Parallel-Serien-Umsetzung zur Lieferung der Kanal-Bits S&min; 1-S&min; 8 zu der abgehenden primären digitalen Multiplexstrecke LRS 1-LRS 8, die durch die Schaltung SYD richtig synchronisiert sind, wird wieder auf die Diagramme und Kurvenformen in Fig. 3 verwiesen. Dabei müssen lediglich die in den Eingängen E&min; 1-E&min; 8 zugeführten Bits betrachtet werden, wie sie unten in Fig. 3 dargestellt sind, und ebenso die Bits von den Ausgängen S&min; 1-S&min; 8, wie sie oben in Fig. 3 gezeigt sind.
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Zur Zeit t 1 werden die Bits eb 11-eb 18 den Parallel- Schreib-Eingängen des Schieberegisters R&min; 11 zugeführt. Zur Zeit t 2 werden die Bits eb 21-eb 28 den Parallel-Schreib-Eingängen des Schieberegisters R&min; 12 zugeführt und so weiter bis zur Zeit t 8, in der die Bits eb 81-eb 88 den Parallel-Schreib-Eingängen des Schieberegisters R&min; 18 zugeführt werden. Außerdem befindet sich als Ergebnis der sieben dem Bit eb 11 vom Schieberegister R 21 zugefügten sieben Schiebevorgänge dieses Bit eb 11 zur Zeit t 8 in der letzten Stufe des Schieberegisters R&min; 21. Auf ähnliche Weise ist von der Zeit t 2 zu der Zeit t 8 das Bit eb 21 sechs mal durch das Schieberegister R&min; 22 geschoben und befindet sich somit zu dieser Zeit t 8 ebenfalls in der letzten Stufe des Schieberegisters R&min; 22, usw. Auf diese Weise liefert bei der nächsten Zeit t 1 das Schieberegister R&min; 21 das zuvor eingeschriebene Bit eb 11, das Schieberegister R&min; 22 liefert daneben das Bit eb 21 der danebenliegenden abgehenden Strecke, das Schieberegister R&min; 23 liefert daneben, also gleichzeitig parallel laufend, das Bit eb 31, . . ., und das Schieberegister R&min; 18 liefert daneben, also gleichzeitig, das Bit eb 81. Diese Bits bilden die Signale, die zur Zeit t 1 von S&min; 1-S&min; 8 geliefert werden. Es ist ersichtlich, daß dadurch sowohl die oben genannte Demultiplexierung der Supermultiplexstrecke als auch die Parallel-Serien-Umsetzung erreicht worden sind.
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Wie bereits oben erwähnt, können die in den Fig. 2 und 4 dargestellten Schaltungen ebenso primäre PCM Multiplexsysteme verarbeiten, die 24 Kanäle aufweisen und mit 1,544 kBit/s arbeiten. Bekanntlich enthält in derartigen Systemen eine Übertragungsperiode 193 Bit, wobei die ersten 192 Bit 24 digitalen Kanälen mit 64 kBit/s entsprechen und das letzte Bit ein Synchronisier und/oder Signalisier-Signal darstellt. In diesem Fall hat das in Fig. 2 und 4 dargestellte Zeitsteuersignal ≙ eine Frequenz von 1,544 MHz, wobei ein Impuls periodisch weggelassen ist.
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Wenn der Pufferspeicher MY mit einer höheren Rate als 2MBit/s arbeiten soll, können mehrere Schaltungen CSP 1-CSPn parallel geschaltet werden, wie es in Fig. 5 dargestellt ist. Auf diese Weise wird eine Super-Multiplex-Strecke mit 256 Kanälen gewonnen. Fig. 6 zeigt, wie eine solche Super-Multiplexstrecke mit Hilfe von n Schaltungen CSP 1-CSPn demultiplexiert werden kann, wobei n gleich 8 ist.
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Wenn die ankommenden digitalen Multiplexstrecken synchrone Multiplexstrecken 2. Ordnung sind, kann die Schaltung gemäß Fig. 7 verwendet werden. Z. B. ist es bei einem Multiplexsystem 2. Ordnung, das mit 8,224 MBit/s arbeitet, bekannt, daß dieses System 132 Kanäle enthält, von denen maximal 128 Kanäle Telephon- oder Daten-Übertragungsschaltungen zugeordnet und Bits in vier aufeinanderfolgenden 8-Bit-Wörtern eingefügt sind. Parallel geschaltete Schaltungen CSP 1-CSP 4 gemäß Fig. 7 dienen zur Demultiplexierung der Multiplexstrecke 2. Ordnung. Sie bewirken eine Serien-Parallel-Umsetzung der resultierenden digitalen Daten und liefern eine Super-Multiplexstrecke, die mit 2,048 Mbit/s arbeiten. Die Schaltung nach Fig. 8 mit den Schaltungen CPS 1-CPS 4 ermöglicht die reziproke Operation. Wenn die Supermultiplexstrecke mit 8,224 Mbit/s arbeiten soll, werden die Multiplexier-Operationen vorgesehen, wie sie in Fig. 5 und 6 dargestellt sind.
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Insbesondere sei bemerkt, daß die oben beschriebenen Umsetzer-Schaltungen weniger Torschaltungen aufweisen als bekannte Schaltungen. Sie sind auch als integrierte Schaltungen ausführbar, wodurch sich die Kosten beträchtlich senken lassen.
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Wenn an Stelle der Verwendung von Bits in Form von 8-Bit-Wörtern die Daten-Bits in n-Bit-Wörtern angeordnet sind, würden die hier beschriebenen Schaltungen n Eingänge und n Ausgänge, n Eingangs-Schieberegister mit n Stufen und n-1 Ausgangs-Schieberegister sowie ein Steuer-Schieberegister mit n-Stufen aufweisen.