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DE112021006261B4 - Komplementärer Metalloxidhalbleiter (CMOS) - Schaltkreis, Verfahren zur Herstellung eines komplementären Metalloxidhalbleiter (CMOS) - Schaltkreises - Google Patents

Komplementärer Metalloxidhalbleiter (CMOS) - Schaltkreis, Verfahren zur Herstellung eines komplementären Metalloxidhalbleiter (CMOS) - Schaltkreises Download PDF

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DE112021006261B4
DE112021006261B4 DE112021006261.1T DE112021006261T DE112021006261B4 DE 112021006261 B4 DE112021006261 B4 DE 112021006261B4 DE 112021006261 T DE112021006261 T DE 112021006261T DE 112021006261 B4 DE112021006261 B4 DE 112021006261B4
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gate
channel region
layer
drains
back gate
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Reinaldo Vega
Takashi Ando
Cheng Chi
Praneet Adusumilli
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International Business Machines Corp
Original Assignee
International Business Machines Corp
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Abstract

Komplementärer-Metalloxidhalbleiter(CMOS)-Schaltkreis (100), aufweisend:einen Isolationsbereich (170) auf einem Trägersubstrat (120), der ein erstes Back-Gate (180) von einem zweiten Back-Gate (190) trennt;eine Gate-Dielektrikumschicht (260) auf einem ersten Kanalbereich (240) und einem zweiten Kanalbereich (250);eine gemeinsame leitfähige Gate-Schicht (270) mit einem Austrittsarbeitswert auf der Gate-Dielektrikumschicht über dem ersten Kanalbereich und dem zweiten Kanalbereich; undeine gemeinsame ferroelektrische Schicht (280) auf der Gate-Dielektrikumschicht, wobei das erste Back-Gate eine Schwellenspannung für den ersten Kanalbereich abstimmen kann und das zweite Back-Gate eine Schwellenspannung für den zweiten Kanalbereich abstimmen kann.

Description

  • HINTERGRUND
  • Die vorliegende Erfindung betrifft allgemein Feldeffekttransistor(FET)-Einheiten, insbesondere Metall-Ferroelektrikum-Metall-Isolator-Halbleiter(MFMIS)-Feldeffekttransistor-Einheiten mit negativer Kapazität auf vollständig verarmtem Silicium auf Isolator (FD-SOI, FDSOI).
  • Ein Feldeffekttransistor (FET) weist gewöhnlich eine Source, einen Kanal und einen Drain auf, wobei Strom von der Source zu dem Drain fließt, und ein Gate, das den Stromfluss durch den Kanal der Einheit steuert. Feldeffekttransistoren (FETs) können zahlreiche verschiedene Strukturen aufweisen, wie z.B. FETs, die mit der Source, dem Kanal und dem Drain in dem Substratmaterial selbst gebildet hergestellt worden sind, wobei der Strom horizontal fließt (d.h. in der Ebene des Substrats), und FinFETs, die mit dem Kanal von dem Substrat nach außen ragend hergestellt worden sind, wobei der Strom aber ebenfalls horizontal von einer Source zu einem Drain fließt. Der Kanal des FinFET kann eine aufrechte Scheibe aus dünnem, rechteckigem Silicium (Si), die gewöhnlich als die „Finne“ bezeichnet wird, mit einem Gate auf der Finne sein, im Gegensatz zu einem Metalloxidhalbleiter-Feldeffekttransistor (MOSFET) mit einem einzelnen Gate parallel zu der Ebene des Substrats. Abhängig von der Dotierung von Source und Drain kann ein NFET oder ein PFET gebildet werden. Ferner können zwei FETs gekoppelt werden, um einen Komplementärer-Metalloxidhalbleiter(CMOS)-Schaltkreis zu bilden, in dem ein p-Typ-MOSFET und ein n-Typ-MOSFET zusammengekoppelt sind.
  • Die Druckschrift DE 10 2016 111 237 B3 betrifft einen rekonfigurierbaren Feldeffekt-Transistor (RFET) umfassend einen Nanodraht, wobei ein erstes Ende des Nanodrahtes als ein Source-Kontakt und ein zweites Ende des Nanodrahtes als ein Drain-Kontakt ausgebildet ist, sowie einen den Nanodraht im Querschnitt teilweise umschließender omega-förmiger Gate-Kontakt, sowie ein Verfahren zur Herstellung des RFETs und ein Nanodraht-Array sowie dessen dynamische rekonfigurierbare Ansteuerung. Die Aufgabe, CMOS-Schaltkreise mit einer erweiterten Funktionalität und einer kompakteren Bauweise zu realisieren, wird dadurch gelöst, dass der Nanodraht entlang seines Querschnittes in zwei Nanodraht-Teile geteilt ist, wobei jeder Nanodraht-Teil jeweils einen Schottky-Kontakt und einen Gate-Kontakt aufweist und die zwei Nanodraht-Teile über ein gemeinsames Substrat miteinander verbunden und senkrecht auf dem Substrat stehend ausgebildet sind. Das Nanodraht-Array, welches mindestens zwei erfindungsgemäße Nanodraht-Teile umfasst, löst die Aufgabe dadurch, dass zwischen den Nanodraht-Teilen in dem eine Substratebene aufspannenden Substrat jeweils ein Top-Gate-Kontakt und / oder ein Back-Gate-Kontakt ausbildbar ist.
  • Die Druckschrift US 2020 / 0 328 309 A1 betrifft einen negativkapazitiven Feldeffekttransistor (NCFET) und Verfahren zu seiner Herstellung. Der NCFET umfasst: eine Substratstruktur, die einen MOS-Bereich umfasst; eine isolierende dielektrische Gate-Struktur, die den MOS-Bereich bedeckt; und eine Metall-Gate-Stapelschicht, die die isolierende dielektrische Gate-Struktur bedeckt. Die isolierende dielektrische Gate-Struktur umfasst eine Grenzflächenoxidschicht, eine HfO2-Schicht, eine Dotiermaterialschicht und eine ferroelektrische Materialschicht, die nacheinander in einer Richtung weg von der Substratstruktur gestapelt sind. Ein ferroelektrisches Material in der ferroelektrischen Materialschicht ist HfxA1-xO2, wobei A ein Dotierelement darstellt und 0,1≤x≤0,9. Ein Material, das die Dotiermaterialschicht bildet, ist AyOz oder A, und ein Verhältnis von y/z ist gleich 1/2, 2/3, 2/5 oder 1/1. Die ferroelektrischen Eigenschaften, die Materialstabilität und die Materialzuverlässigkeit des NCFET werden durch Erhöhung der Domänenpolarität des ferroelektrischen Materials verbessert.
  • Die Druckschrift US 2018 / 0 358 475 A1 betrifft ein Halbleiterbauelement, das ein Substrat, einen Source-Bereich und einen Drain-Bereich, eine dielektrische Gate-Schicht und eine Schicht aus ferroelektrischem Material aufweist. Die Schicht aus ferroelektrischem Material überlappt mit dem Source-Bereich und überlappt mit dem Drain-Bereich. Das Substrat umfasst ferner eine Kanalschicht. Eine Gate-Elektrode ist auf dem Substrat angeordnet. Die Schicht aus ferroelektrischem Material ist zwischen der Kanalschicht und der Gate-Elektrode angeordnet.
  • KURZDARSTELLUNG
  • Die Erfindung wird durch die Merkmale der unabhängigen Ansprüche beschrieben. Ausführungsformen sind in den abhängigen Ansprüchen angegeben.
  • Es wird eine Feldeffekttransistor(FET)-Einheit bereitgestellt. Die Einheit enthält einen Isolationsbereich auf einem Trägersubstrat, der ein erstes Back-Gate von einem zweiten Back-Gate trennt, und eine Gate-Dielektrikumschicht auf einem ersten Kanalbereich und einem zweiten Kanalbereich. Ferner enthält die Einheit eine leitfähige Gate-Schicht mit einem Austrittsarbeitswert und eine ferroelektrische Schicht auf der Gate-Dielektrikumschicht, wobei das erste Back-Gate eine Schwellenspannung für den ersten Kanalbereich abstimmen kann und das zweite Back-Gate eine Schwellenspannung für den zweiten Kanalbereich abstimmen kann.
  • Es wird ein Komplementärer-Metalloxidhalbleiter(CMOS)-Schaltkreis bereitgestellt. Die Einheit enthält eine erste dielektrische Schicht zwischen einem Trägersubstrat und einem ersten Back-Gate und eine Gate-Dielektrikumschicht auf einem ersten Kanalbereich über dem ersten Back-Gate. Ferner enthält die Einheit ein erstes Paar von Source/Drains an gegenüberliegenden Seiten des ersten Kanalbereichs und eine leitfähige Gate-Schicht mit einem Austrittsarbeitswert und eine ferroelektrische Schicht auf der Gate-Dielektrikumschicht, wobei das erste Back-Gate eine Schwellenspannung für den ersten Kanalbereich abstimmen kann.
  • Es wird ein Verfahren zur Herstellung einer Feldeffekttransistor(FET)-Einheit bereitgestellt. Das Verfahren enthält Bilden eines ersten Back-Gates und eines zweiten Back-Gates zwischen einer ersten dielektrischen Schicht und einer zweiten dielektrischen Schicht auf einem Trägersubstrat und Bilden eines ersten Paars von Source/Drains an gegenüberliegenden Seiten eines ersten Kanalbereichs, wobei der erste Kanalbereich über dem ersten Back-Gate liegt. Ferner enthält das Verfahren Bilden eines zweiten Paars von Source/Drains an gegenüberliegenden Seiten eines zweiten Kanalbereichs, wobei der zweite Kanalbereich über dem zweiten Back-Gate liegt, und Bilden einer Gate-Dielektrikumschicht auf dem ersten Kanalbereich und dem zweiten Kanalbereich. Ferner enthält das Verfahren Bilden einer leitfähigen Gate-Schicht mit einem Austrittsarbeitswert auf der Gate-Dielektrikumschicht und Bilden einer ferroelektrischen Schicht auf der leitfähigen Gate-Schicht.
  • Diese und andere Merkmale und Vorteile werden aus der nachstehenden ausführlichen Beschreibung von veranschaulichenden Ausführungsformen davon, die in Verbindung mit den begleitenden Zeichnungen zu lesen ist, deutlich werden.
  • KURZBESCHREIBUNG DER ZEICHNUNGEN
  • Die nachstehende Beschreibung wird Einzelheiten von bevorzugten Ausführungsformen mit Bezug auf die nachstehenden Figuren bereitstellen, wobei:
    • 1 eine Seiten-Schnittansicht ist, die ein Substrat mit einer ersten dielektrischen Schicht auf einem Trägersubstrat, einer ersten Halbleiterschicht auf der ersten dielektrischen Schicht, einer zweiten dielektrischen Schicht auf der ersten Halbleiterschicht und einer zweiten Halbleiterschicht auf der zweiten dielektrischen Schicht gemäß einer Ausführungsform der vorliegenden Erfindung zeigt;
    • 2 eine Seiten-Schnittansicht ist, die ein Paar von Back-Gates, die auf der ersten dielektrischen Schicht gebildet sind, und ein Paar von Source/Drains, die auf der zweiten dielektrischen Schicht gebildet sind, gemäß einer Ausführungsform der vorliegenden Erfindung zeigt;
    • 3 eine Seiten-Schnittansicht ist, die einen Komplementärer-Metalloxidhalbleiter(CMOS)-Schaltkreis, der eine Metall-Ferroelektrikum-Metall-Isolator-Halbleiter(MFMIS)-NFET-Feldeffekttransistor-Einheit mit negativer Kapazität und eine Metall-Ferroelektrikum-Metall-Isolator-Halbleiter(MFMIS)-PFET-Feldeffekttransistor-Einheit mit negativer Kapazität gemäß einer Ausführungsform der vorliegenden Erfindung zeigt;
    • 4 eine Draufsicht ist, die einen Aufbau der Source/Drains und der Gate-Struktur der NFET-Feldeffekttransistor-Einheit mit negativer Kapazität und der PFET-Feldeffekttransistor-Einheit mit negativer Kapazität gemäß einer Ausführungsform der vorliegenden Erfindung zeigt;
    • 5 eine Draufsicht ist, die elektrische Kontakte, die zu den Source/Drains und der Gate-Struktur gebildet sind, gemäß einer Ausführungsform der vorliegenden Erfindung zeigt;
    • 6 eine Teil-Ausschnittansicht ist, die eine Seite des Komplementärer-Metalloxidhalbleiter(CMOS)-Schaltkreises mit Source/Drain- und Back-Gate-Kontakten gemäß einer Ausführungsform der vorliegenden Erfindung darstellt;
    • 7 eine Seiten-Schnittansicht entlang der B-B-Ebene ist, die die Gate-Struktur über dem Kanalbereich und das Back-Gate unter dem Kanalbereich gemäß einer Ausführungsform der vorliegenden Erfindung zeigt;
    • 8 ein Schaubild ist, das Kapazitätsabgleich für die Kombination der NFET-Gate-Kapazität und der PFET-Gate-Kapazität ohne Vt-Korrektur zeigt, wobei der NFET und der PFET eine Gate-Struktur, die ein Austrittsarbeitsmaterial enthält, gemeinsam nutzen, gemäß einer Ausführungsform der vorliegenden Erfindung;
    • 9 ein Schaubild ist, das Kapazitätsabgleich für die Kombination der NFET-Gate-Kapazität und der PFET-Gate-Kapazität mit einer geeigneten angelegten Back-Gate-Vorspannung zeigt, wobei der NFET und der PFET eine Gate-Struktur, die ein Austrittsarbeitsmaterial enthält, gemeinsam nutzen, gemäß einer Ausführungsform der vorliegenden Erfindung; und
    • 10 ein Block/Flussdiagramm ist, das ein Herstellungsverfahren für einen Komplementärer-Metalloxidhalbleiter(CMOS)-Schaltkreis zeigt, der eine Metall-Ferroelektrikum-Metall-Isolator-Halbleiter(MFMIS)-NFET-Feldeffekttransistor-Einheit mit negativer Kapazität und eine Metall-Ferroelektrikum-Metall-Isolator-Halbleiter(MFMIS)-PFET-Feldeffekttransistor-Einheit mit negativer Kapazität enthält, gemäß einer Ausführungsform der vorliegenden Erfindung.
  • AUSFÜHRLICHE BESCHREIBUNG
  • Ausführungsformen der vorliegenden Erfindung stellen FDSOI-MFMIS-NCFETs mit getrennten NFET- und PFET-Back-Gates zusätzlich zu einem gemeinsamen internen Metall-Gate (IMG) zwischen einem NFET und einem PFET bereit, wobei die FETs eine Metall-Ferroelektrikum-Metall-Isolator-Halbleiter(MFMIS)-Gate-Struktur aufweisen. Getrennte NFET/PFET-Back-Gates können zum einzelnen Einstellen jeder der NFET- und PFET-Schwellenspannungen VtN und VtP über einen Vt-Auswahlbereich verwendet werden.
  • Das Paar mit niedrigster Vt kann den besten komplementären Kapazitätsabgleich mit der steilsten SS bereitstellen. Der vorliegende Ansatz kann parallele komplementäre FET-Kapazität nutzen, um verbesserten CGate-zu-CFE-Abgleich über den vollen VEin-Scanbereich zu erzielen. Ein Back-Gate kann verwendet werden, um NFET- und PFET-Vt einzeln einzustellen, um ein Paar mit niedriger Vt zu erzielen. Dies kann einen verbesserten Unterschwellenhub im Vergleich zu einem alleinstehenden NCFET (nichtkomplementärer FET) mit dem gleichen Dielektrikumstapel bereitstellen. Die Verwendung einer Struktur mit Back-Gate zum freien Modulieren von Vt kann komplementären Kapazitätsabgleich einstellen und ein NFET/PFET-Paar mit niedriger Vt bereitstellen. Komplementärer Kapazitätsabgleich kann den Unterschwellenhub in NCFET-CMOS verbessern. Die Verwendung eines Paars von Back-Gates zum einzelnen Einstellen von sowohl der NFET- als auch der PFET-Schwellenspannung Vt kann ein Paar mit niedriger Vt liefern. Je niedriger die Vt des Paars ist, umso steiler ist der Unterschwellenhub. Das Paar mit niedrigster Vt kann den steilsten Unterschwellenhub aufweisen.
  • Bei verschiedenen Ausführungsformen kann die Verwendung von komplementärem Cinv einen Kapazitätsabgleich in einem Aus-Zustand mit einer gemeinsamen ferroelektrischen (FE) Schicht zwischen komplementären Einheiten erzielen.
  • Negative Kapazität in Ferroelektrika entsteht durch unvollständige Abschirmung der spontanen Polarisation. Die physische Trennung von gebundenen Ladungen des Ferroelektrikums von den metallischen abschirmenden Ladungen erzeugt ein depolarisierendes Feld innerhalb des Ferroelektrikums und destabilisiert die Polarisation. Die negative Kapazität, die durch die Dynamik der bei dem Phasenübergang von ferroelektrischen Materialien gespeicherten Energie entsteht, führt zu einer internen Spannungsverstärkung in einer MOS-Einheit, wenn sie in den Gate-Stapel integriert ist.
  • Zu beispielhaften Anwendungen/Verwendungen, für die die vorliegende Erfindung angewendet werden kann, gehören, ohne darauf beschränkt zu sein: Logikeinheiten und Speichereinheiten unter Verwendung von CMOS-Schaltkreisen.
  • Bei Einheiten mit n-Kanal-Verstärkungsmodus liegt kein leitfähiger Kanal innerhalb des Transistors natürlich gegeben vor und eine positive Gate-zu-Source-Spannung ist erforderlich, um einen zu erzeugen. In Vollständig-verarmtes-Silicium-auf-Isolator(FDSOI)-Einheiten ist der Kanalbereich ausreichend dünn, so dass der Verarmungsbereich die gesamte Kanaldicke abdeckt. Ein Verarmungsbereich ist ein isolierender Bereich innerhalb eines leitfähigen dotierten Halbleitermaterials, aus dem die mobilen Ladungsträger unter einem elektrischen Feld weggewandert sind. Er wird aus einem leitfähigen Bereich durch Entfernen aller freien Ladungsträger, so dass keine zum Tragen eines Stroms zurückbleiben, gebildet. Ein N-Typ-Halbleiter weist einen Überschuss von freien Elektronen (in dem Leitfähigkeitsband) im Vergleich zu dem P-Typ-Halbleiter auf, und der P-Typ-Halbleiter weist einen Überschuss von Löchern (in dem Valenzband) im Vergleich zu dem N-Typ auf. Die Majoritätsladungsträger (freie Elektronen bei dem N-Typ-Halbleiter und Löcher bei dem P-Typ-Halbleiter) werden in dem Verarmungsbereich verarmt.
  • Die Leistungsaufnahme eines integrierten CMOS-Schaltkreises enthält statische Leistungsaufnahme und dynamische Leistungsaufnahme, wobei statische Leistungsaufnahme die aufgenommene Leistung ist, wenn sich der Transistor nicht in einem Schaltvorgang befindet, einschließlich Leckstrom, und die dynamische Leistungsaufnahme die aufgenommene Leistung, wenn die Einheit den logischen Zustand wechselt, d.h. „schaltet“, und die aufgenommene Leistung zum Laden einer Lastkapazität einschließt.
  • Wenn eine positive Spannung an das Gate eines Feldeffekttransistors angelegt wird, werden die positiv geladenen Löcher in dem Halbleiter, die dem Gate am nächsten liegen, von dem von der positiven Ladung an dem Gate erzeugten elektrischen Feld abgestoßen. Die abgestoßenen Ladungsträger lassen einen Verarmungsbereich zurück, der isolierend ist, da keine mobilen positiven Ladungsträger in dem Kanalbereich zurückbleiben.
  • Eine Polarisationsdestabilisierung in Ferroelektrika bewirkt eine effektive negative Permittivität, mit der Folge einer Differenzspannungsverstärkung und eines verringerten Unterschwellenhubs, wenn in den Gate-Stapel eines Transistors integriert. Der Gate-Stapel ist kein passiver Teil eines Transistors mehr, sondern er trägt zu Signalverstärkung bei. Als Folge der Verringerung des Unterschwellenhubs wird die erforderliche Versorgungsspannung zur Bereitstellung des gleichen Ein-Stroms verringert.
  • Der minimale Unterschwellenhub einer herkömmlichen Einheit ist S s − t h , m i n = ln ( 10 ) k T q ,
    Figure DE112021006261B4_0001
      
    Figure DE112021006261B4_0002
    was als die „thermionische Grenze“ bezeichnet wird, die 60 mV/dec für Drain-zu-Source-Strom bei 300 K beträgt.
  • Die Unterschwellensteilheit ist durch: S s − t h , m i n = ln ( 10 ) k T q ( 1 + c d c o x )
    Figure DE112021006261B4_0003
    gegeben, wobei Cd die Kapazität der Verarmungsschicht ist und Cox die Gate-Oxid-Kapazität ist. k T q
    Figure DE112021006261B4_0004
    ist die thermische Spannung.
  • Es ist zu beachten, dass Erscheinungsformen der vorliegenden Erfindung im Zusammenhang einer gegebenen veranschaulichenden Architektur beschrieben werden, aber andere Architekturen, Strukturen, Substratmaterialien und Verfahrenselemente und -schritte im Umfang von Erscheinungsformen der vorliegenden Erfindung variiert werden können.
  • In den Zeichnungen, in denen gleiche Bezugszahlen gleiche oder ähnliche Elemente bezeichnen, ist zunächst 1 eine Seiten-Schnittansicht eines Substrats mit einer ersten dielektrischen Schicht auf einem Trägersubstrat, einer ersten Halbleiterschicht auf der ersten dielektrischen Schicht, einer zweiten dielektrischen Schicht auf der ersten Halbleiterschicht und einer zweiten Halbleiterschicht auf der zweiten dielektrischen Schicht gemäß einer Ausführungsform der vorliegenden Erfindung.
  • Bei einer oder mehreren Ausführungsformen kann ein Substrat 110 eine erste dielektrische Schicht 130 auf einem Trägersubstrat 120, eine erste Halbleiterschicht 140 auf der ersten dielektrischen Schicht 130, eine zweite dielektrische Schicht 150 auf der ersten Halbleiterschicht 140 und eine zweite Halbleiterschicht 160 auf der zweiten dielektrischen Schicht 150 enthalten. Das Trägersubstrat 120 kann Strukturintegrität für die anderen Schichten bereitstellen. Bei verschiedenen Ausführungsformen kann das Substrat 110 ein Vollständig-verarmtes-Silicium-auf-Isolator(FDSOI)-Substrat sein, wobei wenigstens eine der dielektrischen Schichten ultradünn ist und wenigstens eine der Halbleiterschichten ultradünn ist.
  • Bei verschiedenen Ausführungsformen kann das Trägersubstrat 120 ein Halbleitermaterial sein, einschließlich, aber nicht darauf beschränkt, eines Typ-IV-Halbleiters, beispielsweise Silicium (Si) und Germanium (Ge), eines IV-IV-Verbindung-Halbleiters, beispielsweise Silicium-Germanium (SiGe) und Siliciumcarbid (SiC), eines III-V-Verbindung-Halbleiters, beispielsweise Galliumarsenid (GaAs), Galliumnitrid (GaN), Indiumphosphid (InP), III-V-Verbindung-Halbleiter, beispielsweise Cadmiumselenid (CdSe) und Zinksulfid (ZnS), und Kombinationen davon. Bei verschiedenen Ausführungsformen kann das Trägersubstrat 110 ein elektrisch isolierendes dielektrisches Material sein, beispielsweise Siliciumoxid (SiO), Siliciumnitrid (SiN), Aluminiumoxid (AlO) und Kombinationen davon.
  • Bei verschiedenen Ausführungsformen kann die erste dielektrische Schicht 130 eine vergrabene Isolatorschicht sein, beispielsweise eine vergrabene Oxidschicht (d.h. BOX-Schicht), die auf oder in dem Trägersubstrat 120 gebildetes Siliciumoxid (SiO) sein kann.
  • Bei verschiedenen Ausführungsformen kann die erste dielektrische Schicht 130 aus einem isolierenden dielektrischen Material hergestellt sein, einschließlich, aber nicht darauf beschränkt, Siliciumoxid (SiO), Siliciumnitrid (SiN), Siliciumoxynitrid (SiON), dielektrische Materialien mit hohem k-Wert mit einer Dielektrizitätskonstante, die höher als jene von Siliciumdioxid (SiO2) ist, dielektrisches Material mit niedrigem k-Wert (z.B. kohlenstoffdotiertes Siliciumoxid (SiO:C)) mit einer Dielektrizitätskonstante, die niedriger als jene von Siliciumdioxid (SiO2) ist, und Kombinationen davon.
  • Bei verschiedenen Ausführungsformen kann eine erste Halbleiterschicht 140 auf der ersten dielektrischen Schicht 130 vorhanden sein. Bei verschiedenen Ausführungsformen können die erste Halbleiterschicht 140 und die erste dielektrische Schicht 130 beispielsweise durch ein Smart-Cut®-Verfahren auf dem Trägersubstrat 120 gebildet werden oder kann die erste dielektrische Schicht 130 durch ein SIMOX®-Verfahren in einem Substrat gebildet werden.
  • Bei einer oder mehreren Ausführungsformen kann die zweite dielektrische Schicht 150 auf der ersten Halbleiterschicht 140 gebildet werden und kann die zweite Halbleiterschicht 160 auf der zweiten dielektrischen Schicht 150 gebildet werden, beispielsweise durch ein Smart-Cut®-Verfahren.
  • Bei verschiedenen Ausführungsformen können die erste Halbleiterschicht 140 und/oder die zweite Halbleiterschicht 160 jeweils ein Halbleitermaterial sein, einschließlich, aber nicht darauf beschränkt, eines Typ-IV-Halbleiters, beispielsweise Silicium (Si) und Germanium (Ge), eines IV-IV-Verbindung-Halbleiters, beispielsweise Silicium-Germanium (SiGe) und Siliciumcarbid (SiC), eines III-V-Verbindung-Halbleiters, beispielsweise Galliumarsenid (GaAs), Galliumnitrid (GaN), Indiumphosphid (InP), III-V-Verbindung-Halbleiter, beispielsweise Cadmiumselenid (CdSe) und Zinksulfid (ZnS), und Kombinationen davon.
  • Bei verschiedenen Ausführungsformen kann die zweite dielektrische Schicht 150 aus einem isolierenden dielektrischen Material hergestellt sein, einschließlich, aber nicht darauf beschränkt, Siliciumoxid (SiO), Siliciumnitrid (SiN), Siliciumoxynitrid (SiON), dielektrische Materialien mit hohem k-Wert mit einer Dielektrizitätskonstante, die höher als jene von Siliciumdioxid (SiO2) ist, dielektrisches Material mit niedrigem k-Wert (z.B. kohlenstoffdotiertes Siliciumoxid (SiO:C)) mit einer Dielektrizitätskonstante, die niedriger als jene von Siliciumdioxid (SiO2) ist, und Kombinationen davon.
  • 2 ist eine Seiten-Schnittansicht, die ein Paar von Back-Gates, die auf der ersten dielektrischen Schicht gebildet sind, und ein Paar von Source/Drains, die auf der zweiten dielektrischen Schicht gebildet sind, gemäß einer Ausführungsform der vorliegenden Erfindung zeigt.
  • Bei verschiedenen Ausführungsformen kann ein Isolationsbereich 170 in dem Substrat 110 gebildet werden, wobei der Isolationsbereich 170 durch die erste dielektrische Schicht 130, die erste Halbleiterschicht 140, die zweite dielektrische Schicht 150 und die zweite Halbleiterschicht 160 gebildet sein kann. Der Isolationsbereich 170 kann durch Bilden eines Grabens durch die erste dielektrische Schicht 130, die erste Halbleiterschicht 140, die zweite dielektrische Schicht 150 und die zweite Halbleiterschicht 160 und Füllen des Grabens mit einem elektrisch isolierenden dielektrischen Material gebildet werden.
  • Bei verschiedenen Ausführungsformen kann der Isolationsbereich 170 aus einem isolierenden dielektrischen Material hergestellt sein, einschließlich, aber nicht darauf beschränkt, Siliciumoxid (SiO), Siliciumnitrid (SiN), Siliciumoxynitrid (SiON), dielektrische Materialien mit hohem k-Wert mit einer Dielektrizitätskonstante, die höher als jene von Siliciumdioxid (SiO2) ist, dielektrisches Material mit niedrigem k-Wert (z.B. kohlenstoffdotiertes Siliciumoxid (SiO:C)) mit einer Dielektrizitätskonstante, die niedriger als jene von Siliciumdioxid (SiO2) ist, und Kombinationen davon.
  • Bei verschiedenen Ausführungsformen kann ein erstes Back-Gate 180 zwischen der ersten dielektrischen Schicht 130 und der zweiten dielektrischen Schicht 150 gebildet werden, wobei das erste Back-Gate 180 durch Entfernen eines Teils der ersten Halbleiterschicht 140, beispielsweise durch eine selektive Ätzung (z.B. nasschemische Ätzung, Trockenplasmaätzung), gebildet werden kann. Ein Metall kann in die durch Entfernen des Teils der ersten Halbleiterschicht 140 gebildete Vertiefung abgeschieden werden oder eine dotierte Halbleiterschicht (n-Typ oder p-Typ) kann durch ein epitaktisches Verfahren unter Verwendung von verbleibenden Teilen der ersten Halbleiterschicht 140 als epitaktische Wachstumsoberflächen gebildet werden.
  • Bei verschiedenen Ausführungsformen kann ein zweites Back-Gate 190 zwischen der ersten dielektrischen Schicht 130 und der zweiten dielektrischen Schicht 150 gebildet werden, wobei das zweite Back-Gate 190 durch Entfernen eines Teils der ersten Halbleiterschicht 140 gebildet werden kann. Das zweite Back-Gate 190 kann an einer Seite des Isolationsbereichs 170 gegenüber dem ersten Back-Gate 180 gebildet werden, wobei der Isolationsbereich 170 das zweite Back-Gate 190 physisch und elektrisch von dem ersten Back-Gate 180 trennt.
  • Bei verschiedenen Ausführungsformen können das erste Back-Gate 180 und das zweite Back-Gate 190 Metallleiter sein, beispielsweise Wolfram (W), Tantal (Ta), Molybdän (Mo), Titanaluminium (TiAl), leitfähige Metallverbindungen, beispielsweise Titannitrid (TiN), oder eine Kombination davon. Das erste Back-Gate 180 und das zweite Back-Gate 190 können durch metallorganische chemische Gasphasenabscheidung (MOCVD), Atomlagenabscheidung (ALD), plasmaverstärkte ALD (PEALD), Niederdruck-CVD (LPCVD) und Kombinationen davon gebildet werden.
  • Bei verschiedenen Ausführungsformen können das erste Back-Gate 180 und das zweite Back-Gate 190 ein Halbleiter sein, der geeignet dotiert ist, um leitfähig zu sein, wobei der Dotierstoff ein n-Typ-Dotierstoff (z.B. Phosphor (P) oder Arsen (As)) oder ein p-Typ-Dotierstoff, beispielsweise Bor (B) oder Indium (In), sein kann. Bei verschiedenen Ausführungsformen mit einem dotierten Halbleiter als die Back-Gates 180, 190 kann die erste dielektrische Schicht 130 durch eine geeignet gegendotierte Wanne ersetzt werden.
  • Bei einer oder mehreren Ausführungsformen kann ein erster dotierter Halbleiterbereich 200 auf der zweiten dielektrischen Schicht 150 gebildet werden, wobei der erste dotierte Halbleiterbereich 200 durch Epitaxie mit Dotierung auf der zweiten Halbleiterschicht 160 und/oder Dotierstoffimplantation der zweiten Halbleiterschicht 160 oder epitaktischen Schicht auf der zweiten Halbleiterschicht 160 gebildet werden kann. Bei verschiedenen Ausführungsformen kann der erste dotierte Halbleiterbereich 200 in situ oder ex situ gebildet werden. Bei verschiedenen Ausführungsformen kann der erste dotierte Halbleiterbereich 200 beispielsweise n-dotiert werden, um eine n-Typ-Feldeffekttransistor-Einheit und NFET zu bilden.
  • Bei einer oder mehreren Ausführungsformen kann ein zweiter dotierter Halbleiterbereich 210 auf der zweiten dielektrischen Schicht 150 gebildet werden, wobei der zweite dotierte Halbleiterbereich 210 durch Epitaxie mit Dotierung auf der zweiten Halbleiterschicht 160 und/oder Dotierstoffimplantation der zweiten Halbleiterschicht 160 oder epitaktischen Schicht auf der zweiten Halbleiterschicht 160 gebildet werden kann. Bei verschiedenen Ausführungsformen kann der zweite dotierte Halbleiterbereich 210 in situ oder ex situ gebildet werden.
  • Bei verschiedenen Ausführungsformen können der erste dotierte Halbleiterbereich 200 und der zweite dotierte Halbleiterbereich 210 ein Halbleitermaterial sein, einschließlich, ohne darauf beschränkt zu sein, eines Typ-IV-Halbleiters, beispielsweise Silicium (Si) und Germanium (Ge), eines IV-IV-Verbindung-Halbleiters, beispielsweise Silicium-Germanium (SiGe) und Siliciumcarbid (SiC), eines III-V-Verbindung-Halbleiters, beispielsweise Galliumarsenid (GaAs), Galliumnitrid (GaN), Indiumphosphid (InP), III-V-Verbindung-Halbleiter, beispielsweise Cadmiumselenid (CdSe) und Zinksulfid (ZnS), und Kombinationen davon. Bei verschiedenen Ausführungsformen kann der zweite dotierte Halbleiterbereich 210 beispielsweise p-dotiert werden, um eine p-Typ-Feldeffekttransistor-Einheit und NFET zu bilden. Ein n-Typ- und ein p-Typ-Feldeffekttransistor können elektrisch gekoppelt werden, um einen CMOS-Schaltkreis zu bilden.
  • Bei verschiedenen Ausführungsformen können eine erste dielektrische Scheibe 220 und eine zweite dielektrische Scheibe 230 auf der zweiten dielektrischen Schicht 150 gebildet werden, um den ersten dotierten Halbleiterbereich 200 und den zweiten dotierten Halbleiterbereich 210 elektrisch von anderen Schichten und anderen Komponenten der Feldeffekttransistor-Einheiten zu isolieren.
  • 3 ist eine Seiten-Schnittansicht, die einen Komplementärer-Metalloxidhalbleiter(CMOS)-Schaltkreis zeigt, der eine Metall-Ferroelektrikum-Metall-Isolator-Halbleiter(MFMIS)-NFET-Feldeffekttransistor-Einheit mit negativer Kapazität und eine Metall-Ferroelektrikum-Metall-Isolator-Halbleiter(MFMIS)-PFET-Feldeffekttransistor-Einheit mit negativer Kapazität gemäß einer Ausführungsform der vorliegenden Erfindung enthält.
  • Bei einer oder mehreren Ausführungsformen kann ein Komplementärer-Metalloxidhalbleiter(CMOS)-Schaltkreis 100 auf einem Trägersubstrat 120 des Substrats 110 gebildet werden, wobei der CMOS-Schaltkreis eine n-Typ-Feldeffekttransistor(NFET)-Einheit und eine p-Typ-Feldeffekttransistor(PFET)-Einheit enthalten kann. Die n-Typ-Feldeffekttransistor(NFET)-Einheit kann eine Feldeffekttransistor-Einheit mit negativer Kapazität (NCFET-Einheit) sein und die p-Typ-Feldeffekttransistor(PFET)-Einheit kann eine Feldeffekttransistor-Einheit mit negativer Kapazität (NCFET-Einheit) sein. Bei verschiedenen Ausführungsformen kann der NFET eine Metall-Ferroelektrikum-Metall-Isolator-Halbleiter(MFMIS)-Feldeffekttransistor-Einheit mit negativer Kapazität sein und kann der PFET eine Metall-Ferroelektrikum-Metall-Isolator-Halbleiter(MFMIS)-Feldeffekttransistor-Einheit mit negativer Kapazität sein. Der NFET und der PFET können auf einem Vollständigverarmtes-Silicium-auf-Isolator(FD-SOI, FDSOI)-Substrat vorliegen.
  • Bei verschiedenen Ausführungsformen kann das Substrat 110 ein Vollständigverarmtes-Silicium-auf-Isolator(FD-SOI, FDSOI)-Substrat mit einer ersten dielektrischen Schicht 130, die eine vergrabene Isolatorschicht sein kann, beispielsweise eine vergrabene Oxidschicht (d.h. BOX-Schicht), auf dem Trägersubstrat 120 mit einem ersten Back-Gate 180 und einem zweiten Back-Gate 190 auf der ersten dielektrischen Schicht 130 sein. Eine zweite dielektrische Schicht 150 kann über dem ersten Back-Gate 180 und dem zweiten Back-Gate 190 liegen, wobei die erste dielektrische Schicht 130 das erste Back-Gate 180 und das zweite Back-Gate 190 elektrisch von dem Trägersubstrat 120 isoliert und die zweite dielektrische Schicht 150 das erste Back-Gate 180 und das zweite Back-Gate 190 elektrisch von einem darüber liegenden ersten Kanalbereich 240 und/oder zweiten Kanalbereich 250 isoliert.
  • Bei verschiedenen Ausführungsformen kann das erste Back-Gate 180 ein Back-Gate eines Feldeffekttransistors bilden, der auf einem ersten Bereich des Substrats 110 gebildet ist, und kann das zweite Back-Gate 190 ein Back-Gate eines Feldeffekttransistors bilden, der auf einem zweiten Bereich des Substrats 110 gebildet ist. Bei verschiedenen Ausführungsformen kann der auf dem ersten Bereich gebildete Feldeffekttransistor ein NFET sein und kann der auf dem zweiten Bereich gebildete Feldeffekttransistor ein PFET sein.
  • Bei verschiedenen Ausführungsformen kann die zweite dielektrische Schicht 150 die Source/Drains, die Gate-Struktur und den Kanalbereich einer Feldeffekttransistor-Einheit elektrisch von dem darunter liegenden Back-Gate 180, 190 isolieren. Die zweite dielektrische Schicht 150 kann eine ursprüngliche Schicht des Substrats 110 sein oder sie kann durch eine konforme Abscheidung, beispielsweise Atomlagenabscheidung (ALD), plasmaverstärkte ALD (PEALD), chemische Gasphasenabscheidung bei niedrigem Druck (LPCVD) und Kombinationen davon, gebildet sein. Bei verschiedenen Ausführungsformen kann die zweite dielektrische Schicht 150 durch Wafer-Bonding, beispielsweise ein Smart-Cut®-Verfahren, gebildet werden.
  • Bei verschiedenen Ausführungsformen kann ein erster Kanalbereich 240 ein Teil der zweiten Halbleiterschicht 160 auf der zweiten dielektrischen Schicht 150 sein. Bei verschiedenen Ausführungsformen kann ein erster Kanalbereich 240 auf der zweiten dielektrischen Schicht 150 liegen, wobei der erste Kanalbereich 240 aus der zweiten Halbleiterschicht 160 auf der zweiten dielektrischen Schicht 150 gebildet sein kann. Der erste Kanalbereich 240 kann durch ein epitaktisches Wachstumsverfahren auf der zweiten Halbleiterschicht 160 gebildet werden.
  • Bei verschiedenen Ausführungsformen kann ein zweiter Kanalbereich 250 ein Teil der zweiten Halbleiterschicht 160 auf der zweiten dielektrischen Schicht 150 sein. Bei verschiedenen Ausführungsformen kann ein zweiter Kanalbereich 250 auf der zweiten dielektrischen Schicht 150 liegen, wobei der zweite Kanalbereich 250 aus der zweiten Halbleiterschicht 160 auf der zweiten dielektrischen Schicht 150 gebildet sein kann. Der zweite Kanalbereich 250 kann durch ein epitaktisches Wachstumsverfahren auf der zweiten Halbleiterschicht 160 gebildet werden.
  • Bei verschiedenen Ausführungsformen können der erste Kanalbereich 240 und der zweite Kanalbereich 250 ein Halbleitermaterial sein, einschließlich, aber nicht darauf beschränkt, eines Typ-IV-Halbleiters, beispielsweise Silicium (Si) und Germanium (Ge), eines IV-IV-Verbindung-Halbleiters, beispielsweise Silicium-Germanium (SiGe) und Siliciumcarbid (SiC), eines III-V-Verbindung-Halbleiters, beispielsweise Galliumarsenid (GaAs), Galliumnitrid (GaN), Indiumphosphid (InP), III-V-Verbindung-Halbleiter, beispielsweise Cadmiumselenid (CdSe) und Zinksulfid (ZnS), und Kombinationen davon.
  • Bei verschiedenen Ausführungsformen kann die zweite dielektrische Schicht 150 eine Dicke in einem Bereich von etwa 2 Nanometer (nm) bis etwa 20 nm oder etwa 2 nm bis etwa 10 nm oder etwa 3 nm bis etwa 5 nm aufweisen, obwohl auch andere Dicken in Betracht gezogen werden. Die Dicke der zweiten dielektrischen Schicht 150 kann ausreichen, um Leckstrom zwischen einem Back-Gate 180, 190 und den Source/Drains 200, 210 und/oder Kanalbereichen 240, 250 der Einheit zu verhindern und zugleich eine ausreichende Spannungsempfindlichkeit bereitzustellen, um die Schwellenspannung Vt der darüber liegenden NFET- oder PFET-Einheit mit der/den Stromversorgungsspannung(en), die für den Chip des integrierten Schaltkreises (IC) verfügbar ist/sind, einzustellen.
  • Bei verschiedenen Ausführungsformen können eine erste dielektrische Scheibe 220 und eine zweite dielektrische Scheibe 230 auf der zweiten dielektrischen Schicht 150 gebildet werden und den ersten Kanalbereich 240 und den zweiten Kanalbereich 250 elektrisch von anderen Schichten und anderen Komponenten der Feldeffekttransistor-Einheiten isolieren.
  • Bei verschiedenen Ausführungsformen können die erste dielektrische Scheibe 220 und die zweite dielektrische Scheibe 230 jeweils aus einem isolierenden dielektrischen Material hergestellt sein, einschließlich, ohne darauf beschränkt zu sein, Siliciumoxid (SiO), Siliciumnitrid (SiN), Siliciumoxynitrid (SiON), dielektrische Materialien mit hohem k-Wert mit einer Dielektrizitätskonstante, die höher als jene von Siliciumdioxid (SiO2) ist, dielektrisches Material mit niedrigem k-Wert (z.B. kohlenstoffdotiertes Siliciumoxid (SiO:C)) mit einer Dielektrizitätskonstante, die niedriger als jene von Siliciumdioxid (SiO2) ist, und Kombinationen davon. Die erste dielektrische Scheibe 220 und die zweite dielektrische Scheibe 230 können das gleiche dielektrische Material wie die zweite dielektrische Schicht 150 sein oder können andere dielektrische Materialien sein, um selektives Ätzen zu ermöglichen.
  • Bei einer oder mehreren Ausführungsformen kann ein Isolationsbereich 170 auf dem Trägersubstrat 120 des Substrats 110 gebildet werden, wobei der Isolationsbereich 170 das erste Back-Gate 180 physisch und elektrisch von dem zweiten Back-Gate 190 trennen kann und den ersten Kanalbereich 240 physisch und elektrisch von dem zweiten Kanalbereich 250 trennen kann. Der Isolationsbereich 170 kann durch die zweite dielektrische Schicht 150, die Back-Gates 180, 190 und die erste dielektrische Schicht 130 zu der Oberfläche des Trägersubstrats 120 gebildet werden. Bei verschiedenen Ausführungsformen kann der Isolationsbereich 170 ein flacher Graben-Isolationsbereich sein.
  • Bei einer oder mehreren Ausführungsformen kann eine Gate-Dielektrikumschicht 260 auf den Source/Drains 200, 210 und den Kanalbereichen 240, 250 für einen NFET und einen PFET gebildet werden. Die Gate-Dielektrikumschicht 260 kann über eine obere Oberfläche des Isolationsbereichs 170 gebildet werden, wobei die Gate-Dielektrikumschicht 260 elektrisches Isolieren der Source/Drain 200 (z.B. n-dotierte Source/Drain) von der Source/Drain 200 (z.B. p-dotierte Source/Drain) unterstützt. Die Gate-Dielektrikumschicht 260 kann durch eine konforme Abscheidung, beispielsweise Atomlagenabscheidung (ALD), plasmaverstärkte ALD (PEALD) oder Niederdruck-CVD (LPCVD), gebildet werden.
  • Bei verschiedenen Ausführungsformen kann die Gate-Dielektrikumschicht 260 aus einem isolierenden dielektrischen Material hergestellt werden, einschließlich, ohne darauf beschränkt zu sein, Siliciumoxid (SiO), Siliciumnitrid (SiN), Siliciumoxynitrid (SiON), dielektrische Materialien mit hohem k-Wert und Kombinationen davon. Bei verschiedenen Ausführungsformen können zu dem Dielektrikum mit hohem k-Wert Metalloxide gehören, beispielsweise Hafniumoxid (HfO), Hafniumsiliciumoxid (HfSiO), Hafniumsiliciumoxynitrid (HfSiON), Lanthanoxid (LaO), Lanthanaluminiumoxid (LaAlO), Zirkoniumoxid (ZrO), Zirkoniumsiliciumoxid (ZrSiO), Zirkoniumsiliciumoxynitrid (ZrSiON), Tantaloxid (TaO), Titanoxid (TiO), Bariumstrontiumtitanoxid (BaSrTiO), Bariumtitanoxid (BaTiO), Strontiumtitanoxid (SrTiO), Yttriumoxid (YO), Aluminiumoxid (AlO), Bleiscandiumtantaloxid (PbScTaO) und Bleizinkniobat (PbZnNbO). Das Material mit hohem k-Wert kann ferner Dotierstoffe enthalten, wie z.B. Lanthan, Aluminium, Magnesium und Kombinationen davon. Bei verschiedenen Ausführungsformen kann die Gate-Dielektrikumschicht 260 mehrere Schichten von dielektrischen Material(ien) enthalten, beispielsweise Siliciumdioxid (SiO2) auf Hafniumdioxid (HfO2).
  • Bei verschiedenen Ausführungsformen kann die Gate-Dielektrikumschicht 260 eine Dicke in einem Bereich von etwa 1 nm bis etwa 3 nm oder etwa 2 nm aufweisen, obwohl auch andere Dicken in Betracht gezogen werden.
  • Bei einer oder mehreren Ausführungsformen kann eine leitfähige Gate-Schicht 270 auf der Gate-Dielektrikumschicht 260 gebildet werden, wobei die leitfähige Gate-Schicht 270 ein Austrittsarbeitsmaterial sein kann, das Metall, beispielsweise Titan (Ti), Tantal (Ta), Wolfram (W), Cobalt (Co), Molybdän (Mo), Titanaluminium (TiAl), eine Metallverbindung, beispielsweise Titannitrid (TiN), Titancarbid (TiC), Tantalnitrid (TaN), Tantalcarbid (TaC), Wolframnitrid (WN), Titanaluminiumnitrid (TiAlN) und Kombinationen davon sein kann. Die leitfähige Gate-Schicht 270 kann durch metallorganische chemische Gasphasenabscheidung (MOCVD), Atomlagenabscheidung (ALD), plasmaverstärkte ALD (PEALD) und Kombinationen davon gebildet werden.
  • Bei verschiedenen Ausführungsformen könnten die Einheiten mit der niedrigsten Vt eine NFET-Austrittsarbeit von etwa 4,3 bis etwa 4,4 eV und eine PFET-Austrittsarbeit von etwa 4,8 bis etwa 4,9 eV aufweisen. Bei verschiedenen Ausführungsformen kann die leitfähige Gate-Schicht 270 eine Austrittsarbeit in einem Bereich von etwa 4,3 bis etwa 4,9 eV aufweisen und als ein gemeinsames internes Metall-Gate (IMG) für sowohl den NFET als auch den PFET dienen. Bei verschiedenen Ausführungsformen könnte die Vt-Einstellung durch die Back-Gates 180, 190 den gleichen Bereich abdecken, indem eine angelegte Spannung verwendet wird, um für eines oder beide von dem NFET und dem PFET eine geeignete Vt zu erhalten.
  • Bei einer oder mehreren Ausführungsformen wird die gleiche leitfähige Gate-Schicht 270 für sowohl den NFET als auch den PFET verwendet, wodurch sich eine höhere Schwellenspannung für eines oder beide der Gates des NFET und/oder PFET ergibt. Auswählen eines Materials für die leitfähige Gate-Schicht 270, das einen mittleren Austrittsarbeitswert für sowohl das NFET- als auch das PFET-Gate liefert, kann den komplementären Kapazitätsabgleich zwischen den Gates und der ferroelektrischen Schicht 280 senken. Das erste Back-Gate 180 und das zweite Back-Gate 190 können als getrennte Back-Gates für den NFET und den PFET dienen, um einzelnes Einstellen der Schwellenspannungen Vt des NFET und des PFET bereitzustellen. Dies kann komplementären Kapazitätsabgleich bereitstellen und zugleich den steilsten Unterschwellenhub liefern.
  • Bei einer nichtbeschränkenden beispielhaften Ausführungsform kann das gemeinsame IMG eine Bandlückenmitte-Austrittsarbeit von etwa 4,6 eV aufweisen, was dazu führen würde, dass sowohl die NFET- als auch die PFET-Vt um etwa 0,3 V eingestellt (z.B. verringert) wird, um die gewünschte Schwellenspannung zu erzielen. Bei einer weiteren nichtbeschränkenden beispielhaften Ausführungsform könnte das gemeinsame IMG eine Austrittsarbeit an einem Ende eines vorgesehenen Bereichs aufweisen (z.B. 4,3 eV für das NFET-Austrittsarbeitsmetall oder 4,9 eV für das PFET-Austrittsarbeitsmetall), der komplementäre FET würde dann die um etwa 0,6 V eingestellte/verringerte Schwellenspannung Vt aufweisen (wenn z.B. das gemeinsame IMG eine vorgegebene Austrittsarbeit von 4,9 eV aufweist, bleibt die Schwellenspannung Vt für den PFET unverändert und die Schwellenspannung Vt für den NFET wird um ~ 0,6 V abgestimmt).
  • Bei verschiedenen Ausführungsformen kann die leitfähige Gate-Schicht 270 eine Dicke in einem Bereich von etwa 1 nm bis etwa 10 nm oder etwa 3 nm bis etwa 5 nm aufweisen, obwohl auch andere Dicken in Betracht gezogen werden. Die Dicke der leitfähigen Gate-Schicht 270 kann ausreichen, um eine kontinuierliche Schicht zu bilden, während Kapazitäten minimiert werden.
  • Bei einer oder mehreren Ausführungsformen kann eine ferroelektrische (FE) Schicht 280 auf der leitfähigen Gate-Schicht 270 gebildet werden, wobei die ferroelektrische Schicht 280 durch physikalische Gasphasenabscheidung (PVD), chemische Gasphasenabscheidung (CVD), plasmaverstärkte CVD (PECVD) und Kombinationen davon gebildet werden kann.
  • Bei verschiedenen Ausführungsformen kann die ferroelektrische Schicht 280 ein ferroelektrisches Material sein, einschließlich, ohne darauf beschränkt zu sein, Hafniumoxid (HfO), Zirkoniumoxid (ZrO), Hafniumzirkoniumoxid (HZO), Hafniumsiliciumoxid (HfSiOx), Bariumtitanat (BaTiO), Kaliumniobat (KNbO), Bismuttitanat (BiTiO) und Kombinationen davon. Die ferroelektrische Schicht 280 stellt eine Schicht mit einer negativen Kapazität vor der durch die leitfähige Gate-Schicht 270 gebildeten Gate-Elektrode bereit, wobei die negative Kapazität die Unterschwellensteilheit und das Verhältnis von Ein-Strom zu Aus-Strom (IEin/IAus) verbessern kann. Dies kann Leckstrom in dem Unterschwellenbereich der Einheit(en) verringern.
  • Bei einer oder mehreren Ausführungsformen kann eine leitfähige Gate-Elektrodenschicht 290 auf der ferroelektrischen Schicht 280 gebildet werden, wobei die leitfähige Gate-Elektrodenschicht 290 ein Metall, beispielsweise Titan (Ti), Tantal (Ta), Wolfram (W), Cobalt (Co), Molybdän (Mo), Titanaluminium (TiAl), eine Metallverbindung, beispielsweise Titannitrid (TiN), Titancarbid (TiC), Tantalnitrid (TaN), Tantalcarbid (TaC), Wolframnitrid (WN), Titanaluminiumnitrid (TiAlN) und Kombinationen davon, sein kann.
  • Bei verschiedenen Ausführungsformen kann die leitfähige Gate-Elektrodenschicht 290 durch metallorganische chemische Gasphasenabscheidung (MOCVD), Atomlagenabscheidung (ALD), plasmaverstärkte ALD (PEALD), Niederdruck-CVD (LPCVD) und Kombinationen davon gebildet werden. Die leitfähige Gate-Elektrodenschicht 290 kann mehrere leitfähige Schichten aus verschiedenen Metallen und/oder Metallverbindungen aufweisen.
  • Bei einer oder mehreren Ausführungsformen kann eine Gate-Struktur einen Stapel mit der Reihenfolge Metall 290/Ferroelektrikum 280/Metall 270/Dielektrikum 260 enthalten, wobei die Gate-Struktur auf sowohl einem NFET als auch einen PFET eines CMOS-Schaltkreises vorliegt. Die Gate-Struktur kann über dem ersten Kanalbereich 240 und dem zweiten Kanalbereich 250 liegen und den Isolationsbereich 170 überspannen, um eine gemeinsame Gate-Struktur zu bilden. Die Kombination von Gate-Struktur-Schichten kann eine Gate-Struktur mit negativer Kapazität bereitstellen und die gemeinsame Gate-Struktur kann einen geeigneten Kapazitätsabgleich bereitstellen.
  • Bei verschiedenen Ausführungsformen kann ein Gate-Seitenwand-Abstandshalter 300 auf der leitfähigen Gate-Elektrodenschicht 290 gebildet werden und die Gate-Struktur des NFET und des PFET umgeben. Bei verschiedenen Ausführungsformen kann der Gate-Seitenwand-Abstandshalter 300 durch eine konforme Abscheidung (z.B. ALD, PEALD) gebildet werden und unter Verwendung einer selektiven richtungsabhängigen Ätzung und/oder von chemisch/mechanischem Polieren (CMP) zurückgeätzt werden. Der Gate-Seitenwand-Abstandshalter 300 kann ein dielektrisches Material sein, beispielsweise Siliciumnitrid (SiN) oder Siliciumoxynitrid (SiON), Siliciumborcarbonitrid (SiBCN) und Kombinationen davon.
  • 4 ist eine Draufsicht, die einen Aufbau der Source/Drains und der Gate-Struktur der NFET-Feldeffekttransistor-Einheit mit negativer Kapazität und der PFET-Feldeffekttransistor-Einheit mit negativer Kapazität gemäß einer Ausführungsform der vorliegenden Erfindung zeigt.
  • Bei verschiedenen Ausführungsformen kann der erste dotierte Halbleiterbereich 200 erste Source/Drains 203 an gegenüberliegenden Seiten des ersten Kanalbereichs 240 bilden und kann der zweite dotierte Halbleiterbereich 210 zweite Source/Drains 213 an gegenüberliegenden Seiten des zweiten Kanalbereichs 250 bilden, wobei die Source/Drains 203, 213 und Kanalbereiche 240, 250 zu dem Isolationsbereich 170 benachbart und parallel dazu ausgerichtet sein können. Bei verschiedenen Ausführungsformen können erste Source/Drains 203 n-Typ-Source/Drains sein und können zweite Source/Drains 213 p-Typ-Source/Drains sein, um einen NFET bzw. einen PFET zu bilden. Die erste dielektrische Scheibe 220 kann zu den ersten Source/Drains 203 benachbart sein und die zweite dielektrische Scheibe 230 kann zu den zweiten Source/Drains 213 benachbart sein. Der Gate-Seitenwand-Abstandshalter 300 kann auf der ersten und der zweiten dielektrischen Scheibe 220, 230 und dem Isolationsbereich 170 liegen.
  • Bei verschiedenen Ausführungsformen kann sich die Gate-Struktur, einschließlich der leitfähigen Gate-Elektrodenschicht 290 und des Gate-Seitenwand-Abstandshalters 300, über die Kanalbereiche 240, 250 und über den Isolationsbereich 170 erstrecken.
  • 5 ist eine Draufsicht, die elektrische Kontakte, die zu den Source/Drains und der Gate-Struktur gebildet sind, gemäß einer Ausführungsform der vorliegenden Erfindung zeigt.
  • Bei verschiedenen Ausführungsformen kann ein Überbrückungskontakt 310 zwischen einer der ersten Source/Drains 203 und einer der zweiten Source/Drains 213 gebildet werden, wobei die erste Source/Drain 203 und die zweite Source/Drain 213 an der gleichen Seite der Gate-Struktur liegen können. Der Überbrückungskontakt 310 kann ein leitfähiges Metall, beispielsweise Wolfram (W), sein.
  • Bei verschiedenen Ausführungsformen kann ein erster Back-Gate-Kontakt 320 zu dem ersten Back-Gate 180 gebildet werden. Der erste Back-Gate-Kontakt 320 kann dafür gestaltet sein, dem ersten Back-Gate 180 eine Spannung zuzuführen.
  • Bei verschiedenen Ausführungsformen kann ein zweiter Back-Gate-Kontakt 330 zu dem zweiten Back-Gate 190 gebildet werden. Der zweite Back-Gate-Kontakt 330 kann dafür gestaltet sein, dem zweiten Back-Gate 190 eine Spannung zuzuführen
  • Bei verschiedenen Ausführungsformen kann ein erster Source/Drain-Kontakt 340 zu der anderen der ersten Source/Drains 203 gebildet werden und kann ein zweiter Source/Drain-Kontakt 350 zu der anderen der zweiten Source/Drains 213 gebildet werden.
  • Bei verschiedenen Ausführungsformen kann ein Gate-Kontakt zu der Gate-Struktur gebildet werden.
  • Die Anordnung von elektrischen Kontakten kann dafür gestaltet sein, einen Komplementärer-Metalloxidhalbleiter(CMOS)-Schaltkreis zu bilden, der eine Metall-Ferroelektrikum-Metall-Isolator-Halbleiter(MFMIS)-NFET-Feldeffekttransistor-Einheit mit negativer Kapazität und eine Metall-Ferroelektrikum-Metall-Isolator-Halbleiter(MFMIS)-PFET-Feldeffekttransistor-Einheit mit negativer Kapazität enthält.
  • 6 ist eine Teil-Ausschnittansicht, die eine Seite des Komplementärer-Metalloxidhalbleiter(CMOS)-Schaltkreises mit Source/Drain- und Back-Gate-Kontakten gemäß einer Ausführungsform der vorliegenden Erfindung darstellt.
  • Bei verschiedenen Ausführungsformen können der Überbrückungskontakt 310, der erste Back-Gate-Kontakt 320, der zweite Back-Gate-Kontakt 330, der erste Source/Drain-Kontakt 340, der zweite Source/Drain-Kontakt 350 und der Gate-Kontakt einen Durchgangskontakt in elektrischem Kontakt mit der entsprechenden Komponente der FET-Einheiten und eine leitfähige Leitung in elektrischem Kontakt mit dem Durchgangskontakt aufweisen. In 6 wird der Überbrückungskontakt 310 vor der Gate-Struktur gezeigt.
  • Bei verschiedenen Ausführungsformen können die erste dielektrische Schicht 130 und die zweite dielektrische Schicht 150 mit dem Isolationsbereich 170 das erste Back-Gate 180 verkapseln, um ein vergrabenes Back-Gate unter n-Typ-Source/Drains 203 zu bilden.
  • Bei verschiedenen Ausführungsformen können der erste Back-Gate-Kontakt 320 und der zweite Back-Gate-Kontakt 330 jeweils ein leitfähiges Metall sein, einschließlich, ohne darauf beschränkt zu sein, Kupfer (Cu), Wolfram (W), Cobalt (Co), Tantal (Ta), Molybdän (Mo) und Kombinationen davon. Die Back-Gate-Kontakte 320, 330 können durch eine Zwischenschichtdielektrikum(ILD)-Schicht 400 und die erste dielektrische Scheibe 220 oder die zweite dielektrische Scheibe 230 treten, um elektrischen Kontakt mit dem ersten Back-Gate 180 bzw. dem zweiten Back-Gate 190 zu bilden.
  • Bei verschiedenen Ausführungsformen kann die Zwischenschichtdielektrikum(ILD)-Schicht 400 aus einem isolierenden dielektrischen Material hergestellt sein, einschließlich, ohne darauf beschränkt zu sein, Siliciumoxid (SiO), Siliciumnitrid (SiN), Siliciumoxynitrid (SiON), dielektrische Materialien mit hohem k-Wert mit einer Dielektrizitätskonstante, die höher als jene von Siliciumdioxid (SiO2) ist, dielektrisches Material mit niedrigem k-Wert (z.B. kohlenstoffdotiertes Siliciumoxid (SiO:C)) mit einer Dielektrizitätskonstante, die niedriger als jene von Siliciumdioxid (SiO2) ist, und Kombinationen davon.
  • 7 ist eine Seiten-Schnittansicht entlang der B-B-Ebene, die die Gate-Struktur über dem Kanalbereich und das Back-Gate unter dem Kanalbereich gemäß einer Ausführungsform der vorliegenden Erfindung zeigt.
  • Bei einer oder mehreren Ausführungsformen kann das zweite Back-Gate 190 innerhalb der ersten Halbleiterschicht 140 gebildet werden, wobei das zweite Back-Gate 190 zwischen der ersten dielektrischen Schicht 130 und dem zweiten Kanalbereich 250 angeordnet ist. Das zweite Back-Gate 190 kann unter dem zweiten Kanalbereich 250 und zwischen den zweiten Source/Drains 213 liegen. Ein Teil des Überbrückungskontakts 310 kann auf den zweiten Source/Drains 213 an einer ersten Seite der Gate-Struktur liegen und ein zweiter Source/Drain-Kontakt 350 kann auf den zweiten Source/Drains 213 an der gegenüberliegenden Seite der Gate-Struktur liegen.
  • Bei einer oder mehreren Ausführungsformen kann der Gate-Stapel aus Metall 290/Ferroelektrikum 280/Metall 270/Dielektrikum 260 auf dem zweiten Kanalbereich 250 eines PFET liegen. Bei verschiedenen Ausführungsformen können Teile des Gate-Seitenwand-Abstandshalters 300 auf den zweiten Source/Drains 213 liegen.
  • Bei verschiedenen Ausführungsformen kann ein zweiter Source/Drain-Kontakt 350 zu einer Source/Drain 213 des PFET gebildet werden und kann ein erster Source/Drain-Kontakt 340 zu einer Source/Drain 203 des NFET gebildet werden.
  • Bei einer oder mehreren Ausführungsformen können das erste Back-Gate 180 und darüber liegende Komponenten der Einheit die gleiche Konfiguration wie für das zweite Back-Gate 190 und die darüber liegende Einheit gezeigt aufweisen.
  • Bei verschiedenen Ausführungsformen kann ein erster Source/Drain-Kontakt 340 zu einer ersten Source/Drain 203 an einer Seite der Gate-Struktur des NFET gebildet werden.
  • 8 ist ein Schaubild, das Kapazitätsabgleich für die Kombination der NFET-Gate-Kapazität und der PFET-Gate-Kapazität ohne Vt-Korrektur zeigt, wobei der NFET und der PFET eine Gate-Struktur, die ein Austrittsarbeitsmaterial enthält, gemeinsam nutzen, gemäß einer Ausführungsform der vorliegenden Erfindung.
  • Ein ferroelektrischer Kondensator, der mit dem Gate-Stapel eines MOS-Transistors verbunden ist, erzeugt eine Reihenverbindung zwischen CFE und CMOS. Die negative Kapazität eines Ferroelektrikums kann stabilisiert werden, wenn sie in Reihe mit einem positiven Kondensator mit geeignetem Wert platziert wird. Um eine negative Kapazität zu erzielen, weist die Ladelinie des Baseline-Transistors eine Überkreuzung mit dem negativen Anstieg der Polarisation auf. Der negative Wert von CFE sollte daher gut mit CMOS abgeglichen sein. Dies kann die parallele komplementäre FET-Kapazität nutzen, um verbesserten CGate-zu-CFE-Abgleich über den gesamten Vein-Scanbereich zu erzielen.
  • 8 zeigt Kapazitätsabgleich für die Kombination der NFET-Gate-Kapazität und der PFET-Gate-Kapazität ohne Vt-Korrektur (z.B. interne Bandlückenmitte-Austrittsarbeit des Metall-Gates ~ 4,6 eV ohne Back-Gate-Vorspannung).
  • Bei verschiedenen Ausführungsformen ist die leitfähige Gate-Schicht 270 das interne Metall-Gate (IMG), das eine Austrittsarbeit aufweist, die zwischen dem NFET und dem PFET gemeinsam genutzt wird. Bei einer oder mehreren Ausführungsformen kann die Austrittsarbeit der leitfähigen Gate-Schicht 270 in Kombination mit anderen Parametern der NFET- und PFET-Einheiten ausgewählt werden, um die Kapazität der ferroelektrischen Schicht 280 abzugleichen. Der ausgewählte Austrittsarbeitswert der leitfähigen Gate-Schicht 270 wird zu etwas an Trennung der NFET- und PFET-C-V-Kurven führen. „Kapazitätsabgleich“ erfolgt über die Auswahl von dielektrischem und ferroelektrischem Material und der Dicke. Wir können dies durch komplementären Kapazitätsabgleich durch Verringern der NFET- und PFET-Vt zum Abflachen der gemeinsamen C-V-Kurve ergänzen. Die kombinierte Gate-Kapazität ist die Summe der PFET-Gate-Kapazität und der NFET-Gate-Kapazität. Jede dieser Gate-Kapazitäten kann in Reihe mit der Kapazität der ferroelektrischen Schicht 280 vorliegen.
  • 9 ist ein Schaubild, das Kapazitätsabgleich für die Kombination der NFET-Gate-Kapazität und der PFET-Gate-Kapazität mit einer geeigneten angelegten Back-Gate-Vorspannung zeigt, wobei der NFET und der PFET eine Gate-Struktur, die ein Austrittsarbeitsmaterial enthält, gemeinsam nutzen, gemäß einer Ausführungsform der vorliegenden Erfindung.
  • Bei verschiedenen Ausführungsformen können das erste Back-Gate 180 und das zweite Back-Gate 190 verwendet werden, um eine geeignete Back-Gate-Vorspannung an einen oder beide von dem NFET und dem PFET anzulegen, um die gemeinsame C-V-Kurve durch einzelnes Einstellen der Vt-Werte flacher zu machen.
  • 10 ist ein Block/Flussdiagramm, das ein Herstellungsverfahren für einen Komplementärer-Metalloxidhalbleiter(CMOS)-Schaltkreis ist, der eine Metall-Ferroelektrikum-Metall-Isolator-Halbleiter(MFMIS)-NFET-Feldeffekttransistor-Einheit mit negativer Kapazität und eine Metall-Ferroelektrikum-Metall-Isolator-Halbleiter(MFMIS)-PFET-Feldeffekttransistor-Einheit mit negativer Kapazität enthält, gemäß einer Ausführungsform der vorliegenden Erfindung.
  • Bei Block 910 können das erste Back-Gate 180 und das zweite Back-Gate 190 in der ersten Halbleiterschicht 140 und auf der ersten dielektrischen Schicht 130 gebildet werden. Das erste Back-Gate 180 und das zweite Back-Gate 190 können durch Ersetzen eines Teils der Halbleiterschicht 140 durch ein Metall oder dotiertes Halbleitermaterial gebildet werden.
  • Bei Block 920 kann eine Dummy-Gate-Dielektrikumschicht auf den Bereichen der zweiten Halbleiterschicht 160 gebildet werden, die zu dem ersten Kanalbereich 240 und/oder dem zweiten Kanalbereich 250 werden.
  • Bei Block 930 können ein Dummy-Gate und ein Gate-Seitenwand-Abstandshalter 300 auf der Dummy-Gate-Dielektrikumschicht gebildet werden.
  • Bei Block 940 können ein erstes Paar von Source/Drains 203 und ein zweites Paar von Source/Drains 213 in der zweiten Halbleiterschicht 160 an gegenüberliegenden Seiten des Dummy-Gates und des Seitenwand-Abstandshalters gebildet werden. Das erste Paar von Source/Drains 203 und das zweite Paar von Source/Drains 213 können durch Dotierstoffimplantation in Bereiche der zweiten Halbleiterschicht 160 an gegenüberliegenden Seiten des ersten Kanalbereichs 240 und/oder des zweiten Kanalbereichs 250 gebildet werden.
  • Bei Block 950 können das Dummy-Gate und die Dummy-Gate-Dielektrikumschicht unter Verwendung von selektiven Ätzung(en) entfernt werden.
  • Bei Block 960 kann eine Gate-Dielektrikumschicht 260 auf der zweiten Halbleiterschicht 160 innerhalb des Gate-Seitenwand-Abstandshalters 300 gebildet werden.
  • Bei Block 970 kann eine leitfähige Gate-Schicht 270 auf der Gate-Dielektrikumschicht 260 innerhalb des Gate-Seitenwand-Abstandshalters 300 gebildet werden.
  • Bei Block 980 kann eine ferroelektrische Schicht 280 auf der leitfähigen Gate-Schicht 270 gebildet werden.
  • Bei Block 990 kann eine leitfähige Gate-Elektrodenschicht 290 auf der ferroelektrischen Schicht 280 gebildet werden.
  • Auf den Oberflächen der auf dem Substrat gebildeten Elemente kann eine ILD-Schicht 400 gebildet werden.
  • Bei verschiedenen Ausführungsformen können ein Überbrückungskontakt 310, ein erster Back-Gate-Kontakt 320, ein zweiter Back-Gate-Kontakt 330, ein erster Source/Drain-Kontakt 340, ein zweiter Source/Drain-Kontakt 350 und ein Gate-Kontakt in der ILD-Schicht zu den entsprechenden Elementen der Einheit gebildet werden.
  • Zur Herstellung der Endstruktur könnte auch ein „Gate-first“-Verfahrensablauf verwendet werden.
  • Die vorliegenden Ausführungsformen können einen Bauplan für einen Chip mit einem integrierten Schaltkreis einschließen, der in einer graphischen Computerprogrammiersprache erzeugt und in einem Computerspeichermedium (wie z.B. einer Scheibe, einem Band, einer physischen Festplatte oder einer virtuellen Festplatte, wie z.B. in einem Speicherzugriffnetzwerk) gespeichert sein kann. Wenn der Planer keine Chips oder die für die Herstellung von Chips verwendeten photolithographischen Masken herstellt, kann der Planer den erhaltenen Bauplan durch physische Mittel (z.B. durch Bereitstellen einer Kopie des Speichermediums, das den Bauplan speichert) oder elektronisch (z.B. durch das Internet) direkt oder indirekt an derartige Unternehmen übermitteln. Der gespeicherte Bauplan wird dann in das entsprechende Format (z.B. GDSII) für die Herstellung von photolithographischen Masken umgewandelt, die gewöhnlich mehrere Kopien des betreffenden Bauplans des Chips, der auf einem Wafer gebildet werden soll, enthalten. Die photolithographischen Masken werden zum Definieren von Bereichen des Wafers (und/oder der Schichten darauf), die geätzt oder auf andere Weise bearbeitet werden sollen, verwendet.
  • Wie hierin beschriebene Verfahren können bei der Herstellung von Chips mit integrierten Schaltkreisen verwendet werden. Die erhaltenen Chips mit integrierten Schaltkreisen können von dem Hersteller in Rohwaferform (d.h. als einzelner Wafer, der mehrere unverpackte Chips aufweist), als nacktes Die oder in einer verpackten Form verteilt werden. In dem letzteren Fall ist der Chip in einer Einzelchip-Packung (wie z.B. einem Kunststoffträger mit Leitungen, die an einer Hauptplatine oder einem anderen übergeordneten Träger befestigt sind) oder in einer Mehrchip-Packung (wie z.B. einem Keramikträger, der eines oder beide von Oberflächenverbindungen oder vergrabenen Verbindungen aufweist) montiert. In jedem Fall wird der Chip dann mit anderen Chips, diskreten Schaltkreiselementen und/oder anderen Signalverarbeitungseinheiten als Teil (a) eines Zwischenprodukts, wie z.B. einer Hauptplatine, oder (b) eines Endprodukts integriert. Das Endprodukt kann ein beliebiges Produkt sein, das Chips mit integrierten Schaltkreisen enthält, in dem Bereich von Spielzeug und anderen Low-End-Anwendungen bis hin zu fortgeschrittenen Computerprodukten mit einer Anzeige, einer Tastatur oder einer anderen Eingabeeinheit und einem Zentralprozessor.
  • Ferner ist zu beachten, dass Materialverbindungen in der Form von aufgelisteten Elementen beschrieben werden, z.B. SiGe. Diese Verbindungen decken verschiedene Anteile der Elemente in der Verbindung ab, z.B. deckt SiGe SixGe1-x ab, wobei x kleiner als oder gleich 1 ist, und so weiter. Zusätzlich kann die Verbindung auch andere Elemente enthalten und immer noch den vorliegenden Grundgedanken entsprechen. Die Verbindungen mit zusätzlichen Elementen werden hierin als Legierungen bezeichnet.
  • In einem Beispiel wird ein Komplementärer-Metalloxidhalbleiter(CMOS)-Schaltkreis bereitgestellt, der aufweist: eine erste dielektrische Schicht zwischen einem Trägersubstrat und einem ersten Back-Gate; eine Gate-Dielektrikumschicht auf einem ersten Kanalbereich über dem ersten Back-Gate; ein erstes Paar von Source/Drains an gegenüberliegenden Seiten des ersten Kanalbereichs; und eine leitfähige Gate-Schicht mit einem Austrittsarbeitswert und eine ferroelektrische Schicht auf der Gate-Dielektrikumschicht, wobei das erste Back-Gate eine Schwellenspannung für den ersten Kanalbereich abstimmen kann. Der Schaltkreis kann ferner ein zweites Back-Gate auf der ersten dielektrischen Schicht und einen zweiten Kanalbereich über dem zweiten Back-Gate aufweisen. Der Schaltkreis kann ferner ein zweites Paar von Source/Drains an gegenüberliegenden Seiten des zweiten Kanalbereichs aufweisen, wobei das erste Paar von Source/Drains n-dotiert ist und das zweite Paar von Source/Drains p-dotiert ist. Der Schaltkreis kann ferner einen Isolationsbereich auf dem Trägersubstrat aufweisen, der das erste Back-Gate von dem zweiten Back-Gate trennt und den ersten Kanalbereich von dem zweiten Kanalbereich trennt. Die Gate-Dielektrikumschicht kann auf dem ersten Kanalbereich und dem zweiten Kanalbereich liegen. Die leitfähige Gate-Schicht kann einen vorgegebenen Austrittsarbeitswert in einem Bereich von 4,3 bis 4,9 eV aufweisen. Der Schaltkreis kann ferner einen Überbrückungskontakt auf einer von dem ersten Paar von Source/Drains an gegenüberliegenden Seiten des ersten Kanalbereichs und auf einer von dem zweiten Paar von Source/Drains an gegenüberliegenden Seiten des zweiten Kanalbereichs aufweisen, wobei der Überbrückungskontakt eine elektrische Verbindung zwischen der einen von dem ersten Paar von Source/Drains und der einen von dem zweiten Paar von Source/Drains bildet, um den Komplementärer-Metalloxidhalbleiter(CMOS)-Schaltkreis zu bilden.

Claims (13)

  1. Komplementärer-Metalloxidhalbleiter(CMOS)-Schaltkreis (100), aufweisend: einen Isolationsbereich (170) auf einem Trägersubstrat (120), der ein erstes Back-Gate (180) von einem zweiten Back-Gate (190) trennt; eine Gate-Dielektrikumschicht (260) auf einem ersten Kanalbereich (240) und einem zweiten Kanalbereich (250); eine gemeinsame leitfähige Gate-Schicht (270) mit einem Austrittsarbeitswert auf der Gate-Dielektrikumschicht über dem ersten Kanalbereich und dem zweiten Kanalbereich; und eine gemeinsame ferroelektrische Schicht (280) auf der Gate-Dielektrikumschicht, wobei das erste Back-Gate eine Schwellenspannung für den ersten Kanalbereich abstimmen kann und das zweite Back-Gate eine Schwellenspannung für den zweiten Kanalbereich abstimmen kann.
  2. Schaltkreis nach Anspruch 1, ferner aufweisend eine erste dielektrische Schicht (130) zwischen dem Trägersubstrat und dem ersten Back-Gate und zwischen dem Trägersubstrat und dem zweiten Back-Gate.
  3. Schaltkreis nach Anspruch 1, ferner aufweisend ein erstes Paar von Source/Drains (203) an gegenüberliegenden Seiten des ersten Kanalbereichs.
  4. Schaltkreis nach Anspruch 3, ferner aufweisend ein zweites Paar von Source/Drains (213) an gegenüberliegenden Seiten des zweiten Kanalbereichs.
  5. Schaltkreis nach Anspruch 4, wobei das erste Paar von Source/Drains n-dotiert ist und das zweite Paar von Source/Drains p-dotiert ist.
  6. Schaltkreis nach Anspruch 5, wobei die leitfähige Gate-Schicht einen vorgegebenen Austrittsarbeitswert in einem Bereich von etwa 4,3 bis etwa 4,9 eV aufweist.
  7. Schaltkreis nach Anspruch 1, wobei die ferroelektrische Schicht ein ferroelektrisches Material ausgewählt aus der Gruppe bestehend aus Hafniumoxid (HfO), Zirkoniumoxid (ZrO), Hafniumzirkoniumoxid (HZO), Hafniumsiliciumoxid (HfSiOx), Bariumtitanat (BaTiO), Kaliumniobat (KNbO), Bismuttitanat (BiTiO) und Kombinationen davon ist.
  8. Schaltkreis nach Anspruch 7, ferner aufweisend einen Überbrückungskontakt (310) auf einer von dem ersten Paar von Source/Drains (203) an gegenüberliegenden Seiten des ersten Kanalbereichs und auf einer von dem zweiten Paar von Source/Drains (213) an gegenüberliegenden Seiten des zweiten Kanalbereichs, wobei der Überbrückungskontakt eine elektrische Verbindung zwischen der einen von dem ersten Paar von Source/Drains und der einen von dem zweiten Paar von Source/Drains bildet, um den Komplementärer-Metalloxidhalbleiter(CMOS)-Schaltkreis zu bilden.
  9. Verfahren zur Herstellung eines komplementären Metalloxidhalbleiter (CMOS) Schaltkreises, aufweisend: Bilden eines ersten Back-Gates (180) und eines zweiten Back-Gates (190) zwischen einer ersten dielektrischen Schicht (130) und einer zweiten dielektrische Schicht (150) auf einem Trägersubstrat; Bilden (940) eines ersten Paars von Source/Drains (203) an gegenüberliegenden Seiten eines ersten Kanalbereichs (240), wobei der erste Kanalbereich über dem ersten Back-Gate liegt; Bilden (940) eines zweiten Paars von Source/Drains (213) an gegenüberliegenden Seiten eines zweiten Kanalbereichs (250), wobei der zweite Kanalbereich über dem zweiten Back-Gate liegt; Bilden (960) einer Gate-Dielektrikumschicht (260) auf dem ersten Kanalbereich und dem zweiten Kanalbereich; Bilden (970) einer leitfähigen Gate-Schicht (270) mit einem Austrittsarbeitswert auf der Gate-Dielektrikumschicht; und Bilden (980) einer ferroelektrischen Schicht (280) auf der leitfähigen Gate-Schicht.
  10. Verfahren nach Anspruch 9, ferner aufweisend Bilden (990) einer leitfähigen Gate-Elektrodenschicht (290) auf der ferroelektrischen Schicht, wobei die ferroelektrische Schicht einen Bereich von negativer Kapazität aufweist.
  11. Verfahren nach Anspruch 10, wobei die leitfähige Gate-Schicht ein Austrittsarbeitsmaterial ausgewählt aus der Gruppe bestehend aus Titan (Ti), Tantal (Ta), Wolfram (W), Cobalt (Co), Molybdän (Mo), Titanaluminium (TiAl), Titannitrid (TiN), Titancarbid (TiC), Tantalnitrid (TaN), Tantalcarbid (TaC), Wolframnitrid (WN), Titanaluminiumnitrid (TiAlN) und Kombinationen davon ist.
  12. Verfahren nach Anspruch 9, ferner aufweisend Bilden eines ersten Back-Gate-Kontakts (320) zu dem ersten Back-Gate und eines zweiten Back-Gate-Kontakts (330) zu dem zweiten Back-Gate.
  13. Verfahren nach Anspruch 12, ferner aufweisend Bilden eines Überbrückungskontakts (310) auf einer von dem ersten Paar von Source/Drains an gegenüberliegenden Seiten des ersten Kanalbereichs und auf einer von dem zweiten Paar von Source/Drains an gegenüberliegenden Seiten des zweiten Kanalbereichs, wobei der Überbrückungskontakt eine elektrische Verbindung zwischen der einen von dem ersten Paar von Source/Drains und der einen von dem zweiten Paar von Source/Drains bildet, um den Komplementärer-Metalloxidhalbleiter(CMOS)-Schaltkreis zu bilden.
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