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DE102010000354B4 - Halbleitereinrichtungen - Google Patents

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DE102010000354B4
DE102010000354B4 DE102010000354.9A DE102010000354A DE102010000354B4 DE 102010000354 B4 DE102010000354 B4 DE 102010000354B4 DE 102010000354 A DE102010000354 A DE 102010000354A DE 102010000354 B4 DE102010000354 B4 DE 102010000354B4
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Abstract

Halbleitereinrichtung (100), aufweisend:• ein Substrat (102) mit einer Hauptprozessieroberfläche (104);• einen ersten Source/Drain-Bereich (106), aufweisend ein erstes Material eines ersten Leitfähigkeitstyps;• einen zweiten Source/Drain-Bereich (108), aufweisend ein zweites Material eines zweiten Leitfähigkeitstyps, wobei der zweite Leitfähigkeitstyps unterschiedlich ist zu dem ersten Leitfähigkeitstyp, wobei der zweite Source/Drain-Bereich (108) lateral in einem Abstand zu dem ersten Source/Drain-Bereich (106) angeordnet ist;• einen Body-Bereich (110), elektrisch gekoppelt zwischen den ersten Source/Drain-Bereich (106) und den zweiten Source/Drain-Bereich (108);• ein Gate-Dielektrikum (112), angeordnet auf oder über dem Body-Bereich (110); und• einen Gate-Bereich (114), angeordnet auf oder über dem Gate-Dielektrikum (112); wobei der Gate-Bereich (114) mit zumindest einem Teil des Source/Drain-Bereichs (106) und mit einem Teil des Body-Bereichs (110) überlappt in einer Richtung, die senkrecht ist zu der Hauptprozessieroberfläche (104) des Substrats (102);wobei ein Teil des Body-Bereichs (110) ein Tunnel-Bereich ist, welcher elektrisch gekoppelt ist zwischen den ersten Source/Drain-Bereich (106) und den restlichen Teil des Body-Bereichs (110);wobei der Gate-Bereich (114) überlappt mit zumindest einem Teil des ersten Source/Drain-Bereichs (106) und mit einem Teil des Tunnel-Bereichs (202) in der Richtung, die senkrecht ist zu der Hauptprozessieroberfläche (104) des Substrats (102);wobei der Tunnel-Bereich (202) ein anderes Material aufweist als das erste Material des ersten Leitfähigkeitstyps.

Description

  • Verschiedene Ausführungsformen betreffen im Allgemeinen Halbleitereinrichtungen.
  • Ein Herunterskalieren eines integrierten Schaltkreises (IC) und ein Miniaturisieren von mobilen Systemen werden behindert durch die Grenze bei der Reduktion der Versorgungsspannung VDD und der Signalspannung von ungefähr 1 Volt (V). Dies ist auf das Erfordernis zurückzuführen, dass das Verhältnis des „An“-Stroms (Ian) zu „Aus“-Strom (Iaus) üblicherweise einen Verhältniswert von ungefähr 107 übersteigen muss, um einen niedrigen Strom- und Energieverbrauch zu gewährleisten, und um damit einen langen Stand-by-Betrieb und ein geringes Aufheizen des ICs zu gewährleisten. Das Unterschwellenschwingen, welches den Übergang von dem AusZustand zu dem An-Zustand bestimmt, sollte in einem Bereich liegen von ungefähr 63 mV/Dekade. Dies ist eine physikalische Grenze für die herkömmlichen Halbleitereinrichtungen, die für derzeitige ICs verwendet werden. Zur gleichen Zeit ist es gewünscht, dass der An-Zustand mehrere 100 µA/µm liefert, idealerweise mehr als 500 µA/µm für NFET (n-Kanal Feldeffekttransistor)-Einrichtungen, um Leistungsanforderungen verschiedener elektronischer Systeme zu genügen. Somit ist es für diese Anwendungen keine Lösung, den Transistor in der Nähe oder sogar unterhalb des Schwellenbereichs zu betreiben. Es ist wünschenswert, Halbleitereinrichtungen bereitzustellen, die ein wesentlich schwächeres Unterschwellenschwingen zeigen (beispielsweise in einem Bereich von ungefähr 10 mV/Dekade bis ungefähr 15 mV/Dekade) und die einen großen An-Strom bereitstellen. Es ist gewünscht, die Versorgungsspannung auf Werte zu skalieren hinunter bis ungefähr 0,3 V bis ungefähr 0,4 V, ohne dass ein Verlust an Performanz auftritt. Dies wird den aktiven Stromverbrauch verringern (welcher proportional ist zu dem Produkt der Kapazität und dem Quadrat der Betriebsspannung) verglichen mit einem integrierten Schaltkreis, der bei einer Spannung von 1 Volt betrieben wird, um fast eine Größenordnung.
  • Ein herkömmlicher Typ eines Transistors für diesen Zweck ist der sogenannte Tunnel-Feldeffekttransistor (TFET). Das Konzept eines TFET basiert üblicherweise auf einer pin-Diode in Rückwärtspolung, wobei der i-Bereich mittels eines Gates gesteuert wird. Wenn der Inversionskanal an der Oberfläche des i-Bereichs gebildet wird, dann sind die Energiebandränder in einer Weise gebogen, dass ein starkes Band-zu-Band-Tunneln auftritt. Der Tunnelmechanismus wird üblicherweise nicht bestimmt von eV/kT. Somit können Unterschwellenschwingungen erreicht werden, die erheblich unterhalb von 63 mV/Dekade liegen. In einem herkömmlichen TFET wurde ein Unterschwellenschwingen von bis zu 10 mV/Dekade erreicht. Jedoch wird dieser herkömmliche TFET üblicherweise nicht in Standard-CMOS(komplementärer Metalloxid-Halbleiter, Complementary Metal Oxide Semiconductor)-Schaltkreisen verwendet aufgrund seines sehr niedrigen An-Stroms bei der gewünschten Spannung. Dies gilt für alle herkömmlichen TFETs, welche unterschiedliche Strukturen aufweisen können, wie beispielsweise ein lateraler TFET, ein vertikaler TFET, oder ein FIN-TFET. Typische Werte eines siliziumbasierten TFETs liegen in einem Bereich vom mehreren 10 nA/ µm bis ungefähr 100 nA/µm.
  • Eine Verbesserung um zwei bis drei Größenordnungen wurde erreicht durch die Verwendung von Silizium-Germanium (SiGe) in dem Source-Bereich eines TFET. Dieser herkömmlicherweise als HT-FET bezeichnete Transistor kann mehrere 1 µA/µm bis 10 µA/µm erreichen bei einer Betriebsspannung VDD von ungefähr 0,4 V. Der HT-FET hat auch ein gutes Gatelängen-Skalierungsverhalten bewiesen. Jedoch ist sogar für den HT-FET der An-Strom noch immer zu niedrig für bei extrem niedrigen Spannungen betriebenen Systemen, die betrieben werden bei einer Betriebsfrequenz von mehreren 10 MHz bis 100 MHz, was einen An-Strom erfordert von ungefähr einigen 100 µA/ µm bei einer Betriebsspannung VDD von ungefähr 0,4 V.
  • Eine andere herkömmliche Einrichtung, die ein geringes Unterschwellenschwingen zeigt, ist die sogenannte IMOS (Wirkungs-Ionisations-Metalloxid-Halbleiter, Impact Ionization Metal Oxide Semiconductor)-Einrichtung, welche basiert auf dem Treiben der Einrichtung in den Avalanche-Multiplikationsbereich. Jedoch erfordert dieser üblicherweise eine große Source-zu-Drain-Spannung von über 1 V, sogar wenn die Gate-Spannung (VG) gering sein kann. Dies passt jedoch nicht zu der Anforderung einer maximalen VG = VD (Drain-Spannung) = VDD, die in einem Bereich von 0,3 V bis 0,4 V liegen soll.
  • Die US 2007/0178650 A1 beschreibt einen Tunnel-Feldeffekttransistor, bei dem für die Source- und Drain-Gebiete unterschiedliche Materialien entgegengesetzter Leitfähigkeitstypen eingesetzt werden. Zwischen dem Source- und Drain-Gebiet ist ein Kanalbereich angeordnet, der einen Gate-Stapel über dem Kanalbereich aufweist.
  • Die US 7 465 976 B2 beschreibt eine ähnliche Anordnung wie die US 2007/0178650 A1 . Drain- und Source-Gebiete können asymmetrisch ausgebildet sein.
  • Die US 4 675 711 A beschreibt einen Tief-Temperatur-Tunnel-Feldeffekttransistor, bei dem das Gate in einem Graben zwischen Source- und Drain-Bereichen angeordnet ist. Die Energiebandlücke in der dünnen Schichten des Tunnel- (bzw. Body-) Bereichs weicht von der des massiven Materials ab und kann über die Schichtdicke in einem weiten Bereich eingestellt werden.
  • Die US 2009/0026553 A1 beschreibt die Verwendung von Materialen mit unterschiedlichen Energiebandlücken in Tunnel-Feldeffekttransistoren.
  • Ausführungsbeispiele der Erfindung sind in den Figuren dargestellt und werden im Folgenden näher erläutert. In den Figuren bezeichnen gleiche Bezugszeichen im Allgemeinen gleiche Elemente über alle Figuren und verschiedenen Ansichten hinweg. Die Figuren sind nicht notwendigerweise maßstabsgetreu, es wurde stattdessen Wert darauf gelegt, die der Erfindung zu Grunde liegenden Prinzipien zu erläutern.
  • Es zeigen
    • 1 eine Halbleitereinrichtung gemäß einem Ausführungsbeispiel;
    • 2 eine Halbleitereinrichtung gemäß einem anderen Ausführungsbeispiel;
    • 3 eine Halbleitereinrichtung gemäß noch einem anderen Ausführungsbeispiel;
    • 4 eine Halbleitereinrichtung gemäß noch einem anderen Ausführungsbeispiel;
    • 5A und 5B Diagramme, die ein Energiebanddiagramm darstellen für einen Silizium-TFET (5A) und einen HT-FET (5B);
    • 6A bis 6C die Abhängigkeit einer Erhöhung des An-Stroms einer TFET-Einrichtung von einer Halo-Dotierung für verschiedene TFET-Einrichtungs-Varianten;
    • 7 eine Implementierung eines Ausführungsbeispiels einer lateralen TFET-Halbleitereinrichtung;
    • 8 eine andere Implementierung eines Ausführungsbeispiels einer lateralen TFET-Halbleitereinrichtung;
    • 9A bis 9G einen Prozessfluss zum Herstellen der lateralen TFET-Halbleitereinrichtung gemäß 8;
    • 10 eine Halbleitereinrichtung gemäß noch einem anderen Ausführungsbeispiel;
    • 11 eine Implementierung einer Halbleitereinrichtung gemäß dem Ausführungsbeispiel von 10;
    • 12 eine andere Implementierung einer Halbleitereinrichtung gemäß dem Ausführungsbeispiel von 10;
    • 13 noch eine andere Implementierung einer Halbleitereinrichtung gemäß dem Ausführungsbeispiel von 10;
    • 14 eine Draufsicht auf eine nicht-ambipolare n-Typ-TFET-Halbleitereinrichtung mit Halo-Dotierung gemäß einem Ausführungsbeispiel;
    • 15 eine Draufsicht auf eine ambipolare n-Typ-TFET-Halbleitereinrichtung mit Halo-Dotierung gemäß einem Ausführungsbeispiel;
    • 16 eine Halbleitereinrichtung gemäß noch einem anderen Ausführungsbeispiel;
    • 17A eine Implementierung einer Halbleitereinrichtung gemäß dem in 16 gezeigten Ausführungsbeispiel;
    • 17B ein graduiertes Profil des Ge-Inhalts in dem Body-Bereich der Implementierung einer Halbleitereinrichtung, wie sie in 17A dargestellt ist;
    • 18 eine Halbleitereinrichtung gemäß noch einem anderen Ausführungsbeispiel;
    • 19 eine Halbleitereinrichtung gemäß noch einem anderen Ausführungsbeispiel;
    • 20 eine Draufsicht auf eine nicht-ambipolare p-Typ-TFET-Halbleitereinrichtung gemäß einem Ausführungsbeispiel;
    • 21 ein Diagramm, welches das graduierte SiGe-Konzentrationsprofil in dem Kanalbereich gemäß einem Ausführungsbeispiel für die TFET-Halbleitereinrichtung von 20 darstellt;
    • 22 eine Draufsicht auf eine nicht-ambipolare n-Typ-TFET-Halbleitereinrichtung gemäß einem Ausführungsbeispiel;
    • 23 ein Diagramm, welches das graduierte SiGe-Konzentrationsprofil in dem Kanalbereich gemäß einem Ausführungsbeispiel für die TFET-Halbleitereinrichtung von 22 darstellt; und
    • 24 eine Halbleitereinrichtung gemäß noch einem anderen Ausführungsbeispiel.
  • Die folgende detaillierte Beschreibung nimmt Bezug auf die beigefügten Figuren, die beispielhaft spezifische Details und Ausführungsbeispiele zeigen, in denen die Erfindung ausgeführt werden kann. Diese Ausführungsbeispiele werden in ausreichendem Detail beschrieben, so dass ein Fachmann die Erfindung ausführen kann. Andere Ausführungsbeispiele können verwendet werden und es können strukturelle, logische und elektrische Veränderungen vorgenommen werden, ohne den Bereich der Erfindung zu verlassen. Die verschiedenen Ausführungsbeispiele sind nicht notwendigerweise einander ausschließend, da einige Ausführungsbeispiele mit einem oder mit mehren anderen Ausführungsbeispielen kombiniert werden können, so dass sie neue Ausführungsbeispiele bilden.
  • Obwohl verschiedene Ausführungsbeispiele, die im Folgenden im größeren Detail beschrieben werden, auf einem Tunnel-Feldeffekttransistor (TFET) basieren, ist anzumerken, dass diese Ausführungsbeispiele nicht darauf beschränkt sind.
  • Das Konzept eines TFET basiert üblicherweise auf einer pin-Diode in Umkehrpolarität, wobei der i-Bereich (welcher in verschiedenen Ausführungsbeispielen mittels des Body-Bereichs gebildet werden kann) mittels eines Gate-Bereichs gesteuert wird.
  • 1 zeigt eine Halbleitereinrichtung 100 gemäß einem Ausführungsbeispiel. In einem Ausführungsbeispiel ist die Halbleitereinrichtung 100 eingerichtet als ein TFET und kann aufweisen ein Substrat 102, welches eine Hauptprozessieroberfläche 104 aufweist. Die Halbleitereinrichtung 100 kann ferner aufweisen einen ersten Source/Drain-Bereich 106 (beispielsweise einen Source-Bereich 106) aufweisend ein erstes Material eines ersten Leitfähigkeitstyps, und einen zweiten Source/Drain-Bereich 108 (beispielsweise einen Drain-Bereich 108) aufweisend ein zweites Material eines zweiten Leitfähigkeitstyps, wobei der zweite Leitfähigkeitstyp unterschiedlich ist zu dem ersten Leitfähigkeitstyp. Der erste Source/Drain-Bereich 106 und der zweite Source/Drain-Bereich 108 können in oder auf oder über dem Substrat 102 gebildet werden. In verschiedenen Ausführungsbeispielen kann der zweite Source/Drain-Bereich 108 lateral in einem Abstand von dem ersten Source/Drain-Bereich 106 angeordnet sein. Ferner kann ein Body-Bereich 110 elektrisch gekoppelt sein zwischen den ersten Source/Drain-Bereich 106 und den zweiten Source/Drain-Bereich 108. In einigen Ausführungsbeispielen kann sich der Body-Bereich 110 tiefer in das Substrat 102 hinein erstrecken als der erste Source/Drain-Bereich 106 (und optional auch als der zweite Source/Drain-Bereich 108) in einer ersten Richtung, die senkrecht ist zu der Hauptprozessieroberfläche 104 des Substrats 102. Ein Gate-Dielektrikum 112 (beispielsweise implementiert als eine Gate-Dielektrikumsschicht 112, kann auf oder über dem Body-Bereich 110 angeordnet sein, und ein Gate-Bereich 114 kann auf oder über dem Gate-Dielektrikum 112 angeordnet sein. Beispielsweise kann der Body-Bereich 110 sich tiefer in das Substrat 102 hinein erstrecken als der erste Source/Drain-Bereich 106 neben dem Gate-Bereich 114. In verschiedenen Ausführungsbeispielen können der erste Source/Drain-Bereich 106 (beispielsweise der Source-Bereich 106) und der zweite Source/Drain-Bereich 108 (beispielsweise der Drain-Bereich 108) lateral neben dem Gate-Bereich 114 angeordnet sein.
  • Es ist anzumerken, dass der Ausdruck, dass sich der Body-Bereich 110 tiefer in das Substrat 102 hinein erstreckt als der erste Source/Drain-Bereich 106 (und optional auch als der zweite Source/Drain-Bereich 108) in einer ersten Richtung, die senkrecht ist zu der Hauptprozessieroberfläche 104 des Substrats 102, beispielsweise derart zu verstehen ist, dass mindestens eine Vektorkomponente der Erstreckungsrichtung beispielsweise der Seitenwände des Gate-Bereichs 114, die sich in das Substrat 102 erstreckt, definiert ist mittels der ersten Richtung, in anderen Worten, die Seitenwände des Gate-Bereichs 114 müssen nicht unbedingt senkrecht zu der Hauptprozessieroberfläche 104 des Substrats 102 verlaufen, sondern sie können auch in einem Winkel zu diesem verlaufen. Beispielsweise kann die Richtung, in welcher der Gate-Bereich 114 in das Substrat 102 eintritt, relativ zu der Hauptprozessieroberfläche 104 des Substrats 102 in einer Weise gewählt werden, dass die Menge von Ladungsträgern reduziert ist, beispielsweise minimiert ist. Dies kann erreicht werden beispielsweise mittels Wählens der Richtung, in welcher der Gate-Bereich 114 in das Substrat 102 eintritt, relativ zu der Hauptprozessieroberfläche 104 des Substrats 102, abhängig von der Substrat-Orientierung 102 und/oder der Orientierung des Gates (in anderen Worten, beispielsweise der Orientierung der Seitenwände des Gate-Bereichs 114) relativ zu den Kristall-Achsen des Substrats 102.
  • Der Body-Bereich 110 kann verstanden werden als ein Bereich, der elektrisch leitfähig gemacht werden kann (in anderen Worten, einen leitfähigen Kanal ausbildet) in Antwort auf ein Anlegen geeigneter Spannungen an den Gate-Bereich 114 und an den ersten Source/Drain-Bereich 106 und an den zweiten Source/Drain-Bereich 108.
  • Der Gate-Bereich 114 kann überlappen mit mindestens einem Teil des ersten Source/Drain-Bereichs 106 und mit einem Teil des Body-Bereichs 110 in der ersten Richtung, in anderen Worten, in einer Richtung, die senkrecht ist zu der Hauptprozessieroberfläche 104 des Substrats 102.
  • Anschaulich kann die Halbleitereinrichtung 100 gemäß verschiedenen Ausführungsbeispielen als eine planare Halbleitereinrichtung 100 verstanden werden, beispielsweise als eine planare TFET-Einrichtung mit einem zumindest teilweisen „vertikalen“ überlappenden Gate-Bereich 114 mit dem ersten Source/Drain-Bereich 106, beispielsweise dem Source-Bereich 106, und dem Body-Bereich 110.
  • In verschiedenen Ausführungsbeispielen kann das erste Material des ersten Leitfähigkeitstyps ein Halbleitermaterial aufweisen, beispielsweise Silizium. In verschiedenen Ausführungsbeispielen kann das erste Material des ersten Leitfähigkeitstyps Verbundhalbleitermaterial aufweisen. In verschiedenen Ausführungsbeispielen kann das erste Material des ersten Leitfähigkeitstyps Verbundhalbleitermaterial unter Spannung, beispielsweise unter physischer Spannung, aufweisen. Die zusätzliche Spannung kann es ermöglichen, die Energiebandlücke zusätzlich zu modifizieren. Beispielsweise kann das erste Material des ersten Leitfähigkeitstyps eines oder mehrere der folgenden Materialien aufweisen:
    • • IV-IV-Verbundhalbleitermaterial wie beispielsweise SiGe (beispielsweise für einen n-Kanal-TFET) oder SiC (beispielsweise für einen p-Kanal-TFET);
    • • III-V-Verbundhalbleitermaterial wie beispielsweise GaAs oder InP;
    • • II-VI-Verbundhalbleitermaterial wie beispielsweise AlGaAs;
    • • ein ternäres Verbundhalbleitermaterial;
    • • ein quaternäres Verbundhalbleitermaterial.
  • In verschiedenen alternativen Ausführungsbeispielen kann das erste Material des ersten Leitfähigkeitstyps ein oder mehrere Metalle aufweisen wie beispielsweise ein Silizid.
  • In verschiedenen alternativen Ausführungsbeispielen kann der Body-Bereich 110 aufweisen oder bestehen aus Silizium oder Silizium-Germanium. In alternativen Ausführungsbeispielen kann das den Body-Bereich 110 aufweisende Substrat (beispielsweise ein Wafer-Substrat) 102 hergestellt sein aus einem Halbleitermaterial verschiedener Typen, einschließlich Silizium, Germanium, Gruppe III bis V oder anderen Typen, einschließlich Polymeren, als Beispiel, obwohl in anderen Ausführungsbeispielen andere geeignete Materialien ebenfalls verwendet werden können. In einem Ausführungsbeispiel kann das Substrat 102 aus Silizium (dotiert oder undotiert) hergestellt sein, in einem alternativen Ausführungsbeispiel kann das Substrat 102 ein Silizium-auf-Isolator (SOI)-Substrat sein. Als eine Alternative kann jedes andere geeignete Halbleitermaterial für das Substrat 102 verwendet werden, beispielsweise Verbundhalbleitermaterial wie beispielsweise Gallium-Arsenid (GaAs), Indium-Phosphid (InP), aber auch jedes andere beliebige geeignete ternäre Verbundhalbleitermaterial oder quaternäre Verbundhalbleitermaterial wie beispielsweise Indium-Gallium-Arsenid (InGaAs).
  • In verschiedenen Ausführungsbeispielen kann das erste Material des ersten Leitfähigkeitstyps ein Halbleitermaterial aufweisen, das eine unterschiedliche Energiebandlücke aufweist als das Material des Body-Bereichs 110. Beispielsweise kann das erste Material des ersten Leitfähigkeitstyps ein Halbleitermaterial aufweisen, das eine geringere Energiebandlücke aufweist als das Material des Body-Bereichs 110 (beispielsweise in dem Fall eines n-Kanal-TFET). Alternativ kann das erste Material des ersten Leitfähigkeitstyps ein Halbleitermaterial aufweisen mit einer größeren Energiebandlücke als das Material des Body-Bereichs 110 (beispielsweise in dem Fall eines p-Kanal-TFET).
  • 2 zeigt eine Halbleitereinrichtung 200 gemäß einem anderen Ausführungsbeispiel. Die in 2 gezeigte Halbleitereinrichtung 200 ist ähnlich zu der in 1 gezeigten Halbleitereinrichtung 100, und in einigen Ausführungsbeispielen kann ein Teil des Body-Bereichs 110 ein Tunnel-Bereich 202 sein, der elektrisch gekoppelt ist zwischen den ersten Source/Drain-Bereich 106 und dem restlichen Bereich des Body-Bereichs 110. In einem anderen Ausführungsbeispiel kann der Tunnel-Bereich 202 vollständig und damit ausschließlich oder nur zusätzlich auch unterhalb des ersten Source/Drain-Bereichs 106 angeordnet sein.
  • In verschiedenen Ausführungsbeispielen kann der Tunnel-Bereich 202 aufweisen oder hergestellt sein aus einem zu dem ersten Material des ersten Leitfähigkeitstyps, welches für den ersten Source/Drain-Bereich 106 vorgesehen ist, unterschiedlichen Material.
  • Alternativ kann in verschiedenen Ausführungsbeispielen der Tunnel-Bereich 202 aufweisen oder hergestellt sein aus demselben Material wie das erste Material des ersten Leitfähigkeitstyps, welches für den ersten Source/Drain-Bereich 106 vorgesehen ist. In diesen Ausführungsbeispielen kann das Material des Tunnel-Bereichs 202 eine unterschiedliche Konzentration von Dotier-Atomen aufweisen als das erste Material des ersten Leitfähigkeitstyps in dem ersten Source/Drain-Bereich 106. Beispielsweise kann das Material, welches vorgesehen ist für den ersten Source/Drain-Bereich 106 und für den Tunnel-Bereich 202, SiGe sein, wobei die Konzentration von Germanium in dem Silizium-Germanium in dem Tunnel-Bereich 202 geringer sein kann als die Konzentration des Germaniums in dem Silizium-Germanium in dem ersten Source/Drain-Bereich 106. Alternativ oder zusätzlich können zusätzliche Dotier-Atome (in dem Fall, dass der erste Leitfähigkeitstyp ein p-Leitfähigkeitstyp ist, in anderen Worten, in dem Fall, in dem der erste Source/Drain-Bereich 106 stark p-dotiert (p+-dotiert) ist, beispielsweise mit p-Typ-Dotieratomen wie beispielsweise Bor (B), oder in dem Fall, in dem der erste Leitfähigkeitstyp ein n-Leitfähigkeitstyp ist, in anderen Worten, in dem Fall, in dem der erste Source/Drain-Bereich 106 hoch n-dotiert (n+-dotiert) ist, beispielsweise mit n-Typ-Dotieratomen wie beispielsweise Phosphor (P) oder Arsen (As)) vorgesehen sein in dem Source/Drain-Bereich 106 und/oder dem Tunnel-Bereich 202. In diesem Fall kann die Konzentration der zusätzlichen Dotieratome unterschiedlich sein in dem Tunnel-Bereich 202 verglichen mit dem ersten Source/Drain-Bereich 106.
  • In noch anderen Ausführungsbeispielen kann der Tunnel-Bereich 202 aufweisen oder hergestellt sein aus einem Material aufweisend Dotieratome des zweiten Leitfähigkeitstyps. In anderen Worten kann der Tunnel-Bereich 202 anschaulich als gegendotiert verglichen mit dem ersten Source/Drain-Bereich 106 angenommen sein. In verschiedenen Ausführungsbeispielen kann der Tunnel-Bereich 202 aufweisen oder eingerichtet sein als ein Halo-Dotier-Bereich 202 aufweisend Dotieratome des zweiten Leitfähigkeitstyps (in einem alternativen Ausführungsbeispiel kann der Halo-Dotier-Bereich 202 Dotieratome des ersten Leitfähigkeitstyps aufweisen).
  • In verschiedenen Ausführungsbeispielen kann das Material des Tunnel-Bereichs 202 Halbleitermaterial aufweisen, welches eine andere Energiebandlücke aufweist als das Material des Body-Bereichs 110. Beispielsweise kann das Material des Tunnel-Bereichs 202 ein Halbleitermaterial aufweisen, welche eine kleinere Energiebandlücke aufweist als das Material des Body-Bereichs 110 (beispielsweise in dem Fall eines n-Kanal-TFET). In alternativen Ausführungsbeispielen kann das Material des Tunnel-Bereichs 202 ein Halbleitermaterial aufweisen, welches eine größere Energiebandlücke aufweist als das Material des Body-Bereichs 110 (beispielsweise in dem Fall eines p-Kanal-TFET).
  • 3 zeigt eine Halbleitereinrichtung 300 gemäß noch einem anderen Ausführungsbeispiel. Die in 3 gezeigte Halbleitereinrichtung 300 ist ähnlich der in 1 gezeigten Halbleitereinrichtung 100 und kann ferner aufweisen (obwohl in 3 nicht dargestellt) die zusätzlichen Merkmale der in 2 gezeigten Halbleitereinrichtung 200, wie sie oben beschrieben worden ist. Die in 3 gezeigte Halbleitereinrichtung 300 kann ferner aufweisen einen ersten Wannenbereich 302 des ersten Leitfähigkeitstyps (d.h. der erste Wannenbereich 302 kann dotiert sein mit Dotieratomen des ersten Leitfähigkeitstyps mit einer Wannen-Dotier-Konzentration). Der erste Source/Drain-Bereich 106 kann in dem ersten Wannenbereich 302 angeordnet sein. Die Halbleitereinrichtung 300 kann ferner aufweisen einen zweiten Wannenbereich 304 des zweiten Leitfähigkeitstyps (d.h. der zweite Wannenbereich 304 kann mit Dotieratomen des zweiten Leitfähigkeitstyps mit einer Wannen-Dotier-Konzentration dotiert sein). Der zweite Source/Drain-Bereich 108 kann in dem zweiten Wannenbereich 304 angeordnet sein.
  • 4 zeigt eine Halbleitereinrichtung 400 gemäß noch einem anderen Ausführungsbeispiel. Die in 4 gezeigte Halbleitereinrichtung 400 ist ähnlich der in 3 gezeigten Halbleitereinrichtung 300 und kann ferner einen dritten Wannenbereich 402 des zweiten Leitfähigkeitstyps aufweisen (d.h. der dritte Wannenbereich 402 kann dotiert sein mit Dotieratomen des zweiten Leitfähigkeitstyps mit einer Wannen-Dotier-Konzentration). Der erste Wannenbereich 302 und der zweite Wannenbereich 304 können teilweise oder vollständig in dem dritten Wannenbereich 402 angeordnet sein. Ferner kann der Body-Bereich 110 in dem dritten Wannenbereich 402 angeordnet sein.
  • Anschaulich kann in verschiedenen Ausführungsbeispielen die Energiebandstruktur beispielsweise in dem Übergangsbereich (in anderen Worten in dem Schnittstellenbereich) zwischen dem ersten Source/Drain-Bereich 106 (beispielsweise dem Source-Bereich 106) und dem Body-Bereich 110 derart zugeschnitten sein oder dimensioniert oder entworfen sein, dass die Tunnelbarriere signifikant reduziert werden kann, ohne dass der Aus-Strom (Iaus) in relevanter Weise degradiert wird. In verschiedenen Ausführungsbeispielen können eine oder zwei der folgenden Modifikationen verglichen mit einer herkömmlichen TFET-Einrichtung vorgesehen sein, um dies zu erreichen.
  • Als eine erste Modifikation kann ein Schmale-Energiebandlücke-Material wie beispielsweise SiGe in den ersten Source/Drain-Bereich eingebracht werden, beispielsweise in den Source-Bereich (wie beispielsweise dem Source/Drain-Bereich 106, beispielsweise dem Source-Bereich 106). Dies kann zu einer Stufe in der Energiebandstruktur führen und kann die Dicke der Tunnelbarriere reduzieren, wie in 5A und 5B dargestellt ist.
  • 5A und 5B zeigen Diagramme, die die Energieband-Charakteristika für einen Silizium-TFET in 5A (in einem ersten Energiebanddiagramm 500) und für ein HT-FET in 5B (in einem zweiten Energiebanddiagramm 550) zeigen in einem Beispiel mit Siliziumoxid als Material für das Gate-Dielektrikum. In diesem Beispiel wies der untersuchte HT-FET Si0,5Ge0,5 als Material für den Body-Bereich auf. Ferner hatten sowohl der Silizium-TFET als auch der HT-FET in diesem Beispiel beide eine Gate-Länge L von 20 nm und eine Schichtdicke tox der Gate-Dielektrikumsschicht von 1 nm und für beide Einrichtungen wurde eine Drain-Spannung VD von 1 V an den jeweiligen Drain-Bereich angelegt.
  • Als eine zweite Modifikation, um die Tunnelraten weiter in den gewünschten Bereich zu schieben, kann die Tunnelbarrierendicke zusätzlich reduziert werden, indem ein abrupter pn-Übergang (beispielsweise bei einem n-Kanal-TFET) oder np-Übergang (beispielsweise bei einem p-Kanal-TFET) (unmittelbar) an der Schnittstelle der beiden Materialien platziert wird (d.h. an der Schnittstelle des Materials des Source-Bereichs und des Materials des Body-Bereichs, als Beispiel). Die Erhöhung des An-Stroms (Ian), welche beispielsweise durch die zwei Modifikationen erzielt wird, ist in 6A bis 6C gezeigt.
  • 6A bis 6C zeigen Diagramme, welche die Abhängigkeit der Erhöhung des An-Stroms einer TFET-Einrichtung von einer Halo-Dotierung für verschiedene TFET-Einrichtung-Varianten darstellen.
  • 6A zeigt ein erstes Diagramm 600, welches die Abhängigkeit der Erhöhung des An-Stroms einer TFET-Einrichtung von einer Halo-Dotierung darstellt, wobei der SiGe-Body-Bereich einen Ge-Anteil von 40 % aufweist und der Typ der TFET-Einrichtung eine Doppel-Gate nicht-ambipolare TFET-Einrichtung ist, und wobei eine Betriebsspannung VDD von 0,4 V verwendet worden ist. Drei unterschiedliche Varianten wurden untersucht, nämlich
    • • eine erste Variante eingerichtet derart, dass sie einen Aus-Strom (Iaus) von 0,01 pA/µm zeigt mit unterschiedlichen Halo-Dotier-Konzentrationen in dem Tunnel-Bereich (die gemessenen An-Ströme (Ian) sind in dem ersten Diagramm 600 gezeigt unter Verwendung von Rechtecksymbolen 602);
    • • eine zweite Variante eingerichtet derart, dass sie einen Aus-Strom (Iaus) von 0,1 pA/µm zeigt mit unterschiedlichen Halo-Dotier-Konzentrationen in dem Tunnel-Bereich (die gemessenen An-Ströme (Ian) sind in dem ersten Diagramm 600 gezeigt unter Verwendung von Kreissymbolen 604); und
    • • eine dritte Variante eingerichtet derart, dass sie einen Aus-Strom (Iaus) von 1 pA/µm zeigt mit unterschiedlichen Halo-Dotier-Konzentrationen in dem Tunnel-Bereich (die gemessenen An-Ströme (Ian) sind in dem ersten Diagramm 600 gezeigt unter Verwendung von Dreiecksymbolen 606).
  • 6B zeigt ein zweites Diagramm 620, welches die Abhängigkeit der Erhöhung des An-Stroms einer TFET-Einrichtung von einer Halo-Dotierung darstellt, wobei der SiGe-Body-Bereich einen Ge-Anteil von 40 % aufweist und der Typ der TFET-Einrichtung eine Einzel-Gate nicht-ambipolare TFET-Einrichtung ist und eine Betriebsspannung VDD von 0,4 V verwendet worden ist. Drei unterschiedliche Varianten wurden untersucht, nämlich
    • • eine erste Variante eingerichtet derart, dass sie einen Aus-Storm (Iaus) von 0,01 pA/µm zeigt mit unterschiedlichen Halo-Dotier-Konzentrationen in dem Tunnel-Bereich (die gemessenen An-Ströme (Ian) sind in dem zweiten Diagramm 620 gezeigt unter Verwendung von Rechtecksymbolen 622);
    • • eine zweite Variante eingerichtet derart, dass sie einen Aus-Strom (Iaus), von 0,1 pA/µm zeigt mit unterschiedlichen Halo-Dotier-Konzentrationen in dem Tunnel-Bereich (die gemessenen An-Ströme (Ian) sind in dem zweiten Diagramm 620 gezeigt unter Verwendung von Kreissymbolen 624); und
    • • eine dritte Variante eingerichtet derart, dass sie einen Aus-Strom (Iaus), von 1 pA/µm zeigt mit unterschiedlichen Halo-Dotier-Konzentrationen in dem Tunnel-Bereich (die gemessenen An-Ströme (Ian) sind in dem zweiten Diagramm 620 gezeigt unter Verwendung von Dreiecksymbolen 626).
  • 6C zeigt ein drittes Diagramm 640, welches die Abhängigkeit der Erhöhung des An-Stroms einer TFET-Einrichtung von der Halo-Dotierung darstellt, wobei der SiGe-Body-Bereich einen Ge-Anteil von 40 % aufweist und der Typ der TFET-Einrichtung eine Doppel-Gate ambipolare TFET-Einrichtung ist und eine Betriebsspannung VDD von 0,4 V verwendet worden ist. Drei unterschiedliche Varianten wurden untersucht, nämlich
    • • eine erste Variante eingerichtet derart, dass sie einen Aus-Storm (Iaus) von 0,01 pA/µm zeigt mit unterschiedlichen Halo-Dotier-Konzentrationen in dem Tunnel-Bereich (die gemessenen An-Ströme (Ian) sind in dem dritten Diagramm 640 gezeigt unter Verwendung von Rechtecksymbolen 642);
    • • eine zweite Variante eingerichtet derart, dass sie einen Aus-Strom (Iaus), von 0,1 pA/µm zeigt mit unterschiedlichen Halo-Dotier-Konzentrationen in dem Tunnel-Bereich (die gemessenen An-Ströme (Ian) sind in dem dritten Diagramm 640 gezeigt unter Verwendung von Kreissymbolen 644); und
    • • eine dritte Variante eingerichtet derart, dass sie einen Aus-Strom (Iaus), von 1 pA/µm zeigt mit unterschiedlichen Halo-Dotier-Konzentrationen in dem Tunnel-Bereich (die gemessenen An-Ströme (Ian) sind in dem dritten Diagramm 640 gezeigt unter Verwendung von Dreiecksymbolen 646).
  • Eine Erhöhung des An-Stroms (Ian) um einen Faktor 5 bis 10 ist in 6A bis 6C gezeigt. In verschiedenen Ausführungsbeispielen ist ein abrupter pn-Übergang (beispielsweise bei einem n-Kanal-TFET) oder ein np-Übergang (beispielsweise bei einem p-Kanal-TFET) platziert (direkt) an dem Heteroübergang (d.h. beispielsweise an der Schnittstelle des Materials des Source-Bereichs und des Materials des Body-Bereichs).
  • In einigen Ausführungsbeispielen ist die Platzierung des abrupten pn-Übergangs (oder des np-Übergangs) in einer einfachen Weise vorgesehen mittels Bereitstellens einer gewachsenen vertikalen Struktur, wie im Folgenden näher erläutert wird. Bei dem Herstellen einer gewachsenen vertikalen Struktur kann ein geeignetes in-situ-Dotieren während des Schichtenwachstums durchgeführt werden.
  • Eine Implementierung eines Ausführungsbeispiels einer lateralen (beispielsweise n-Kanal) TFET-Halbleitereinrichtung 700 in einem näherungsweisen Standard-CMOS-Prozess ist in 7 gezeigt.
  • In einer Implementierung kann die TFET-Halbleitereinrichtung 700 aufweisen ein Substrat 702 wie beispielsweise ein Substrat 702, wie es mit Bezug auf die Halbleitereirichtung 100 von 1 beschrieben worden ist. In einer Implementierung kann das Substrat 702 ein SiliziumSubstrat 702 sein, aufweisend einen intrinsisch dotierten Silizium(i-Si)-Body-Bereich 704.
  • Die TFET-Halbleitereinrichtung 700 kann ferner aufweisen einen ersten Source/Drain-Bereich 706, beispielsweise einen Source-Bereich 706, gebildet in oder auf oder über dem Substrat 702. In einer Implementierung kann der Source-Bereich 706 aufweisen oder bestehen aus SiGe, der beispielsweise hoch p-dotiert (p+-dotiert) ist mit Dotieratomen (beispielsweise mit Bor (B)) mit einer Dotier-Konzentration von Dotieratomen in einem Bereich von ungefähr 1019 cm-3 bis ungefähr bis 1021 cm-3, beispielsweise mit einer Dotier-Konzentration von Dotieratomen in einem Bereich von ungefähr 5 * 1019 cm-3 bis ungefähr 5 * 1020 cm-3. Der Source-Bereich 706 kann eine Dicke aufweisen in einem Bereich von ungefähr 4 nm bis ungefähr 50 nm, beispielsweise eine Dicke in einem Bereich von ungefähr 7,5 nm bis ungefähr 15 nm, beispielsweise eine Dicke in einem Bereich von ungefähr 4 nm bis 10 nm.
  • In einer Implementierung kann die TFET-Halbleitereinrichtung 700 aufweisen einen zweiten Source/Drain-Bereich 708, beispielsweise einen Drain-Bereich 708, gebildet in oder auf oder über dem Substrat 702. In einer Implementierung kann der Drain-Bereich 708 aufweisen oder bestehen aus SiGe, wobei der der Drain-Bereich 708 beispielsweise hoch n-dotiert (n+-dotiert) ist mit Dotieratomen (beispielsweise mit Phosphor (P) oder Arsen (As)) mit einer Dotier-Konzentration von Dotieratomen in einem Bereich von ungefähr 1019cm-3 bis ungefähr bis 1021 cm-3, beispielsweise mit einer Dotier-Konzentration von Dotieratomen in einem Bereich von ungefähr 5 * 1019 cm-3 bis ungefähr 5 * 1020 cm-3. Der Drain-Bereich 708 kann eine Dicke aufweisen in einem Bereich von ungefähr 4 nm bis ungefähr 50 nm, beispielsweise eine Dicke in einem Bereich von ungefähr 7,5 nm bis ungefähr 15 nm, beispielsweise eine Dicke in einem Bereich von ungefähr 4 nm bis 10 nm. In einer Implementierung kann der Drain-Bereich 708 einen ersten Teil-Drain-Bereich 710 und einen zweiten Teil-Drain-Bereich 712 aufweisen, die nebeneinander angeordnet sind, wobei der erste Teil-Drain-Bereich 710 näher an dem Body-Bereich 704 angeordnet ist als der zweite Teil-Drain-Bereich 712. In dieser Implementierung kann der erste Teil-Drain-Bereich 710 aufweisen oder bestehen aus p-dotiertem SiGe, beispielsweise mit einer Dotier-Konzentration in einem Bereich von ungefähr von 1017 cm-3 bis ungefähr 1020 cm -3, beispielsweise mit einer Dotier-Konzentration in einem Bereich von ungefähr 1017 cm-3 bis ungefähr 1018 cm-3. Ferner kann der zweite Teil-Drain-Bereich 712 hoch n-dotiert (n+-dotiert) sein mit Dotieratomen (beispielsweise mit Phosphor (P) oder Arsen (As)) mit einer Dotier-Konzentration von Dotieratomen in einem Bereich von ungefähr 1019 cm-3 bis ungefähr bis 1021 cm-3, beispielsweise mit einer Dotier-Konzentration von Dotieratomen in einem Bereich von ungefähr 5 * 1019 cm-3 bis ungefähr 5 × 1020 cm-3.
  • In einer Implementierung kann eine Vertiefung in einem Substrat 702 ausgebildet werden, welche lateral den Source-Bereich 706 und den Drain-Bereich 708 voneinander trennt. Die Vertiefung kann eine Tiefe aufweisen derart, dass die untere Oberfläche, anders ausgedrückt der Boden, der Vertiefung ungefähr auf gleicher Höhe ausgerichtet ist mit der unteren Oberfläche des Source-Bereichs 706 und/oder des Drain-Bereichs 708. In alternativen Implementierungen kann die Vertiefung sich sogar noch tiefer in das Substrat 702 hinein erstrecken als der Source-Bereich 706 und/oder der Drain-Bereich 708 in der Richtung senkrecht zu der Hauptprozessieroberfläche 714 des Substrats 702. In anderen Worten kann die untere Oberfläche der Vertiefung unterhalb der unteren Oberfläche des Source-Bereichs 706 und/oder des Drain-Bereichs 708 angeordnet sein. Ferner kann eine Gate-Dielektrikumsschicht 716 auf den freigelegten Seitenwänden des Source-Bereichs 706 und des Drain-Bereichs 708 sowie auf dem Boden der Vertiefung angeordnet bzw. abgeschieden sein. Somit kann die Gate-Dielektrikumsschicht 716 anschaulich eine U-Form aufweisen. Die Gate-Dielektriukumsschicht 716 kann aufweisen oder bestehen aus einem dielektrischen Material wie beispielsweise Siliziumoxid (SiO2) oder einem Hohes-k-dielektrischen Material (d.h. beispielsweise ein Material mit einer Dielektrizitätskonstante, die größer ist als die Dielektrizitätskonstante von Siliziumoxid (welches eine Dielektrizitätskonstante aufweist von 3,9)). In verschiedenen Implementierungen kann die Gate-Dielektrikumsschicht 716 aufweisen oder bestehen aus Aluminiumoxid (Al2O3), Yttriumoxid (Y2O3), Hafniumoxid (HfO2), Lanthanoxid (LaO2), Zirkoniumoxid (ZrO2), amorphes Silizium (a-Si), Tantaloxid (Ta2O5), Titanoxid (TiO2), und/oder einem Aluminat. Ein Beispiel für ein Aluminat ist eine Legierung aus den Komponenten Aluminium, Zirkonium und Sauerstoff (AlZrO). In einer Implementierung kann die Gate-Dielektrikumsschicht 716 aufweisen oder bestehen aus einem dielektrischen Schichtenstapel, der drei dielektrische Schichten aufweist, die aufeinander oder übereinander ausgebildet sind, beispielsweise eine erste Oxidschicht (beispielsweise Siliziumoxid), eine Nitridschicht als Ladungsfängerschicht (beispielsweise Siliziumnitrid) auf der ersten Oxidschicht, und eine zweite Oxidschicht (beispielsweise Siliziumoxid oder Aluminiumoxid) auf der Nitridschicht. Diese Art eines dielektrischen Schichtenstapels wird auch als ONO-Schichtenstapel bezeichnet. In einer alternativen Implementierung kann die Gate-Dielektrikumsschicht 716 aufweisen oder bestehen aus zwei, vier oder sogar mehr dielektrischen Schichten, die aufeinander oder übereinander ausgebildet sind. In verschiedenen Implementierungen kann die Gate-Dielektrikumsschicht 716 eine physikalische Schichtendicke aufweisen in einem Bereich von ungefähr 1,5 nm bis ungefähr 5 nm, beispielsweise eine physikalische Schichtendicke in einem Bereich von ungefähr 2 nm bis ungefähr 3 nm und/oder eine äquivalente Oxiddicke (Equivalent Oxide Thickness, EOT) in einem Bereich von ungefähr 1 nm bis ungefähr 2 nm.
  • In einer Implementierung kann ein Gate-Bereich 718 auf oder über der Gate-Dielektrikumsschicht 716 aufgebracht sein. Der Gate-Bereich 718 kann aufweisen oder bestehen aus elektrisch leitfähigem Material wie beispielsweise Polysilizium (dotiert oder undotiert) oder ein Metall wie beispielsweise ein Silizid (beispielsweise WSi). Die Weite des Gate-Bereichs 718 ist in 7 symbolisiert mittels eines ersten Doppelpfeils 720 und kann liegen in einem Bereich von ungefähr 20 nm bis ungefähr 60 nm, beispielsweise in einem Bereich von ungefähr 30 nm bis ungefähr 50 nm, beispielsweise betragen ungefähr 40 nm. Der Gate-Bereich 718 kann sich erstrecken (in der Richtung senkrecht zu der Hauptprozessieroberfläche 714 des Substrats 702) entlang eines Teils der Seitenwand des Source-Bereichs 706 (mit einem Teil der Gate-Dielektrikumsschicht 716 zwischen denselben zum elektrischen Isolieren des Gate-Bereichs 718 von dem Source-Bereich 706), optional entlang eines Teils der Seitenwand des Drain-Bereichs 708 (mit einem Teil der Gate-Dielektrikumsschicht 716 zwischen denselben zum elektrischen Isolieren des Gate-Bereichs 718 von dem Drain-Bereich 708) und ferner über der oberen Oberfläche des Source-Bereichs 706 und des Drain-Bereichs 708.
  • In einer Implementierung können elektrisch isolierende Seitenwand-Abstandshalter (Seitenwand-Spacer) 722, 724 neben einem Teil des Gate-Bereichs 718 vorgesehen sein, der sich von der oberen Oberfläche 714 des Substrats 702 heraus erstreckt, anders ausgedrückt aus dieser hervorsteht. Ein erster Seitenwand-Abstandshalter 722 kann über einem Teil des Source-Bereichs 706 aufgebracht sein, und ein zweiter Seitenwand-Abstandshalter 724 kann über einem Teil des Drain-Bereichs 708, beispielsweise über dem ersten Teil-Drain-Bereich 710, aufgebracht sein. Die Seitenwand-Abstandshalter 722, 724 können aufweisen oder bestehen aus Siliziumoxid oder Siliziumnitrid. Die Breite der Seitenwand-Abstandshalter 722, 724 ist in 7 symbolisiert mittels zweiter Doppelpfeile 726 und kann liegen in einem Bereich von ungefähr 10 nm bis ungefähr 40 nm, beispielsweise in einem Bereich von ungefähr 25 nm bis ungefähr 35 nm, beispielsweise betragen ungefähr 30 nm.
  • Ferner kann in einer Implementierung ein erster Wannenbereich 728 vorgesehen sein in dem Substrat 702 unterhalb des Source-Bereichs 706, beispielsweise unterhalb eines Teils des Source-Bereichs 706, beispielsweise des Teils des Source-Bereichs 706, dessen obere Oberfläche frei ist von dem ersten Seitenwand-Abstandshalter 722. Der erste Wannenbereich 728 kann hoch p-dotiert sein (in dem Fall, in dem der Source-Bereich 706 ebenfalls p-dotiert ist), beispielsweise aufweisend eine Wannen-Dotier-Konzentration, die liegen kann in einem Bereich von ungefähr 1019 cm-3 bis ungefähr bis 1021 cm-3, beispielsweise in einem Bereich von ungefähr 5 * 1019 cm-3 bis ungefähr 5 * 1020 cm-3, beispielsweise ungefähr 1020 cm-3. Ferner kann ein zweiter Wannenbereich 730 in dem Substrat 702 vorgesehen sein unterhalb des Drain-Bereichs 708, beispielsweise unterhalb eines Teils des Drain-Bereichs 708, beispielsweise unterhalb des zweiten Teil Drain-Bereichs 712, dessen obere Oberfläche frei ist von dem zweiten Seitenwand-Abstandshalter 724. Der zweite Wannenbereich 730 kann hoch n-dotiert sein (in dem Fall, in dem der Drain-Bereich 708 ebenfalls n-dotiert ist), beispielsweise aufweisend eine Wannen-Dotier-Konzentration, die liegen kann in einem Bereich von ungefähr 1019 cm-3 bis ungefähr bis 1021 cm-3, beispielsweise in einem Bereich von ungefähr 5 * 1019 cm-3 bis ungefähr 5 * 1020 cm-3, beispielsweise ungefähr 1020 cm -3. Die Wannenbereiche 728, 730 können sich in das Substrat 702 hinein erstrecken, beginnend von der oberen Oberfläche des Source-Bereichs 706 oder des Drain-Bereichs 708, bis zu einer Tiefe in einem Bereich von ungefähr 20 nm bis ungefähr 200 nm, beispielsweise bis zu einer Tiefe in einem Bereich von ungefähr 40 nm bis ungefähr 100 nm, beispielsweise bis zu einer Tiefe von ungefähr 70 nm, in 7 symbolisiert mittels dritter Doppelpfeile 732.
  • Ferner kann in einer Implementierung ein erster Halo-Bereich 734 vorgesehen sein (beispielsweise elektrisch gekoppelt) zwischen einen Teil des Source-Bereichs 706 in der Nähe des Gate-Bereichs 718 und des Body-Bereichs 704 (der erste Halo-Bereich 734 ist isoliert von dem Gate-Bereich 718 mittels einer Gate-Dielektrikumsschicht 716) neben dem ersten Wannenbereich 728 und lateral zwischen dem ersten Wannenbereich 728 und dem Body-Bereich 704, womit anschaulich ein Tunnel-Bereich gebildet ist zwischen dem Source-Bereich 706 und dem Body-Bereich 704. In einer Implementierung ist der erste Halo-Bereich 734 dotiert mit Dotieratomen eines unterschiedlichen Leitfähigkeitstyps verglichen mit den Dotieratomen des Source-Bereichs 706. Somit kann der erste Halo-Bereich 734 n-dotiert sein mit n-Dotieratomen (in dem Fall, in dem der Source-Bereich 706 hoch p-dotiert ist). In einer Implementierung kann der erste Halo-Bereich 734 n-dotiert sein mit einer Dotier-Konzentration in einem Bereich von ungefähr 1017 cm-3 bis ungefähr bis 1019 cm-3, beispielsweise mit einer Dotier-Konzentration in einem Bereich von ungefähr 5 * 1017 cm-3 bis ungefähr 18 -3 5 * 10 cm , beispielsweise mit einer Dotier-Konzentration von ungefähr 1018 cm-3. In einer Implementierung kann die Dotier-Konzentration des ersten Halo-Bereichs 734 geringer sein als die Dotier-Konzentration des Source-Bereichs 706. Wie in 7 gezeigt ist, kann der erste Halo-Bereich 734 lateral teilweise den Gate-Bereich 718 überlappen (in anderen Worten kann er sich lateral unterhalb eines Teils des Gate-Bereichs 718 erstrecken). Die laterale Überlappung ist in 7 symbolisiert mittels eines vierten Doppelpfeils 736. Die laterale Überlappung kann in einem Bereich liegen von ungefähr 1 nm bis ungefähr 10 nm, beispielsweise in einem Bereich von ungefähr 2 nm bis ungefähr 3 nm.
  • In einer alternativen Implementierung kann ein Teil des Source-Bereichs 706, der beispielsweise der Teil des Source-Bereichs 706 sein kann, dessen obere Oberfläche von dem ersten Seitenwand-Abstandshalter 722 bedeckt ist, ebenfalls einen Teil des Tunnel-Bereichs bilden. In noch einer alternativen Implementierung kann der erste Halo-Bereich 734 weggelassen sein und nur ein Teil des Source-Bereichs 706 kann als ein Tunnel-Bereich eingerichtet sein, beispielsweise mittels unterschiedlicher Dotierung dieses Teils, der als ein Tunnel-Bereich wirkt, verglichen mit dem Rest des Source-Bereichs 706, so dass ein abrupter pn-Übergang (beispielsweise bei einem n-Kanal-TFET) oder np-Übergang (beispielsweise bei einem p-Kanal-TFET) gebildet wird an der Schnittstelle des Materials des Source-Bereichs 706 und des Materials des Tunnel-Bereichs.
  • Als eine Option kann in einer Implementierung ein zweiter Halo-Bereich 738 vorgesehen sein unterhalb eines Teils des Drain-Bereichs 708 (beispielsweise unterhalb des ersten Teil-Drain-Bereichs 710) und einem Teil des Gate-Bereichs 718 (isoliert von dem Gate-Bereich mittels eines Teils der Gate-Dielektrikumsschicht 716) neben dem zweiten Wannenbereich 730 und lateral zwischen dem zweiten Wannenbereich 730 und dem Body-Bereich 704. In einer Implementierung kann der zweite Halo-Bereich 738 dotiert sein mit Dotieratomen eines unterschiedlichen Leitfähigkeitstyps verglichen mit den Dotieratomen des Drain-Bereichs 708. Somit kann der zweite Halo-Bereich 738 n-dotiert sein mit n-Dotieratomen (in dem Fall, in dem der Drain-Bereich 708 hoch p-dotiert ist). In einer Implementierung kann der zweite Halo-Bereich 738 n-dotiert sein mit einer Dotier-Konzentration in einem Bereich von ungefähr 1017 cm -3 bis ungefähr 1019 cm -3, beispielsweise mit einer Dotier-Konzentration in einem Bereich von ungefähr 5 * 1017 cm-3 bis 5 * 1018 cm-3 , beispielsweise mit einer Dotier-Konzentration von ungefähr 1018 cm-3. In einer Implementierung kann die Dotier-Konzentration des zweiten Halo-Bereichs 738 kleiner sein als die Dotier-Konzentration des Drain-Bereichs 708. Wie in 7 gezeigt ist kann der zweite Halo-Bereich lateral teilweise den Gate-Bereich 718 überlappen (in anderen Worten kann er sich lateral unter einen Teil des Gate-Bereichs 718 erstrecken). Die laterale Überlappung ist in 7 mittels eines fünften Doppelpfeils 740 symbolisiert. Die laterale Überlappung kann in einem Bereich liegen von ungefähr 1 nm bis ungefähr 10 nm, beispielsweise in einem Bereich von ungefähr 2 nm bis ungefähr 3 nm.
  • Die freigelegte obere Oberfläche des Source-Bereichs 706 kann mit einem Source-Anschluss 742 kontaktiert sein (beispielsweise mittels einer Source-Leitung), die freigelegte obere Oberfläche des Drain-Bereichs 708 kann mit einem Drain-Anschluss 744 kontaktiert sein (beispielsweise mittels einer Drain-Leitung), und die freigelegte obere Oberfläche des Gate-Bereichs 718 kann kontaktiert sein mit einem Gate-Anschluss 746 (beispielsweise mittels einer Gate-Leitung).
  • Die oben beschriebene Dimensionierung kann vorgesehen sein beispielsweise bei Verwendung einer 50-nm(CMOS)-Prozess-Einrichtung, und kann variieren, wenn ein unterschiedlicher Technologieknoten verwendet wird. Somit ist anzumerken, dass die gegebenen Dimensionen nur erläuternden Zwecken dienen und sie keinen einschränkenden Charakter haben sollen.
  • Ein An-Strom (Ian) von größer als 100 µA/ µm bei einer Betriebsspannung VDD von 0,4 V kann erreicht werden mit den Halbleitereinrichtungen gemäß verschiedenen Ausführungsbeispielen, beispielsweise für einen Halo-Heteroübergang-TFET, in anderen Worten für einen TFET mit einem Halo-Bereich zwischen dem Source-Bereich und dem Body-Bereich (diese Art von TFET wird im Folgenden auch bezeichnet als HH-TFET) unter Verwendung von 32 nm-Technologieknoten-Parametern, während der Aus-Strom (Iaus) noch immer in dem fA/µm-Bereich gehalten wird.
  • Indem die Halo-Überlappung eingestellt wird (d.h. beispielsweise der vertikale und/oder laterale Überlappungsbereich von beispielsweise dem ersten Halo-Bereich mit dem Gate-Bereich) wie beispielsweise symbolisiert mittels des vierten Doppelpfeiles 736 in 7, der Dotier-Konzentration des Halo-Bereichs (im Allgemeinen des Tunnel-Bereichs), beispielsweise des ersten Halo-Bereichs 734, der Gate-Länge und beispielsweise des Germanium-Anteils, können die Transistorparameter An-Strom (Ian), Aus-Strom (Iaus) und Unterschwellenschwingen erheblich beeinflusst werden.
  • Es ist anzumerken, dass verschiedene Ausführungsbeispiele funktionieren sowohl für Gate-Stapel von als solchen herkömmlichen SiO2/Polysilizium-Gate-Stapeln als auch für Metall/Hohes-k-Material-Gate-Stapeln.
  • In verschiedenen Ausführungsbeispielen kann ein niedriges EOT (äquivalente Oxiddicke) bereitgestellt werden.
  • Eine andere Implementierung eines Ausführungsbeispiels einer lateralen (beispielsweise p-Kanal) TFET-Halbleitereinrichtung 100 in einem näherungsweise Standard-CMOS-Prozess ist in 8 gezeigt.
  • In einer Implementierung kann die TFET-Halbleitereinrichtung 800 ein Substrat 802 aufweisen (beispielsweise ein p-dotiertes Substrat 802) wie beispielsweise ein Substrat 802, wie es oben mit Bezug auf die Halbleitereinrichtung 100 von 1 beschrieben worden ist. In einer Implementierung kann das Substrat 802 ein Siliziumsubstrat 802 sein, beispielsweise ein p-dotiertes Siliziumsubstrat 802.
  • Die TFET-Halbleitereinrichtung 800 kann lateral abgeschlossen sein mittels flacher Grabenisolationen (Shallow Trench Isolations, STIs) 804, 806, um die TFET-Halbleitereinrichtung 800 von benachbarten Halbleitereinrichtungen, die in dem Substrat 802 vorgesehen sind, elektrisch voneinander zu isolieren. Ferner kann ein Wannenbereich 806 vorgesehen sein (in dieser Implementierung beispielsweise ein n-dotierter Wannenbereich 806), in welcher die TFET-Halbleitereinrichtung 800 ausgebildet sein kann. Der Wannenbereich 806 kann hoch n-dotiert sein, beispielsweise eine Wannen-Dotier-Konzentration aufweisen, die in einem Bereich liegen kann von ungefähr 1019 cm-3 bis ungefähr 1021 cm-3, beispielweise in einem Bereich von ungefähr 5 * 1019 cm-3 bis ungefähr 5 * 1020 cm-3, beispielsweise ungefähr 1020 cm-3.
  • Die TFET-Halbleitereinrichtung 800 kann ferner aufweisen einen ersten Source/Drain-Bereich 808, beispielsweise einen Source-Bereich 808, ausgebildet in oder auf oder über dem Substrat 802. In einer Implementierung kann der Source-Bereich 808 aufweisen oder bestehen aus SiGe, wobei der Source-Bereich 808 beispielsweise hoch p-dotiert (p+-dotiert) ist mit Dotieratomen (beispielsweise mit Bor (B)) mit einer Dotier-Konzentration von Dotieratomen in einem Bereich von ungefähr 1019 cm-3 bis ungefähr 1021 cm-3, beispielweise mit einer Dotier-Konzentration von Dotieratomen in einem Bereich von ungefähr 5 * 1019 cm-3 bis ungefähr 5 * 1020 cm-3.
  • Der Source-Bereich 808 kann eine Dicke aufweisen in einem Bereich von ungefähr 4 nm bis ungefähr 50 nm, beispielsweise eine Dicke in einem Bereich von ungefähr 7,5 nm bis ungefähr 15 nm, beispielsweise eine Dicke von ungefähr 4 nm bis ungefähr 10 nm. In einer Implementierung kann der Source-Bereich 808 aufweisen einen ersten Teil-Source-Bereich 810 und einen zweiten Teil-Source-Bereich 812, die nebeneinander angeordnet sind, wobei der erste Teil-Source-Bereich 810 näher an dem Body-Bereich 838 angeordnet ist als der zweite Teil-Source-Bereich 812. In dieser Implementierung kann der erste Teil-Source-Bereich 810 aufweisen oder bestehen aus hoch n-dotiertem (n+-dotiertem) SiGe, beispielsweise dotiert mit Dotieratomen (beispielsweise mit Phosphor (P) oder Arsen (As)) mit einer Dotier-Konzentration von Dotieratomen in einem Bereich von ungefähr 1019 cm-3 bis ungefähr 1021 cm-3, beispielsweise mit einer Dotier-Konzentration von Dotieratomen in einem Bereich von ungefähr 5 * 1019 cm-3 bis ungefähr 5 * 1020 cm-3. In einer alternativen Implementierung kann der erste Teil-Source-Bereich 810 aufweisen oder bestehen aus intrinsisch n-dotiertem oder undotiertem SiGe. Ferner kann der zweite Teil-Source-Bereich 812 hoch p-dotiert (p+-dotiert) sein mit Dotieratomen (beispielsweise mit Bor (B)) mit einer Dotier-Konzentration von Dotieratomen in einem Bereich von ungefähr 1019 cm-3 bis ungefähr 1021 cm-3, beispielsweise mit einer Dotier-Konzentration von Dotieratomen in einem Bereich von ungefähr 5 * 1019 cm-3 bis ungefähr 5 * 1020 cm-3.
  • In einer Implementierung kann die TFET-Halbleitereinrichtung 800 ferner aufweisen einen zweiten Source/Drain-Bereich 814, beispielsweise einen Drain-Bereich 814, gebildet in oder auf oder über dem Substrat 802. In einer Implementierung kann der Drain-Bereich 814 aufweisen oder bestehen aus SiGe, der beispielsweise hoch n-dotiert (n+-dotiert) ist mit Dotieratomen (beispielsweise mit Phosphor (P) oder Arsen (As)) mit einer Dotier-Konzentration von Dotieratomen in einem Bereich von ungefähr 1019 cm-3 bis ungefähr 1021 cm-3, beispielsweise mit einer Dotier-Konzentration von Dotieratomen in einem Bereich von ungefähr 5 * 1019 cm-3 bis ungefähr 5 * 1020 cm-3. Der Drain-Bereich 814 kann eine Dicke aufweisen in einem Bereich von ungefähr 4 nm bis ungefähr 50 nm, beispielsweise eine Dicke in einem Bereich von ungefähr 7,5 nm bis ungefähr 15 nm, beispielsweise eine Dicke von ungefähr 4 nm bis ungefähr 10 nm.
  • In einer Implementierung kann eine Vertiefung ausgebildet sein in dem Substrat, die lateral den Source-Bereich 808 und den Drain-Bereich 814 voneinander trennt. Die Vertiefung kann eine Tiefe aufweisen derart, dass die untere Oberfläche der Vertiefung ausgerichtet ist zu, anders ausgedrückt auf der gleichen Höhe liegt wie die untere Oberfläche des Source-Bereichs 808 und/oder des Drain-Bereichs 814. In alternativen Implementierungen kann sich die Vertiefung sogar tiefer in das Substrat 802 hinein erstrecken als der Source-Bereich 808 und/oder der Drain-Bereich 814 in der Richtung senkrecht zu der Hauptprozessieroberfläche 816 des Substrats 802. In anderen Worten kann die untere Oberfläche der Vertiefung unterhalb der unteren Oberfläche des Source-Bereichs 808 und/oder des Drain-Bereichs 814 angeordnet sein. Ferner kann eine Gate-Dielektrikumsschicht 818 auf den freigelegten Seitenwänden des Drain-Source-Bereichs 808 und des Drain-Bereichs 814 sowie der Boden-Oberfläche der Vertiefung aufgebracht sein. Somit kann anschaulich die Gate-Dielektrikumsschicht 818 eine U-Form aufweisen. Die Gate-Dielektrikumsschicht 818 kann aufweisen oder bestehen aus einem dielektrischen Material wie beispielsweise Siliziumoxid (SiO2) oder einem Hohes-k-dielektrischen Material (d.h. beispielsweise einem Material mit einer Dielektrizitätskonstanten, die größer ist als die Dielektrizitätskonstante von Siliziumoxid (welches eine Dielektrizitätskonstante aufweist von 3,9)). In verschiedenen Implementierungen kann die Gate-Dielektrikumsschicht 818 aufweisen oder bestehen aus Aluminiumoxid (Al2O3), Yttriumoxid (Y2O3), Hafniumoxid (HfO2), Lanthanoxid (LaO2), Zirkoniumoxid (ZrO2), amorphes Silizium (a-Si), Tantaloxid (Ta2O5), Titanoxid (TiO2), und/oder einem Aluminat. Ein Beispiel für ein Aluminat ist eine Legierung aus den Komponenten Aluminium, Zirkonium und Sauerstoff (AlZrO). In einer Implementierung kann eine Gate-Dielektriukumsschicht 818 aufweisen oder bestehen aus einem dielektrischen Schichtenstapel, der drei dielektrische Schichten aufweist, die aufeinander oder übereinander ausgebildet sind, beispielsweise eine erste Oxidschicht (beispielsweise Siliziumoxid), eine Nitridschicht als Ladungsfängerschicht (beispielsweise Siliziumnitrid) auf der ersten Oxidschicht, und eine zweite Oxidschicht (beispielsweise Siliziumoxid oder Aluminiumoxid) auf der Nitridschicht. Diese Art eines dielektrischen Schichtenstapels wird auch bezeichnet als ONO-Schichtenstapel. In einer alternativen Implementierung kann die Gate-Dielektrikumsschicht 818 aufweisen oder bestehen aus zwei, vier oder sogar mehr dielektrischen Schichten, die aufeinander oder übereinander ausgebildet sind. In verschiedenen Implementierungen kann die Gate-Dielektrikumsschicht 818 eine physikalische Schichtendicke aufweisen in einem Bereich von ungefähr 1,5 nm bis ungefähr 5 nm, beispielsweise eine physikalische Schichtendicke in einem Bereich von 2 nm bis ungefähr 3 nm und/oder eine äquivalente Oxiddicke (Equivalent Oxide Thickness, EOT) in einem Bereich von ungefähr 1 nm bis ungefähr 2 nm.
  • In einer Implementierung kann ein Gate-Bereich 820 auf oder über der Gate-Dielektrikumsschicht 818 aufgebracht sein. Der Gate-Bereich 820 kann aufweisen oder bestehen aus elektrisch leitfähigem Material wie beispielsweise Polysilizium (dotiert oder undotiert) oder einem Metall wie beispielsweise einem Silizid (beispielsweise WSi). Die Weite des Gate-Bereichs 820 ist in 8 mittels eines ersten Doppelpfeils 822 symbolisiert und kann liegen in einem Bereich von ungefähr 20 nm bis ungefähr 60 nm, beispielsweise in einem Bereich von ungefähr 30 nm bis ungefähr 50 nm, beispielsweise betragen ungefähr 40 nm. Der Gate-Bereich 820 kann sich erstrecken (in der Richtung senkrecht zu der Hauptprozessieroberfläche 816 des Substrats 802) entlang eines Teils der Seitenwand des Source-Bereichs 808 (mit einem Teil der Gate-Dielektrikumsschicht 818 zwischen diesen, so dass der Gate-Bereich 820 von dem Source-Bereich 808 elektrisch isoliert ist), optional entlang eines Teils der Seitenwand des Drain-Bereichs 814 (mit einem Teil der Gate-Dielektrikumsschicht 818 zwischen diesen, so dass der Gate-Bereich 820 von dem Drain-Bereich 814 elektrisch isoliert ist) und ferner über der oberen Oberfläche des Source-Bereichs 808 und des Drain-Bereichs 814.
  • In einer Implementierung können elektrisch isolierende Seitenwand-Abstandshalter 824, 826 vorgesehen sein neben einem Teil des Gate-Bereichs 820, der sich von der oberen Oberfläche 816 des Substrats 802 heraus erstreckt oder aus dieser hervorsteht. Ein erster Seitenwand-Abstandshalter 824 kann über einem Teil des Source-Bereichs 808 aufgebracht sein, beispielsweise auf oder über dem ersten Teil des Source-Bereichs 810, und ein zweiter Seitenwand-Abstandshalter 826 kann über einem Teil des Drain-Bereichs 814 aufgebracht sein. Die Seitenwand-Abstandshalter 824, 826 können aufweisen oder bestehen aus beispielsweise Siliziumoxid oder Siliziumnitrid. Die Breite der Seitenwand-Abstandshalter 824, 826 ist in 8 mittels zweiter Doppelpfeile 828 symbolisiert und kann liegen in einem Bereich von ungefähr 20 nm bis ungefähr 40 nm, beispielsweise in einem Bereich von ungefähr 25 nm bis ungefähr 35 nm, beispielsweise betragen ungefähr 30 nm.
  • Ferner kann in einer Implementierung ein erster hoch dotierter Drain-Bereich (p+ HDD) 830 in dem Substrat vorgesehen sein unterhalb des Source-Bereichs 808, beispielsweise unterhalb des zweiten Teil-Source-Bereichs 812,
    beispielsweise unterhalb des Teils des Source-Bereichs 808, dessen obere Oberfläche frei ist von dem ersten Seitenwand-Abstandshalter 824. Der erste hoch dotierte Drain-Bereich kann hoch p-dotiert sein (in dem Fall, in dem der Source-Bereich 808 ebenfalls p-dotiert ist) mit einer Dotier-Konzentration in einem Bereich von ungefähr 1019 cm-3 bis ungefähr 1021 cm-3, beispielsweise in einem Bereich von ungefähr 5 * 1019 cm-3 bis ungefähr 5 * 1020 cm-3, beispielsweise 1020 cm-3.
  • Ferner kann ein zweiter hoch dotierter Drain-Bereich (n+ HDD) 832 in dem Substrat vorgesehen sein unterhalb des Drain-Bereichs 814, beispielsweise unterhalb eines Teils des Drain-Bereichs 814, dessen obere Oberfläche frei ist von dem zweiten Seitenwand-Abstandshalter 826. Der zweite hoch dotierte Drain-Bereich 832 kann hoch n-dotiert sein (in dem Fall, in dem der Drain-Bereich 814 ebenfalls n-dotiert ist) beispielsweise mit einer Wannen-Dotier-Konzentration, die liegen kann in einem Bereich von ungefähr 1019 cm-3 bis ungefähr 1021 cm-3, beispielsweise in einem Bereich von ungefähr 5 * 1019 cm-3 bis ungefähr 5 * 1020 cm-3, beispielsweise 1020 cm-3. Die hoch dotierten Drain-Bereiche 830, 832 können sich in das Substrat hinein erstrecken, beginnend von der unteren Oberfläche des Source-Bereichs 808 oder des Drain-Bereichs 814 bis zu einer Tiefe in einem Bereich von ungefähr 20 nm bis ungefähr 200 nm, beispielsweise bis zu einer Tiefe in einem Bereich von ungefähr 40 nm bis ungefähr 100 nm, in 8 symbolisiert mittels dritter Doppelpfeile 834.
  • Ferner kann in einer Implementierung ein erster Halo-Bereich 836 vorgesehen sein unterhalb eines Teils des Source-Bereichs 808 und eines Teils des Gate-Bereichs 820 (der erste Halo-Bereich 836 ist isoliert von dem Gate-Bereich 820 mittels eines Teils der Gate-Dielektrikumsschicht 818) neben dem ersten hoch dotierten Drain-Bereich 830 und lateral zwischen dem ersten hoch dotierten Drain-Bereich 830 und dem Body-Bereich 838, womit anschaulich ein Tunnel-Bereich ausgebildet ist, der elektrisch gekoppelt ist zwischen den Source-Bereich 808 und den Body-Bereich 838. In einer Implementierung ist der erste Halo-Bereich 836 dotiert mit Dotieratomen desselben Leitfähigkeitstyps wie die Dotieratome des Source-Bereichs 808. Somit kann der erste Halo-Bereich 836 p-dotiert sein mit p-Dotieratomen (in dem Fall, in dem der Source-Bereich 808 hoch p-dotiert ist). In einer Implementierung kann der erste Halo-Bereich 836 n-dotiert sein mit einer Dotier-Konzentration in einem Bereich von ungefähr 1017 cm-3 bis ungefähr 1019 cm-3, beispielsweise mit einer Dotier-Konzentration in einem Bereich von ungefähr 5 * 1017 cm-3 bis ungefähr 5 * 1018 cm-3, beispielsweise mit einer Dotier-Konzentration 1018 cm -3. In einer Implementierung kann die Dotier-Konzentration des ersten Halo-Bereichs 836 geringer sein als die Dotier-Konzentration des Source-Bereichs 808. Wie in 8 gezeigt kann der erste Halo-Bereich 836 lateral den Gate-Bereich 820 teilweise überlappen (in anderen Worten kann er sich lateral unter einen Teil des Gate-Bereichs 820 erstrecken). Das laterale Überlappen ist in 8 symbolisiert mittels eines vierten Doppelpfeils 840. Das laterale Überlappen kann liegen in einem Bereich von ungefähr 1 nm bis ungefähr 10 nm, beispielsweise in einem Bereich von ungefähr 2 nm bis ungefähr 3 nm.
  • In einer Implementierung kann ein Teil des Source-Bereichs 808, der beispielsweise der erste Teil-Source-Bereich 810 sein, dessen obere Oberfläche von dem ersten Seitenwand-Abstandshalter 824 bedeckt ist, ebenfalls einen Teil des Tunnel-Bereichs bilden. In noch einer alternativen Implementierung kann der erste Halo-Bereich 836 weggelassen werden und nur ein Teil des Source-Bereichs 808 (beispielsweise der erste Teil-Source-Bereich 810) kann eingerichtet sein als ein Tunnel-Bereich, beispielsweise mittels unterschiedlicher Dotierung dieses Bereichs, der als ein Tunnel-Bereich wirkt, verglichen mit dem Rest des Source-Bereichs 808, so dass ein abrupter pn-Übergang (beispielsweise bei einem n-Kanal-TFET) oder ein abrupter np-Übergang (beispielsweise bei einem p-Kanal-TFET) gebildet wird an der Schnittstelle des Materials des Source-Bereichs 808 und des Materials des Tunnel-Bereichs.
  • Als eine Option kann in einer Implementierung ein zweiter Halo-Bereich 822 vorgesehen sein unterhalb eines Bereichs des Drain-Bereichs 814 und einem Teil des Gate-Bereichs 820 (der zweite Halo-Bereich 822 ist isoliert von dem Gate-Bereich 820 mittels eines Teils der Gate-Dielektrikumsschicht 818) neben dem zweiten hoch dotierten Drain-Bereich 832 und lateral zwischen dem zweiten hoch dotierten Drain-Bereich 832 und dem Body-Bereich 838. In einer Implementierung ist der zweite Halo-Bereich 832 dotiert mit Dotieratomen von unterschiedlichem Leitfähigkeitstyp verglichen mit den Dotieratomen des Drain-Bereichs 814. Somit kann der zweite Halo-Bereich 842 n-dotiert sein mit n-Dotieratomen (in dem Fall, in dem der Drain-Bereich 814 hoch p-dotiert ist). In einer Implementierung kann der zweite Halo-Bereich 842 n-dotiert sein mit einer Dotier-Konzentration in einem Bereich von ungefähr 1017 cm-3 bis ungefähr 1019 cm-3, beispielsweise mit einer Dotier-Konzentration in einem Bereich von ungefähr 5 * 1017 cm-3 bis ungefähr 5 * 1018 cm-3, beispielsweise mit einer Dotier-Konzentration von ungefähr 1018 cm-3. In einer Implementierung kann die Dotier-Konzentration des zweiten Halo-Bereichs 842 kleiner sein als die Dotier-Konzentration des Drain-Bereichs 814. Wie in 8 gezeigt ist, kann der zweite Halo-Bereich 842 den Gate-Bereich 820 lateral teilweise überlappen (in anderen Worten kann er sich lateral unter einen Teil des Gate-Bereichs 820 erstrecken). Die laterale Überlappung ist in 8 signalisiert mittels eines fünften Doppelpfeils 844. Die laterale Überlappung kann liegen in einem Bereich von ungefähr 1 nm bis ungefähr 10 nm, beispielsweise in einem Bereich von ungefähr 2 nm bis ungefähr 3 nm.
  • Die freigelegte obere Oberfläche des Source-Bereichs 808 kann kontaktiert sein mit einem Source-Anschluss 846 (beispielsweise einer Source-Leitung), die freigelegte obere Oberfläche des Drain-Bereichs 814 kann kontaktiert sein mit einem Drain-Anschluss 848 (beispielsweise mittels einer Drain-Leitung), und die freigelegte obere Oberfläche des Gate-Bereichs 820 kann kontaktiert sein mit einem Gate-Anschluss 850 (beispielsweise mittels einer Gate-Leitung).
  • 9A bis 9G zeigen einen Prozessfluss zum Herstellen der lateralen TFET-Halbleitereinrichtung 800 aus 8. In diesem Prozessfluss wird angenommen, dass die n-Halo-Implantier-Dotier-Konzentration, die im Folgenden näher erläutert wird, kleiner ist als die Dotier-Konzentration der p+-dotierten SiGe-Schicht, die im Folgenden noch näher erläutert wird.
  • Wie in 9A gezeigt ist, die einen ersten Zustand 900 der Herstellung der lateralen TFET-Halbleitereinrichtung 800 von 8 darstellt, wird eine hoch p-dotierte Silizium-Germanium-Schicht 902 in oder auf oder über einem Substrat 802 gebildet (beispielsweise einem p-dotierten Substrat 802) wie beispielsweise einem Substrat 802, wie es oben mit Bezug auf die Halbleitereinrichtung 100 von 1 beschrieben worden ist, beispielsweise einem SiliziumSubstrat 802. beispielsweise einem p-dotierten SiliziumSubstrat 802.
  • Dann, wie in 9B gezeigt ist, die einen zweiten Zustand 910 der Herstellung der lateralen TFET-Halbleitereinrichtung 800 von 8 darstellt, kann ein optionaler Wannenbereich 806 gebildet werden (in dieser Implementierung beispielsweise ein n-dotierter Wannenbereich 806), in dem die TFET-Halbleitereinrichtung 800 ausgebildet werden kann. Der Wannenbereich 806 kann als hoch n-dotierter Wannenbereich gebildet werden unter Verwendung eines Ionen-Implantationsprozesses, beispielsweise mit einer Wannen-Dotier-Konzentration, die liegen kann in einem Bereich von ungefähr 1017 cm-3 bis ungefähr 1019 cm-3, beispielsweise in einem Bereich von ungefähr 5 * 1017 cm-3 bis ungefähr 5 * 1018 cm-3. Ferner können flache Grabenisolationen (Shallow Trench Isolations, STIs) 804, 806 in dem Substrat 802 ausgebildet werden zum elektrischen Isolieren der TFET-Halbleitereinrichtung 800 von benachbarten Halbleitereinrichtungen, unter Verwendung eines an sich herkömmlichen STI-Prozesses.
  • Dann, wie in 9C gezeigt, welche einen dritten Zustand 920 der Herstellung der lateralen TFET-Halbleitereinrichtung 800 von 8 darstellt, kann eine Hartmaskenschicht 922 auf der oberen Oberfläche der hoch p-dotierten Silizium-Germanium-Schicht 902 abgeschieden werden. Die Hartmaskenschicht 922, die aufweisen kann oder bestehen kann aus Siliziumoxid, Siliziumnitrid oder Kohlenstoff, als Beispiel, kann strukturiert werden unter Verwendung eines Lithografieprozesses und eines Ätzprozesses (beispielsweise eines anisotropen Ätzprozesses). Unter Verwendung der strukturierten Hartmaske können solche Teile der Silizium-Germanium-Schicht 902 entfernt werden, deren obere Oberfläche freigelegt ist von der Hartmaskenschicht 922, beispielsweise entfernt unter Verwendung eines Ätzprozesses, womit eine Vertiefung 926 gebildet wird, welche die obere Oberfläche des Substrats 802 in diesen Bereichen freilegt, und eine strukturierte hoch p-dotierte Silizium-Germanium-Schicht 924 bildet.
  • Dann, wie in 9D gezeigt, welche einen vierten Zustand 930 der Herstellung der lateralen TFET-Halbleitereinrichtung 800 von 8 darstellt, kann die Gate-Dielektrikumsschicht 818 in die Vertiefung 926 abgeschieden werden auf den freigelegten Seitenwänden der strukturierten hoch p-dotierten Silizium-Germanium-Schicht 924 sowie der Boden-Oberfläche der Vertiefung 926. In verschiedenen Implementierungen kann die Gate-Dielektrikumsschicht 818 ausgebildet werden derart, dass sie eine physikalische Schichtendicke aufweist in einem Bereich von ungefähr 1,5 nm bis ungefähr 5 nm, beispielsweise eine physikalische Schichtendicke in einem Bereich von ungefähr 2 nm bis ungefähr 3 nm und/oder eine äquivalente Oxiddicke (EOT) in einem Bereich von ungefähr 1 nm bis ungefähr 2 nm.
  • Dann kann eine elektrisch leitfähige Schicht 932 (beispielsweise aufweisend oder bestehend aus (dotiertem oder undotiertem) Polysilizium, oder einem Metall wie beispielsweise Wolfram oder einem Silizid wie beispielsweise Wolframsilizid) aufgebracht oder abgeschieden werden. Die elektrisch leitfähige Schicht 932 kann abgeschieden werden beispielsweise unter Verwendung eines chemischen Gasabscheideverfahrens (Chemical Vapor Deposition (CVD)) oder eines physikalischen Gasabscheideverfahrens (Physical Vapor Deposition (PVD)) derart, dass das abgeschiedene Material die Vertiefung 926 füllt und möglicherweise überfüllt.
  • Dann, wie in 9E gezeigt ist, welche einen fünften Zustand 940 der Herstellung der lateralen TFET-Halbleitereinrichtung 800 von 8 darstellt, wird unter Verwendung eines chemisch mechanischen Polierprozesses (Chemical Mechanical Polishing (CMP)) ein Teil der elektrisch leitfähigen Schicht 932 entfernt, womit erneut die oberen Oberflächen der Hartmaskenschicht 922 freigelegt werden. Somit wird der Gate-Bereich 820 gebildet mittels des verbleibenden Teils der elektrisch leitfähigen Schicht 932.
  • Dann, wie in 9F gezeigt ist, welche eine sechsten Zustand 950 der Herstellung der lateralen TFET-Halbleitereinrichtung 800 von 8 darstellt, kann ein geneigter Halo-Implantationsprozess durchgeführt werden unter Verwendung von n-Dotieratomen in dieser Implementierung (symbolisiert mittels gerichteter Pfeile 952), womit Bereiche 954 gebildet werden, welche eine Halo-Implantier-Konzentration aufweisen. Diese Bereiche 954 weisen die Halo-Bereiche 836, 842 auf. Der geneigte Dotier-Halo-Bereich-Implantationsprozess kann durchgeführt werden derart, dass die Dotier-Konzentration in den Bereichen 954 liegen kann in einem Bereich von ungefähr 1017 cm-3 bis ungefähr 10 cm-3, beispielsweise mit einer Dotier-Konzentration in einem Bereich von ungefähr 5 * 1017 cm-3 bis ungefähr 5 * 1018 cm-3, beispielsweise mit einer Dotier-Konzentration von ungefähr 1018 cm-3.
  • Dann, wie in 9G gezeigt ist, welche einen siebten Zustand 960 der Herstellung der lateralen TFET-Halbleitereinrichtung 800 von 8 darstellt, können die Seitenwand-Abstandshalter 824, 826 gebildet werden und zusätzliche Ionen-Implantationsprozesse können durchgeführt werden, so dass die HDD-Bereiche 830, 832 gebildet werden, welche jeweils die Dotier-Konzentrationen aufweisen, wie sie oben in Bezug auf 8 beschrieben worden sind. Dann werden die oben beschriebenen Anschlüsse gebildet (in 9G nicht gezeigt), womit die laterale TFET-Halbleitereinrichtung 800 komplettiert wird.
  • 10 zeigt eine Halbleitereinrichtung 1000 gemäß noch einem anderen Ausführungsbeispiel.
  • Gemäß diesem Ausführungsbeispiel kann die Halbleitereinrichtung 1000 einen ersten Source/Drain-Bereich 1004 (beispielsweise einen Source-Bereich 1004) aufweisend oder bestehend aus einem ersten Material eines ersten Leitfähigkeitstyps, aufweisen. Der erste Source/Drain-Bereich 1004 kann gebildet werden in oder auf oder über einem Substrat 1002 wie beispielsweise einem Substrat, wie es oben beschrieben worden ist. Die Halbleitereinrichtung 1000 kann ferner aufweisen einen zweiten Source/Drain-Bereich 1006 (beispielsweise einen Drain-Bereich 1006), der aufweist oder besteht aus einem zweiten Material eines zweiten Leitfähigkeitstyps, wobei der zweite Leitfähigkeitstyp unterschiedlich ist zu dem ersten Leitfähigkeitstyp. Die Halbleitereinrichtung 1000 kann ferner aufweisen einen Body-Bereich 1010, der elektrisch gekoppelt ist zwischen den ersten Source-Drain-Bereich 1004 und den zweiten Source-Drain-Bereich 1006, ein Gate-Dielektrikum 1012, aufgebracht über dem Body-Bereich 1010, und einen Gate-Bereich 1014, aufgebracht über dem Gate-Dielektrikum 1012. In verschiedenen Ausführungsbeispielen kann ein Teil des Body-Bereichs 1010 ein Tunnel-Bereich 1008 sein, der elektrisch gekoppelt ist zwischen den ersten Source/Drain-Bereich 1004 und den verbleibenden Teil des Body-Bereichs 1010, wobei der Tunnel-Bereich 1008 aufweisen kann oder bestehen kann aus einem Material, welches eine andere Energiebandlücke aufweist als das erste Material des ersten Leitfähigkeitstyps und das Material des Body-Bereichs 1010.
  • In verschiedenen Ausführungsbeispielen kann das erste Material des ersten Leitfähigkeitstyps aufweisen oder bestehen aus einem Halbleitermaterial, beispielsweise ein Verbundhalbleitermaterial.
  • Beispielsweise kann das erste Material des ersten Leitfähigkeitstyps aufweisen eines oder mehrere der folgenden Materialien:
    • • IV-IV-Verbundhalbleitermaterial wie beispielsweise SiGe (beispielsweise für einen n-Kanal-TFET) oder SiC (beispielsweise für einen p-Kanal-TFET);
    • • III-V-Verbundhalbleitermaterial wie beispielsweise GaAs oder InP;
    • • II-VI-Verbundhalbleitermaterial wie beispielsweise AlGaAs;
    • • ein ternäres Verbundhalbleitermaterial;
    • • ein quaternäres Verbundhalbleitermaterial.
  • In verschiedenen alternativen Ausführungsbeispielen kann das erste Material des ersten Leitfähigkeitstyps ein oder mehrere Metalle aufweisen wie beispielsweise ein Silizid.
  • In verschiedenen alternativen Ausführungsbeispielen kann der Body-Bereich 1010 aufweisen oder bestehen aus Silizium oder Silizium-Germanium.
  • In verschiedenen Ausführungsbeispielen kann der Tunnel-Bereich 1008 aufweisen oder bestehen aus einem unterschiedlichen Material verglichen mit dem ersten Material des ersten Leitfähigkeitstyps.
  • In verschiedenen Ausführungsbeispielen kann der Tunnel-Bereich 1008 aufweisen oder bestehen aus demselben Material wie das erste Material des ersten Leitfähigkeitstyps. In diesen Ausführungsbeispielen kann das Material des Tunnel-Bereichs 1008 eine andere Konzentration von Dotieratomen aufweisen als das erste Material des ersten Leitfähigkeitstyps in dem ersten Source/Drain-Bereich 1004.
  • In verschiedenen Ausführungsbeispielen kann der Tunnel-Bereich 1008 aufweisen oder bestehen aus einem Material, welches Dotieratome des zweiten Leitfähigkeitstyps aufweist.
  • In verschiedenen Ausführungsbeispielen kann der Tunnel-Bereich 1008 aufweisen oder bestehen aus einem Halo-Dotier-Bereich, der Dotieratome aufweist des zweiten Leitfähigkeitstyps (in alternativen Ausführungsbeispielen kann der Halo-Dotier-Bereich Dotieratome des ersten Leitfähigkeitstyps aufweisen).
  • In verschiedenen Ausführungsbeispielen kann der Body-Bereich 1010 aufweisen oder bestehen aus Silizium, beispielsweise Silizium-Germanium.
  • In verschiedenen Ausführungsbeispielen kann die Halbleitereinrichtung 1000 ferner aufweisen einen ersten Wannenbereich (in 10 nicht gezeigt) des ersten Leitfähigkeitstyps, wobei der erste Source/Drain-Bereich 1004 in dem ersten Wannenbereich angeordnet ist. Ferner kann in verschiedenen Ausführungsbeispielen die Halbleitereinrichtung 1000 ferner einen zweiten Wannenbereich aufweisen (in 10 nicht gezeigt) des zweiten Leitfähigkeitstyps, wobei der zweite Source/Drain-Bereich 1006 in dem zweiten Wannenbereich angeordnet ist.
  • In verschiedenen Ausführungsbeispielen kann die Halbleitereinrichtung 1000 ferner einen dritten Wannenbereich aufweisen (in 10 nicht gezeigt) des zweiten Leitfähigkeitstyps, wobei der erste Wannenbereich und der zweite Wannenbereich in dem dritten Wannenbereich angeordnet sind.
  • In verschiedenen Ausführungsbeispielen kann das erste Material des ersten Leitfähigkeitstyps aufweisen oder bestehen aus Halbleitermaterial mit einer anderen Energiebandlücke als das Material des Body-Bereichs 1010. Beispielsweise kann das erste Material des ersten Leitfähigkeitstyps aufweisen oder bestehen aus Halbleitermaterial, welches eine kleinere Energiebandlücke aufweist als das Material des Body-Bereichs 1010. Alternativ kann das erste Material des ersten Leitfähigkeitstyps aufweisen oder bestehen aus Halbleitermaterial, welches eine größere Energiebandlücke aufweist als das Material des Body-Bereichs 1010.
  • In verschiedenen Ausführungsbeispielen kann das Material des Tunnel-Bereichs 1008 aufweisen oder bestehen aus Halbleitermaterial, welches eine andere Energiebandlücke aufweist als das Material des Body-Bereichs 1010. Beispielsweise kann das Material des Tunnel-Bereichs 1008 aufweisen oder bestehen aus Halbleitermaterial, welches eine kleinere Energiebandlücke aufweist als das Material des Body-Bereichs 1010. Alternativ kann das Material des Tunnel-Bereichs 1008 aufweisen oder bestehen aus Halbleitermaterial, welches eine größere Energiebandlücke aufweist als das Material des Body-Bereichs 1010.
  • 11 zeigt eine Implementierung einer Halbleitereinrichtung 1100 gemäß dem Ausführungsbeispiel von 10.
  • In dieser Implementierung ist die Halbleitereinrichtung 1100 eingerichtet als eine vertikale (Einzel-Gate) Halbleitereinrichtung 1100, beispielsweise als eine vertikale TFET-Halbleitereinrichtung 1100. Die Halbleitereinrichtung 1100 kann aufweisen ein Substrat 1102 (beispielsweise ein p-dotiertes Substrat 1102) beispielsweise ein Substrat 1102, wie es oben mit Bezug auf die Halbleitereinrichtung 100 von 1 beschrieben worden ist. In einer Implementierung kann das Substrat 1102 ein Silizium-Substrat 1102, beispielsweise ein p-dotiertes Silizium-Substrat 1102 sein. Ein zweiter Source/Drain-Bereich 1104, beispielsweise ein Drain-Bereich 1104, welcher in dieser Implementierung hoch n-dotiert (n+-dotiert) sein kann, kann in dem Substrat 1102 ausgebildet sein. Dann kann eine Schicht 1106 aus intrinsisch dotiertem Silizium vorgesehen sein über der oberen Oberfläche des Substrat 1102 derart, dass sie einen Teil des zweiten Source/Drain-Bereich 1104 überlappt. Die Schicht 1106 bildet den Body-Bereich 1106 der vertikalen Halbleitereinrichtung 1100. Die Schicht 1106 kann auch ein Teil des Substrats 1102 sein, wobei ein Teil des Substrats 1102 beispielsweise entfernt werden kann, so dass ein stufenförmiges Substrat gebildet wird und dann kann der zweite Source/Drain-Bereich 1104 in den Eckbereich des stufenförmigen Substrats gebildet werden, beispielsweise mittels eines geneigten Ionen-Implantationsprozesses. Die vertikale Halbleitereinrichtung 1100 kann ferner aufweisen einen Tunnel-Bereich 1108, in diesem Fall implementiert als ein Halo-Bereich 1108, beispielsweise als ein Teil des Body-Bereichs, dotiert mit n-Dotieratomen, d.h. er kann dotiert sein mit n-Dotieratomen (in dem Fall, in dem der Source-Bereich der vertikalen Halbleitereinrichtung 1100 hoch p-dotiert ist). In einer Implementierung kann der Halo-Bereich 1108 n-dotiert sein mit einer Dotier-Konzentration in einem Bereich von ungefähr 1017 cm-3 bis ungefähr 1019 cm-3, beispielsweise mit einer Dotier-Konzentration in einem Bereich von ungefähr 5 * 1017 cm-3 bis ungefähr 5 * 1018 cm-3, beispielsweise mit einer Dotier-Konzentration von ungefähr 1018 cm-3. Ferner kann ein erster Source/Drain-Bereich 1110 (beispielsweise ein Source-Bereich 1110) vorgesehen sein als ein hoch p-dotierter (p+-dotiert) Bereich aus einem Halbleitermaterial, beispielsweise einem Verbundhalbleitermaterial SiGe. Der erste Source/Drain-Bereich 1110 kann dotiert sein mit einer Dotier-Konzentration von Dotieratomen in einem Bereich von ungefähr 1019 cm-3 bis ungefähr 1021 cm -3, beispielsweise mit einer Dotier-Konzentration von Dotieratomen in einem Bereich von ungefähr 5 * 1019 cm-3 bis ungefähr 5 * 1020 cm-3. Der erste Source/Drain-Bereich 1110 kann eine Dicke aufweisen in einem Bereich von ungefähr 5 nm bis ungefähr 100 nm, beispielsweise eine Dicke in einem Bereich von ungefähr 10 nm bis ungefähr 25 nm, beispielsweise eine Dicke von ungefähr 5 nm bis ungefähr 15 nm.
  • Ferner kann ein Gate-Dielektrikum 1112 vorgesehen sein, welches zumindest die freigelegte Seitenwand des Body-Bereichs 1106, eine freigelegte Seitenwand des Tunnel-Bereichs 1108, und optional einen Teil einer freigelegten Seitenwand des ersten Source/Drain-Bereichs 1110 bedeckt. Das Gate-Dielektrikum 1112 kann dieselbe Schichtdicke aufweisen und kann hergestellt sein aus demselben Material wie die Gate-Dielektrikumsschichten, wie sie oben beschrieben worden sind. Ein Gate-Bereich 1114 kann vorgesehen sein auf dem Gate-Dielektrikum 1112 derart, dass ein (Tunnel-)Stromfluss von dem ersten Source/Drain-Bereich 1110 mittels des Tunnel-Bereichs 1108, und des Body-Bereichs 1106 zu dem zweiten Source/Drain-Bereich 1104 gesteuert werden kann mittels des Anlegens geeigneter Spannungen an die Source/Drain-Bereiche 1110, 1104 sowie den Gate-Bereich 1106. Der Gate-Bereich 1114 kann hergestellt sein aus demselben Materialen wie die Gate-Bereiche, die oben in den anderen Ausführungsbeispielen beschrieben worden sind und sie können die gleichen Schichtdicken aufweisen.
  • Der erste Source/Drain-Bereich 1110 kann gekoppelt sein mit einem Source-Anschluss 1116 (beispielsweise mittels Source-Leitung), der Source/Drain-Bereich 1104 kann gekoppelt sein mit einem Drain-Anschluss 1118 (beispielsweise mittels einer Drain-Leitung), und der Gate-Bereich 1114 kann gekoppelt sein mit einem Gate-Anschluss 1120 (beispielsweise mittels einer Gate-Leitung).
  • 12 zeigt eine andere Implementierung einer Halbleitereinrichtung 1200 gemäß dem Ausführungsbeispiel von 10.
  • In dieser Implementierung ist die Halbleitereinrichtung 1200 eingerichtet als eine vertikale (Doppel-Gate) Halbleitereinrichtung 1200, beispielsweise eine vertikale (Doppel-Gate) TFET-Einrichtung 1200. Die Halbleitereinrichtung 1200 kann aufweisen ein Substrat 1202 (beispielsweise ein p-dotiertes Substrat 1202) wie beispielsweise ein Substrat 1202, welches beschrieben worden ist mit Bezug auf die Halbleitereinrichtung 100 von 1. In einer Implementierung kann das Substrat 1202 ein Silizium-Substrat 1202, beispielsweise ein p-dotiertes Silizium-Substrat 1202 sein. Ein zweiter Source/Drain-Bereich 1204, beispielsweise ein Drain-Bereich 1204, welcher in dieser Implementierung hoch n-dotiert (n+-dotiert) sein kann, kann in dem Substrat 1102 gebildet sein. Dann kann eine Schicht 1206 aus intrinsisch dotiertem Silizium vorgesehen sein auf oder über der oberen Oberfläche des Substrats 1202 derart, dass sie einen Teil des zweiten Source/Drain-Bereichs 1204 überlappt. Die Schicht 1206 bildet den Body-Bereich 1206 der vertikalen Doppel-Gate-Halbleitereinrichtung 1200. Die Schicht 1206 kann auch ein Teil des Substrats 1202 sein, wobei ein Teil des Substrats 1202 beispielsweise entfernt werden kann, so dass ein Substrat mit einem Vorsprung gebildet wird, und dann kann der zweite Source/Drain-Bereich 1204 unterhalb des Vorsprungs-Abschnitts des Substrats 1202 gebildet werden beispielsweise mittels eines geneigten Ionen-Implantationsprozesses. Die vertikale Halbleitereinrichtung 1200 kann ferner aufweisen einen Body-Bereich, wobei ein Teil desselben ein Tunnel-Bereich 1208 sein kann, in diesem Fall implementiert als ein Halo-Bereich 1208, dotiert mit n-Dotieratomen (d.h. er kann n-dotiert sein mit n-Dotieratomen, in dem Fall, in dem der Source-Bereich der vertikalen Halbleitereinrichtung 1200 hoch p-dotiert ist). In einer Implementierung kann der Halo-Bereich 1208 n-dotiert sein mit einer Dotier-Konzentration in einem Bereich von ungefähr 1017 cm-3 bis ungefähr 1019 cm-3, beispielsweise mit einer Dotier-Konzentration in einem Bereich von ungefähr 5 * 1017 cm-3 bis ungefähr 5 * 1018 cm-3, beispielsweise mit einer Dotier-Konzentration von ungefähr 1018 cm-3. Ferner kann ein erster Source/Drain-Bereich 1210 (beispielsweise ein Source-Bereich 1210) vorgesehen sein, als ein hoch p-dotierter (p+-dotiert) Bereich aus einem Halbleitermaterial, beispielsweise aus einem Verbundhalbleitermaterial wie beispielsweise SiGe. Der erste Source/Drain-Bereich 1210 kann dotiert sein mit einer Dotier-Konzentration von Dotieratomen in einem Bereich von ungefähr 1019 cm-3 bis ungefähr 1021 cm-3, beispielsweise mit einer Dotier-Konzentration von Dotieratomen in einem Bereich von ungefähr 5 * 1019 cm-3 bis ungefähr 5 * 1020 cm-3. Der erste Source/Drain-Bereich 1210 kann eine Dicke aufweisen in einem Bereich von ungefähr 5 nm bis ungefähr 100 nm, beispielsweise eine Dicke in einem Bereich von ungefähr 10 nm bis ungefähr 25 nm, beispielsweise eine Dicke von ungefähr 15 nm bis ungefähr 30 nm.
  • In einer anderen Implementierung könnte die Tunnel-Schicht 1208 aufweisen oder bestehen aus einem dünnen Isolator, beispielsweise Siliziumdioxid, um ein Festlegen des Fermi-Niveaus zu vermeiden, wenn der erste Source/Drain-Bereich 1210 Metall aufweist oder daraus besteht.
  • Ferner können zwei Gate-Dielektrika, ein erstes Gate-Dielektrikum 1212 und ein zweites Gate-Dielektrikum 1214 vorgesehen sein, derart, dass sie zumindest die jeweilige freigelegte Seitenwand des Body-Bereichs 1206, eine jeweilige freigelegte Seitenwand des Tunnel-Bereichs 1208 und optional einen Teil einer jeweiligen freigelegten Seitenwand des ersten Source/Drain-Bereichs 1210 bedecken. Das erste Gate-Dielektrikum 1212 und das zweite Gate-Dielektrikum 1214 können an zwei gegenüberliegenden Seiten des Stapels angeordnet sein, welcher gebildet wird von dem Body-Bereich 1206, dem Tunnel-Bereich 1208, und dem ersten Source/Drain-Bereich 1210. Die Gate-Dielektrika 1212, 1214 können dieselben Schichtdicken aufweisen und können aus demselben Material hergestellt sein wie die oben beschriebenen Gate-Dielektrikumsschichten. Zwei Gate-Bereiche 1216, 1218 können auf den Gate-Dielektrika 1212, 1214 vorgesehen sein (wobei ein erster Gate-Bereich 1216 vorgesehen sein kann auf dem ersten Gate-Dielektrikum 1212, und ein zweiter Gate-Bereich 1218 vorgesehen sein kann auf dem zweiten Gate-Dielektrikum 1214) derart, dass ein (Tunnel-)Stromfluss von dem ersten Source/Drain-Bereich 1212 mittels des Tunnel-Bereichs 1208, und des Body-Bereichs 1206 zu dem zweiten Source/Drain-Bereich 1204 gesteuert werden kann mittels des Anlegens von geeigneten Spannungen an die Source/Drain-Bereiche 1210, 1204 und die Gate-Bereiche 1216, 1218. Die Gate-Bereiche 1216, 1218 können hergestellt sein aus denselben Materialien wie die Gate-Bereiche, wie sie oben in den anderen Ausführungsbeispielen beschrieben worden sind und sie können gleiche Schichtdicken aufweisen. Der erste Source/Drain-Bereich 1210 kann gekoppelt sein mit einem Source-Anschluss 1120 (beispielsweise mittels einer Source-Leitung), der zweite Source/Drain-Bereich 1204 kann gekoppelt sein mit einem Drain-Anschluss 1222 (beispielsweise mittels einer Drain-Leitung), und die Gate-Bereiche 1216, 1218 können gekoppelt sein mit einem jeweiligen Gate-Anschluss 1224, 1226 (beispielsweise mittels einer oder mehr Gate-Leitungen).
  • In dieser Implementierung einer Doppel-Gate vertikalen Halbleitereinrichtung 1200 kann eine geringe Distanz zwischen den Gate-Dielektrika 1212, 1214 und somit eine geringe Weite (symbolisiert in 12 mittels eines Doppelpfeils 1228) des Body-Bereichs 1206 die Steuerung der Gate-Bereiche 1216, 1218 auf dem inneren Teil des Body-Bereichs 1206 (i-Si) verbessern. Dies kann den Leckstrom reduzieren und den An-Strom (Ian) erhöhen.
  • 13 zeigt noch eine andere Implementierung einer Halbleitereinrichtung 1300 gemäß dem Ausführungsbeispiel von 10.
  • In dieser Implementierung ist die Halbleitereinrichtung 1300 eingerichtet als eine FINFET-Halbleitereinrichtung 1300, beispielsweise als eine FIN-TFET-Halbleitereinrichtung 1300. Die Halbleitereinrichtung 1300 kann ein Substrat 1302 aufweisen (beispielsweise ein p-dotiertes Substrat 1302) wie beispielsweise ein Substrat 1302, wie es oben in Bezug auf die Halbleitereinrichtung 100 von 1 beschrieben worden ist, oder ein SOI-Substrat 1302. Eine Finne 1304 kann auf dem SOI-Substrat 1302 vorgesehen sein, beispielsweise hergestellt aus Silizium. In dieser Implementierung kann ein erster Source/Drain-Bereich 1306 (beispielsweise ein Source-Bereich 1306) vorgesehen sein als ein hoch p-dotierter (p+-dotiert) Bereich aus einem Halbleitermaterial, beispielsweise aus einem Verbundhalbleitermaterial wie beispielsweise SiGe. Der erste Source/Drain-Bereich 1306 kann dotiert sein mit einer Dotier-Konzentration von Dotieratomen in einem Bereich von ungefähr 1019 cm -3 bis ungefähr 1021 cm -3, beispielsweise mit einer Dotier-Konzentration von Dotieratomen in einem Bereich von ungefähr 5 * 1019 cm-3 bis ungefähr 5 * 1020 cm-3 Der erste Source/Drain-Bereich 1306 kann in der Finne 1304 vorgesehen sein oder extern zu der Finne 1304 (aber in diesem Fall mit der Finne 1304 verbunden). Ferner kann in dem Fall, in dem der erste Source/Drain-Bereich 1306 in der Finne 1304 vorgesehen ist, der erste Source/Drain-Bereich 1306 mit einem Source-Kontaktbereich 1308 gekoppelt sein, der außerhalb der Finne 1304 angeordnet ist. In dieser Implementierung kann neben dem ersten Source/Drain-Bereich 1306 ein Body-Bereich in der Finne 1304 vorgesehen sein, wobei ein Teil des Body-Bereichs ein Tunnel-Bereich 1310 sein kann, in diesem Fall implementiert als ein Halo-Bereich 1310, dotiert mit n-Dotieratomen, d.h. er kann n-dotiert sein mit n-Dotieratomen (in dem Fall, in dem der Source-Bereich 1306 der FINFET-Halbleitereinrichtung 1300 hoch p-dotiert ist). In einer Implementierung kann der Halo-Bereich 1310 n-dotiert sein mit einer Dotier-Konzentration in einem Bereich von ungefähr 1017 cm-3 bis ungefähr 1019 cm-3, beispielsweise mit einer Dotier-Konzentration in einem Bereich von ungefähr 5 * 1017 cm-3 bis ungefähr 5 * 1018 cm-3, beispielsweise mit einer Dotier-Konzentration von ungefähr 1018 cm -3. Ferner kann ein teilweiser an Ladungsträgern verarmter oder vollständig an Ladungsträgern verarmter Body-Bereich 1312 der Finnen-Halbleitereinrichtung 1300 in der Finne 1304 neben dem Tunnel-Bereich 1310 und gegenüberliegend zu dem ersten Source/Drain-Bereich 1306 vorgesehen sein. In einer Implementierung kann optional ein zusätzlicher Halo-Bereich 1314 vorgesehen sein neben dem Body-Bereich 1312 und gegenüberliegend zu dem Halo-Bereich 1310. Der zusätzliche Halo-Bereich 1314 kann n-dotiert sein mit einer Dotier-Konzentration in einem Bereich von ungefähr 1017 cm-3 bis ungefähr 1019 cm -3, beispielsweise mit einer Dotier-Konzentration in einem Bereich von ungefähr 5 * 1017 cm-3 bis ungefähr 5 * 1018 cm-3, beispielsweise mit einer Dotier-Konzentration von ungefähr 1018 cm-3. Ferner kann in einer Implementierung ein zweiter Source/Drain-Bereich 1316, beispielsweise ein Drain-Bereich 1316 (welcher in der Finne 1304 oder außerhalb der Finne 1304 vorgesehen sein kann), welche in dieser Implementierung hoch n-dotiert (n+-dotiert) sein kann, vorgesehen sein neben dem zusätzlichen Halo-Bereich 1314 und gegenüberliegend zu dem Body-Bereich 1312. Der zweite Source/Drain-Bereich 1316 kann gekoppelt sein mit einem Drain-Kontaktbereich 1318, welcher außerhalb der Finne 1304 vorgesehen sein kann. Ferner kann ein Gate-Dielektrikum (in 13 nicht gezeigt) um die Finne 1304 herum angeordnet sein, derart, dass sie einen Teil des Body-Bereichs 1312 oder den gesamten Body-Bereich 1312 der Finne 1304 bedeckt, sowie optional einen Teil des Tunnel-Bereichs 1310. Das Gate-Dielektrikum kann dieselbe Schichtdicke aufweisen und kann aus demselben Material hergestellt sein wie die Gate-Dielektrikumsschichten, die oben beschrieben worden sind.
  • Zusätzlich kann ein Gate-Bereich 1320 auf dem Gate-Dielektrikum vorgesehen sein derart, dass der Gate-Bereich 1320 ebenfalls um die Finne 1304 herum angeordnet ist, derart, dass er den gesamten freigelegten Body-Bereich 1312 der Finne 1304 derart bedeckt, dass ein (Tunnel-)Stromfluss von dem ersten Source/Drain-Bereich 1306 mittels des Tunnel-Bereichs 1310 und des Body-Bereichs 1312 (und optional mittels des zusätzlichen Halo-Bereichs 1314) zu dem zweiten Source/Drain-Bereich 1316 gesteuert werden kann mittels Anlegens von geeigneten Spannungen an die Source/Drain-Bereiche 1306, 1316 und den Gate-Bereich 1320. Der Gate-Bereich 1320 kann aus denselben Materialien hergestellt sein wie die oben beschriebenen Gate-Bereiche in den anderen Ausführungsbeispielen und er kann dieselben Schichtdicken aufweisen.
  • 14 zeigt eine Draufsicht auf eine nicht-ambipolare n-Typ-TFET-Halbleitereinrichtung 1400 mit Halo-Dotierung gemäß einem Ausführungsbeispiel.
  • Wie in 14 gezeigt kann die TFET-Halbleitereinrichtung 1400 einen hoch p-Typ-dotierten (beispielsweise aufweisend eine Dotier-Konzentration von ungefähr 1020 cm-3) Source-Bereich 1402 aufweisen, hergestellt aus SiGe mit einem Germanium-Anteil von 40 %. Neben dem Source-Bereich 1402 kann ein hoch n-Typ-dotierter (beispielsweise mit einer Dotier-Konzentration in einem Bereich von ungefähr 1019 cm-3 bis ungefähr 1020 cm-3) Halo-Bereich 1404 (als ein Beispiel eines Tunnel-Bereichs) vorgesehen sein, beispielsweise als ein Teil eines Body-Bereichs. Ferner kann ein intrinsisch dotierter (beispielsweise mit einer Dotier-Konzentration von ungefähr 1015 cm-3) Kanalbereich 1406 (auch bezeichnet als Body-Bereich 1406) vorgesehen sein neben dem Halo-Bereich 1404 als ein restlicher Bereich des Body-Bereichs, gefolgt von einem n-Typ-dotierten (beispielsweise mit einer Dotier-Konzentration von ungefähr 1017 cm-3) Drain-Bereich 1408. An beiden Seiten von zumindest dem Kanal-Bereich 1406, dem Halo-Bereich 1404, und Teilen des Source-Bereichs 1402 und dem Drain-Bereich 1408, den Gate-Dielektrika 1410, 1412 (beispielsweise hergestellt aus Hafniumoxid (HfO2)) vorgesehen, auf welchen Gate-Bereiche 1414, 1416 jeweils vorgesehen sind.
  • 15 zeigt eine Draufsicht auf eine ambipolare n-Typ-TFET-Halbleitereinrichtung 1500 mit Halo-Dotierung gemäß einem Ausführungsbeispiel.
  • Wie in 15 gezeigt ist kann die TFET-Halbleitereinrichtung 1500 einen hoch p-Typ-dotierten (beispielsweise mit einer Dotier-Konzentration von 1020 cm-3) Source-Bereich 1502 aufweisen hergestellt aus SiGe mit einem Germanium-Anteil von 40 %. Neben dem Source-Bereich 1502 kann ein hoch n-Typ-dotierter (beispielsweise mit einer Dotier-Konzentration in einem Bereich von ungefähr 1019 cm-3 bis ungefähr 1020 cm-3) Halo-Bereich 1504 (als ein Beispiel eines Tunnel-Bereichs) vorgesehen sein. In diesem Zusammenhang ist anzumerken, dass beispielsweise der Halo-Bereich 1504 vorgesehen sein kann als ein Teil eines Body-Bereichs und hergestellt sein kann aus einem Material, das eine andere Energiebandlücke aufweist als das Material des Kanal-Bereichs 1506 (als der restliche Teil des Body-Bereichs), wie im Folgenden noch näher erläutert wird. Ferner kann der intrinsisch dotierte (beispielsweise mit einer Dotier-Konzentration von ungefähr 1015 cm-3) Kanal-Bereich 1506 (auch bezeichnet als Body-Bereich 1506) vorgesehen sein neben dem Halo-Bereich 1504, gefolgt von einem p-Typ-dotierten zusätzlichen Halo-Bereich 1508 (beispielsweise aufweisend eine Dotier-Konzentration von ungefähr 1020 cm-3), und ferner gefolgt von einem hoch n-Typ-dotierten (beispielsweise aufweisend eine Dotier-Konzentration in einem Bereich von ungefähr 1019 cm-3 bis ungefähr 1020 cm-3) Drain-Bereich 1510. An beiden Seiten von zumindest dem Kanal-Bereich 1506, den Halo-Bereichen 1504, 1508, und Teilen des Source-Bereichs 1502 und des Drain-Bereichs 1510, können Gate-Dielektrika 1512, 1514 (beispielsweise hergestellt aus Hafniumoxid (HfO2)) vorgesehen, auf welche Gate-Bereiche 1516, 1518 jeweils vorgesehen sind. In dieser Implementierung können zwei Halo-Bereiche 1504, 1508 auf beiden Seiten des Kanal-Bereichs 1506 verwendet werden mit entgegengesetzten Dotierarten zu dem Source-Bereich 1502 oder Drain-Bereich 1510.
  • In verschiedenen Ausführungsbeispielen ist eine Halbleitereinrichtung bereitgestellt, welche ein Substrat aufweisen kann mit einer Hauptprozessieroberfläche, einem ersten Source/Drain-Bereich, aufweisend ein erstes Material eines ersten Leitfähigkeitstyps, einem zweiten Source/Drain-Bereich, aufweisend ein zweites Material eines zweiten Leitfähigkeitstyps, wobei der zweite Leitfähigkeitstyp unterschiedlich ist zu dem ersten Leitfähigkeitstyp, wobei der zweite Source/Drain-Bereich lateral in einem Abstand zu dem ersten Source/Drain-Bereich angeordnet sein kann, und einem Body-Bereich, der elektrisch gekoppelt ist zwischen den ersten Source/Drain-Bereich und den zweiten Source/Drain-Bereich. Der Body-Bereich kann sich tiefer in das Substrat hinein erstrecken als der erste Source/Drain-Bereich in einer ersten Richtung, die senkrecht ist zu der Hauptprozessieroberfläche des Substrats. Die Halbleitereinrichtung kann ferner aufweisen ein Gate-Dielektrikum, angeordnet auf oder über dem Body-Bereich, einen Gate-Bereich, angeordnet auf oder über dem Gate-Dielektrikum; und ein Teil des Body-Bereichs kann ein Tunnel-Bereich sein, aufweisend ein Material, welches eine andere Energiebandlücke aufweist als das erste Material des ersten Leitfähigkeitstyps. Der Gate-Bereich kann sich neben zumindest einem Teil des Tunnel-Bereich erstrecken in der ersten Richtung (die senkrecht sein kann zu der Hauptprozessieroberfläche des Substrats) oder in einer zweiten Richtung von dem ersten Source/Drain-Bereich zu dem zweiten Source/Drain-Bereich.
  • In einer Implementierung dieses Ausführungsbeispiels kann das erste Material des ersten Leitfähigkeitstyps aufweisen oder bestehen aus Halbleitermaterial. Ferner kann das erste Material des ersten Leitfähigkeitstyps aufweisen oder bestehen aus Verbundhalbleitermaterial. Beispielsweise kann das erste Material des ersten Leitfähigkeitstyps eines oder mehr der folgenden Materialien aufweisen:
    • • IV-IV-Verbundhalbleitermaterial wie beispielsweise SiGe (beispielsweise für einen n-Kanal-TFET) oder SiC (beispielsweise für einen p-Kanal-TFET);
    • • III-V-Verbundhalbleitermaterial wie beispielsweise GaAs oder InP;
    • • II-VI-Verbundhalbleitermaterial wie beispielsweise AlGaAs;
    • • ein ternäres Verbundhalbleitermaterial; und
    • • ein quaternäres Verbundhalbleitermaterial.
  • In einer anderen Implementierung dieses Ausführungsbeispiels kann das erste Material des ersten Leitfähigkeitstyps aufweisen oder bestehen aus einem Metall wie beispielsweise einem Silizid.
  • In noch einer anderen Implementierung dieses Ausführungsbeispiels kann der Tunnel-Bereich aufweisen oder bestehen aus einem unterschiedlichen Material als das erste Material des ersten Leitfähigkeitstyps. In noch einer anderen Implementierung dieses Ausführungsbeispiels kann der Tunnel-Bereich aufweisen oder bestehen aus demselben Material wie das erste Material des ersten Leitfähigkeitstyps, wobei das Material des Tunnel-Bereichs eine unterschiedliche Konzentration an Dotieratomen aufweisen kann als das erste Material des ersten Leitfähigkeitstyps in dem ersten Source/Drain-Bereich. In noch einer anderen Implementierung dieses Ausführungsbeispiels kann der Tunnel-Bereich aufweisen oder bestehen aus dem Material, welches Dotieratome des zweiten Leitfähigkeitstyps aufweist. In noch einer anderen Implementierung dieses Ausführungsbeispiels kann der Tunnel-Bereich aufweisen oder bestehen aus einem Halo-Dotier-Bereich, aufweisend Dotieratome des zweiten Leitfähigkeitstyps. In noch einer anderen Implementierung dieses Ausführungsbeispiels kann der Body-Bereich aufweisen oder bestehen aus Silizium. In noch einer anderen Implementierung dieses Ausführungsbeispiels kann der Body-Bereich aufweisen oder bestehen aus Silizium-Germanium. In noch einer anderen Implementierung dieses Ausführungsbeispiels kann die erste Halbleitereinrichtung ferner aufweisen einen ersten Wannenbereich des ersten Leitfähigkeitstyps, wobei der erste Source/Drain-Bereich in dem ersten Wannenbereich angeordnet ist. In noch einer anderen Implementierung dieses Ausführungsbeispiels kann die Halbleitereinrichtung aufweisen einen zweiten Wannenbereich des zweiten Leitfähigkeitstyps, wobei der zweite Source/Drain-Bereich in dem zweiten Wannenbereich angeordnet ist. In noch einer anderen Implementierung dieses Ausführungsbeispiels kann die Halbleitereinrichtung ferner aufweisen einen dritten Wannenbereich des zweiten Leitfähigkeitstyps, wobei der erste Wannenbereich und der zweite Wannenbereich in dem dritten Wannenbereich angeordnet sind. In noch einer anderen Implementierung dieses Ausführungsbeispiels kann das erste Material des ersten Leitfähigkeitstyps aufweisen oder bestehen aus Halbleitermaterial, welches eine andere Energiebandlücke aufweist als das Material des Body-Bereichs. In noch einer anderen Implementierung dieses Ausführungsbeispiels kann das erste Material des ersten Leitfähigkeitstyps aufweisen oder bestehen aus Halbleitermaterial mit einer kleineren Energiebandlücke als das Material des Body-Bereichs. In noch einer anderen Implementierung dieses Ausführungsbeispiels kann das erste Material des ersten Leitfähigkeitstyps aufweisen oder bestehen aus Halbleitermaterial mit einer größeren Energiebandlücke als das Material des Body-Bereichs. In noch einer anderen Implementierung dieses Ausführungsbeispiels kann das Material des Tunnel-Bereichs aufweisen oder bestehen aus einem Halbleitermaterial mit einer anderen Energiebandlücke als das Material des restlichen Teils des Body-Bereichs. In noch einer anderen Implementierung dieses Ausführungsbeispiels kann das Material des Tunnel-Bereichs aufweisen oder bestehen aus Halbleitermaterial mit einer geringeren Energiebandlücke als das Material des Body-Bereichs. In noch einer anderen Implementierung dieses Ausführungsbeispiels kann das Material des Tunnel-Bereichs aufweisen oder bestehen aus Halbleitermaterial mit einer größeren Energiebandlücke als das Material des restlichen Teils des Body-Bereichs.
  • In einem Ausführungsbeispiel wird eine Halbleitereinrichtung bereitgestellt. Die Halbleitereinrichtung kann ein Substrat aufweisen mit einer Hauptprozessieroberfläche, einen ersten Source/Drain-Bereich, aufweisend ein erstes Material eines ersten Leitfähigkeitstyps, einen zweiten Source/Drain-Bereich, aufweisend ein zweites Material eines zweiten Leitfähigkeitstyps, wobei der zweite Leitfähigkeitstyp unterschiedlich ist zu dem ersten Leitfähigkeitstyps, und einen Body-Bereich, der elektrisch gekoppelt ist zwischen den ersten Source/Drain-Bereich und den zweiten Source/Drain-Bereich, wobei der Body-Bereich sich tiefer in das Substrat hinein erstreckt als der erste Source/Drain-Bereich in einer ersten Richtung, die parallel zu der Hauptprozessieroberfläche des Substrats ist. Die Halbleitereinrichtung kann ferner aufweisen ein Gate-Dielektrikum, welches auf oder über dem Body-Bereich angeordnet ist, sowie einen Gate-Bereich, angeordnet auf oder über dem Gate-Dielektrikum. Der Gate-Bereich kann mit zumindest einem Teil des ersten Source/Drain-Bereich und mit einem Teil des Body-Bereichs in der ersten Richtung überlappen.
  • Verschiedene Ausführungsbeispiele stellen eine Halbleitereinrichtung bereit, welche einen Bereich aufweisen können mit einem Breitbandmaterial (wie beispielsweise Silizium), welches angebracht sein kann an einen Bereich eines Schmalbandmaterial (beispielsweise SiGe) und können gesteuert sein mittels eines FET-Gates; einen hoch dotierten Bereich eines ersten Leitfähigkeitstyps gebildet in dem Breitbandmaterial, welcher sich unterhalb des Gates erstrecken kann und welches unterschiedlich ist zu der Dotierung unterhalb des Rests des Gates; und einen hoch dotierten Bereich eines zweiten Leitfähigkeitstyps, gebildet in dem Schmalbandmaterial, angeordnet an dem hoch dotierten Bereich des Breitbandmaterials; und einen Gate-Bereich, welcher die Energiebandkante in dem Breitbandmaterial derart steuert, dass bei Anlegen einer geeigneten Spannung ein größerer Tunnelstrom von dem Bereich des Schmalbandmaterials (auch bezeichnet als Source) injiziert wird.
  • In verschiedenen Ausführungsbeispielen wird eine laterale Einrichtung bereitgestellt, wobei der angebrachte Teil des Gates und die Schicht der Source nebeneinander und parallel zu einander angeordnet sind. Ferner kann der zweite Kontaktbereich (beispielsweise Drain-Bereich) neben dem angebrachten Teil des Gates und parallel dazu sein. Der Stromfluss kann parallel zu der (Hauptprozessier-)Oberfläche des Wafers sein.
  • 16 zeigt eine Halbleitereinrichtung 1600 gemäß noch einem anderen Ausführungsbeispiel.
  • Die Halbleitereinrichtung 1600 kann aufweisen einen ersten Source/Drain-Bereich 1602, welcher gemäß einem ersten Leitfähigkeitstyp dotiert ist. Ferner kann die Halbleitereinrichtung 1600 zusätzlich aufweisen einen zweiten Source/Drain-Bereich 1606, welcher ein Material aufweist, dotiert gemäß einem zweiten Leitfähigkeitstyp, wobei der zweite Leitfähigkeitstyp unterschiedlich ist zu dem ersten Leitfähigkeitstyp, und einen Body-Bereich 1604, welcher elektrisch gekoppelt ist zwischen den ersten Source/Drain-Bereich 1602 und den zweiten Source/Drain-Bereich 1606, wobei der Body-Bereich 1604 aufweisen kann ein Verbundhalbleitermaterial mit einer Mehrzahl von Elementen, wobei der Body-Bereich 1604 aufweisen kann ein graduiertes Anteils-Profil eines Elements der Mehrzahl von Elementen derart, dass der Anteil des Elements in dem Material des Body-Bereichs 1604 abnimmt mit zunehmendem Abstand von dem ersten Source/Drain-Bereich 1602 in der Richtung zu dem zweiten Source/Drain-Bereich. Ferner kann die Halbleitereinrichtung 1600 ein Gate-Dielektrikum 1608 aufweisen, welches auf oder über dem Body-Bereich angeordnet ist, sowie einen Gate-Bereich 1610, angeordnet auf oder über dem Gate-Dielektrikum 1608.
  • In verschiedenen Ausführungsbeispielen kann das verbundene Halbleitermaterial SiGe sein, und das Element mit einem graduierten Profil in dem Body-Bereich kann Ge sein. Die Halbleitereinrichtung 1600 kann eine planare Einrichtung sein, eine vertikale, eine Einzel-Gate-Einrichtung, eine Doppel-Gate-Einrichtung, oder eine Fin-FET-Einrichtung, als Beispiel.
  • 17A zeigt eine Implementierung einer Halbleitereinrichtung 1700 gemäß dem in 16 gezeigten Ausführungsbeispiel. Ferner zeigt 17B ein graduiertes Profil 1750 des Ge-Anteils in dem Body-Bereich der Implementierung einer Halbleitereinrichtung, wie sie in 17A gezeigt ist. In dieser Implementierung ist die Halbleitereinrichtung 1700 eingerichtet als eine Doppel-Gate-Vertikal-Halbleitereinrichtung 1700.
  • Wie in 17A gezeigt ist kann die Halbleitereinrichtung 1700 einen hoch p-dotierten (p+-dotiert) Source-Bereich 1702 als einen ersten Source/Drain-Bereich aufweisen.
  • In einer Implementierung kann der Source-Bereich 1702 aufweisen oder bestehen aus Silizium, der beispielsweise hoch p-dotiert (p+-dotiert) ist mit Dotieratomen (beispielsweise mit Bor (B)) mit einer Dotier-Konzentration von Dotieratomen in einem Bereich von ungefähr 1019 cm-3 bis ungefähr 1021 cm-3, beispielsweise mit einer Dotier-Konzentration von Dotieratomen in einem Bereich von ungefähr 5 * 1019 cm-3 bis ungefähr 5 * 1020 cm-3, beispielsweise mit einer Dotier-Konzentration von Dotieratomen von ungefähr 1020 cm-3.
  • Ferner kann ein Body-Bereich 1704, der neben dem Source-Bereich 1702 angeordnet ist, aufweisen oder bestehen aus Silizium-Germanium mit variierender Zusammensetzung, insbesondere mit einem variierenden Anteil von Germanium (Si1-γGeγ). In dieser Implementierung kann ein Drain-Bereich 1706 vorgesehen sein neben dem Body-Bereich 1704 gegenüberliegend zu dem Source-Bereich 1702. Der Drain-Bereich 1706 kann aufweisen oder bestehen aus Silizium, beispielsweise hoch n-dotiertem (n+-dotiert) Silizium. Der Drain-Bereich 1706 kann dotiert sein mit Dotieratomen (beispielsweise mit Phosphor (P) oder Arsen (As)) mit einer Dotier-Konzentration von Dotieratomen in einem Bereich von ungefähr 1019 cm-3 bis ungefähr 1021 cm-3 , beispielsweise mit einer Dotier-Konzentration von Dotieratomen in einem Bereich von ungefähr 5 * 1019 cm-3 bis ungefähr 5 * 1020 cm-3. Wie in einer Kennlinie 1752 in dem Diagramm 1750 in 17B gezeigt ist nimmt die Konzentration γ des Ge in dem Si1-γGeγ in dem Body-Bereich ab oder fällt in Richtung des Drain-Bereichs 1706. In anderen Worten ist die Konzentration γ des Ge in dem Si1-γGeγ hoch an dem Source-Übergang (beispielsweise kann die Konzentration γ in einem Bereich von ungefähr 0,3 bis ungefähr 1 liegen, beispielsweise in einem Bereich von ungefähr 0,3 bis ungefähr 0,5), und niedrig an dem Drain-Übergang (beispielsweise kann die Konzentration γ in einem Bereich von ungefähr 0 bis ungefähr 0,3, beispielsweise ungefähr 0 liegen). Das degradierte Profil 1752 der Konzentration γ von Ge in dem Si1-γGeγ monoton fallend von dem Source-Bereich 1702 in der Richtung des Drain-Bereichs 1706. Das degradierte Profil 1752 der Konzentration γ von Ge in dem Si1-γGeγ verschiedene Abschnitte aufweisen mit unterschiedlichen Gradienten in dem Abfall der Konzentration γ von Ge in dem Si1-γGeγ.
  • 18 zeigt eine Halbleitereinrichtung 1800 gemäß noch einem anderen Ausführungsbeispiel. In diesem Ausführungsbeispiel ist die Halbleitereinrichtung 1800 eingerichtet als eine Doppel-Gate-Vertikal-TFET-Halbleitereinrichtung.
  • In dieser Implementierung kann ein Drain-Bereich 1808 vorgesehen sein. Der Drain-Bereich 1808 kann aufweisen oder bestehen aus Silizium, beispielsweise hoch n-dotiertem (n+-dotiert) Silizium. Der Drain-Bereich 1808 kann dotiert sein mit Dotieratomen (beispielsweise mit Phosphor (P) oder Arsen (As)) mit einer Dotier-Konzentration von Dotieratomen in einem Bereich von ungefähr 1019 cm-3 bis ungefähr 1020 cm-3, beispielsweise mit einer Dotier-Konzentration von Dotieratomen in einem Bereich von ungefähr 5 * 1019 cm-3 bis ungefähr 5 * 1020 cm-3, beispielsweise mit einer Dotier-Konzentration von Dotieratomen von ungefähr 1020 cm-3 . Ferner kann ein Body-Bereich 1806 auf oder über dem Drain-Bereich 1808 angeordnet sein, wobei der Body-Bereich 1806 aufweisen kann oder bestehen kann aus Silizium-Germanium. Ferner kann ein Halo-Bereich 1804 angeordnet sein auf oder über dem Body-Bereich 1806. In einer Implementierung kann der Halo-Bereich 1804 hoch n-dotiert sein mit einer Dotier-Konzentration in einem Bereich von ungefähr 1017 cm-3 bis ungefähr 1019 cm -3, beispielsweise mit einer Dotier-Konzentration in einem Bereich von ungefähr 5 * 1017 cm-3 bis ungefähr 5 * 1018 cm-3, beispielsweise mit einer Dotier-Konzentration von ungefähr 1018 cm-3 . In einer Implementierung kann die Dotier-Konzentration des Halo-Bereichs 1804 geringer sein als die Dotier-Konzentration des Source-Bereichs 1802, was im Folgenden noch näher erläutert wird. In einer Implementierung kann die Halbleitereinrichtung 1800 ferner aufweisen einen hoch p-dotierten (p+-dotiert) Source-Bereich 1802 als einen ersten Source/Drain-Bereich, angeordnet auf oder über dem Halo-Bereich 1804. In einer Implementierung kann der Source-Bereich 1802 aufweisen oder bestehen aus Silizium, der beispielsweise hoch p-dotiert (p+-dotiert) ist mit Dotieratomen (beispielsweise mit Bor (B)) mit einer Dotier-Konzentration von Dotieratomen in einem Bereich von ungefähr 1019 cm -3 bis ungefähr 1021 cm-3, beispielsweise mit einer Dotier-Konzentration von Dotieratomen in einem Bereich von ungefähr 5 * 1019 cm-3 bis ungefähr 5 * 1020 cm-3.
  • Ferner können zwei Gate-Dielektrika 1810, 1812 angeordnet sein an zwei gegenüberliegenden Seitenwänden von freigelegten Teilen von zumindest dem Body-Bereich 1806 und dem Halo-Bereich 1804, und optional ebenfalls von einigen Teilen des Source-Bereichs 1802 und des Drain-Bereichs 1808. Die Gate-Dielektrika 1810, 1812 können dieselbe Schichtdicke aufweisen und können aus demselben Material hergestellt sein wie die Gate-Dielektrikumsschichten, die oben beschrieben worden sind. Ferner können zwei Gate-Bereiche 1814, 1816 auf oder über den zwei Gate-Dielektrika 1810 bzw. 1812 angeordnet sein derart, dass ein (Tunnel-)Stromfluss von dem Source-Bereich 1802 mittels des Halo-Bereichs 1804 und des Body-Bereichs 1806 zu dem Drain-Bereich 1808 gesteuert werden kann mittels Anlegens von geeigneten Spannungen an die Source/Drain-Bereiche 1802, 1808 und die Gate-Bereiche 1814, 1816. Die Gate-Bereiche 1814, 1816 können aus denselben Materialien hergestellt sein wie die Gate-Bereiche, die in den anderen Ausführungsbeispielen beschrieben worden sind, und sie können dieselben Schichtdicken aufweisen.
  • 19 zeigt eine Halbleitereinrichtung 1900 gemäß noch einem anderen Ausführungsbeispiel. Die Halbleitereinrichtung 1900 ist eingerichtet als ein lateraler SiGe-Kanal-TFET, aufweisend einen n-Halo-Bereich an der Seite des Source-Bereichs.
  • In verschiedenen Ausführungsbeispielen kann die Halbleitereinrichtung 1900 in einem Substrat 1902 wie beispielsweise einem wie oben beschriebenen Substrat, gebildet sein.
  • Die TFET-Halbleitereinrichtung 1900 kann lateral abgeschlossen sein mittels flacher Grabenisolationen 1904, 1906 zum elektrischen Isolieren der TFET-Halbleitereinrichtung 1900 von benachbarten Halbleitereinrichtungen, welche in dem Substrat 1902 vorgesehen sind.
  • Die TFET-Halbleitereinrichtung 1900 kann ferner aufweisen einen ersten Source/Drain-Bereich 1908, beispielsweise einen Source-Bereich 1908, gebildet in oder auf oder über dem Substrat 1902. In einer Implementierung kann der Source-Bereich 1908 aufweisen oder bestehen aus Silizium oder SiGe, der beispielsweise hoch p-dotiert (p+-dotiert) ist mit Dotieratomen (beispielsweise mit Bor (B)) mit einer Dotier-Konzentration von Dotieratomen in einem Bereich von ungefähr 1019 cm-3 bis ungefähr 1021 cm-3, beispielsweise mit einer Dotier-Konzentration von Dotieratomen in einem Bereich von ungefähr 5 * 1019 cm-3 bis ungefähr 5 * 1020 cm-3, beispielsweise mit einer Dotier-Konzentration von Dotieratomen von ungefähr 1020 cm -3 . Der Source-Bereich 1908 kann eine Dicke aufweisen in einem Bereich von ungefähr 5 nm bis ungefähr 50 nm, beispielsweise eine Dicke in einem Bereich von ungefähr 7,5 nm bis ungefähr 15 nm, beispielsweise eine Dicke von ungefähr 5 nm bis ungefähr 10 nm.
  • In einer Implementierung kann die TFET-Halbleitereinrichtung 1900 ferner aufweisen einen zweiten Source/Drain-Bereich 1910, beispielsweise einen Drain-Bereich 1910, gebildet in oder auf oder über dem Substrat 1902. In einer Implementierung kann der Drain-Bereich 1910 aufweisen oder bestehen aus SiGe, der beispielsweise hoch n-dotiert (n+-dotiert) ist mit Dotieratomen (beispielsweise mit Phosphor (P) oder Arsen (As)) mit einer Dotier-Konzentration von Dotieratomen in einem Bereich von ungefähr 1019 cm -3 bis ungefähr 1021 cm-3, beispielsweise mit einer Dotier-Konzentration von Dotieratomen in einem Bereich von ungefähr 5 * 1019 cm -3 bis ungefähr 5 * 1020 cm -3 . Der Drain-Bereich 1910 kann eine Dicke aufweisen in einem Bereich von ungefähr 5 nm bis ungefähr 50 nm, beispielsweise eine Dicke in einem Bereich von ungefähr 7,5 nm bis ungefähr 15 nm, beispielsweise eine Dicke von ungefähr 5 nm bis ungefähr 10 nm.
  • In einer Implementierung kann eine Body-Bereich-Schicht 1912 angeordnet sein auf oder über der oberen Oberfläche des Substrats 1902, angeordnet lateral zwischen dem Source-Bereich 1904 und dem Drain-Bereich 1910. Die Body-Bereich-Schicht 1912 kann aufweisen oder bestehen aus SiGe.
  • Ferner kann eine Gate-Dielektrikumsschicht 1914 angeordnet sein auf oder über der freigelegten oberen Oberfläche des Body-Bereich-Schicht 1912. Die Gate-Dielektrikumsschicht 1914 kann aufweisen oder bestehen aus einem dielektrischen Material wie beispielsweise Siliziumoxid (SiO2) oder einem Hohes-k-dielektrischen-Material (d.h. beispielsweise einem Material mit einer Dielektrizitätskonstante von größer als der die Elektrizitätskonstante von Siliziumoxid (welches eine Dielektrizitätskonstante von 3,9 aufweist)). In verschiedenen Implementierungen kann die Gate-Dielektrikumsschicht 1914 aufweisen oder bestehen aus Aluminiumoxid (Al2O3), Yttriumoxid (Y2O3), Hafniumoxid (HfO2), Lanthanoxid (LaO2), Zirkoniumoxid (ZrO2), amorphes Silizium (a-Si), Tantaloxid (Ta2O5), Titanoxid (TiO2), und/oder ein Aluminat. Ein Beispiel für ein Aluminat ist eine Legierung von den Komponenten Aluminium, Zirkonium und Sauerstoff (AlZrO). In einer Implementierung kann die Gate-Dielektrikumsschicht 1914 aufweisen oder bestehen aus einem dielektrischen Schichtenstapel, aufweisend drei dielektrische Schichten, die aufeinander oder übereinander gebildet sind, beispielsweise aufweisend eine erste Oxidschicht (beispielsweise Siliziumoxid), eine Nitridschicht als Ladungsfängerschicht (beispielsweise Siliziumnitrid) auf der ersten Oxidschicht, und eine zweite Oxidschicht (beispielsweise Siliziumoxid oder Aluminiumoxid) auf der Nitridschicht. Diese Art eines dielektrischen Schichtenstapels wird auch bezeichnet als ONO-Schichtenstapel. In einer alternativen Implementierung kann die Gate-Dielektrikumsschicht 1914 aufweisen oder bestehen aus zwei, vier oder sogar mehr dielektrischen Schichten, die aufeinander oder übereinander gebildet sind. In verschiedenen Implementierungen kann die Gate-Dielektrikumsschicht 1914 eine physikalische Schichtendicke aufweisen in einem Bereich von ungefähr 1,5 nm bis ungefähr 5 nm, beispielsweise eine physikalische Schichtendicke in einem Bereich von 2 nm bis ungefähr 3 nm und/oder eine äquivalente Oxiddicke (EOT) in einem Bereich von ungefähr 1 nm bis ungefähr 2 nm.
  • In einer Implementierung kann ein Gate-Bereich 1916 angeordnet sein auf oder über der Gate-Dielektrikumsschicht 1914. Der Gate-Bereich 1916 kann aufweisen oder bestehen aus elektrisch leitfähigem Material wie beispielsweise Polysilizium (dotiert oder undotiert) oder ein Metall wie beispielsweise ein Silizid (beispielsweise WSi). Die Weite des Gate-Bereichs 1916 kann liegen in einem Bereich von ungefähr 20 nm bis ungefähr 60 nm, beispielsweise in einem Bereich von ungefähr 30 nm bis ungefähr 50 nm, beispielsweise ungefähr 40 nm.
  • In einer Implementierung können elektrisch isolierende Seitenwand-Abstandshalter 1918, 1920 vorgesehen sein neben den freigelegten Seitenwänden des Gate-Bereichs 1916, der Gate-Dielektrikumsschicht 1914 und der Body-Bereich-Schicht 1912. Ein erster Seitenwand-Abstandshalter 1918 kann über einem Teil des Source-Bereichs 1908 angeordnet sein, und ein zweiter Seitenwand-Abstandshalter 1920 kann über einem Teil des Drain-Bereichs 1910 angeordnet sein. Die Seitenwand-Abstandshalter 1918, 1920 können aufweisen oder bestehen aus beispielsweise Siliziumoxid oder Siliziumnitrid. Die Breite der Seitenwand-Abstandshalter 1918, 1920 kann liegen in einem Bereich von ungefähr 20 nm bis ungefähr 40 nm, beispielsweise in einem Bereich von ungefähr 25 nm bis ungefähr 35 nm, beispielsweise betragen 30 nm.
  • Ferner kann in einer Implementierung ein hoch n-dotierter Halo-Bereich 1922 vorgesehen sein in einem Teil der Body-Bereich-Schicht 1912 auf der Seite des Übergangs zu dem Source-Bereich 1908. Der hoch n-dotierte Halo-Bereich 1922 kann sich in das Substrat 1902 neben dem Source-Bereich 1908 hinein erstrecken, womit der hoch n-dotierte Halo-Bereich 1922 eine Schnittstelle bildet zwischen dem Source-Bereich 1908 und der Body-Bereich-Schicht 1912, in welcher der elektrisch leitfähige Kanal gebildet werden kann. Der hoch n-dotierte Halo-Bereich 1922 kann hoch p-dotiert sein (in dem Fall, in dem der Source-Bereich 1908 p-dotiert ist) mit einer Dotier-Konzentration in einem Bereich von ungefähr 1017 cm-3 bis ungefähr 1019 cm-3, beispielsweise in einem Bereich von ungefähr 5 * 1017 cm -3 bis ungefähr 5 * 1018 cm-3.
  • Der hoch n-dotierte Halo-Bereich 1922 kann sich erstrecken in das Substrat 1902, beginnend von der oberen Oberfläche des Source-Bereichs 1908 oder des Drain-Bereichs 1910 bis zu einer Tiefe in einem Bereich von ungefähr 4 nm bis ungefähr 30 nm, beispielsweise bis zu einer Tiefe in einem Bereich von ungefähr 5 nm bis ungefähr 20 nm.
  • Die freigelegte obere Oberfläche des Source-Bereichs 1908 kann kontaktiert sein mit einem Source-Anschluss 1924 (beispielsweise mittels einer Source-Leitung), die freigelegte obere Oberfläche des Drain-Bereichs 1910 kann kontaktiert sein mit einem Drain-Anschluss 1926 (beispielsweise mittels einer Drain-Leitung), und die freigelegte obere Oberfläche des Gate-Bereichs 1916 kann kontaktiert sein mit einem Gate-Anschluss 1928 (beispielsweise mittels einer Gate-Leitung).
  • 20 zeigt eine Draufsicht auf eine nicht-ambipolare p-Typ TFET-Halbleitereinrichtung 2000 mit einem graduierten SiGe-Konzentrationsprofil in dem Kanalbereich gemäß einem Ausführungsbeispiel. 21 zeigt ein Diagramm, welches das graduierte, anders ausgedrückt abgestuftes, SiGe-Konzentrationsprofil in dem Kanalbereich gemäß einem Ausführungsbeispiel für die nicht-ambipolare p-Typ TFET-Halbleitereinrichtung 2000 von 20 darstellt.
  • In verschiedenen Ausführungsformen kann, in 20 dargestellt, die nicht-ambipolare p-Typ TFET-Halbleitereinrichtung 2000 einen hoch n-Typ-dotierten (beispielsweise aufweisend eine Dotier-Konzentration von ungefähr 1020 cm -3) Source-Bereich 2002 aufweisen, welcher aufweisen kann oder bestehen kann aus Silizium. Ferner kann ein Kanalbereich 2004 neben dem Source-Bereich 2002 vorgesehen sein. In einem Ausführungsbeispiel kann der Kanalbereich 2004 zwei Teil-Bereiche aufweisen, nämlich einen ersten Teil-Kanalbereich 2006 und einen zweiten Teil-Kanalbereich 2008. Der erste Teil-Kanalbereich 2006 (in 20 der linke Teil des Kanalbereichs 2004) ist in der Nähe des Source-Bereichs 2002 angeordnet und der zweite Teil-Kanalbereichs 2008 (in 20 der rechte Teil des Kanalbereichs 2004) ist entfernt zu dem Source-Bereich 2002 angeordnet. Der Kanalbereich 2004 kann intrinsisch dotiert (beispielsweise mit einer Dotier-Konzentration von ungefähr 1015 cm-3). In einem Ausführungsbeispiel kann der erste Teil-Kanalbereich 2006 aufweisen oder bestehen aus graduierten, beispielsweise linear graduiertem SiGe und der zweite Teil-Kanalbereich 2008 kann aufweisen oder bestehen aus Silizium. Die Germanium-Anteil-Konzentrationsvariation über die nicht-ambipolare p-Typ TFET-Halbleitereinrichtung 2000 ist in einem Diagramm 2100 in 21 gezeigt. Wie in einer Kennlinie 2102 in dem Diagramm 2100 in 21 gezeigt ist, hat der Germanium-Anteil sein Maximum (beispielsweise von 0,4) an der Schnittstelle zwischen dem Source-Bereich 2002 und dem KanalBereich 2004, in größerem Detail an der Schnittstelle zwischen dem Source-Bereich 2002 und dem ersten Teil-Kanalbereich 2006. Dann fällt in dem ersten Teil-Kanalbereich 2006, mit zunehmenden Abstand von dem Source-Bereich 2002, der Germanium-Anteil in dem SiGe-Material des ersten Teil-Kanalbereichs 2006 linear bis auf „0“ an der Schnittstelle zu dem zweiten Teil-Kanalbereich 2008 mit einem abrupten End-Abfall direkt an der genannten Schnittstelle. Ferner kann ein Drain-Bereich 2010 vorgesehen sein in der Nähe zu dem zweiten Teil-Kanalbereich 2008, und entfernt von dem ersten Teil-Kanalbereich 2006. Der Drain-Bereich 2010 kann ein p-Typ dotierter (beispielsweise mit einer Dotier-Konzentration von ungefähr 1017 cm-3) Drain-Bereich 2010 sein. An beiden Seiten von zumindest dem Kanalbereich 2004, Teilen des Source-Bereichs 2002 und des Drain-Bereichs 2010 sind Gate-Dielektrika 2012, 2014 (beispielsweise hergestellt aus Hafniumoxid (HfO2)) vorgesehen, auf welchen jeweils Gate-Bereiche 2016, 2018 (beispielsweise hergestellt aus Metall) vorgesehen sind. In der Halbleitereinrichtung 2000 kann die Silizium-Body-Dicke ungefähr 10 nm betragen und eine laterale Überlappung der Gate-Bereiche 2016, 2020 mit dem Source-Bereich 2002 bzw. mit dem Drain-Bereich 2010 kann ungefähr 2 nm betragen.
  • 22 ist eine Draufsicht auf eine nicht-ambipolare n-Typ-TFET-Halbleitereinrichtung 2200 mit einem graduierten SiGe-Konzentrationsprofil in dem Kanalbereich gemäß einem Ausführungsbeispiel. 23 zeigt ein Diagramm, welches das graduierte SiGe-Konzentrationsprofil in dem Kanalbereich gemäß einem Ausführungsbeispiel für die n-Typ TFET-Halbleitereinrichtung 2200 von 22 darstellt.
  • In verschiedenen Ausführungsbeispielen kann, wie in 22 gezeigt, die nicht-ambipolare n-Typ-TFET-Halbleitereinrichtung 2200 aufweisen einen hoch p-Typ-dotierten (beispielsweise aufweisend eine Dotier-Konzentration von ungefähr 1020 cm-3) Source-Bereich 2202, welcher aufweisen kann oder bestehen kann aus Silizium-Germanium. Ferner kann ein Kanalbereich 2204 vorgesehen sein neben dem Source-Bereich 2202. Der Kanalbereich 2204 kann intrinsisch dotiert sein, beispielsweise mit einer Dotier-Konzentration von ungefähr 1015 cm-3 . In einem Ausführungsbeispiel kann der Kanalbereich aufweisen oder bestehen aus graduiertem, beispielsweise linear graduiertem (wie in einer ersten Kennlinie 2302 in dem Diagramm 2300 von 23 gezeigt) oder optimal graduiertem (wie in einer zweiten Kennlinie 2304 in dem Diagramm 2300 von 23 gezeigt) SiGe. Die Germanium-Anteil-Konzentrationsvariation über die nicht-ambipolare n-Typ-TFET-Halbleitereinrichtung 2200 ist in dem Diagramm 2300 in 23 gezeigt. Wie in den Kennlinien 2302, 2304 in dem Diagramm 2300 in 23 gezeigt ist, hat der Germanium-Anteil sein Maximum (beispielsweise von 0,4) in dem Source-Bereich 2202 der abrupt herunterfällt auf sein Minimum (beispielsweise von 0,05) an der Schnittstelle zwischen dem Source-Bereich 2202 und dem Kanalbereich 2204. Dann steigt in den Kanalbereich 2204 mit wachsendem Abstand von dem Source-Bereich 2202, der Germanium-Anteil in dem SiGe-Material des Kanalbereichs 2204 linear (oder stufenweise abrupt) wieder hoch auf sein Maximum (beispielsweise von 0,4) an der Schnittstelle zu dem Drain-Bereich 2206. Ferner kann ein Drain-Bereich 2206 vorgesehen sein in der Nähe des Kanalbereich 2204 und entfernt von dem Source-Bereich 2202. Der Drain-Bereich 2206 kann ein n-Typdotierter (beispielsweise mit einer Dotier-Konzentration von ungefähr 1017 cm-3) Drain-Bereich 2206 sein. An beiden Seiten von zumindest den Kanalbereich 2204 und Teilen des Source-Bereichs 2202 und des Drain-Bereichs 2206, können Gate-Dielektrika 2208, 2210 (beispielsweise hergestellt aus Hafniumoxid (HfO2)) vorgesehen sein, auf oder über welchen Gate-Bereich 2212, 2214 (beispielsweise hergestellt aus Metall) vorgesehen sind. In der Halbleitereinrichtung 2200 kann die Silizium-Body-Dicke ungefähr 10 nm betragen und eine laterale Überlappung der Gate-Bereiche 2212, 2214 mit dem Source-Bereich 2202 bzw. mit dem Drain-Bereich 2206 kann ungefähr 2 nm betragen.
  • In verschiedenen Ausführungsbeispielen ist es vorgesehen, die Energiebandstruktur in einer Weise zu entwerfen, dass die Tunnelbarriere erheblich reduziert sein kann, ohne dass der Aus-Strom (Iaus) in größerem Maße degradiert wird. In verschiedenen Ausführungsbeispielen kann die Energiebandlücke in dem Body-Bereich, in welchem der Kanal gebildet werden kann, modifiziert sein mittels Einführens beispielsweise einer Schicht aus einem Material mit einer schmalen Energiebandlücke wie beispielsweise SiGe. Dies kann zu einer Stufe in der Energiebandkante führen, die die Tunnelbarriere verengt. Dies wiederum kann den An-Strom (Ian) erheblich erhöhen. Gleichzeitig kann aufgrund der schmalen Bandlücke in der SiGe-Schicht eine Erhöhung des Leckstroms speziell bei erhöhten Temperaturen erwartet werden. Abhängig von der Anwendung kann dies akzeptabel sein.
  • Zum Minimieren des Einflusses des Aus-Strom (Iaus) und zum Optimieren des An-Strom (Ian) können zwei Maßnahmen in verschiedenen Ausführungsbeispielen angewendet werden:
    1. 1) Der Ge-Anteil in der SiGe-Schicht kann graduiert sein von einem großen Anteil an dem Source-Übergang zu einem geringen Anteil an dem Drain-Übergang, wie in 17A und 17B im Detail gezeigt ist; und/oder
    2. 2) ein zusätzlicher hoch dotierter Halo-Bereich kann in die SiGe-Schicht eingefügt werden an dem Source-Übergang, mit einem Dotier-Typ entgegengesetzt zu der Source-Dotierung, wie in 18 im Detail gezeigt.
  • Beide Ausführungsbeispiele können implementiert werden beispielsweise in einer Vertikal-Gewachsen-Einrichtung, wie in 17A und 18 gezeigt.
  • In verschiedenen Ausführungsbeispielen kann eine Halbleitereinrichtung vorgesehen sein, welche aufweist:
    • • einen Bereich von Verbundhalbleitermaterial (wie beispielsweise SiGe), welcher angefügt ist einem Bereich aus einem Material mit einer unterschiedlichen Bandlücke (beispielsweise Si) und der gesteuert ist mittels eines FET-Gate-Bereichs;
    • • eine Zusammensetzung des Verbundhalbleitermaterials, welche variieren kann über den Bereich, der gesteuert wird von dem Gate, so dass die Stufe der Energiebandkante an dem Source-Bereich optimiert ist;
    • • einen Gate-Bereich, der die Energiebandkante in dem Verbundhalbleitermaterial derart steuert, dass unter Anlegen von Spannungen ein größerer Tunnelstrom injiziert wird von dem Bereich des Material mit der unterschiedlichen Bandlücke (auch bezeichnet als Source-Bereich);
    • • einen zusätzlichen hoch dotierten Bereich eines ersten Typs, gebildet in dem Verbundhalbleitermaterial, welches sich erstreckt unterhalb das Gate-Bereichs und der unterschiedlich sein kann (in Art und Konzentration der Dotierung) zu der Dotierung in dem Rest des Verbundhalbleitermaterials unterhalb des Gate-Bereichs und der von unterschiedlicher Art ist zu dem hoch dotierten Bereich des Materials mit unterschiedlicher Energiebandlücke, angeordnet an dem Bereich des Verbundhalbleitermaterials.
  • In verschiedenen Ausführungsbeispielen kann eine laterale Halbleitereinrichtung vorgesehen sein, bei der der angebrachte Teil des Gate-Bereichs und die Schicht des Source-Bereichs nebeneinander und parallel zueinander angeordnet sind. Ferner kann der zweite Kontaktbereich (Drain-Bereich) neben dem angebrachten Teil des Gate-Bereichs und parallel zu diesem sein. Der Strom kann beispielsweise parallel zu der Oberfläche des Wafer-Substrats fließen.
  • 24 zeigt eine Halbleitereinrichtung 2400 gemäß noch einem anderen Ausführungsbeispiel.
  • Die Halbleitereinrichtung 2400 von 24 ist ähnlich der Halbleitereinrichtung 300, wie sie in 3 gezeigt ist, jedoch mit dem Unterschied, dass die Wannenbereiche 302, 304 nicht unmittelbar neben dem Gate-Dielektrikum 112 angeordnet sind, sondern dass ein erster lateraler Abstand (symbolisiert in 24 mittels eines ersten Doppelpfeils 2402) zwischen dem erstem Wannenbereich 302 und der linken Seite des Gate-Dielektrikums 112, besteht und ein zweiter lateraler Abstand (symbolisiert in 24 mittels eines zweiten Doppelpfeils 2404) zwischen dem zweiten Wannenbereich 304 und der rechten Seite des Gate-Dielektrikums 112 besteht.

Claims (21)

  1. Halbleitereinrichtung (100), aufweisend: • ein Substrat (102) mit einer Hauptprozessieroberfläche (104); • einen ersten Source/Drain-Bereich (106), aufweisend ein erstes Material eines ersten Leitfähigkeitstyps; • einen zweiten Source/Drain-Bereich (108), aufweisend ein zweites Material eines zweiten Leitfähigkeitstyps, wobei der zweite Leitfähigkeitstyps unterschiedlich ist zu dem ersten Leitfähigkeitstyp, wobei der zweite Source/Drain-Bereich (108) lateral in einem Abstand zu dem ersten Source/Drain-Bereich (106) angeordnet ist; • einen Body-Bereich (110), elektrisch gekoppelt zwischen den ersten Source/Drain-Bereich (106) und den zweiten Source/Drain-Bereich (108); • ein Gate-Dielektrikum (112), angeordnet auf oder über dem Body-Bereich (110); und • einen Gate-Bereich (114), angeordnet auf oder über dem Gate-Dielektrikum (112); wobei der Gate-Bereich (114) mit zumindest einem Teil des Source/Drain-Bereichs (106) und mit einem Teil des Body-Bereichs (110) überlappt in einer Richtung, die senkrecht ist zu der Hauptprozessieroberfläche (104) des Substrats (102); wobei ein Teil des Body-Bereichs (110) ein Tunnel-Bereich ist, welcher elektrisch gekoppelt ist zwischen den ersten Source/Drain-Bereich (106) und den restlichen Teil des Body-Bereichs (110); wobei der Gate-Bereich (114) überlappt mit zumindest einem Teil des ersten Source/Drain-Bereichs (106) und mit einem Teil des Tunnel-Bereichs (202) in der Richtung, die senkrecht ist zu der Hauptprozessieroberfläche (104) des Substrats (102); wobei der Tunnel-Bereich (202) ein anderes Material aufweist als das erste Material des ersten Leitfähigkeitstyps.
  2. Halbleitereinrichtung (100) gemäß Anspruch 1, wobei das erste Material des ersten Leitfähigkeitstyps Halbleitermaterial aufweist.
  3. Halbleitereinrichtung (100) gemäß Anspruch 2, wobei das erste Material des ersten Leitfähigkeitstyps Verbundhalbleitermaterial aufweist.
  4. Halbleitereinrichtung (100) gemäß Anspruch 3, wobei das erste Material des ersten Leitfähigkeitstyps Verbundhalbleitermaterial unter Spannung aufweist.
  5. Halbleitereinrichtung (100) gemäß einem der Ansprüche 1 bis 4, wobei das erste Material des ersten Leitfähigkeitstyps Metall, insbesondere Silizid aufweist.
  6. Halbleitereinrichtung (100) gemäß einem der Ansprüche 1 bis 5, wobei der Tunnel-Bereich (202) Material aufweist, welches Dotieratome aufweist des zweiten Leitfähigkeitstyps.
  7. Halbleitereinrichtung (100) gemäß einem der Ansprüche 1 bis 6, wobei der Tunnel-Bereich (202) einen Halo-Dotier-Bereich aufweist.
  8. Halbleitereinrichtung (100) gemäß einem der Ansprüche 1 bis 7, wobei der Body-Bereich (110) Silizium-Germanium aufweist.
  9. Halbleitereinrichtung (100) gemäß einem der Ansprüche 1 bis 8, wobei das erste Material des ersten Leitfähigkeitstyps Halbleitermaterial aufweist, welches eine andere Energiebandlücke aufweist als das Material des Tunnel Bereichs (202).
  10. Halbleitereinrichtung (100) gemäß einem der Ansprüche 1 bis 9, wobei das Material des Tunnel-Bereichs (202) Halbleitermaterial aufweist mit einer anderen Energiebandlücke als das Material des restlichen Teils des Body-Bereichs (110).
  11. Halbleitereinrichtung (100) aufweisend: • ein Substrat (102) mit einer Hauptprozessieroberfläche (104); • einen ersten Source/Drain-Bereich (106), aufweisend ein erstes Material eines ersten Leitfähigkeitstyps; • einen zweiten Source/Drain-Bereich (108), aufweisend ein zweites Material eines zweiten Leitfähigkeitstyps, wobei der zweite Leitfähigkeitstyps unterschiedlich ist zu dem ersten Leitfähigkeitstyp, wobei der zweite Source/Drain-Bereich (108) lateral an dem Abstand zu dem ersten Source/Drain-Bereich (106) angeordnet ist; • einen Body-Bereich (110), elektrisch gekoppelt zwischen dem ersten Source/Drain-Bereich (106) und dem zweiten Source/Drain-Bereich (108); • ein Gate-Dielektrikum (112), angeordnet auf oder über dem Body-Bereich (110); und • einen Gate-Bereich (114) angeordnet auf oder über dem Gate-Dielektrikum (112); • wobei ein Teil des Body-Bereichs (110) ein Tunnel-Bereich (202) ist, aufweisend Material mit einer anderen Energiebandlücke als das erste Material des ersten Leitfähigkeitstyps; • wobei der Gate-Bereich (114) sich neben zumindest einem Teil des Tunnel-Bereichs (202) in einer ersten Richtung erstreckt, die senkrecht ist zu der Hauptprozessieroberfläche (104) des Substrats (102) oder in einer zweiten Richtung von dem ersten Source/Drain-Bereich (106) zu dem zweiten Source/Drain-Bereich (108).
  12. Halbleitereinrichtung (100) gemäß Anspruch 11, wobei das erste Material des ersten Leitfähigkeitstyps Verbundhalbleitermaterial aufweist.
  13. Halbleitereinrichtung (100) gemäß Anspruch 11, wobei das erste Material des ersten Leitfähigkeitstyps Metall aufweist.
  14. Halbleitereinrichtung (100) gemäß einem der Ansprüche 11 bis 13, wobei der Tunnel-Bereich (202) ein unterschiedliches Material aufweist als das erste Material des ersten Leitfähigkeitstyps.
  15. Halbleitereinrichtung (100) gemäß einem der Ansprüche 11 bis 14, wobei der Tunnel-Bereich (202) Material aufweist, das Dotieratome des zweiten Leitfähigkeitstyps aufweist.
  16. Halbleitereinrichtung (100), aufweisend: • einen ersten Source/Drain-Bereich (106), aufweisend ein erstes Material eines ersten Leitfähigkeitstyps; • einen zweiten Source/Drain-Bereich (108), aufweisend ein zweites Material eines zweiten Leitfähigkeitstyps, wobei der zweite Leitfähigkeitstyp unterschiedlich ist zu dem ersten Leitfähigkeitstyp; • einen Body-Bereich (110) elektrisch gekoppelt zwischen den ersten Source/Drain-Bereich (106) und den zweiten Source/Drain-Bereich (108); • ein Gate-Dielektrikum (112), angeordnet auf oder über dem Body-Bereich (110); und • Gate-Bereich (114), angeordnet auf oder über dem Gate-Dielektrikum (112); • wobei ein Teil des Body-Bereich (110) ein Tunnel-Bereich (202) ist, der elektrisch gekoppelt ist zwischen den ersten Source/Drain-Bereich (106) und den restlichen Teil des Body-Bereichs (110), wobei der Tunnel-Bereich (202) Material aufweist, das eine andere Energiebandlücke aufweist als das erste Material des ersten Leitfähigkeitstyps und das Material des restlichen Teils des Body-Bereichs (110) .
  17. Halbleitereinrichtung (100) gemäß Anspruch 16, wobei das erste Material des ersten Leitfähigkeitstyps Verbundhalbleitermaterial aufweist.
  18. Halbleitereinrichtung (100) gemäß Anspruch 16 oder 17, wobei der Tunnel-Bereich (202) Material aufweist, das Dotieratome aufweist des zweiten Leitfähigkeitstyps.
  19. Halbleitereinrichtung (100) gemäß Anspruch 18, wobei der Tunnel-Bereich (202) einen Halo-Dotier-Bereich aufweist.
  20. Halbleitereinrichtung (100) gemäß einem der Ansprüche 16 bis 19, wobei das erste Material des ersten Leitfähigkeitstyps ein Halbleitermaterial aufweist, das eine andere Energiebandlücke aufweist, als das Material des restlichen Teils des Body-Bereichs (110).
  21. Halbleitereinrichtung (100) gemäß einem der Ansprüche 16 bis 20, wobei das erste Material des ersten Leitfähigkeitstyps Metall aufweist.
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Families Citing this family (69)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101803554B1 (ko) 2009-10-21 2017-11-30 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 제작방법
US20120261744A1 (en) * 2009-12-24 2012-10-18 Fudan University Microelectronic device structure and manufacturing method thereof
JP5058277B2 (ja) * 2010-02-26 2012-10-24 株式会社東芝 半導体装置及びその製造方法
US9608119B2 (en) 2010-03-02 2017-03-28 Micron Technology, Inc. Semiconductor-metal-on-insulator structures, methods of forming such structures, and semiconductor devices including such structures
US8507966B2 (en) 2010-03-02 2013-08-13 Micron Technology, Inc. Semiconductor cells, arrays, devices and systems having a buried conductive line and methods for forming the same
US8513722B2 (en) 2010-03-02 2013-08-20 Micron Technology, Inc. Floating body cell structures, devices including same, and methods for forming same
US9646869B2 (en) 2010-03-02 2017-05-09 Micron Technology, Inc. Semiconductor devices including a diode structure over a conductive strap and methods of forming such semiconductor devices
US8288795B2 (en) 2010-03-02 2012-10-16 Micron Technology, Inc. Thyristor based memory cells, devices and systems including the same and methods for forming the same
EP2439777B1 (de) * 2010-10-11 2013-08-14 Nxp B.V. Tunnelfeldeffekttransistor
US8563386B2 (en) * 2010-11-16 2013-10-22 Globalfoundries Singapore Pte. Ltd. Integrated circuit system with bandgap material and method of manufacture thereof
CN102544099B (zh) * 2010-12-31 2014-12-24 中国科学院微电子研究所 隧穿场效应晶体管及其制造方法
US8431961B2 (en) 2011-02-03 2013-04-30 Micron Technology, Inc. Memory devices with a connecting region having a band gap lower than a band gap of a body region
US8598621B2 (en) 2011-02-11 2013-12-03 Micron Technology, Inc. Memory cells, memory arrays, methods of forming memory cells, and methods of forming a shared doped semiconductor region of a vertically oriented thyristor and a vertically oriented access transistor
US8652916B2 (en) 2011-02-11 2014-02-18 International Business Machines Corporation Self aligned impact-ionization MOS (I-MOS) device and methods of manufacture
US8952418B2 (en) 2011-03-01 2015-02-10 Micron Technology, Inc. Gated bipolar junction transistors
US8519431B2 (en) * 2011-03-08 2013-08-27 Micron Technology, Inc. Thyristors
JP2012190834A (ja) * 2011-03-08 2012-10-04 Toshiba Corp 半導体装置およびその製造方法
CN102194884B (zh) * 2011-04-26 2013-08-14 北京大学 一种混合导通机制的场效应晶体管
GB2506558B (en) 2011-07-22 2015-09-02 Ibm Tunnel field-effect transistor
US8772848B2 (en) 2011-07-26 2014-07-08 Micron Technology, Inc. Circuit structures, memory circuitry, and methods
CN102364690B (zh) * 2011-11-02 2013-11-06 北京大学 一种隧穿场效应晶体管及其制备方法
DE102011119497B4 (de) * 2011-11-26 2013-07-04 Forschungszentrum Jülich GmbH Band zu Band Tunnel-Feldeffekttransistor mit gradierter Halbleiterheterostruktur im Tunnelübergang und Verfahren zu dessen Herstellung
US20130173214A1 (en) * 2012-01-04 2013-07-04 International Business Machines Corporation Method and structure for inline electrical fin critical dimension measurement
US9059268B2 (en) * 2012-02-15 2015-06-16 Tsinghua University Tunneling field effect transistor and method for fabricating the same
CN102569363B (zh) * 2012-02-15 2016-03-23 清华大学 一种耐高压隧穿晶体管及其制备方法
US10103226B2 (en) * 2012-04-30 2018-10-16 International Business Machines Corporation Method of fabricating tunnel transistors with abrupt junctions
CN102664192B (zh) * 2012-05-08 2015-03-11 北京大学 一种自适应复合机制隧穿场效应晶体管及其制备方法
US8916927B2 (en) * 2012-07-19 2014-12-23 Taiwan Semiconductor Manufacturing Vertical tunnel field effect transistor (FET)
US20140103452A1 (en) 2012-10-15 2014-04-17 Marvell World Trade Ltd. Isolation components for transistors formed on fin features of semiconductor substrates
US9306057B2 (en) * 2012-12-27 2016-04-05 Broadcom Corporation Metal oxide semiconductor devices and fabrication methods
US9397217B2 (en) * 2012-12-28 2016-07-19 Taiwan Semiconductor Manufacturing Company, Ltd. Contact structure of non-planar semiconductor device
US9159826B2 (en) 2013-01-18 2015-10-13 Taiwan Semiconductor Manufacturing Company, Ltd. Vertical tunneling field-effect transistor cell and fabricating the same
US9029940B2 (en) 2013-01-18 2015-05-12 Taiwan Semiconductor Manufacturing Company, Ltd. Vertical tunneling field-effect transistor cell
US9299840B2 (en) * 2013-03-08 2016-03-29 Taiwan Semiconductor Manufacturing Company, Ltd. FinFETs and methods for forming the same
JP6083704B2 (ja) * 2013-03-25 2017-02-22 国立研究開発法人産業技術総合研究所 トンネルｆｅｔのデバイスシミュレーション方法及びシステム並びにトンネルｆｅｔのコンパクトモデル設計方法及びコンパクトモデル
TWI531066B (zh) * 2013-03-28 2016-04-21 國立清華大學 具反極性結構的無接面電晶體
CN104183487A (zh) * 2013-05-21 2014-12-03 中芯国际集成电路制造(上海)有限公司 一种FinTFET半导体器件及其制备方法
US8895395B1 (en) 2013-06-06 2014-11-25 International Business Machines Corporation Reduced resistance SiGe FinFET devices and method of forming same
CN103474464B (zh) * 2013-08-27 2016-02-17 北京大学 一种复合机制的条形栅隧穿场效应晶体管及其制备方法
CN103474459B (zh) * 2013-09-06 2016-01-27 北京大学深圳研究生院 隧穿场效应晶体管
CN103594376B (zh) * 2013-11-08 2016-02-17 北京大学 一种结调制型隧穿场效应晶体管及其制备方法
US9786769B2 (en) * 2013-12-26 2017-10-10 Intel Corporation Complementary tunneling FET devices and method for forming the same
KR102157825B1 (ko) * 2014-01-16 2020-09-18 삼성전자주식회사 터널링 전계 효과 트랜지스터
CN106062967B (zh) * 2014-03-27 2019-12-31 英特尔公司 具有袋状部的p隧穿场效应晶体管器件
CN105336772B (zh) * 2014-05-26 2021-11-30 中芯国际集成电路制造(上海)有限公司 鳍式tfet及其制造方法
US10068903B2 (en) * 2014-05-30 2018-09-04 Texas Instruments Incorporated Methods and apparatus for artificial exciton in CMOS processes
JP6175411B2 (ja) * 2014-06-16 2017-08-02 東芝メモリ株式会社 半導体装置
CN104576721B (zh) * 2014-12-23 2018-01-12 电子科技大学 一种具有电场集中效果增强开态电流的隧穿场效应晶体管
US9728639B2 (en) * 2015-01-02 2017-08-08 Samsung Electronics Co., Ltd. Tunnel field effect transistors having low turn-on voltage
US9627508B2 (en) 2015-04-14 2017-04-18 Globalfoundries Inc. Replacement channel TFET
US10026830B2 (en) * 2015-04-29 2018-07-17 Stmicroelectronics, Inc. Tunneling field effect transistor (TFET) having a semiconductor fin structure
US10504721B2 (en) 2015-04-30 2019-12-10 Taiwan Semiconductor Manufacturing Company, Ltd. Staggered-type tunneling field effect transistor
CN106257687B (zh) * 2015-06-17 2020-02-28 中芯国际集成电路制造(上海)有限公司 一种半导体装置及其制造方法
CN107787525B (zh) 2015-06-22 2022-08-02 英特尔公司 源费米滤波器场效应晶体管
US9735267B1 (en) * 2016-01-28 2017-08-15 Taiwan Semiconductor Manufacturing Co., Ltd. Structure and formation method of semiconductor device structure
US20180012659A1 (en) * 2016-07-05 2018-01-11 Ecole Polytechnique Federale De Lausanne (Epfl) Tunnel FET Based Non-Volatile Memory Boosted By Vertical Band-to-Band Tunneling
US10475673B2 (en) * 2016-09-28 2019-11-12 Stmicroelectronics S.R.L. Apparatus for manufacturing a silicon carbide wafer
WO2018063310A1 (en) * 2016-09-30 2018-04-05 Intel Corporation Tunneling transistors including source/drain regions employing different semiconductor material
CN106783850B (zh) * 2016-11-30 2019-11-22 上海集成电路研发中心有限公司 一种集成了tfet的finfet器件及其制备方法
CN109065615B (zh) * 2018-06-12 2021-05-07 西安电子科技大学 一种新型平面InAs/Si异质隧穿场效应晶体管及其制备方法
US10923493B2 (en) 2018-09-06 2021-02-16 Micron Technology, Inc. Microelectronic devices, electronic systems, and related methods
US10916633B2 (en) * 2018-10-23 2021-02-09 International Business Machines Corporation Silicon germanium FinFET with low gate induced drain leakage current
US11309177B2 (en) 2018-11-06 2022-04-19 Stmicroelectronics S.R.L. Apparatus and method for manufacturing a wafer
US10998338B2 (en) 2018-11-13 2021-05-04 Micron Technology, Inc. Integrated assemblies having ferroelectric transistors with heterostructure active regions
US11107817B2 (en) 2019-03-11 2021-08-31 Micron Technology, Inc. Integrated assemblies comprising hydrogen diffused within two or more different semiconductor materials, and methods of forming integrated assemblies
US11616130B2 (en) * 2019-03-25 2023-03-28 Intel Corporation Transistor device with variously conformal gate dielectric layers
CN109980015B (zh) * 2019-04-01 2021-03-30 电子科技大学 一种有效增大开态电流的隧穿场效应晶体管
US10943915B1 (en) * 2019-08-27 2021-03-09 Micron Technology, Inc. Integrated memory having the body region comprising a different semiconductor composition than the source/drain region
IT201900015416A1 (it) 2019-09-03 2021-03-03 St Microelectronics Srl Apparecchio per la crescita di una fetta di materiale semiconduttore, in particolare di carburo di silicio, e procedimento di fabbricazione associato

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4675711A (en) 1984-12-18 1987-06-23 International Business Machines Corporation Low temperature tunneling transistor
US20060118776A1 (en) * 2002-07-01 2006-06-08 Kabushiki Kaisha Toshiba Field effect transistor
US20070178650A1 (en) 2006-02-01 2007-08-02 International Business Machines Corporation Heterojunction tunneling field effect transistors, and methods for fabricating the same
US7465976B2 (en) 2005-05-13 2008-12-16 Intel Corporation Tunneling field effect transistor using angled implants for forming asymmetric source/drain regions
US20090026553A1 (en) 2007-07-25 2009-01-29 Krishna Kumar Bhuwalka Tunnel Field-Effect Transistor with Narrow Band-Gap Channel and Strong Gate Coupling

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6004137A (en) * 1991-01-10 1999-12-21 International Business Machines Corporation Method of making graded channel effect transistor
US6900101B2 (en) * 2003-06-13 2005-05-31 Texas Instruments Incorporated LDMOS transistors and methods for making the same
DE102004039424A1 (de) * 2004-08-13 2006-03-23 Infineon Technologies Ag Halbleiterbauelement mit einem MOS-Transistor
DE102005007822B4 (de) 2005-02-21 2014-05-22 Infineon Technologies Ag Integrierte Schaltungsanordnung mit Tunnel-Feldeffekttransistor
US7442585B2 (en) * 2005-08-30 2008-10-28 International Business Machines Corporation MOSFET with laterally graded channel region and method for manufacturing same
US7602019B2 (en) * 2006-04-20 2009-10-13 Texas Instruments Incorporated Drive circuit and drain extended transistor for use therein
US20070278557A1 (en) * 2006-05-31 2007-12-06 Texas Instruments Incorporated Novel method to form memory cells to improve programming performance of embedded memory technology
WO2008041188A1 (en) * 2006-10-05 2008-04-10 Nxp B.V. Tunnel field effect transistor
FR2912838B1 (fr) * 2007-02-15 2009-06-05 Commissariat Energie Atomique Procede de realisation de grille de transistor
US8115251B2 (en) * 2007-04-30 2012-02-14 International Business Machines Corporation Recessed gate channel with low Vt corner
US8674434B2 (en) * 2008-03-24 2014-03-18 Micron Technology, Inc. Impact ionization devices
US7777282B2 (en) * 2008-08-13 2010-08-17 Intel Corporation Self-aligned tunneling pocket in field-effect transistors and processes to form same
US7834345B2 (en) * 2008-09-05 2010-11-16 Taiwan Semiconductor Manufacturing Company, Ltd. Tunnel field-effect transistors with superlattice channels

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4675711A (en) 1984-12-18 1987-06-23 International Business Machines Corporation Low temperature tunneling transistor
US20060118776A1 (en) * 2002-07-01 2006-06-08 Kabushiki Kaisha Toshiba Field effect transistor
US7465976B2 (en) 2005-05-13 2008-12-16 Intel Corporation Tunneling field effect transistor using angled implants for forming asymmetric source/drain regions
US20070178650A1 (en) 2006-02-01 2007-08-02 International Business Machines Corporation Heterojunction tunneling field effect transistors, and methods for fabricating the same
US20090026553A1 (en) 2007-07-25 2009-01-29 Krishna Kumar Bhuwalka Tunnel Field-Effect Transistor with Narrow Band-Gap Channel and Strong Gate Coupling

Also Published As

Publication number Publication date
US8405121B2 (en) 2013-03-26
DE102010000354A1 (de) 2010-08-26
US8878234B2 (en) 2014-11-04
US20100200916A1 (en) 2010-08-12
US20130181256A1 (en) 2013-07-18

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