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DE112020002838B4 - Selbstausgerichtete gate-isolation mit asymmetrischer einschnitt-anordnung - Google Patents

Selbstausgerichtete gate-isolation mit asymmetrischer einschnitt-anordnung Download PDF

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DE112020002838B4
DE112020002838B4 DE112020002838.0T DE112020002838T DE112020002838B4 DE 112020002838 B4 DE112020002838 B4 DE 112020002838B4 DE 112020002838 T DE112020002838 T DE 112020002838T DE 112020002838 B4 DE112020002838 B4 DE 112020002838B4
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Kangguo Cheng
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Abstract

Verfahren zum Bilden einer Halbleiterstruktur, das aufweist:Bilden einer Mehrzahl von Fins (120; 304) über einer oberen Oberfläche eines Substrats (302);Bilden eines Bereichs (306) für eine flache Grabenisolation über der oberen Oberfläche des Substrats die Mehrzahl von Fins umgebend;Bilden einer Mehrzahl von Nanosheet-Stapeln aus einem Kanalmaterial über der Mehrzahl von Fins, wobei die Mehrzahl von Nanosheet-Stapeln Kanäle (310) für einen oder mehrere Nanosheet-Feldeffekttransistoren bereitstellt;Bilden eines Kanalschutzüberzugs (312) über zumindest einem Teilbereich von Seitenwänden und einer oberen Oberfläche eines ersten der Mehrzahl von Nanosheet-Stapeln, der über einem ersten der Mehrzahl von Fins ausgebildet ist, wobei der Kanalschutzüberzug des Weiteren über einem Teilbereich des Bereichs für eine flache Grabenisolation gebildet wird, der sich von dem Teilbereich der Seitenwände des ersten Nanosheet-Stapels in Richtung zu einem zweiten der Mehrzahl von Nanosheet-Stapeln erstreckt, der über einem zweiten der Mehrzahl von Fins ausgebildet ist;Bilden einer Mehrzahl von Gate-Stapeln (334), die Teilbereiche der Mehrzahl von Nanosheet-Stapeln umgeben, die durch den Kanalschutzüberzug freiliegen;Bilden von zumindest einer asymmetrischen selbstausgerichteten Gate-Isolations-Struktur über dem Kanalschutzüberzug; undBilden von zumindest einer symmetrischen selbstausgerichteten Gate-Isolations-Struktur über einem Teilbereich des Bereichs für eine flache Grabenisolation zwischen und in gleichem Abstand von einem dritten der Mehrzahl von Fins und einem vierten der Mehrzahl von Fins,wobei die asymmetrische selbstausgerichtete Gate-Isolations-Struktur, die über dem Kanalschutzüberzug ausgebildet ist, aufweist:einen benachbart zu dem Kanalschutzüberzug, der Seitenwände des ersten Nanosheet-Stapels umgibt, ausgebildeten ersten Teilbereich; undeinen über einer oberen Oberfläche des Kanalschutzüberzugs, der den Teilbereich der oberen Oberfläche des ersten Nanosheet-Stapels umgibt, ausgebildeten zweiten Teilbereich.

Description

  • HINTERGRUND
  • Die vorliegende Erfindung bezieht sich auf Halbleiter und spezifischer auf Techniken für ein Bilden von Halbleiterstrukturen. Halbeiter und integrierte Schaltkreis-Chips wurden in vielen Produkten omnipräsent, da sich insbesondere eine Verringerung deren Kosten und Abmessungen weiter fortsetzt. Es besteht ein fortwährender Wunsch, die Abmessung von strukturellen Merkmalen zu reduzieren und/oder eine größere Menge von strukturellen Merkmalen für eine gegebene Chip-Abmessung bereitzustellen. Eine Miniaturisierung ermöglicht im Allgemeinen ein erhöhtes Leistungsvermögen bei geringeren Leistungspegeln und geringeren Kosten. Die vorliegende Technologie erreicht eine Skalierung bestimmter Mikro-Einheiten, wie beispielsweise von logischen Gattern, Feldeffekttransistoren (FETs) und Kondensatoren, auf atomarer Ebene oder nähert sich dieser an.
  • Die Druckschrift US 2017 / 0 330 801 A1 betrifft Halbleiterbauelemente, eine Gate-Struktur für ein Halbleiterbauelement sowie ein Verfahren zu deren Herstellung. Ein Verfahren zur Bildung einer Gatestruktur umfasst das Bilden eines ersten Satzes von einem oder mehreren Halbleitermerkmalen und eines zweiten Satzes von einem oder mehreren Halbleitermerkmalen. Das Verfahren umfasst zusätzlich das Bilden eines Opfergates, das sich über die Halbleitermerkmale des ersten Satzes und die Halbleitermerkmale des zweiten Satzes erstreckt. Das Verfahren umfasst außerdem das Ausbilden eines Lochs durch Ätzen des Opfergates, wobei das Opfergate in einen ersten Opfergateabschnitt und einen zweiten Opfergateabschnitt unterteilt ist, das Ausbilden einer Barriere in dem Loch durch Abscheiden eines Barrierematerials in dem Loch, das Entfernen des ersten Opfergateabschnitts und des zweiten Opfergateabschnitts durch Ätzen, wobei ein erster Grabenabschnitt ausgebildet wird und ein zweiter Grabenabschnitt ausgebildet wird, das Bilden eines ersten Gate-Leiters in dem ersten Grabenabschnitt und dem zweiten Grabenabschnitt, das Bilden einer Maske über dem zweiten Grabenabschnitt, wobei die Maske den ersten Grabenabschnitt freilegt, das Ätzen des ersten Gate-Leiters in dem ersten Grabenabschnitt, wobei die Maske und die Barriere dem Ätzen des ersten Gate-Leiters in dem zweiten Grabenabschnitt entgegenwirken, und das Bilden eines zweiten Gate-Leiters in dem ersten Grabenabschnitt.
  • Die Veröffentlichung „Stacked nanosheet fork achitecture for SRAM design and device co-optimization toward 3nm“ befasst sich mit der SRAM-Skalierung über den 5-nm-Technologieknoten hinaus und zeigt die grundlegenden Skalierungsgrenzen aufgrund der FinFET- und Gate-Allaround-Technologie (GAA) auf. In der Veröffentlichung wird erörtert, dass, um die erwartete Verlangsamung der Gate-Pitch-Skalierung unter 42 nm zu kompensieren, mehrere Skalierungsverstärker erforderlich sind, um die Zellenhöhe zu verringern. Mit der FinFET- und GAA-Technologie lassen sich jedoch nur begrenzte Skalierungsvorteile erzielen. Daher wird eine vertikal gestapelte laterale Nanoblech-Architektur mit einer gegabelten Gate-Struktur vorgeschlagen, die im Vergleich zu FinFET- und GAA-Bauelementen eine überlegene Leistung und Flächenskalierung aufweist. Darüber hinaus kann eine begrenzte zusätzliche Verarbeitungskomplexität erreicht werden. Die Fork-Architektur ermöglicht eine Skalierung der SRAM-Fläche um 20 % bei Iso-Performance und eine Leistungssteigerung um 30 % bei Iso-Fläche im Vergleich zu FinFET über den 5-nm-Technologieknoten hinaus (WECKX, P. [et al.]: Stacked nanosheet fork achitecture for SRAM design and device co-optimization toward 3nm. In: IEEE International Electron Devices Meeting (IEDM)), 2017, S. 20.5.1-20.5.4. doi: 10.1109/IEDM.2017.8268430).
  • Die Druckschrift US 2014 / 0 284 667 A1 betrifft eine FinFET-Struktur und Verfahren zu ihrer Herstellung, mit einer Vielzahl von aus einem Halbleitersubstrat geätzten Rippen, einer Vielzahl von Gates oberhalb und senkrecht zu der Vielzahl von Rippen, die jeweils ein Paar von Abstandshaltern auf gegenüberliegenden Seiten der Gates umfassen, und einem Lückenfüllmaterial oberhalb des Halbleitersubstrats, unterhalb des Gates und zwischen der Vielzahl von Rippen, wobei das Gate das Lückenfüllmaterial von jeder der Vielzahl von Rippen trennt.
  • KURZDARSTELLUNG
  • Die Erfindung betrifft eine Halbleiterstruktur, ein Verfahren zu deren Herstellung und einen integrierten Schaltkreis, deren Merkmale in den entsprechenden unabhängigen Ansprüchen angegeben sind. Ausführungsformen sind in den abhängigen Ansprüchen angegeben. Insbesondere umfasst das Verfahren das Bilden von selbstausgerichteten Gate-Isolations-Strukturen mit sowohl symmetrischen als auch asymmetrischen Einschnitt-Anordnungen bereit.
  • Insbesondere weist das Verfahren zum Bilden einer Halbleiterstruktur auf: Bilden einer Mehrzahl von Fins über einer oberen Oberfläche eines Substrats, Bilden eines die Mehrzahl von Fins umgebenden Bereichs für eine flache Grabenisolation über der oberen Oberfläche des Substrats und Bilden einer Mehrzahl von Nanosheet-Stapeln aus einem Kanalmaterial über der Mehrzahl von Fins, wobei die Mehrzahl von Nanosheet-Stapeln Kanäle für einen oder mehrere Nanosheet-Feldeffekttransistoren bereitstellt. Das Verfahren weist außerdem auf: Bilden eines Kanalschutzüberzugs über zumindest einem Teilbereich von Seitenwänden und einer oberen Oberfläche eines ersten der Mehrzahl von Nanosheet-Stapeln, der über einem ersten der Mehrzahl von Fins ausgebildet ist, wobei der Kanalschutzüberzug des Weiteren über einem Teilbereich des Bereichs für eine flache Grabenisolation gebildet wird, der sich von dem Teilbereich der Seitenwände des ersten Nanosheet-Stapels in Richtung zu einem zweiten der Mehrzahl von Nanosheet-Stapeln erstreckt, der über einem zweiten der Mehrzahl von Fins ausgebildet ist. Das Verfahren weist des Weiteren auf: Bilden einer Mehrzahl von Gate-Stapeln, die Teilbereiche der Mehrzahl von Nanosheet-Stapeln umgeben, die durch den Kanalschutzüberzug freiliegen, Bilden von zumindest einer asymmetrischen selbstausgerichteten Gate-Isolations-Struktur über dem Kanalschutzüberzug und Bilden von zumindest einer symmetrischen selbstausgerichteten Gate-Isolations-Struktur über einem Teilbereich des Bereichs für eine flache Grabenisolation zwischen einem dritten der Mehrzahl von Fins und einem vierten der Mehrzahl von Fins.
  • Insbesondere weist die Halbleiterstruktur auf: ein Substrat, eine Mehrzahl von Fins, die über einer oberen Oberfläche des Substrats angeordnet sind, ein über der oberen Oberfläche des Substrats angeordneter Bereich für eine flache Grabenisolation, der die Mehrzahl von Fins umgibt, sowie eine Mehrzahl von Nanosheet-Stapeln aus einem Kanalmaterial, die über der Mehrzahl von Fins angeordnet sind, wobei die Mehrzahl von Nanosheet-Stapeln Kanäle für einen oder mehrere Nanosheet-Feldeffekttransistoren bereitstellt. Die Halbleiterstruktur weist außerdem einen Kanalschutzüberzug auf, der über zumindest einem Teilbereich von Seitenwänden und einer oberen Oberfläche eines ersten der Mehrzahl von Nanosheet-Stapeln angeordnet ist, der über einem ersten der Mehrzahl von Fins angeordnet ist, wobei der Kanalschutzüberzug des Weiteren über einem Teilbereich des Bereichs für eine flache Grabenisolation angeordnet ist, der sich von dem Teilbereich der Seitenwände des ersten Nanosheet-Stapels in Richtung zu einem zweiten der Mehrzahl von Nanosheet-Stapeln erstreckt, der über einem zweiten der Mehrzahl von Fins angeordnet ist. Die Halbleiterstruktur weist des Weiteren auf: eine Mehrzahl von Gate-Stapeln, die Teilbereiche der Mehrzahl von Nanosheet-Stapeln umgeben, die durch den Kanalschutzüberzug freiliegen, zumindest eine asymmetrische selbstausgerichtete Gate-Isolations-Struktur, die über dem Kanalschutzüberzug angeordnet ist, und zumindest eine symmetrische selbstausgerichtete Gate-Isolations-Struktur, die über einem Teilbereich des Bereichs für eine flache Grabenisolation zwischen einem dritten der Mehrzahl von Fins und einem vierten der Mehrzahl von Fins angeordnet ist.
  • Insbesondere weist der integrierte Schaltkreis eine Nanosheet-Feldeffekttransistor-Struktur auf, die aufweist: ein Substrat, eine Mehrzahl von Fins, die über einer oberen Oberfläche des Substrats angeordnet sind, ein über der oberen Oberfläche des Substrats angeordneter Bereich für eine flache Grabenisolation, der die Mehrzahl von Fins umgibt, sowie eine Mehrzahl von Nanosheet-Stapeln aus einem Kanalmaterial, die über der Mehrzahl von Fins angeordnet sind, wobei die Mehrzahl von Nanosheet-Stapeln Kanäle für einen oder mehrere Nanosheet-Feldeffekttransistoren bereitstellt. Die Nanosheet-Feldeffekttransistor-Struktur weist außerdem einen Kanalschutzüberzug auf, der über zumindest einem Teilbereich von Seitenwänden und einer oberen Oberfläche eines ersten der Mehrzahl von Nanosheet-Stapeln angeordnet ist, der über einem ersten der Mehrzahl von Fins angeordnet ist, wobei der Kanalschutzüberzug des Weiteren über einem Teilbereich des Bereichs für eine flache Grabenisolation angeordnet ist, der sich von dem Teilbereich der Seitenwände des ersten Nanosheet-Stapels in Richtung zu einem zweiten der Mehrzahl von Nanosheet-Stapeln erstreckt, der über einem zweiten der Mehrzahl von Fins angeordnet ist. Die Nanosheet-Feldeffekttransistor-Struktur weist des Weiteren auf: eine Mehrzahl von Gate-Stapeln, die Teilbereiche der Mehrzahl von Nanosheet-Stapeln umgeben, die durch den Kanalschutzüberzug freiliegen, zumindest eine asymmetrische selbstausgerichtete Gate-Isolations-Struktur, die über dem Kanalschutzüberzug angeordnet ist, sowie zumindest eine symmetrische selbstausgerichtete Gate-Isolations-Struktur, die über einem Teilbereich des Bereichs für eine flache Grabenisolation zwischen einem dritten der Mehrzahl von Fins und einem vierten der Mehrzahl von Fins angeordnet ist.
  • KURZBESCHREIBUNG DER ZEICHNUNGEN
    • 1A stellt eine Ansicht von oben nach unten auf einen ausgerichteten Gate-Einschnitt zwischen zwei Fins gemäß einer Ausführungsform der Erfindung dar.
    • 1B stellt eine Ansicht von oben nach unten auf einen nicht richtig ausgerichteten und vergrößerten Gate-Einschnitt zwischen zwei Fins dar.
    • 2 stellt eine Ansicht von oben nach unten auf asymmetrische Gate-Einschnitte in einer Topologie einer Struktur eines statischen Speichers mit wahlfreiem Zugriff gemäß einer Ausführungsform der Erfindung dar.
    • 3A stellt eine seitliche Querschnittsansicht einer Halbleiterstruktur nach einer Strukturierung von Nanosheet-Stapeln gemäß einer Ausführungsform der Erfindung dar.
    • 3B stellt eine Ansicht von oben nach unten auf einen Teilbereich der Struktur von 3A gemäß einer Ausführungsform der Erfindung dar.
    • 4 stellt eine seitliche Querschnittsansicht der Struktur von 3A im Anschluss an eine Bildung eines Kanalschutzüberzugs, eines Dummy-Gates und einer Gate-Hartmaske gemäß einer Ausführungsform der Erfindung dar.
    • 5A stellt eine erste seitliche Querschnittsansicht der Struktur von 4 im Anschluss an eine Bildung von Source-/Drain-Bereichen und eine Planarisierung gemäß einer Ausführungsform der Erfindung dar.
    • 5B stellt eine zweite seitliche Querschnittsansicht der Struktur von 4 im Anschluss an die Bildung von Source-/Drain-Bereichen und eine Planarisierung gemäß einer Ausführungsform der Erfindung dar.
    • 6 stellt eine seitliche Querschnittsansicht der Struktur von 5A im Anschluss an eine Entfernung des Dummy-Gates gemäß einer Ausführungsform der Erfindung dar.
    • 7 stellt eine seitliche Querschnittsansicht der Struktur von 6 im Anschluss an eine Strukturierung des Kanalschutzüberzugs gemäß einer Ausführungsform der Erfindung dar.
    • 8 stellt eine seitliche Querschnittsansicht der Struktur von 7 im Anschluss an ein selektives Aufwachsen des Nanosheet-Opfermaterials gemäß einer Ausführungsform der Erfindung dar.
    • 9 stellt eine seitliche Querschnittsansicht der Struktur von 8 im Anschluss an eine Bildung einer selbstausgerichteten Isolationsschicht gemäß einer Ausführungsform der Erfindung dar.
    • 10 stellt eine seitliche Querschnittsansicht der Struktur von 9 im Anschluss an eine Bildung einer organischen Planarisierungsschicht gemäß einer Ausführungsform der Erfindung dar.
    • 11 stellt eine seitliche Querschnittsansicht der Struktur von 10 im Anschluss an eine Strukturierung eines symmetrischen und eines asymmetrischen Gate-Einschnitts gemäß einer Ausführungsform der Erfindung dar.
    • 12 stellt eine seitliche Querschnittsansicht der Struktur von 11 im Anschluss an ein Füllen des symmetrischen und des asymmetrischen Gate-Einschnitts mit einem dielektrischen Material gemäß einer Ausführungsform der Erfindung dar.
    • 13 stellt eine seitliche Querschnittsansicht der Struktur von 12 im Anschluss an eine Entfernung der organischen Planarisierungsschicht und des Nanosheet-Opfermaterials gemäß einer Ausführungsform der Erfindung dar.
    • 14 stellt eine seitliche Querschnittsansicht der Struktur von 13 im Anschluss an eine Bildung von Gate-Strukturen gemäß einer Ausführungsform der Erfindung dar.
  • DETAILLIERTE BESCHREIBUNG
  • Hierin können illustrative Ausführungsformen der Erfindung im Zusammenhang mit illustrativen Verfahren für ein Durchführen einer selbstausgerichteten Gate-Isolation mit sowohl symmetrischen als auch asymmetrischen Einschnitt-Anordnungen beschrieben werden.
  • Bei einem FET handelt es sich um einen Transistor, der eine Source, ein Gate sowie einen Drain aufweist und der eine Wirkung aufweist, die von dem Fließen von Majoritätsladungsträgern entlang eines Kanals abhängig ist, der an dem Gate vorbei zwischen der Source und dem Drain verläuft. Ein Strom durch den Kanal zwischen der Source und dem Drain kann mittels eines transversalen elektrischen Felds unter dem Gate gesteuert werden. Die Länge des Gates bestimmt, wie schnell der FET schaltet, und kann etwa die gleiche Länge wie die Länge des Kanals aufweisen (wie beispielsweise der Abstand zwischen der Source und dem Drain).
  • Bei einigen FETs können Anordnungen mit mehr als einem Gate oder Multi-Gate-Anordnungen zur Steuerung des Kanals verwendet werden. Bei Multi-Gate-FETs handelt es sich um vielversprechende Kandidaten für ein Herunterskalieren bei der Komplementär-Metall-Oxid-Halbleiter(CMOS)-FET-Technologie. Die geringeren Abmessungen, die mit Multi-Gate-FETs verknüpft sind (im Vergleich zu FETs mit einem einzigen Gate) erfordern jedoch eine bessere Kontrolle über Aspekte des Leistungsvermögens, wie beispielsweise Kurzkanal-Effekte, Punch-Through, Leckströme von Metall-Oxid-Halbleitern (MOS) und den parasitären Widerstand, der in einem Multi-Gate-FET vorhanden ist.
  • Zur Reduzierung der Abmessung von FETs können verschiedene Techniken verwendet werden. Eine Technik erfolgt durch die Verwendung fin-förmiger Kanäle in FinFET-Einheiten. Vor der Einführung von FinFET-Anordnungen befanden sich CMOS-Einheiten üblicherweise im Wesentlichen planar entlang der Oberfläche des Halbleitersubstrats mit Ausnahme des FET-Gates, das oberhalb der Oberseite des Kanals angeordnet war. FinFETs nutzen eine vertikale Kanalstruktur, wobei das zu dem Gate hin freiliegende Oberflächengebiet des Kanals vergrößert wird. Somit kann das Gate in FinFET-Strukturen den Kanal effektiver steuern, da sich das Gate über mehr als die eine Seite oder Oberfläche des Kanals erstreckt. Bei einigen FinFET-Anordnungen umschließt das Gate drei Oberflächen des dreidimensionalen Kanals, anstatt nur oberhalb der oberen Oberfläche eines üblichen planaren Kanals angeordnet zu sein.
  • Eine weitere Technik, die zur Reduzierung der Abmessung von FETs nützlich ist, erfolgt durch die Verwendung von gestapelten Nanosheet-Kanälen, die über einem Halbleitersubstrat gebildet werden. Bei gestapelten Nanosheets kann es sich um zweidimensionale Nanostrukturen handeln, wie beispielsweise Sheets mit einem Dickenbereich in der Größenordnung von 1 Nanometer bis 100 Nanometern (nm). Nanosheets und Nanodrähte sind realisierbare Optionen für eine Skalierung auf 7 nm und darüber hinaus. Ein allgemeiner Prozessablauf für die Bildung eines Nanosheet-Stapels ist verbunden mit einem Entfernen von Opferschichten, die aus Siliciumgermanium (SiGe) gebildet sein können, zwischen Sheets aus einem Kanalmaterial, das aus Silicium (Si) gebildet sein kann.
  • Wenn die Zellenhöhe skaliert wird, erfüllen Techniken für ein Durchführen von Gate-Einschnitten nicht die Anforderungen, wenn der Abstand zwischen aktiven Bereichen zu gering ist. Ein Prozess, auf den als ein selbstausgerichteter Gate-Einschnitt oder eine selbstausgerichtete Gate-Isolation Bezug genommen wird, kann dazu verwendet werden, den Aktiv-Aktiv-Abstand auf 5 nm und darüber hinaus zu skalieren. SAGE-induzierte Gate-Einschnitte sind jedoch in bestimmten Situationen nicht ideal, welche die Verwendung von asymmetrischen Gate-Einschnitten erfordern. Bei statischen Speichereinheiten mit wahlfreiem Zugriff (SRAM-Einheiten) können zum Beispiel asymmetrische Gate-Einschnitte verwendet werden.
  • 1A stellt eine Ansicht 100 von oben nach unten auf einen ausgerichteten Gate-Einschnitt 101 dar, der zwischen zwei eines Satzes von Fins 102 auf einer von zwei Gate-Strukturen 104 ausgeführt ist. Der ausgerichtete Gate-Einschnitt 101 repräsentiert einen idealen Fall, in dem der Gate-Einschnitt 101 zwischen den benachbarten Fins 104 perfekt ausgerichtet ist und eine geringe kritische Abmessung 103 aufweist (z.B. in einem Bereich von 6 nm bis 15 nm). 1b stellt eine Ansicht 150 von oben nach unten auf einen nicht richtig ausgerichteten Gate-Einschnitt 110 dar, der zwischen zwei eines Satzes von Fins 102 auf einer von zwei Gate-Strukturen 104 ausgeführt ist. Wie dargestellt, ist der Gate-Einschnitt 110 dahingehend nicht perfekt ausgerichtet, dass er sich näher bei dem einen von den zwei benachbarten Fins 102 befindet als dem anderen. Der nicht richtig ausgerichtete Gate-Einschnitt 110 weist außerdem eine größere kritische Abmessung 130 auf (z.B. in einem Bereich von 15 nm bis 40 nm).
  • Für eine Skalierung auf 5 nm und darüber hinaus ist die Zellenhöhe 105, die gleich dem Doppelten des Abstands von dem Gate-Einschnitt 101 zu dem Fin 104 zuzüglich der kritischen Abmessung 103 des Gate-Einschnitts 101 mit Toleranzen für Schwankungen ist, etwa gleich 40 nm. Der Abstand von dem Gate-Einschnitt 101 bis zu dem Fin 104 sollte nicht abgeschnürt sein, wobei der erforderliche Abstand gleich dem Doppelten der Dicke des Gate-Stapels ist, der ein Gate-Dielektrikum mit einem hohen k und einen Gate-Leiter aus einem Austrittsarbeits-Metall (WFM, Work Function Metal) aufweist (z.B. 2 × (2 + 5) = 14 nm). Des Weiteren weisen Parameter in Bezug auf die Gleichmäßigkeit der kritischen Abmessung des Fin (CDU, Critical Dimension Uniformity), ein Wandern des Abstands (PW, Pitch Walking) der Fins, eine CDU des Gate-Einschnitts sowie eine Überlagerung von Gate-Einschnitten, von denen angenommen wird, dass sie eng überwacht werden, eine Gesamtschwankung von nur 5 nm auf. Die CD des Gate-Einschnitts 101 sollte daher gleich etwa 40 nm - (2 × 14 nm) - 5 nm = 7 nm sein, wobei dies bei Verwenden eines herkömmlichen Lithographie-Prozessablaufs nicht erreicht werden kann.
  • Wie vorstehend angemerkt, können für eine zukünftige Skalierung der Zellenhöhe Techniken für einen selbstausgerichteten Gate-Einschnitt oder für eine selbstausgerichtete Gate-Isolation verwendet werden. Ein Prozessablauf für einen selbstausgerichteten Gate-Einschnitt kann eine Strukturierung der Fins aufweisen (z.B. von Fins und anderen Schichten, die eine Passivierungsschicht, eine Polysilicium-Schicht und eine Hartmaskenschicht umfassen). Als nächstes kann ein Dielektrikum für einen Überzug gebildet werden, gefolgt von der Bildung eines Bereichs für eine flache Grabenisolation (STI, Shallow Trench Isolation). Der STI-Bereich kann dann vertieft werden (z.B. wird ein Offenlegen von Fins durchgeführt), gefolgt von der Bildung eines Dummy-Gate-Dielektrikums. Danach wird ein Abstandshalter (z.B. aus Polysilicium) gebildet, der in Abhängigkeit von dem Abstand der Fins entweder ineinander übergeht oder eigenständig ist. Anschließend wird ein Isolationsstopfen gebildet. Danach wird das Dummy-Gate unter Verwendung einer Gate-Hartmaske und von Techniken strukturiert, wie beispielsweise einer selbstausgerichteten Doppelstrukturierung (SADP, Self-Aligned Double Patterning). Dann wird ein anisotropes Ätzen durchgeführt, wobei das anisotrope Ätzen selektiv in Bezug auf den Isolationsstopfen, das Dummy-Gate-Dielektrikum und die Gate-Hartmaske ist. Auf diese Weise können symmetrische Gate-Einschnitte ausgeführt werden.
  • Ein Prozessablauf für einen selbstausgerichteten Gate-Einschnitt ist jedoch für ein Bilden von asymmetrischen Gate-Einschnitten nicht geeignet, die bei einigen Anwendungs-Szenarien notwendig sind. Wie vorstehend angemerkt, ist es zum Beispiel möglich, dass SRAM-Strukturen asymmetrische Gate-Einschnitte verwenden. Bei einem SRAM handelt es sich um eine Art einer Speichereinheit, die eine hohe Geschwindigkeit, einen geringen Stromverbrauch und einen einfachen Betrieb bietet. Anders als ein dynamischer Speicher mit wahlfreiem Zugriff (DRAM) benötigt ein SRAM kein regelmäßiges Aktualisieren gespeicherter Daten und weist eine einfache Auslegung auf. SRAM-Zellen können unter Verwendung einer variierenden Anzahl von Transistoren gebildet werden.
  • Die SRAM-Zelle mit sechs Transistoren (6T) wird häufig als ein primärer Speicher in Mikroprozessor-Schaltungen verwendet. Eine 6T-SRAM-Zelle kann eine erste FET-Einheit vom n-Typ (nFET), die mit einem ersten Bitleitungsknoten (BL) verbunden ist, einen ersten Ausgangsknoten (Q) sowie einen Wortleitungsknoten (WL) aufweisen. Eine zweite nFET-Einheit der 6T-SRAM-Zelle ist mit dem Q-Knoten, einem Masseknoten (z.B. VSS) sowie einem zweiten Ausgangsknoten (Q') verbunden. Eine erste FET-Einheit vom p-Typ (pFET) ist mit dem Q-Knoten, dem Q'-Knoten sowie einer Spannungsquelle oder einem Versorgungsknoten (z.B. VDD) verbunden. Eine zweite pFET-Einheit ist mit dem VDD-Knoten, dem Q-Knoten und dem Q'-Knoten verbunden. Eine dritte nFET-Einheit ist mit dem VSS-Knoten, dem Q-Knoten sowie dem Q'-Knoten verbunden. Eine vierte nFET-Einheit ist mit einem zweiten Bitleitungsknoten (BLB), dem WL-Knoten sowie dem Q'-Knoten verbunden. Bei der ersten und der vierten nFET-Einheit handelt es sich um Pass-Gate(PG)-Transistoren der 6T-SRAM-Zelle, bei der zweiten und der dritten nFET-Einheit handelt es sich um die Pull-Down(PD)-Transistoren der 6T-SRAM-Zelle, und bei der ersten und der zweiten pFET-Einheit handelt es sich um die Pull-Up(PU)-Transistoren der 6T-SRAM-Zelle.
  • 2 stellt eine Ansicht 200 von oben nach unten auf asymmetrische Gate-Einschnitte 209-1 und 209-2 für eine SRAM-Zelle dar. In der Ansicht 200 von oben nach unten zeigt ein Element 201 VSS-Verbindungen (z.B. eine 0-Volt(V)-Verbindung oder eine „Masse“-Spannungs-Verbindung), während ein Element 203 VDD-Verbindungen zeigt (z.B. eine Verbindung mit einer positiven Versorgungsspannung). Elemente 205-1 und 205-2 zeigen WL-Verbindungen der SRAM-Zelle, und Elemente 207-1 und 207-2 zeigen Bitleitungs-Verbindungen (z.B. BL beziehungsweise BLB) der SRAM-Zelle. Elemente 209-1 und 209-2 stellen die asymmetrischen Gate-Einschnitte dar, die näher bei einem von zwei benachbarten Fins angeordnet sind, anstatt symmetrisch zwischen zwei benachbarten Fins ausgebildet zu sein.
  • Im Folgenden wird ein illustrativer Prozess zur Durchführung einer selbstausgerichteten Gate-Isolation mit sowohl symmetrischen als auch asymmetrischen Einschnitt-Anordnungen unter Bezugnahme auf die 3 bis 14 detaillierter beschrieben.
  • 3A zeigt eine seitliche Querschnittsansicht 300 einer Halbleiterstruktur nach einem Strukturieren von Nanosheet-Stapeln über einem Substrat 302. Ein Satz von Fins 304-1 bis 304-5 (zusammen Fins 304) wird über dem Substrat 302 gebildet. Der Satz von Fins 304 ist von einem STI-Bereich 306 umgeben. Die Nanosheet-Stapel, die abwechselnde Schichten 308 und 310 aus einem Opfermaterial und einem Kanalmaterial aufweisen, sind über jedem der Fins 304 ausgebildet. Während 3A ein Beispiel zeigt, bei dem sich in jedem Nanosheet-Stapel drei Opferschichten 308 und drei Kanalschichten 310 befinden, sollte wahrgenommen werden, dass es sich dabei lediglich um ein Beispiel handelt und dass die Nanosheet-Stapel mehr oder weniger als drei Sätze von abwechselnden Schichten aus dem Opfermaterial und dem Kanalmaterial aufweisen können.
  • Bei dem Substrat 302 kann es sich um eine Halbleiterstruktur handeln, die aus Bulk-Silicium (Si) gebildet ist, wenngleich andere geeignete Materialien verwendet werden können, wie beispielsweise verschiedene Silicium enthaltende Materialien. Illustrative Beispiele für Silicium enthaltende Materialien, die für das Substrat 302 geeignet sind, umfassen, sind jedoch nicht beschränkt auf, Si, Siliciumgermanium (SiGe), Siliciumgermaniumcarbid (SiGeC), Siliciumcarbid (SiC), Polysilicium, epitaxiales Silicium, amorphes Silicium sowie Multi-Schichten aus denselben. Wenngleich bei der Wafer-Fertigung Silicium das überwiegend verwendete Halbleitermaterial ist, können alternative Halbleitermaterialien eingesetzt werden, wie beispielsweise, jedoch nicht beschränkt auf, Germanium (Ge), Galliumarsenid (GaAs), Galliumnitrid (GaN), Cadmiumtellurid (CdTe) und Zinkselenid (ZnSe). Bei einer alternativen Ausführungsform kann es sich bei dem Substrat 302 um einen Silicium-auf-Isolator(SOI)-Wafer handeln. Wie auf dem Fachgebiet bekannt ist, weist ein SOI-Wafer eine SOI-Schicht auf, die durch einen vergrabenen Isolator von einem Substrat getrennt ist. Geeignete Substratmaterialien umfassen, sind jedoch nicht beschränkt auf, Si, verspanntes Si, Siliciumcarbid (SiC), Ge, SiGe, SiGeC, Si-Legierungen, Ge-Legierungen, GaAs, Indiumarsenid (InAs), Indiumphosphid (InP) oder irgendeine Kombination derselben. Geeignete dielektrische Materialien für den vergrabenen Isolator umfassen, sind jedoch nicht beschränkt auf, ein Oxidmaterial, wie beispielsweise Siliciumdioxid (SiO2). Wenn es sich bei dem vergrabenen Isolator um ein Oxid handelt, wird auf den vergrabenen Isolator auch als ein vergrabenes Oxid oder BOX Bezug genommen.
  • Das Substrat 302 kann eine Breite oder horizontale Dicke (in der Richtung X-X') aufweisen, die wie gewünscht variiert (z.B. auf Grundlage der Anzahl von Fins 304 oder anderer Strukturen von Einheiten, die zu bilden sind). Das Substrat 302 kann eine Höhe oder vertikale Dicke (in der Richtung Y-Y') in einem Bereich von 300 Mikrometern (µm) bis 1000 µm aufweisen.
  • Die Fins 304 können aus dem gleichen Material wie das darunterliegende Substrat 302 gebildet werden. Bei einigen Ausführungsformen werden die Fins 304 zum Beispiel aus einem Bulk-Substrat unter Verwendung von Lithographie und Ätzen gebildet (z.B. unter Verwendung von reaktivem Ionenätzen (RIE)). Weitere geeignete Techniken, wie beispielsweise Seitenwand-Bild-Transfer (SIT), selbstausgerichtete Doppelstrukturierung (SADP), selbstausgerichtete multiple Strukturierung (SAMP), selbstausgerichtete Vierfach-Strukturierung (SAQP) etc., können zum Bilden der Fins 304 verwendet werden. In derartigen Fällen können die Fins 304 aus dem gleichen Material wie das Substrat 302 gebildet werden (z.B. aus Si). Alternativ können die Fins 304 aus einem anderen Material als jenem des Substrats 302 gebildet werden, indem zunächst ein anderes Material epitaxial auf dem Substrat 302 aufgewachsen wird und dann strukturiert wird, um die Fins 304 zu bilden. Bei den Fins kann es sich zum Beispiel um Siliciumgermanium (SiGe) handeln, während das Substrat 302 aus Si gebildet sein kann.
  • Jeder der Fins 304 kann eine vertikale Dicke oder Höhe (in der Richtung Y-Y') in einem Bereich von 20 nm bis 35 nm und eine horizontale Dicke oder Breite (in der Richtung X-X') aufweisen, die in einem Bereich von 6 nm bis 100 nm variiert. Wie in 3A gezeigt, weisen unterschiedliche Fins der Fins 304 unterschiedliche Breiten auf (z.B. sind die Fins 304-1, 304-2 und 304-3 in der Richtung X-X' breiter als die Fins 304-4 und 304-5). Der Abstand zwischen den Fins 304 kann ebenfalls variieren, wie nachstehend detaillierter beschrieben wird.
  • Die STI-Schicht 306 kann aus einem dielektrischen Material gebildet werden, wie beispielsweise aus Siliciumoxid (SiOx), Siliciumnitrid (SiN), Siliciumoxycarbid (SiOC), Siliciumoxynitrid (SiON) oder irgendeinem anderen geeigneten dielektrischen Material. Die vertikale Dicke oder Höhe (in der Richtung Y-Y') der STI-Schicht 306 wird durch einen Fin-Offenlegungsprozessablauf definiert und stimmt etwa mit der Ebene der unteren Oberfläche des Nanosheet-Stapels überein. Die horizontale Dicke oder Breite (in der Richtung X-X') der STI-Schicht 306 wird durch den Abstand zwischen den Fins 304 definiert, wie gezeigt.
  • Wie vorstehend angemerkt, weist der Nanosheet-Stapel abwechselnde Schichten aus einem Opfermaterial 308 und einem Kanalmaterial 310 auf. Die Opferschichten 308 können aus irgendeinem geeigneten Material gebildet werden, das selektiv in Bezug auf das Kanalmaterial 310 geätzt werden kann. Wenn es sich bei dem Kanalmaterial 310 um Si handelt, können die Opferschichten 308 aus SiGe gebildet sein. Wenn es sich bei dem Kanalmaterial 310 um Indiumgalliumarsenid (InGaAs) handelt, können die Opferschichten 308 aus Indiumaluminiumarsenid (InAlAs) gebildet sein. Es können verschiedene weitere Kombinationen von III-V-Materialien verwendet werden. Bei dem Material der Opferschichten 308 handelt sich um eines, das selektiv in Bezug auf das Material der Kanalschichten 310 entfernt werden kann. Die Opferschichten 308 und die Kanalschichten 310 können jeweils eine Dicke in einem Bereich von 4 nm bis 15 nm aufweisen. Der Nanosheet-Stapel aus den Opferschichten 308 und den Kanalschichten 310 kann epitaxial über den Fins 304 aufgewachsen werden.
  • 3A zeigt zwei mit 301 und 303 bezeichnete Bereiche von Nanosheet-Stapeln, die über einem gemeinsamen Substrat 302 ausgebildet sind. Auf den Bereich 301 wird hierin als ein „logischer“ Bereich Bezug genommen, und die Fins 304-1 und 304-2 können nFET- oder pFET-Einheiten bereitstellen, wie für logische Einheiten einer resultierenden Struktur gewünscht. Auf den Bereich 303 wird hierin als ein „SRAM“-Bereich Bezug genommen, in dem die Fins 304-3, 304-4 und 304-5 nFET- und pFET-Einheiten bereitstellen, um SRAM-Zellen zu bilden (wie zum Beispiel jene, die in der Ansicht 200 von oben nach unten von 2 gezeigt ist). Bei einigen Ausführungsformen stellt der Fin 304-3 nFET-Einheiten bereit, während die Fins 304-4 und 304-5 pFET-Einheiten bereitstellen. Der in 3A als Element 305 bezeichnete Abstand zwischen dem Fin 304-3, der die nFET-Einheit bereitstellt, und dem Fin 304-4, der die pFET-Einheit bereitstellt, kann gleich etwa 40 nm sein. Die Breite des Fin 304-4, die in 3A als Element 307 bezeichnet ist, kann gleich etwa 15 nm sein. Der in 3A als Element 309 bezeichnete Abstand zwischen den Fins 304-4 und 304-5, welche die pFET-Einheiten bereitstellen, kann gleich etwa 30 nm sein.
  • 3B zeigt eine Ansicht 350 von oben nach unten auf den Bereich 303 einer resultierenden SRAM-Zelle, die aus der in der seitlichen Querschnittsansicht 300 von 3A gezeigten Struktur gebildet wird. Die seitliche Querschnittsansicht 300 von 3A (ebenso wie die seitlichen Querschnittsansichten der 4, 5A und 6 bis 14) ist quer oder senkrecht zu den Fins 304 gezeigt.
  • 4 zeigt eine seitliche Querschnittsansicht 400 der Struktur von 3A im Anschluss an eine Bildung eines Kanalschutzüberzugs, eines Dummy-Gates 314 und einer Gate-Hartmaske 316. Der Kanalschutzüberzug 312 wird, wie gezeigt, über dem STI-Bereich 306 gebildet und umgibt die Nanosheet-Stapel. Der Kanalschutzüberzug 312, auf den auch als eine Dummy-Gate-Oxid-Schicht 312 Bezug genommen werden kann, kann eine gleichmäßige Dicke in einem Bereich von 2 nm bis 5 nm aufweisen. Der Kanalschutzüberzug 312 kann unter Verwendung von atomarer Schichtabscheidung (ALD) oder unter Verwendung anderer geeigneter Techniken gebildet werden. Der Kanalschutzüberzeug 312 kann aus einem Oxid gebildet werden, wie beispielsweise Siliciumdioxid (SiO2).
  • Das Dummy-Gate 314 wird über dem Kanalschutzüberzug 312 gebildet, wobei es die Zwischenräume zwischen den Nanosheet-Stapeln füllt und die Struktur überfüllt. Das Dummy-Gate 314 kann eine Höhe oder vertikale Dicke (in der Richtung Y-Y'), wie sie von dem über dem STI-Bereich 306 ausgebildeten Kanalschutzüberzug 312 aus gemessen wird, in einem Bereich von 60 nm bis 200 nm aufweisen. Das Dummy-Gate 314 kann aus amorphem Silicium (a-Si) oder einem anderen geeigneten Material gebildet werden, wie beispielsweise aus amorphem Siliciumgermanium (a-SiGe), Polysilicium (Poly-Si), Poly-Siliciumgermanium (Poly-SiGe) etc. Das Dummy-Gate 314 kann unter Verwendung von ALD, von chemischer Gasphasenabscheidung (CVD), physikalischer Gasphasenabscheidung (PVD) oder unter Verwendung eines anderen geeigneten Prozessablaufs gebildet werden.
  • Die Gate-Hartmaske 316 wird über der Oberseite des Dummy-Gates 314 strukturiert (z.B. in Bereichen, in denen Gates für die resultierenden Strukturen gebildet werden). Die Gate-Hartmaske 316 kann unter Verwendung von CVD, PVD oder unter Verwendung eines anderen geeigneten Prozessablaufs gebildet werden. Die Gate-Hartmaske 316 kann aus SiO2, SiN, Kombinationen derselben etc. gebildet werden. Die Gate-Hartmaske 316 kann eine Höhe oder vertikale Dicke (in der Richtung Y-Y') in einem Bereich von 20 nm bis 120 nm aufweisen.
  • 5A zeigt eine erste seitliche Querschnittsansicht 500 der Struktur von 4 im Anschluss an eine Bildung von Source-/Drain-Bereichen 318 und eine Planarisierung. 5B zeigt eine zweite seitliche Querschnittsansicht 550 der Struktur von 4 im Anschluss an eine Bildung der Source-/Drain-Bereiche 318. 5B zeigt außerdem einen ersten Abstandshalter 320, der zwischen den Opferschichten 308 und den Source-/Drain-Bereichen 318 ausgebildet ist, sowie einen zweiten Abstandshalter 322, der zwischen dem Dummy-Gate 314 und einem Zwischenschichtdielektrikum (ILD) 316 ausgebildet ist. Wie vorstehend angemerkt, ist die seitliche Querschnittsansicht 500 von 5A quer oder senkrecht zu den Fins 304 gezeigt. Die seitliche Querschnittsansicht 550 von 5B ist entlang oder parallel zu einem der Fins 304 gezeigt.
  • Die Source-/Drain-Bereiche 318 können unter Verwendung eines Prozesses für ein epitaxiales Aufwachsen gebildet werden. Bei einigen Ausführungsformen weist der Prozess für ein epitaxiales Aufwachsen eine In-Situ-Dotierung auf (Dotierstoffe werden während der Epitaxie in das Epitaxie-Material eingebaut). Epitaxiale Materialien werden aus gasförmigen oder flüssigen Vorprodukten aufgewachsen. Epitaxiale Materialien können unter Verwendung von Gasphasenepitaxie (VPE), Molekularstrahlepitaxie (MBE), Flüssigphasenepitaxie (LPE), unter Verwendung einer schnellen thermischen chemischen Gasphasenabscheidung (RTCVD), einer metallorganischen chemischen Gasphasenabscheidung (MOCVD), einer chemischen Gasphasenabscheidung unter ultrahohem Vakuum (UHVCVD), einer chemischen Gasphasenabscheidung bei niedrigem Druck (LPCVD), eines CVD-Prozessablaufs mit beschränkter Reaktion (LRPCVD) oder unter Verwendung von anderen geeigneten Prozessen aufgewachsen werden. Epitaxiales Silicium, Siliciumgermanium (SiGe), Germanium (Ge) und/oder mit Kohlenstoff dotiertes Silicium (Si:C) können während der Abscheidung (In-Situ-Dotierung) in Abhängigkeit von der Art des Transistors durch Hinzufügen von Dotierstoffen dotiert werden, wie beispielsweise von Dotierstoffen des n-Typs (z.B. Phosphor (P), Arsen (As), Antimon (Sb) etc.) oder von Dotierstoffen des p-Typs (z.B. Bor (B), Borfluorid (BF2), Gallium (Ga), Indium (In), Thallium (TI) etc.). Die Dotierstoffkonzentration in der Source/dem Drain kann in einem Bereich von 1 × 1019 cm-3 bis 3 × 1021 cm-3 oder bevorzugt zwischen 2 × 1020 cm-3 und 3 × 1021 cm-3 liegen.
  • Der Abstandshalter 322 kann durch Abscheiden eines konformen Abstandshalterüberzugs gefolgt von einem anisotropen RIE des Abstandshalters gebildet werden. Der Abstandshalter 320 kann durch Vertiefen des Nanosheet-Stapels gefolgt von einem Bilden eines selektiven Einschnitts in den Opferschichten 308 des Nanosheet-Stapels gebildet werden (wobei z.B. die Opferschichten 308 aus SiGe gebildet sein können und die Kanalschichten 310 aus Si gebildet sein können, wie vorstehend angemerkt). Das Abstandshaltermaterial für den Abstandshalter 320 kann dann in die Einkerbungen mit einem konformen Abstandshalterüberzug gefüllt werden, wobei der Abstandshalterüberzug anderswo unter Verwendung eines isotropen Ätzprozesses entfernt wird. Der Abstandshalter 320 und der Abstandshalter 322 können jeweils aus SiN, Siliciumoxycarbonitrid (SiOCN), Siliciumoxycarbid (SiOC), SiC, Siliciumborcarbidnitrid (SiBCN) etc. gebildet werden.
  • 6 zeigt eine seitliche Querschnittsansicht 600 der Struktur von 5A im Anschluss an eine Entfernung des Dummy-Gates 314. Das Dummy-Gate 314 kann unter Verwendung eines selektiven Nass- oder Trockenätzprozesses entfernt werden, wie beispielsweise einer Reinigung mit heißem Ammoniak. Die Entfernung des Dummy-Gates 314 legt den Kanalschutzüberzug 312 frei.
  • 7 zeigt eine seitliche Querschnittsansicht 700 der Struktur von 6 im Anschluss an eine Strukturierung des Kanalschutzüberzugs 312 unter Verwendung einer Dummy-Oxid-Maskenschicht 324. Die Dummy-Oxid-Maskenschicht 324 wird über einem Teilbereich des Fins 304-4 strukturiert, der dem Fin 304-3 gegenüberliegt (z.B. schützt die Dummy-Oxid-Maskenschicht 324 bei einer SRAM-Einheit die Seite des SRAM-pFET, die dem nFET gegenüberliegt, der unter Verwendung des Fins 304-3 bereitgestellt wird). Die Dummy-Oxid-Maskenschicht 324 kann unter Verwendung von Lithographie und Ätzen oder unter Verwendung anderer geeigneter Techniken gebildet und strukturiert werden.
  • Die Dummy-Oxid-Maskenschicht 324 kann aus einem Material einer organischen Planarisierungsschicht (OPL) gebildet werden, wie beispielsweise aus Polyacrylat-Harz, Epoxid-Harz, Phenol-Harz, Polyamid-Harz, Polyimid-Harz, nicht gesättigtem Polyester-Harz, Polyphenylenether-Harz, Polyphenylensulfid-Harz, Benzocyclobuten (BCB) etc. Die Dummy-Oxid-Maskenschicht 324 kann unter Verwendung einer Aufschleuderbeschichtung oder eines anderen geeigneten Prozessablaufs gebildet werden. Die Dummy-Oxid-Maskenschicht 324 kann eine Höhe oder vertikale Dicke (in der Richtung Y-Y'), wie sie von einer Oberseite des Kanalschutzüberzugs 312 aus gemessen wird, der über dem STI-Bereich 306 ausgebildet ist, in einem Bereich von 60 nm bis 200 nm aufweisen. Die Breite oder horizontale Dicke (in der Richtung X-X') der EG-Maskenschicht 324 kann variieren, wie beispielsweise auf Grundlage der Breite des Fin 304-4 und des Abstands zwischen den Fins 304-3 und 304-4. Wie in 7 gezeigt, erstreckt sich die Dummy-Oxid-Maskenschicht 324 von einer Mitte einer Oberseite des Nanosheet-Stapels über dem Fin 304-4 bis zu einer Mitte des STI-Bereichs 306 zwischen den Fins 304-3 und 304-4.
  • Nach einer Strukturierung der Dummy-Oxid-Maskenschicht 324 wird der Kanalschutzüberzug 312, der durch die strukturierte Dummy-Oxid-Maskenschicht 324 freiliegt, beispielsweise unter Verwendung eines isotropen Oxid-Trockenätzprozesses entfernt.
  • 8 zeigt eine seitliche Querschnittsansicht 800 der Struktur von 7 im Anschluss an eine Entfernung der strukturierten Dummy-Oxid-Maskenschicht 324 (z.B. unter Verwendung einer Veraschung) und im Anschluss an ein selektives epitaxiales Aufwachsen des Materials 326 (z.B. SiGe) der Opferschichten 308 der Nanosheet-Stapel. Wie gezeigt, wird das Material 326 über freiliegenden Oberflächen der Nanosheet-Stapel aufgewachsen, die nicht mit dem verbliebenen Kanalschutzüberzug 312 bedeckt sind. Das epitaxiale Aufwachsen des Materials 326 kann eine gleichmäßige Dicke in einem Bereich von 5 nm bis 30 nm aufweisen.
  • 9 zeigt eine seitliche Querschnittsansicht 900 der Struktur von 8 im Anschluss an eine Bildung einer selbstausgerichteten Isolationsschicht 328. Die selbstausgerichtete Isolationsschicht 320 kann aus einem dielektrischen Material gebildet werden, wie beispielsweise SiO2, SiN, SiOCN, SiOC, SiC, SiBCN etc. Die selbstausgerichtete Isolationsschicht 328 kann durch Abscheiden des dielektrischen Materials in die Zwischenräume gefolgt von einem Zurückätzen des Niveaus der oberen Oberfläche des Materials 326 gebildet werden, die offengelegt ist, wie vorstehend beschrieben. Die Isolationsschicht 328 ist selbstausgerichtet, wenn sie die Zwischenräume zwischen dem Material 326 über dem STI-Bereich 306 und dem verbliebenen Kanalschutzüberzug 312 füllt.
  • 10 zeigt eine seitliche Querschnittsansicht 1000 der Struktur von 9 im Anschluss an eine Bildung einer OPL 330 über der Oberseite der selbstausgerichteten Isolationsschicht 328 und dem Material 326. Die OPL 330 kann unter Verwendung einer Aufschleuderbeschichtung, unter Verwendung von Materialien ähnlich jenen gebildet werden, die vorstehend in Bezug auf die Dummy-Oxid-Maskenschicht 324 beschrieben wurden. Die OPL 330 kann eine Höhe oder vertikale Dicke (in der Richtung Y-Y') in einem Bereich von 20 nm bis 100 nm aufweisen.
  • 11 zeigt eine seitliche Querschnittsansicht 1100 der Struktur von 10 im Anschluss an eine Strukturierung von Gate-Einschnitten in der OPL 330. Spezieller zeigt 11 einen symmetrischen Gate-Einschnitt 1101, der in der OPL 330 in dem logischen Bereich 301 ausgebildet ist, und einen asymmetrischen Gate-Einschnitt 1103, der in der OPL 330 in dem SRAM-Bereich 303 ausgebildet ist. Der symmetrische Gate-Einschnitt 1101 und der asymmetrische Gate-Einschnitt 1103 können durch Strukturieren einer Maske über der OPL 330 und Ätzen des freiliegenden Teilbereichs der OPL 330 gebildet werden, so dass Teilbereiche der darunterliegenden selbstausgerichteten Isolationsschicht 328 offengelegt werden. Der symmetrische Gate-Einschnitt 1101 und der asymmetrische Gate-Einschnitt 1103 können unter Verwendung von Lithographie definiert werden. Der asymmetrische Gate-Einschnitt 1103 legt Teilbereiche der selbstausgerichteten Isolationsschicht 328 frei. Die Isolationsschicht 328 ist selbstausgerichtet, und somit kann der asymmetrische Gate-Einschnitt 1103 daher als selbstausgerichtet angesehen werden. Wie anderswo hierin angemerkt, kann der asymmetrische Gate-Ausschnitt 1103 bei einigen Ausführungsformen zwischen dem Fin 304-3, der eine SRAM-nFET-Einheit bereitstellt, und dem Fin 304-4 ausgebildet sein, der eine SRAM-pFET-Einheit bereitstellt. Der Teilbereich der selbstausgerichteten Isolationsschicht 328, der durch den asymmetrischen Gate-Einschnitt 1103 freiliegt, befindet sich nahe bei dem Nanosheet-Stapel über dem Fin 304-4, und somit kann auf den asymmetrischen Gate-Einschnitt 1103 als ein selbstausgerichteter asymmetrischer Gate-Einschnitt Bezug genommen werden.
  • Der symmetrische Gate-Einschnitt 1101 legt die selbstausgerichtete Isolationsschicht 328 frei, die zwischen den Fins 304-1 und 304-2 in dem logischen Bereich 301 ausgebildet ist. Der symmetrische Gate-Einschnitt 1101 kann eine Breite oder horizontale Dicke (in der Richtung X-X') in einem Bereich von 15 nm bis 35 nm aufweisen.
  • Der asymmetrische Gate-Einschnitt 1103 legt zumindest einen Teilbereich der selbstausgerichteten Isolationsschicht 328 frei, der über dem verbliebenen Kanalschutzüberzug 312 ausgebildet ist, wie dargestellt. Der asymmetrische Gate-Einschnitt 1103 kann eine Breite oder horizontale Dicke (in der Richtung X-X') in einem Bereich von 15 nm bis 35 nm aufweisen.
  • 12 zeigt eine seitliche Querschnittsansicht 1200 der Struktur von 11 im Anschluss an ein Füllen des symmetrischen Gate-Einschnitts 1101 und des asymmetrischen Gate-Einschnitts 1103 mit einem dielektrischen Material 332. Das dielektrische Material 332 kann SiN, SiCO, SiC oder ein anderes geeignetes Material aufweisen.
  • 13 zeigt eine seitliche Querschnittsansicht 1300 der Struktur von 12 im Anschluss an eine Entfernung der OPL 330 und des Opfermaterials (z.B. der Opfer-Nanosheets 308 und des Materials 326). Die OPL 330 kann unter Verwendung einer Veraschung entfernt werden. Das Opfermaterial (z.B. 308 und 326) wird unter Verwendung eines selektiven Ätzvorgangs entfernt.
  • 14 zeigt eine seitliche Querschnittsansicht 1400 der Struktur von 13 im Anschluss an eine Bildung von Gate-Strukturen 334 (z.B. unter Verwendung eines Ersetzungs-Metall-Gate(RMG)-Prozesses). Die Gate-Strukturen 334 können eine Gate-Dielektrikum-Schicht aufweisen, die konform abgeschieden wird, gefolgt von einer Bildung einer Gate-Leiter-Schicht.
  • Die Gate-Dielektrikum-Schicht kann aus einem dielektrischen Material mit einem hohen k gebildet werden. Beispiele für Materialien mit einem hohen k umfassen, sind jedoch nicht beschränkt auf, Metalloxide, wie beispielsweise Hafniumoxid (HfO2), Hafniumsiliciumoxid (Hf-Si-O), Hafniumsiliciumoxynitrid (HfSiON), Lanthanoxid (La2O3), Lanthanaluminiumoxid (LaAlO3), Zirconiumoxid (ZrO2), Zirconiumsiliciumoxid, Zirconiumsiliciumoxynitrid, Tantaloxid (Ta2O5), Titanoxid (TiO2), Bariumstrontiumtitanoxid, Bariumtitanoxid, Strontiumtitanoxid, Yyttriumoxid (Y2O3), Aluminiumoxid (Al2O3), Bleiscandiumtantaloxid und Bleizinkniobat. Das Material mit einem hohen k kann des Weiteren Dotierstoffe aufweisen, wie beispielsweise Lanthan (La), Aluminium (Al) und Magnesium (Mg). Die Gate-Dielektrikum-Schicht kann eine gleichmäßige Dicke in einem Bereich von 1 nm bis 4 nm aufweisen.
  • Die Gate-Leiter-Schicht kann ein Metall-Gate oder ein Austrittsarbeits-Metall (WFM) aufweisen. Bei einigen Ausführungsformen wird die Gate-Leiter-Schicht unter Verwendung von atomarer Schichtabscheidung (ALD) oder unter Verwendung eines anderen geeigneten Prozesses gebildet. Bei nFET-Einheiten kann es sich bei dem WFM für die Gate-Leiter-Schicht um Titan (Ti), Aluminium (Al), Titanaluminium (TiAl), Titanaluminiumkohlenstoff (TiAlC), eine Kombination von Ti- und Al-Legierungen, einen Stapel handeln, der eine Barrierenschicht (z.B. aus Titannitrid (TiN) oder einem anderen geeigneten Material) gefolgt von einem oder mehreren der vorstehend erwähnten WFM-Materialien etc. aufweist. Bei pFET-Einheiten kann es sich bei dem WFM für den Gate-Leiter um TiN, Tantalnitrid (TaN) oder ein anderes geeignetes Material handeln. Bei einigen Ausführungsformen kann das pFET-WFM einen Metallstapel aufweisen, in dem eine dickere Barrierenschicht (z.B. aus TiN, TaN etc.) ausgebildet ist, gefolgt von einem WFM, wie beispielsweise Ti, Al, TiAl, TiAlC oder irgendeiner Kombination von Ti- und Al-Legierungen. Es sollte wahrgenommen werden, dass für die Gate-Leiter-Schicht nach Wunsch verschiedene andere Materialien verwendet werden können.
  • Der vorstehend unter Bezugnahme auf die 3 bis 14 beschriebene Prozessablauf ermöglicht vorteilhafterweise die Bildung einer Struktur (z.B. eines integrierten Schaltkreises) mit sowohl symmetrischen als auch asymmetrischen selbstausgerichteten Gate-Isolationen. Für den Gate-Einschnitt-Bereich ist eine zusätzliche Gate-Einschnitt-Struktur über den selbstausgerichteten Gate-Isolationen ausgebildet. Für asymmetrische selbstausgerichtete Gate-Isolationen ist ein Teil des oberen Teilbereichs der Isolationsstruktur über der Oberseite eines Nanosheet-Stapels ausgebildet.
  • Der Prozess für ein Bilden der selbstausgerichteten Gate-Isolation weist auf: Bilden eines Kanalschutzüberzugs (z.B. der Dummy-Oxid-Schicht 312) und Verwenden einer Maske (z.B. der Dummy-Oxid-Maske 322), um zumindest einen Teil des Kanalschutzüberzugs zu schützen, und Entfernen des nicht geschützten Überzugs, um den Kanal der Nanosheet-Stapel freizulegen. Ein Opfer-Überzug (z.B. das Material 326) wird über dem freiliegenden Kanal der Nanosheet-Stapel gebildet, gefolgt von einer Bildung einer selbstausgerichteten Gate-Isolation (z.B. der selbstausgerichteten Gate-Isolations-Schicht 328). Ein Opfermaterial (z.B. die OPL 330) wird über der selbstausgerichteten Gate-Isolation und dem Opfer-Überzug gebildet, gefolgt von einer Bildung von Gate-Einschnitten (z.B. des symmetrischen Gate-Einschnitts 1101 und des asymmetrischen Gate-Einschnitts 1103) in dem Opfermaterial. Das Opfermaterial und der Opfer-Überzug werden danach entfernt, gefolgt von einem RMG-Prozessablauf, um die Gate-Strukturen zu bilden.
  • Bei einigen Ausführungsformen weist ein Verfahren zum Bilden einer Halbleiterstruktur auf: Bilden einer Mehrzahl von Fins über einer oberen Oberfläche eines Substrats, Bilden eines STI-Bereichs über der oberen Oberfläche des Substrats, der die Mehrzahl von Fins umgibt, und Bilden einer Mehrzahl von Nanosheet-Stapeln aus einem Kanalmaterial über der Mehrzahl von Fins, wobei die Mehrzahl von Nanosheet-Stapeln Kanäle für einen oder mehrere Nanosheet-FETs bereitstellt. Das Verfahren weist außerdem auf: Bilden eines Kanalschutzüberzugs über zumindest einem Teilbereich von Seitenwänden und einer oberen Oberfläche eines ersten der Mehrzahl von Nanosheet-Stapeln, der über einem ersten der Mehrzahl von Fins ausgebildet ist, wobei der Kanalschutzüberzug des Weiteren über einem Teilbereich des STI-Bereichs gebildet wird, der sich von dem Teilbereich der Seitenwände des ersten Nanosheet-Stapels in Richtung zu einem zweiten der Mehrzahl von Nanosheet-Stapeln erstreckt, der über einem zweiten der Mehrzahl von Fins ausgebildet ist. Das Verfahren weist des Weiteren auf: Bilden einer Mehrzahl von Gate-Stapeln, die Teilbereiche der Mehrzahl von Nanosheet-Stapeln umgibt, die durch den Kanalschutzüberzug freiliegen, Bilden von zumindest einer asymmetrischen selbstausgerichteten Gate-Isolations-Struktur über dem Kanalschutzüberzug und Bilden von zumindest einer symmetrischen selbstausgerichteten Gate-Isolations-Struktur über einem Teilbereich des STI-Bereichs zwischen einem dritten der Mehrzahl von Fins und einem vierten der Mehrzahl von Fins.
  • Die asymmetrische selbstausgerichtete Gate-Isolations-Struktur, die über dem Kanalschutzüberzug ausgebildet ist, kann einen benachbart zu dem Kanalschutzüberzug, der Seitenwände des ersten Nanosheet-Stapels umgibt, ausgebildeten ersten Teilbereich und einen über einer oberen Oberfläche des Kanalschutzüberzugs, der den Teilbereich der oberen Oberfläche des ersten Nanosheet-Stapels umgibt, ausgebildeten zweiten Teilbereich aufweisen.
  • Der erste Nanosheet-Stapel und der zweite Nanosheet-Stapel stellen Nanosheet-Kanäle für Nanosheet-FETs von zumindest einer Struktur einer SRAM-Einheit bereit. Der erste Nanosheet-Stapel kann Nanosheet-Kanäle für einen pFET bereitstellen, und der zweite Nanosheet-Stapel stellt Nanosheet-Kanäle für einen nFET bereit. Ein dritter der Mehrzahl von Nanosheet-Stapeln, der über dem dritten Fin ausgebildet ist, und ein vierter der Mehrzahl von Nanosheet-Stapeln, der über dem vierten Fin ausgebildet ist, können Nanosheet-Kanäle für Nanosheet-FETs von einer oder mehreren Strukturen logischer Einheiten bereitstellen.
  • Das Bilden des Kanalschutzüberzugs kann aufweisen: Bilden des Kanalschutzüberzugs die Mehrzahl von Nanosheet-Stapeln umgebend und über dem STI-Bereich zwischen der Mehrzahl von Fins, Bilden einer Dummy-Gate-Struktur über dem Kanalschutzüberzug, Strukturieren einer Gate-Hartmaske über der Dummy-Gate-Struktur und Entfernen von Teilbereichen der Dummy-Gate-Struktur, die durch die strukturierte Gate-Hartmaske freiliegen. Das Bilden des Kanalschutzüberzugs kann des Weiteren aufweisen: Bilden von Source-/Drain-Bereichen in Zwischenräumen, die durch die Entfernung der Dummy-Gate-Struktur gebildet wurden, und Entfernen von verbliebenen Bereichen der Dummy-Gate-Struktur. Das Bilden des Kanalschutzüberzugs kann des Weiteren aufweisen: Strukturieren einer Maskenschicht über Teilbereichen des Kanalschutzüberzugs, die den Teilbereich der Seitenwände umgeben, und der oberen Oberfläche des ersten Nanosheet-Stapels und dem Teilbereich des STI-Bereichs, der sich von dem Teilbereich der Seitenwände des ersten Nanosheets in Richtung zu dem zweiten Nanosheet-Stapel erstreckt, und Entfernen von Teilbereichen des Kanalschutzüberzugs, die durch die strukturierte Maskenschicht freiliegen.
  • Das Bilden der Mehrzahl von Nanosheet-Stapeln kann aufweisen: Bilden von abwechselnden Schichten aus einem Opfermaterial und dem Kanalmaterial, und das Verfahren kann des Weiteren aufweisen: selektives Aufwachsen eines zusätzlichen Opfermaterials über Teilbereichen der Mehrzahl von Nanosheet-Stapeln, die durch den Kanalschutzüberzug freiliegen. Das Bilden der asymmetrischen selbstausgerichteten Gate-Isolations-Struktur und der symmetrischen selbstausgerichteten Gate-Struktur kann aufweisen: Bilden eines Isolationsmaterials über der Struktur, die das zusätzliche Opfermaterial umgibt. Das Bilden der asymmetrischen selbstausgerichteten Gate-Isolations-Struktur und der symmetrischen selbstausgerichteten Gate-Struktur kann des Weiteren aufweisen: Bilden einer OPL über dem Isolationsmaterial und dem zusätzlichen Opfermaterial. Das Bilden der asymmetrischen selbstausgerichteten Gate-Isolations-Struktur und der symmetrischen selbstausgerichteten Gate-Struktur kann des Weiteren aufweisen: Strukturieren der OPL, um (i) zumindest einen Teilbereich des über dem Kanalschutzüberzug ausgebildeten Isolationsmaterials für die asymmetrische selbstausgerichtete Gate-Isolations-Struktur und (ii) zumindest einen Teilbereich des über dem STI-Bereich zwischen dem dritten und dem vierten Nanosheet-Stapel ausgebildeten Isolationsmaterials für die symmetrische selbstausgerichtete Gate-Isolations-Struktur freizulegen. Das Bilden der asymmetrischen selbstausgerichteten Gate-Isolations-Struktur und der symmetrischen selbstausgerichteten Gate-Struktur kann des Weiteren aufweisen: Füllen eines zusätzlichen Isolationsmaterials in Bereiche, die durch das Strukturieren der OPL freigelegt wurden.
  • Das Bilden der Mehrzahl von Gate-Stapeln weist auf: Entfernen der OPL, des Opfermaterials der Nanosheet-Stapel und des zusätzlichen Opfermaterials. Das Bilden der Mehrzahl von Gate-Stapeln kann des Weiteren aufweisen: Bilden eines Gate-Dielektrikums und eines Gate-Leiters in den Zwischenräumen, die durch die Entfernung der OPL, des Opfermaterials der Nanosheet-Kanal-Stapel und des zusätzlichen Opfermaterials gebildet wurden.
  • Bei einigen Ausführungsformen weist eine Halbleiterstruktur auf: ein Substrat, eine Mehrzahl von Fins, die über einer oberen Oberfläche des Substrats angeordnet sind, einen STI-Bereich, der über der oberen Oberfläche des Substrats die Mehrzahl von Fins umgebend angeordnet ist, sowie eine Mehrzahl von Nanosheet-Stapeln aus einem Kanalmaterial, die über der Mehrzahl von Fins angeordnet sind, wobei die Mehrzahl von Nanosheet-Stapeln Kanäle für einen oder mehrere Nanosheet-FETs bereitstellt. Die Halbleiterstruktur weist außerdem auf: einen Kanalschutzüberzug, der über zumindest einem Teilbereich von Seitenwänden und einer oberen Oberfläche eines ersten der Mehrzahl von Nanosheet-Stapeln angeordnet ist, der über einem ersten der Mehrzahl von Fins angeordnet ist, wobei der Kanalschutzüberzug des Weiteren über einem Teilbereich des STI-Bereichs angeordnet ist, der sich von dem Teilbereich der Seitenwände des ersten Nanosheet-Stapels in Richtung zu einem zweiten der Mehrzahl von Nanosheet-Stapel erstreckt, der über einem zweiten der Mehrzahl von Fins angeordnet ist. Die Halbleiterstruktur weist des Weiteren auf: eine Mehrzahl von Gate-Stapeln, die Teilbereiche der Mehrzahl von Nanosheet-Stapeln umgeben, die durch den Kanalschutzüberzug freiliegen, zumindest eine asymmetrische selbstausgerichtete Gate-Isolations-Struktur, die über dem Kanalschutzüberzug angeordnet ist, sowie zumindest eine symmetrische selbstausgerichtete Gate-Isolations-Struktur, die über einem Teilbereich des STI-Bereichs zwischen einem dritten der Mehrzahl von Fins und einem vierten der Mehrzahl von Fins angeordnet ist.
  • Die asymmetrische selbstausgerichtete Gate-Isolations-Struktur, die über dem Kanalschutzüberzug angeordnet ist, kann einen benachbart zu dem Kanalschutzüberzug, der Seitenwände des ersten Nanosheet-Stapels umgibt, angeordneten ersten Teilbereich, und einen über einer oberen Oberfläche des Kanalschutzüberzugs, der den Teilbereich der oberen Oberfläche des ersten Nanosheet-Stapels umgibt, angeordneten zweiten Teilbereich aufweisen.
  • Der erste Nanosheet-Stapel und der zweite Nanosheet-Stapel können Nanosheet-Kanäle für Nanosheet-FETs von zumindest einer Struktur einer SRAM-Einheit bereitstellen. Der erste Nanokörperflächen-Stapel kann Nanosheet-Kanäle für einen pFET bereitstellen, und der zweite Nanosheet-Stapel stellt Nanosheet-Kanäle für einen nFET bereit. Ein dritter der Mehrzahl von Nanosheet-Stapeln, der über dem dritten Fin angeordnet ist, und ein vierter der Mehrzahl von Sheet-Stapeln, der über dem vierten Fin angeordnet ist, können Nanosheet-Kanäle für Nanosheet-FETs von einer oder mehreren Strukturen logischer Einheiten bereitstellen.
  • Bei einigen Ausführungsformen weisen integrierte Schaltkreise Nanosheet-FET-Strukturen auf, welche die vorstehend beschriebenen Halbleiterstrukturen aufweisen.
  • Es versteht sich, dass es sich bei den verschiedenen Schichten, Strukturen und Bereichen, die in den Figuren gezeigt sind, um schematische Darstellungen handelt, die nicht maßstabsgetreu gezeichnet sind. Darüber hinaus sind eine oder mehrere Schichten, Strukturen und Bereiche eines üblicherweise zur Bildung von Halbleitereinheiten oder Halbleiterstrukturen verwendeten Typs der Einfachheit der Erläuterung halber in einer gegebenen Figur möglicherweise nicht explizit gezeigt. Dies impliziert nicht, dass irgendwelche Schichten, Strukturen und Bereiche, die nicht explizit gezeigt sind, in den tatsächlichen Halbleiterstrukturen weggelassen sind. Insbesondere in Bezug auf Halbleiter-Prozessschritte ist hervorzuheben, dass die hierin bereitgestellten Beschreibungen nicht dazu gedacht sind, sämtliche der Prozessschritte zu umfassen, die zur Bildung einer funktionellen integrierten Halbleiterschaltungseinheit erforderlich sein können. Vielmehr sind bestimmte Prozessschritte, die bei der Bildung von Halbleitereinheiten üblicherweise verwendet werden, wie zum Beispiel Nassreinigungsschritte und Temperschritte, der Ökonomie der Beschreibung halber hierin absichtlich nicht beschrieben.
  • Darüber hinaus werden überall in den Figuren die gleichen oder ähnliche Bezugszeichen verwendet, um die gleichen oder ähnliche Merkmale, Elemente oder Strukturen zu bezeichnen, und somit wird eine detaillierte Erläuterung der gleichen oder ähnlicher Merkmale, Elemente oder Strukturen nicht für jede der Figuren wiederholt. Es versteht sich, dass mit den Begriffen „etwa“ oder „im Wesentlichen“, wie sie hierin in Bezug auf Dicken, Breiten, prozentuale Anteile, Bereiche etc. verwendet werden, gemeint ist, dass sie diese nahezu oder annähernd, jedoch nicht exakt bezeichnen. Der Begriff „etwa“ oder „im Wesentlichen“, wie er hierin verwendet wird, impliziert zum Beispiel, dass ein geringer Spielraum eines Fehlers vorliegt, wie beispielsweise 15 %, bevorzugt weniger als 2 % oder 1 % oder weniger, als die angegebene Menge.
  • Bei der vorstehenden Beschreibung werden verschiedene Materialien und Abmessungen für unterschiedliche Elemente bereitgestellt. Wenn nichts anderes angemerkt, sind derartige Materialien lediglich beispielhaft angegeben. In einer ähnlichen Weise sind, wenn nichts anderes angemerkt ist, sämtliche Abmessungen beispielhaft angegeben.
  • Halbleitereinheiten und Verfahren zum Bilden derselben gemäß den vorstehend beschriebenen Techniken können bei verschiedenen Anwendungen, verschiedener Hardware und/oder verschiedenen elektronischen Systemen eingesetzt werden. Eine geeignete Hardware und geeignete Systeme zum Realisieren von Ausführungsformen der Erfindung können umfassen, sind jedoch nicht beschränkt auf, Personalcomputer, Kommunikationsnetzwerke, kommerzielle elektronische Systeme, tragbare Kommunikationsvorrichtungen (z.B. Handys und Smartphones), Speichervorrichtungen mit Solid-State-Medien, funktionelle Schaltungsaufbauten etc. Bei Systemen und Hardware, in welche die Halbleitereinheiten eingebaut sind, handelt es sich um in Erwägung gezogene Ausführungsformen der Erfindung.
  • Bei einigen Ausführungsformen werden die vorstehend beschriebenen Techniken in Verbindung mit Halbleitereinheiten verwendet, die zum Beispiel Komplementär-Metall-Oxid-Halbleiter (CMOSs), Metall-Oxid-Halbleiter-Feldeffekttransistoren (MOSFETs) und/oder Fin-Feldeffekttransistoren (FinFETs) erfordern oder auf andere Weise nutzen können. Die Halbleitereinheiten können umfassen CMOS-, MOSFET- und FinFET-Einheiten und/oder Halbleitereinheiten, welche die CMOS-, MOSFET- und/oder FinFET-Technologie verwenden.
  • Verschiedene Strukturen, die vorstehend beschrieben sind, können in integrierten Schaltkreisen implementiert sein. Die resultierenden integrierten Schaltkreis-Chips können von dem Hersteller in Rohwaferform (das heißt, als ein einzelner Wafer, der mehrere unverpackte Chips aufweist), als ein blanker Chip oder in einer gepackten Form vertrieben werden. Im letzteren Fall ist der Chip in einer Einzelchip-Packung (wie beispielsweise einem Kunststoffträger mit Leitungen, die an einer Hauptplatine oder einem anderen übergeordneten Träger befestigt sind) oder in einer Multi-Chip-Packung montiert (wie beispielsweise einem keramischen Träger, der entweder Oberflächenzwischenverbindungen oder vergrabene Zwischenverbindungen oder beide aufweist). In jedem Fall wird der Chip dann mit anderen Chips, diskreten Schaltkreiselementen und/oder anderen signalverarbeitenden Einheiten als Teil entweder (a) eines Zwischenprodukts, wie beispielsweise einer Hauptplatine, oder (b) eines Endprodukts integriert. Bei dem Endprodukt kann es sich um irgendein Produkt, das integrierte Schaltkreis-Chips aufweist, in einem Bereich von Spielwaren und anderen Low-End-Anwendungen bis zu hochentwickelten Computerprodukten handeln, die ein Display, eine Tastatur oder eine andere Eingabevorrichtung sowie einen zentralen Prozessor aufweisen.

Claims (19)

  1. Verfahren zum Bilden einer Halbleiterstruktur, das aufweist: Bilden einer Mehrzahl von Fins (120; 304) über einer oberen Oberfläche eines Substrats (302); Bilden eines Bereichs (306) für eine flache Grabenisolation über der oberen Oberfläche des Substrats die Mehrzahl von Fins umgebend; Bilden einer Mehrzahl von Nanosheet-Stapeln aus einem Kanalmaterial über der Mehrzahl von Fins, wobei die Mehrzahl von Nanosheet-Stapeln Kanäle (310) für einen oder mehrere Nanosheet-Feldeffekttransistoren bereitstellt; Bilden eines Kanalschutzüberzugs (312) über zumindest einem Teilbereich von Seitenwänden und einer oberen Oberfläche eines ersten der Mehrzahl von Nanosheet-Stapeln, der über einem ersten der Mehrzahl von Fins ausgebildet ist, wobei der Kanalschutzüberzug des Weiteren über einem Teilbereich des Bereichs für eine flache Grabenisolation gebildet wird, der sich von dem Teilbereich der Seitenwände des ersten Nanosheet-Stapels in Richtung zu einem zweiten der Mehrzahl von Nanosheet-Stapeln erstreckt, der über einem zweiten der Mehrzahl von Fins ausgebildet ist; Bilden einer Mehrzahl von Gate-Stapeln (334), die Teilbereiche der Mehrzahl von Nanosheet-Stapeln umgeben, die durch den Kanalschutzüberzug freiliegen; Bilden von zumindest einer asymmetrischen selbstausgerichteten Gate-Isolations-Struktur über dem Kanalschutzüberzug; und Bilden von zumindest einer symmetrischen selbstausgerichteten Gate-Isolations-Struktur über einem Teilbereich des Bereichs für eine flache Grabenisolation zwischen und in gleichem Abstand von einem dritten der Mehrzahl von Fins und einem vierten der Mehrzahl von Fins, wobei die asymmetrische selbstausgerichtete Gate-Isolations-Struktur, die über dem Kanalschutzüberzug ausgebildet ist, aufweist: einen benachbart zu dem Kanalschutzüberzug, der Seitenwände des ersten Nanosheet-Stapels umgibt, ausgebildeten ersten Teilbereich; und einen über einer oberen Oberfläche des Kanalschutzüberzugs, der den Teilbereich der oberen Oberfläche des ersten Nanosheet-Stapels umgibt, ausgebildeten zweiten Teilbereich.
  2. Verfahren nach Anspruch 1, wobei der erste Nanosheet-Stapel und der zweite Nanosheet-Stapel Nanosheet-Kanäle für Nanosheet-Feldeffekttransistoren von zumindest einer Struktur einer statischen Speichereinheit mit wahlfreiem Zugriff bereitstellen.
  3. Verfahren nach Anspruch 2, wobei der erste Nanosheet-Stapel Nanosheet-Kanäle für einen Nanosheet-Feldeffekttransistor vom p-Typ bereitstellt und der zweite Nanosheet-Stapel Nanosheet-Kanäle für einen Nanosheet-Feldeffekttransistor vom n-Typ bereitstellt.
  4. Verfahren nach Anspruch 2, wobei ein dritter der Mehrzahl von Nanosheet-Stapeln, der über dem dritten Fin ausgebildet ist, und ein vierter der Mehrzahl von Nanosheet-Stapeln, der über dem vierten Fin ausgebildet ist, Nanosheet-Kanäle für Nanosheet-Feldeffekttransistoren von einer oder mehreren Strukturen logischer Einheiten bereitstellen.
  5. Verfahren nach Anspruch 1, wobei das Bilden des Kanalschutzüberzugs aufweist: Bilden des Kanalschutzüberzugs die Mehrzahl von Nanosheet-Stapeln umgebend und über dem Bereich für eine flache Grabenisolation zwischen der Mehrzahl von Fins; Bilden einer Dummy-Gate-Struktur (314) über dem Kanalschutzüberzug; Strukturieren einer Gate-Hartmaske (316) über der Dummy-Gate-Struktur; und Entfernen von Teilbereichen der Dummy-Gate-Struktur, die durch die strukturierte Gate-Hartmaske freiliegen.
  6. Verfahren nach Anspruch 5, wobei das Bilden des Kanalschutzüberzugs des Weiteren aufweist: Bilden von Source-/Drain-Bereichen (318) in Zwischenräumen, die durch die Entfernung der Dummy-Gate-Struktur gebildet wurden; und Entfernen von verbliebenen Teilbereichen der Dummy-Gate-Struktur.
  7. Verfahren nach Anspruch 6, wobei das Bilden des Kanalschutzüberzugs des Weiteren aufweist: Strukturieren einer Maskenschicht (234) über Teilbereichen des Kanalschutzüberzugs, die den Teilbereich der Seitenwände und die obere Oberfläche des ersten Nanosheet-Stapels und den Teilbereich des Bereichs für eine flache Grabenisolation umgeben, der sich von dem Teilbereich der Seitenwände des ersten Nanosheets in Richtung zu dem zweiten Nanosheet-Stapel erstreckt; und Entfernen von Teilbereichen des Kanalschutzüberzugs, die durch die strukturierte Maskenschicht freiliegen.
  8. Verfahren nach Anspruch 7, wobei das Bilden der Mehrzahl von Nanosheet-Stapeln ein Bilden von abwechselnden Schichten aus einem Opfermaterial (308) und dem Kanalmaterial (310) aufweist und des Weiteren ein selektives Aufwachsen eines zusätzlichen Opfermaterials (326) über Teilbereichen der Mehrzahl von Nanosheet-Stapeln aufweist, die durch den Kanalschutzüberzug freiliegen.
  9. Verfahren nach Anspruch 8, wobei das Bilden der asymmetrischen selbstausgerichteten Gate-Isolations-Struktur und der symmetrischen selbstausgerichteten Gate-Struktur ein Bilden eines Isolationsmaterials (328) über der Struktur aufweist, welches das zusätzliche Opfermaterial umgibt.
  10. Verfahren nach Anspruch 9, wobei das Bilden der asymmetrischen selbstausgerichteten Gate-Isolations-Struktur und der symmetrischen selbstausgerichteten Gate-Struktur des Weiteren ein Bilden einer organischen Planarisierungsschicht (330) über dem Isolationsmaterial und dem zusätzlichen Opfermaterial aufweist.
  11. Verfahren nach Anspruch 10, wobei das Bilden der asymmetrischen selbstausgerichteten Gate-Isolations-Struktur und der symmetrischen selbstausgerichteten Gate-Struktur des Weiteren ein Strukturieren der organischen Planarisierungsschicht aufweist, um (i) zumindest einen Teilbereich (1103) des über dem Kanalschutzüberzug ausgebildeten Isolationsmaterials für die asymmetrische selbstausgerichtete Gate-Isolations-Struktur und (ii) zumindest einen Teilbereich (1101) des über dem Bereich für eine flache Grabenisolation ausgebildeten Isolationsmaterials zwischen dem dritten und dem vierten Nanosheet-Stapel für die symmetrische selbstausgerichtete Gate-Isolations-Struktur freizulegen.
  12. Verfahren nach Anspruch 11, wobei das Bilden der asymmetrischen selbstausgerichteten Gate-Isolations-Struktur und der symmetrischen selbstausgerichteten Gate-Struktur des Weiteren ein Füllen eines zusätzlichen Isolationsmaterials (332) in Bereiche aufweist, die durch die Strukturierung der organischen Planarisierungsschicht freigelegt wurden.
  13. Verfahren nach Anspruch 12, wobei das Bilden der Mehrzahl von Gate-Stapeln ein Entfernen der organischen Planarisierungsschicht, des Opfermaterials der Nanosheet-Kanal-Stapel und des zusätzlichen Opfermaterials aufweist.
  14. Verfahren nach Anspruch 12, wobei das Bilden der Mehrzahl von Gate-Stapeln des Weiteren ein Bilden eines Gate-Dielektrikums und eines Gate-Leiters in den Zwischenräumen aufweist, die durch die Entfernung der organischen Planarisierungsschicht, des Opfermaterials der Nanosheet-Kanal-Stapel und des zusätzlichen Opfermaterials gebildet wurden.
  15. Halbleiterstruktur, die aufweist: ein Substrat (302); eine Mehrzahl von Fins (120; 304), die über einer oberen Oberfläche des Substrats angeordnet sind; einen Bereich (306) für eine flache Grabenisolation, der über der oberen Oberfläche des Substrats die Mehrzahl der Fins umgebend angeordnet ist; eine Mehrzahl von Nanosheet-Stapeln aus einem Kanalmaterial, die über der Mehrzahl von Fins angeordnet sind, wobei die Mehrzahl von Nanosheet-Stapeln Kanäle (310) für einen oder mehrere Nanosheet-Feldeffekttransistoren bereitstellt; einen Kanalschutzüberzug (312), der über zumindest einem Teilbereich von Seitenwänden und einer oberen Oberfläche eines ersten der Mehrzahl von Nanosheet-Stapeln angeordnet ist, der über einem ersten der Mehrzahl von Fins angeordnet ist, wobei der Kanalschutzüberzug des Weiteren über einem Teilbereich des Bereichs für eine flache Grabenisolation angeordnet ist, der sich von dem Teilbereich der Seitenwände des ersten Nanosheet-Stapels in Richtung zu einem zweiten der Mehrzahl von Nanosheet-Stapeln erstreckt, der über einem zweiten der Mehrzahl von Fins angeordnet ist; eine Mehrzahl von Gate-Stapeln (334), die Teilbereiche der Mehrzahl von Nanosheet-Stapeln umgeben, die durch den Kanalschutzüberzug freiliegen; zumindest eine über dem Kanalschutzüberzug angeordnet asymmetrische selbstausgerichtete Gate-Isolations-Struktur, und zumindest eine symmetrische selbstausgerichtete Gate-Isolations-Struktur, die über einem Teilbereich des Bereichs für eine flache Grabenisolation zwischen und in gleichem Abstand von einem dritten der Mehrzahl von Fins und einem vierten der Mehrzahl von Fins angeordnet ist, wobei die über dem Kanalschutzüberzug angeordnete asymmetrische selbstausgerichtete Gate-Isolations-Struktur aufweist: einen benachbart zu dem Kanalschutzüberzug, der Seitenwände des ersten Nanosheet-Stapels umgibt, angeordneten ersten Teilbereich; und einen über einer oberen Oberfläche des Kanalschutzüberzugs, der den Teilbereich der oberen Oberfläche des ersten Nanosheet-Stapels umgibt, angeordneten zweiten Teilbereich.
  16. Halbleiterstruktur nach Anspruch 15, wobei der erste Nanosheet-Stapel und der zweite Nanosheet-Stapel Nanosheet-Kanäle für Nanosheet-Feldeffekttransistoren von zumindest einer Struktur einer statischen Speichereinheit mit wahlfreiem Zugriff bereitstellen.
  17. Halbleiterstruktur nach Anspruch 16, wobei der erste Nanosheet-Stapel Nanosheet-Kanäle für einen Nanosheet-Feldeffekttransistor vom p-Typ bereitstellt und der zweite Nanosheet-Stapel Nanosheet-Kanäle für einen Nanosheet-Feldeffekttransistor vom n-Typ bereitstellt.
  18. Halbleiterstruktur nach Anspruch 17, wobei ein dritter der Mehrzahl von Nanosheet-Stapeln, der über dem dritten Fin angeordnet ist, und ein vierter der Mehrzahl von Nanosheet-Stapeln, der über dem vierten Fin angeordnet ist, Nanosheet-Kanäle für Nanosheet-Feldeffekttransistoren von einer oder mehreren Strukturen logischer Einheiten bereitstellen.
  19. Integrierter Schaltkreis, der aufweist: eine Nanosheet-Feldeffekttransistor-Struktur, die eine Halbleiterstruktur aufweist, wie sie in einem der Ansprüche 15 bis 18 beansprucht wird.
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