[go: up one dir, main page]
More Web Proxy on the site http://driver.im/

DE112018000636T5 - Vertikaler FET mit verringerter parasitärer Kapazität - Google Patents

Vertikaler FET mit verringerter parasitärer Kapazität Download PDF

Info

Publication number
DE112018000636T5
DE112018000636T5 DE112018000636.0T DE112018000636T DE112018000636T5 DE 112018000636 T5 DE112018000636 T5 DE 112018000636T5 DE 112018000636 T DE112018000636 T DE 112018000636T DE 112018000636 T5 DE112018000636 T5 DE 112018000636T5
Authority
DE
Germany
Prior art keywords
source
sti
drain region
over
zone
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
DE112018000636.0T
Other languages
English (en)
Other versions
DE112018000636B4 (de
Inventor
Xin Miao
Kangguo Cheng
Chen Zhang
Wenyu XU
Philip Joseph Oldiges
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
International Business Machines Corp
Original Assignee
International Business Machines Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by International Business Machines Corp filed Critical International Business Machines Corp
Publication of DE112018000636T5 publication Critical patent/DE112018000636T5/de
Application granted granted Critical
Publication of DE112018000636B4 publication Critical patent/DE112018000636B4/de
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/0886—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7827—Vertical transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823431—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823475—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type interconnection or wiring or contact manufacturing related aspects
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823481—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type isolation region manufacturing related aspects, e.g. to avoid interaction of isolation region with adjacent structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/517—Insulating materials associated therewith the insulating material comprising a metallic compound, e.g. metal oxide, metal silicate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/518—Insulating materials associated therewith the insulating material containing nitrogen, e.g. nitride, oxynitride, nitrogen-doped material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/6656—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using multiple spacer layers, e.g. multiple sidewall spacers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66666—Vertical transistors

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

Ein Verfahren zur Verringerung der parasitären Kapazität einer Halbleiterstruktur umfasst Bilden einer Finnenstruktur über einem Substrat, Bilden einer ersten Source/Drain-Zone zwischen der Finnenstruktur und dem Substrat, Bilden erster Abstandhalter in Nachbarschaft zu der Finnenstruktur, Bilden zweiter Abstandhalter in Nachbarschaft zu der ersten Source/Drain-Zone und Aussparen der ersten Source/Drain-Zone in frei liegenden Bereichen. Das Verfahren umfasst ferner Bilden einer Zone einer flachen Grabenisolierung (STI) innerhalb der frei liegenden Bereiche der ausgesparten ersten Source/Drain-Zone, Abscheiden eines unteren Abstandhalters über der STI-Zone, Bilden eines Metall-Gate-Stapels über dem unteren Abstandhalter, Abscheiden eines oberen Abstandhalters über dem Metall-Gate-Stapel, Schneiden des Metall-Gate-Stapels, Bilden einer zweiten Source/Drain-Zone über der Finnenstruktur und Bilden von Kontakten, so dass sich die STI-Zone über eine Länge zwischen dem Metall-Gate-Stapel und der ersten Source/Drain-Zone erstreckt.

Description

  • TECHNISCHES GEBIET
  • Die vorliegende Erfindung betrifft allgemein Halbleitereinheiten und insbesondere die Herstellung eines vertikalen Feldeffekttransistors (FET) mit verringerter parasitärer Kapazität.
  • HINTERGRUND
  • Ein Feldeffekttransistor (FET) ist ein Transistor mit einer Source, einem Gate und einem Drain. Der Betrieb des FET hängt vom Fluss von Majoritätsladungsträgern entlang einem Kanal zwischen der Source und dem Drain ab, der das Gate passiert. Strom durch den Kanal, der zwischen der Source und dem Drain fließt, wird durch das quer verlaufende elektrische Feld unter dem Gate gesteuert. Es kann mehr als ein Gate (Multi-Gate) verwendet werden, um den Kanal effektiver zu steuern. Die Länge des Gate bestimmt, wie schnell der FET schaltet.
  • Die Größe von FETs ist durch die Verwendung eines oder mehrerer finnenförmiger Kanäle verringert worden. Ein FET, bei dem eine solche Kanalstruktur eingesetzt wird, kann als ein FinFET bezeichnet werden. Bei Finnen wird eine vertikale Kanalstruktur verwendet, um die Oberfläche des Kanals, die dem Gate ausgesetzt ist, auf ein Höchstmaß zu steigern. Das Gate steuert den Kanal stärker, da es sich über mehr als eine Seite (Fläche) des Kanals erstreckt. In einigen Einheiten kann das Gate den Kanal vollständig umschließen, d.h. ein aufgehängter Kanal führt durch das Gate und alle Flächen des Kanals sind dem Gate ausgesetzt. Eine Herausforderung bei der Herstellung von Multi-Gate-FETs ist die inhärent hohe parasitäre Kapazität im Vergleich zu herkömmlichen planaren FETs.
  • KURZDARSTELLUNG
  • Gemäß einer Ausführungsform wird ein Verfahren zur Verringerung der parasitären Kapazität einer Halbleiterstruktur bereitgestellt. Das Verfahren umfasst Bilden einer Finnenstruktur über einem Substrat, Bilden einer ersten Source/Drain-Zone zwischen der Finnenstruktur und dem Substrat, Bilden erster Abstandhalter in Nachbarschaft zu der Finnenstruktur, Bilden zweiter Abstandhalter in Nachbarschaft zu der ersten Source/Drain-Zone und Aussparen der ersten Source/Drain-Zone in frei liegenden Bereichen. Das Verfahren umfasst ferner Bilden einer Zone einer flachen Grabenisolierung (Shallow Trench Isolation, STI) innerhalb der frei liegenden Bereiche der ausgesparten ersten Source/Drain-Zone, Abscheiden eines unteren Abstandhalters über der STI-Zone, Bilden eines Metall-Gate-Stapels über dem unteren Abstandhalter, Abscheiden eines oberen Abstandhalters über dem Metall-Gate-Stapel, Schneiden des Metall-Gate-Stapels, Bilden einer zweiten Source/Drain-Zone über der Finnenstruktur und Bilden von Kontakten, so dass sich die STI-Zone über eine Länge zwischen dem Metall-Gate-Stapel und der ersten Source/Drain-Zone erstreckt.
  • Gemäß einer Ausführungsform wird eine Halbleiterstruktur zur Verringerung der parasitären Kapazität bereitgestellt. Die Halbleiterstruktur umfasst eine Finnenstruktur, die über einem Substrat ausgebildet ist, eine erste Source/Drain-Zone, die zwischen der Finnenstruktur und dem Substrat ausgebildet ist, erste Abstandhalter, die in Nachbarschaft zu der Finnenstruktur ausgebildet sind, und zweite Abstandhalter, die in Nachbarschaft zu der ersten Source/Drain-Zone ausgebildet sind, wobei die erste Source/Drain-Zone in frei liegenden Bereichen ausgespart ist. Die Halbleiterstruktur umfasst ferner eine Zone einer flachen Grabenisolierung (STI), die innerhalb der frei liegenden Bereiche der ausgesparten ersten Source/Drain-Zone ausgebildet ist, einen unteren Abstandhalter, der über der STI-Zone abgeschieden ist, einen Metall-Gate-Stapel, der über dem unteren Abstandhalter ausgebildet ist, einen oberen Abstandhalter, der über dem Metall-Gate-Stapel ausgebildet ist, wobei der Metall-Gate-Stapel geschnitten ist, eine zweite Source/Drain-Zone, die über der Finnenstruktur ausgebildet ist, und Kontakte, die so ausgebildet sind, dass sich die STI-Zone über eine Länge zwischen dem Metall-Gate-Stapel und der ersten Source/Drain-Zone erstreckt.
  • Es sei angemerkt, dass die beispielhaften Ausführungsformen in Bezug auf verschiedene Gegenstände beschrieben werden. Insbesondere werden einige Ausführungsformen in Bezug auf Ansprüche des Verfahrenstyps beschrieben, während andere Ausführungsformen in Bezug auf Ansprüche des Vorrichtungstyps beschrieben worden sind. Der Fachmann erkennt jedoch aus dem obigen und der folgenden Beschreibung, dass, sofern nicht anders angegeben, zusätzlich zu jeder beliebigen Merkmalskombination, die zu einem Gegenstandstyp gehört, auch jede Kombination zwischen Merkmalen, die sich auf unterschiedliche Gegenstandstypen beziehen, insbesondere zwischen Merkmalen der Ansprüche des Verfahrenstyps und Merkmalen der Ansprüche des Vorrichtungstyps, als innerhalb dieses Dokuments beschrieben angesehen werden.
  • Diese und andere Merkmale und Vorteile werden aus der folgenden detaillierten Beschreibung veranschaulichender Ausführungsformen davon ersichtlich, welche in Verbindung mit den begleitenden Zeichnungen zu lesen ist.
  • Figurenliste
  • In der folgenden Beschreibung bevorzugter Ausführungsformen werden Einzelheiten der Erfindung unter Bezugnahme auf die folgenden Figuren bereitgestellt, wobei:
    • 1 eine perspektivische Ansicht einer über einem Halbleitersubstrat ausgebildeten Finne gemäß der vorliegenden Erfindung ist;
    • 2 eine perspektivische Ansicht der Struktur der 1 gemäß der vorliegenden Erfindung ist, wobei die Finne geschnitten ist;
    • 3 eine perspektivische Ansicht der Struktur der 2 gemäß der vorliegenden Erfindung ist, wobei ein Schnitt durchgeführt ist, um eine aktive Zone zu bilden;
    • 4 eine Querschnittsansicht der Struktur der 3 gemäß der vorliegenden Erfindung ist, in welcher ein Schnitt durch die Finne entlang der Achse A-A' abgebildet ist;
    • 5 eine Querschnittsansicht der Struktur der 4 gemäß der vorliegenden Erfindung ist, wobei eine erste Source/Drain-Zone ausgebildet ist und eine formangepasste dielektrische Auskleidung abgeschieden ist;
    • 6 eine Querschnittsansicht der Struktur der 5 gemäß der vorliegenden Erfindung ist, wobei ein Ätzen durchgeführt ist, um einen ersten Satz von Abstandhaltern in Nachbarschaft zu der ersten Source/Drain-Zone und einen zweiten Satz von Abstandhaltern in Nachbarschaft zu der Finne zu bilden;
    • 7 eine Querschnittsansicht der Struktur der 6 gemäß der vorliegenden Erfindung ist, wobei die erste Source/Drain-Zone in frei liegenden Bereichen ausgespart ist;
    • 8 eine Querschnittsansicht der Struktur der 7 gemäß der vorliegenden Erfindung ist, wobei über den ersten Source/Drain-Zonen eine Zone einer flachen Grabenisolierung (STI) ausgebildet ist;
    • 9 eine Querschnittsansicht der Struktur der 8 gemäß der vorliegenden Erfindung ist, wobei der zweite Satz von Abstandhaltern in Nachbarschaft zu den Finnen selektiv entfernt ist und über der STI und den frei liegenden Zonen der ersten Source/Drain-Zonen ein unterer Abstandhalter abgeschieden ist;
    • 10 eine Querschnittsansicht der Struktur der 9 gemäß der vorliegenden Erfindung ist, wobei über dem unteren Abstandhalter ein Metall-Gate-Stapel ausgebildet ist;
    • 11 eine Querschnittsansicht der Struktur der 10 gemäß der vorliegenden Erfindung ist, wobei über dem Metall-Gate-Stapel ein oberer Abstandhalter ausgebildet ist;
    • 12 eine Querschnittsansicht der Struktur der 11 gemäß der vorliegenden Erfindung ist, wobei der Metall-Gate-Stapel geschnitten ist;
    • 13 eine Querschnittsansicht der Struktur der 12 gemäß der vorliegenden Erfindung ist, wobei direkt über der Finne eine obere Source/Drain-Zone ausgebildet ist;
    • 14 eine Querschnittsansicht der Struktur der 13 gemäß der vorliegenden Erfindung ist, wobei obere und untere Kontakte ausgebildet sind; und
    • 15 ein Blockschaubild/Ablaufplan eines Verfahrens zur Verringerung der parasitären Kapazität gemäß der vorliegenden Erfindung ist.
  • Überall in die Zeichnungen repräsentieren gleiche oder ähnliche Bezugszahlen gleiche oder ähnliche Elemente.
  • DETAILLIERTE BESCHREIBUNG
  • Ausführungsformen gemäß der vorliegenden Erfindung stellen Verfahren und Einheiten zur Verringerung der parasitären Kapazität in Vertikal-Feldeffekttransistor(VFET)-Einheiten bereit. FETs werden gewöhnlich auf Halbleitersubstraten gebildet und umfassen eine Kanalzone, die zwischen Source- und Drain-Zone angeordnet ist, und ein Gate, das so konfiguriert ist, dass es die Source- und Drain-Zone durch die Kanalzone elektrisch verbindet. Strukturen, bei denen die Kanalzone parallel zu der Hauptfläche des Substrats verläuft, werden als planare FET-Strukturen bezeichnet, während Strukturen, bei denen die Kanalzone senkrecht zu der Hauptfläche des Substrats verläuft, als VFETs bezeichnet werden. Daher verläuft in einer VFET-Einheit die Richtung des Stromflusses zwischen der Source- und der Drain-Zone normal zu der Hauptfläche des Substrats. Eine VFET-Einheit umfasst eine vertikale Finne oder einen vertikalen Nanodraht, welche(r) sich von dem Substrat nach oben erstreckt. Die Finne oder der Nanodraht bildet die Kanalzone des Transistors. Eine Source-Zone und eine Drain-Zone befinden sich in elektrischem Kontakt mit dem oberen und unteren Ende der Kanalzone, während das Gate an einer oder mehreren der Seitenwände der Finne oder des Nanodrahts angeordnet ist. In einer Vertikal-FET-Architektur kann der kontaktierte Gate-Mittenabstand von der Gate-Länge entkoppelt sein. Jedoch wird in einem vertikalen FET der Kontakt zu der unteren Source/Drain (S/D) von der Oberseite der Struktur derart gebildet, dass der untere S/D-Kontakt das Gate überlappt. Durch diese überlappende Konfiguration wird eine unerwünschte parasitäre Kapazität zwischen benachbarten leitfähigen Elementen erzeugt.
  • Ausführungsformen gemäß der vorliegenden Erfindung stellen Verfahren und Einheiten zur Verringerung der parasitären Kapazität durch Verringern des Überlappens zwischen dem Gate und der unteren Source/Drain (S/D) bereit. Der Abstand zwischen dem Gate und der unteren S/D wird auf mehr als 10 nm ausgedehnt, wodurch wiederum die maximale Spannung (Vmax) der Einheit erhöht wird. Ausführungsformen gemäß der vorliegenden Erfindung stellen Verfahren und Einheiten zum Bilden von VFETs mit hybriden Abstandhaltern einer umgekehrt gestuften Form bereit, um die Gate-zu-Source/Drain-Kapazitäten weiter zu verringern und die maximale Betriebsspannung zu verbessern.
  • Es versteht sich, dass die vorliegende Erfindung in Form einer gegebenen veranschaulichenden Architektur beschrieben wird, dass jedoch innerhalb des Umfangs der vorliegenden Erfindung als Variation auch andere Architekturen, Strukturen, Substratmaterialien und Verfahrensmerkmale und Schritte/Blöcke eingesetzt werden können. Es sei angemerkt, dass aus Gründen der Verdeutlichung bestimmte Merkmale möglicherweise nicht in allen Figuren dargestellt sind. Dies soll nicht als Beschränkung einer bestimmten Ausführungsform oder Veranschaulichung oder des Umfangs der Ansprüche ausgelegt werden.
  • 1 ist eine perspektivische Ansicht einer über einem Halbleitersubstrat ausgebildeten Finne gemäß der vorliegenden Erfindung.
  • Eine Halbleiterstruktur 5 umfasst ein Halbleitersubstrat 10. Über dem Substrat 10 ist eine Finne 12 ausgebildet. Über der Finne 12 kann eine Hartmaske 14 ausgebildet sein.
  • In einer oder mehreren Ausführungsformen kann das Substrat 10 ein Halbleiter oder ein Isolator mit einer Aktivoberflächen-Halbleiterschicht sein. Das Substrat 10 kann kristallin, semikristallin, mikrokristallin oder amorph sein.
  • 2 ist eine perspektivische Ansicht der Struktur der 1 gemäß der vorliegenden Erfindung, wobei die Finne geschnitten ist.
  • In verschiedenen beispielhaften Ausführungsformen ist die Finne 12 geschnitten. Die Finne 12 kann durch Ätzen geschnitten werden. Herkömmlicherweise werden zwei getrennte Ätzverfahren zur Finnenentfernung oder zum „Finnenschneiden“ durchgeführt, um die unerwünschten Finnen (oder Teile davon) zu entfernen, wobei zwei verschiedene Ätzmasken verwendet werden. Eines dieser Ätzverfahren zur Finnenentfernung wird manchmal als ein so genanntes „FC-Schnitt“-Verfahren bezeichnet, während das andere Ätzverfahren zur Finnenentfernung manchmal als ein so genanntes „FH-Schnitt“-Verfahren bezeichnet wird. Der FC-Schnitt und der FH-Schnitt können in beliebiger Reihenfolge durchgeführt werden, obwohl gewöhnlich das FC-Schnittverfahren zuerst durchgeführt wird. Das FC-Schnittverfahren wird durchgeführt, um die Finnen 12 in der Richtung zu schneiden, welche die Mehrzahl der Finnen 12 kreuzt, indem Teile der axialen Länge der Finnen entfernt werden, die von einer FC-Schnittmaske (z.B. einem Photoresist) freigelassen werden.
  • 3 ist eine perspektivische Ansicht der Struktur der 2 gemäß der vorliegenden Erfindung, wobei ein Schnitt durchgeführt ist, um eine aktive Zone zu bilden.
  • 4 ist eine Querschnittsansicht der Struktur der 3 gemäß der vorliegenden Erfindung, in welcher ein Schnitt durch die Finne entlang der Achse A-A' abgebildet ist.
  • In verschiedenen Ausführungsformen wird der Schnitt entlang der Achse A-A' durchgeführt. Die Querschnittsansicht zeigt das Substrat 10, die über dem Substrat ausgebildete Finne 12 sowie die über der Finne 12 ausgebildete Hartmaske 14.
  • 5 ist eine Querschnittsansicht der Struktur der 4 gemäß der vorliegenden Erfindung, wobei eine erste Source/Drain-Zone ausgebildet ist und eine formangepasste dielektrische Auskleidung abgeschieden ist.
  • In verschiedenen Ausführungsformen ist über dem Substrat 10 eine Source/Drain-Zone 16 ausgebildet. Die Source/Drain-Zone 16 kann als eine dotierte untere S/D-Zone 16 bezeichnet werden. Die dotierte untere S/D-Zone 16 kann eine Dicke aufweisen, die größer ist als die Dicke des Substrats 10.
  • In verschiedenen Ausführungsformen ist über der Struktur eine dielektrische Auskleidung 18 abgeschieden. Die dielektrische Auskleidung 18 kann eine formangepasste dielektrische Auskleidung sein. Die dielektrische Auskleidung 18 kann eine Dicke aufweisen, die größer ist als 10 nm. Die dielektrische Auskleidung 18 kann z.B. eine Siliciumnitrid(SiN)-Auskleidung sein. Das Auskleidungsmaterial kann auch ein anderes Dielektrikumsmaterial sein, z.B. ein Low-k-Material (z.B. SiBCN, SiOC usw.). Die Auskleidung 18 bedeckt Seitenwände der Finne 12 sowie Seitenwände/obere Flächen der Hartmaske 14. Die Auskleidung 18 bedeckt außerdem die frei liegenden Teile/Abschnitte der dotierten unteren S/D-Zone 16. Die Auskleidung 18 bedeckt ferner alle frei liegenden Teile des Substrats 10. Die Auskleidung 18 bedeckt die gesamte Hartmaske 14.
  • In verschiedenen Ausführungsformen wird die dotierte Source/Drain 16 vorteilhafter Weise durch epitaxiales Anwachsen abgeschieden oder gebildet. In Abhängigkeit davon, wie das epitaxiale Anwachsen voranschreitet, kann es notwendig sein, das epitaxial angewachsene Material anisotrop zu ätzen, um eine obere Fläche der Source/Drain-Zone 16 zu erhalten, die für die anschließende Verarbeitung geeignet ist. Der Dotierstoff kann der (den) dotierten Zone(n) 16 (z.B. Source/Drain-Zone(n)) durch Ionenimplantation bereitgestellt werden und die Source/Drains können durch Tempern der dotierten Zone(n) 16 gebildet werden.
  • 6 ist eine Querschnittsansicht der Struktur der 5 gemäß der vorliegenden Erfindung, wobei ein Ätzen durchgeführt ist, um einen ersten Satz von Abstandhaltern in Nachbarschaft zu der ersten Source/Drain-Zone und einen zweiten Satz von Abstandhaltern in Nachbarschaft zu der Finne zu bilden.
  • In verschiedenen Ausführungsformen wird die dielektrische Auskleidung 18 geätzt, um einen ersten Satz von Abstandhaltern 20 in Nachbarschaft zu der Finne 12 und von Seitenwandteilen der Hartmaske 14 zu bilden. Die dielektrische Auskleidung 18 wird auch geätzt, um einen zweiten Satz von Abstandhaltern 22 in Nachbarschaft zu dem Substrat 10 und Seitenwandteilen der dotierten unteren S/D 16 zu bilden. Das Ätzen kann z.B. ein RIE-Ätzen sein. Das Ätzen führt ferner zu einem Freiliegen der oberen Fläche 15 der Hartmaske 14. Das Ätzen führt außerdem zum Freiliegen der oberen Flächen 17 der dotierten unteren S/D 16. Die Abstandhalter 20 kontaktieren die gesamte Seitenwandfläche der Finne 12. Die Abstandhalter 22 kontaktieren einen Hauptteil der Seitenwandfläche der dotierten unteren S/D 16.
  • 7 ist eine Querschnittsansicht der Struktur der 6 gemäß der vorliegenden Erfindung, wobei die erste Source/Drain-Zone in frei liegenden Bereichen ausgespart ist.
  • In verschiedenen Ausführungsformen wird die dotierte untere S/D geätzt, um Aussparungen 24 in Zonen zu bilden, die nicht von der dielektrischen Auskleidung 18 (oder dem zweiten Satz von Abstandhaltern 22) bedeckt sind. Die Aussparungen 24 erstrecken sich eine Strecke „A“ in die dotierte untere S/D 16. In einem Beispiel erstrecken sich die Aussparungen eine Länge „B“ auf einer Seite der Finne 12 und eine Länge „C“ auf der anderen Seite der Finne 12, wobei die Längen „B“ und „C“ voneinander verschieden sein können. Natürlich kann der Fachmann auch vorsehen, dass solche Längen im Wesentlichen gleich sind.
  • 8 ist eine Querschnittsansicht der Struktur der 7 gemäß der vorliegenden Erfindung, wobei über den ersten Source/Drain-Zonen eine Zone einer flachen Grabenisolierung (STI) ausgebildet ist.
  • In verschiedenen Ausführungsformen werden innerhalb der Aussparungen 24 STI-Zonen 26 gebildet. Die STI-Zonen 26 bedecken den gesamten zweiten Satz von Abstandhaltern 22. Die STI-Zonen 26 erstrecken sich eine Strecke oder Länge „D“ oberhalb der dotierten unteren S/D 16, so dass die STI-Zonen 26 eine Seitenwand des ersten Satzes von Abstandhaltern 20 kontaktieren. Somit bedecken die STI-Zonen 26 die gesamten ausgesparten Bereiche 24, so dass sie sich bis zu dem ersten Satz von Abstandhaltern 20 nach oben erstrecken. Anders ausgedrückt, die STI-Zonen 26 werden bis zu einer Höhe gebildet und ausgespart/planarisiert, die oberhalb des unteren Abschnitts/Teils der Finne 12 liegt. Deswegen erstreckt sich die obere Fläche 25 der STI-Zonen 26 oberhalb einer unteren Fläche 13 der Finne 12.
  • Die Zonen flacher Grabenisolierungen (STI) 26 werden durch Ätzen eines Grabens in der dotierten unteren S/D 16 durch ein herkömmliches Trockenätzverfahren gebildet, wie z.B. RIE oder Plasmaätzen. Die Gräben können gegebenenfalls mit einem herkömmlichen Auskleidungsmaterial ausgekleidet werden, wie z.B. Siliciumnitrid oder Siliciumoxynitrid, und dann wird ein CVD oder ein anderes ähnliches Abscheidungsverfahren angewendet, um den Graben mit Siliciumoxid oder einem anderen ähnlichen STI-Dielektrikumsmaterial zu füllen. Das STI-Dielektrikum kann gegebenenfalls nach dem Abscheiden verdichtet werden. Gegebenenfalls kann ein herkömmliches Planarisierungsverfahren angewendet werden, wie z.B. chemisch-mechanisches Polieren (CMP), um eine planare Struktur bereitzustellen.
  • 9 ist eine Querschnittsansicht der Struktur der 8 gemäß der vorliegenden Erfindung, wobei der zweite Satz von Abstandhaltern in Nachbarschaft zu der Finne selektiv entfernt ist und über der STI und den frei liegenden Zonen der ersten Source/Drain-Zonen ein unterer Abstandhalter abgeschieden ist.
  • In verschiedenen Ausführungsformen wird der erste Satz von Abstandhaltern 20 selektiv entfernt und es findet eine Abscheidung eines unteren Abstandhalters statt. Mit anderen Worten, durch ein gerichtetes Abscheidungsverfahren, wie z.B. High Density Plasma Deposition (HDP) und Gas Clustering Ion Beam Deposition (GCIB), wird ein erster Abstandhalter oder unterer Abstandhalter 28 abgeschieden. Gerichtete Abscheidung bedeutet, dass die Abscheidung vorzugsweise auf horizontalen Flächen statt an vertikalen Flächen erfolgt. Nach der gerichteten Abscheidung kann ein Nassätzen durchgeführt werden, um das unerwünschte untere Abstandhaltermaterial 28 an den vertikalen Flächen zu entfernen. Somit kontaktiert oder bedeckt der untere Abstandhalter 28 die STI-Zonen 26 sowie die obere Fläche 15 der Hartmaske 14. Der untere Abstandhalter 28 kann z.B. eine Nitrid-Dünnschicht sein. In einer Ausführungsform kann der untere Abstandhalter 28 ein Oxid, beispielsweise Siliciumoxid (SiO), ein Nitrid, beispielsweise Siliciumnitrid (SiN), oder ein Oxynitrid sein, beispielsweise Siliciumoxynitrid (SiON).
  • 10 ist eine Querschnittsansicht der Struktur der 9 gemäß der vorliegenden Erfindung, wobei über dem unteren Abstandhalter ein Metall-Gate-Stapel ausgebildet ist.
  • In verschiedenen Ausführungsformen wird über den unteren Abstandhaltern 28, die über den STI-Zonen 26 gebildet werden, ein Metall-Gate 30 oder ein High-k-Metall-Gate (HKMG) 30 gebildet. Die Dicke des HKMG 30 ist größer als die Dicke des unteren Abstandhalters 28. Die Dicke des HKMG 30 ist größer als die Dicke der STI-Zonen 26, die über dem unteren Abstandhalter 28 gebildet werden. Das HKMG 30 erstreckt sich entlang den Seitenwänden der Finne 12. Jedoch kontaktiert das HKMG 30 nicht die gesamte Seitenwandfläche der Finne 12. Tatsächlich bleibt eine Länge „H“ der Seitenwand der Finne 12 frei.
  • In verschiedenen Ausführungsformen kann das HKMG 30, ohne darauf beschränkt zu sein, Austrittsarbeitsmetalle wie Titannitrid, Titancarbid, Titanaluminiumcarbid, Tantalnitrid und Tantalcarbid; leitfähige Metalle wie Wolfram, Aluminium und Kupfer und Oxide wie Siliciumdioxid (SiO2), Hafniumoxid (z.B. HfO2), Hafniumsiliciumoxid (z.B. HfSiO4), Hafniumsiliciumoxynitrid (HfwSixOyNz), Lanthanoxid (z.B. La2O3), Lanthanaluminiumoxid (z.B. LaAlO3), Zirconiumoxid (z.B. ZrO2), Zirconiumsiliciumoxid (z.B. ZrSiO4), Zirconiumsiliciumoxynitrid (ZrwSixOyNz), Tantaloxid (z.B. TaO2, Ta2O5), Titanoxid (z.B. TiO2), Bariumstrontiumtitanoxid (z.B. BaTiO3-SrTiO3), Bariumtitanoxid (z.B. BaTiO3), Strontiumtitanoxid (z.B. SrTiO3), Yttriumoxid (z.B. Y2O3), Aluminiumoxid (z.B. Al2O3), Bleiscandiumtantaloxid (Pb(ScxTa1-x)O3) und Bleizinkniobat (z.B. PbZn1/3 Nb2/3 O3) umfassen.
  • 11 ist eine Querschnittsansicht der Struktur der 10 gemäß der vorliegenden Erfindung, wobei über dem Metall-Gate-Stapel ein oberer Abstandhalter ausgebildet ist.
  • In verschiedenen Ausführungsformen findet eine Abscheidung eines oberen Abstandhalters statt. Der obere Abstandhalter ist ein zweiter Abstandhalter 32, welcher so abgeschieden und zurückgeätzt wird, dass der obere Abstandhalter 32 über dem HKMG 30 abgeschieden ist. Der obere Abstandhalter 32 kann z.B. eine Nitrid-Dünnschicht sein. In einer Ausführungsform kann der obere Abstandhalter 32 ein Oxid, beispielsweise Siliciumoxid (SiO), ein Nitrid, beispielsweise Siliciumnitrid (SiN), oder ein Oxynitrid sein, beispielsweise Siliciumoxynitrid (SiON).
  • 12 ist eine Querschnittsansicht der Struktur der 11 gemäß der vorliegenden Erfindung, wobei der Metall-Gate-Stapel geschnitten ist.
  • In verschiedenen Ausführungsformen wird ein Gate-Schnitt so durchgeführt, dass ein Teil des Metall-Gate 30 weggeschnitten wird, um die obere Fläche 27 des unteren Abstandhalters 28 freizulegen. Der Schnitt 34 erstreckt sich über eine Strecke „X“ zu der oberen Fläche 27 des unteren Abstandhalters 28.
  • 13 ist eine Querschnittsansicht der Struktur der 12 gemäß der vorliegenden Erfindung, wobei nach dem selektiven Entfernen der Materialien 32 und 14 oben auf der Finne 12 durch Ätzen über der Finne eine obere Source/Drain-Zone gebildet ist.
  • In verschiedenen Ausführungsformen erfolgt eine Füllung mit einem Zwischenschichtdielektrikums(Inter-Layer-Dielectric, ILD)-Oxid. Das ILD 36 wird planarisiert. Das ILD 36 umschließt oder umhüllt oder umgibt den oberen Abstandhalter 32 und in einem Abschnitt und den unteren Abstandhalter 28 in einem anderen Abschnitt (dem Schnittabschnitt). Nach der ILD-Planarisierung werden die Materialien 32 und 14 oben auf der Finne 12 durch ein Ätzverfahren selektiv entfernt. Anschließend wird über der Finne 12 eine dotierte obere Source/Drain-Zone 38 gebildet.
  • In einer beispielhaften Ausführungsform erstreckt sich das ILD 36 zu einem oberen Punkt der dotierten oberen S/D 38. Anders ausgedrückt, eine obere Fläche 35 des ILD 36 schließt mit einer oberen Fläche 37 der dotierten oberen S/D 38 bündig ab. Die dotierte obere S/D 38 kann die vollständige obere Fläche der Finne 12 bedecken. In der Gate-Schnittzone 34 kontaktiert das ILD 36 den oberen Abstandhalter 32 sowie eine frei liegende Seitenwandfläche des HKMG 30. Das ILD 36 kann aus der Gruppe ausgewählt sein, die aus Silicium-haltigen Materialien wie SiO2-, Si3N4-, SiOxNy-, SiC-, SiCO-, SiCOH und SiCH-Verbindungen besteht.
  • 14 ist eine Querschnittsansicht der Struktur der 13 gemäß der vorliegenden Erfindung, wobei obere und untere Kontakte ausgebildet sind.
  • In verschiedenen Ausführungsformen werden ein Gate-Kontakt 40, ein oberer Kontakt 41 und ein unterer Kontakt 42 gebildet. Der Gate-Kontakt 40 erstreckt sich in das HKMG 30. Der obere Kontakt 41 erstreckt sich zu der dotierten oberen S/D 38, die über der Finne 12 ausgebildet ist. Der untere Kontakt 42 erstreckt sich zu einer oberen Fläche der dotierten unteren S/D 16, der oberen Fläche des zweiten Abstandhalters 22 und der oberen Fläche der STI-Zone 26. Das ILD-Oxid 36 wird weiter entfernt, um die Kontakte 40, 41 und 42 zu bilden. Das verbleibende ILD-Oxid wird mit 36' gekennzeichnet. Die obere Fläche 35' des verbleibenden ILD-Oxids 36' schließt mit den oberen Flächen der Kontakte 40, 41 und 42 bündig ab. Außerdem wird ein Teil des oberen Abstandhalters 32 entfernt, um Platz für den Gate-Kontakt 40 zu machen. Der verbleibende obere Abstandhalter kann mit 32' gekennzeichnet werden. Die fertige Halbleiterstruktur 50 ist in 14 dargestellt.
  • In verschiedenen Ausführungsformen führt die Struktur 50 dazu, dass Gate-zu-Source/Drain-Kapazitäten verringert werden, indem die STI-Zone 26 zwischen dem Metall-Gate-Stapel 30 und der ersten Source/Drain-Zone 16 ausgedehnt wird. Ein Abstand zwischen dem Metall-Gate-Stapel 30 und der ersten Source/Drain-Zone 16 beträgt mehr als etwa 10 nm. Außerdem definiert der über der STI-Zone 26 ausgebildete untere Abstandhalter 28 eine umgekehrt gestufte strukturelle Konfiguration. Deswegen verringert die Struktur 50 die parasitäre Kapazität durch Verringern des Überlappens zwischen dem Gate und der unteren Source/Drain (S/D). Der Abstand zwischen dem Gate und der unteren S/D wird auf mehr als etwa 10 nm ausgedehnt, wodurch wiederum die Vmax der Einheit erhöht wird. Überdies werden VFETs mit hybriden Abstandhaltern einer umgekehrt gestuften Form gebildet, um die Gate-zu-Source/Drain-Kapazitäten weiter zu verringern und die maximale Betriebsspannung zu verbessern.
  • 15 ist ein Blockschaubild/Ablaufplan eines Verfahrens zur Verringerung der parasitären Kapazität gemäß der vorliegenden Erfindung.
  • Im Block 102 wird über einem Substrat eine Finnenstruktur gebildet.
  • Im Block 104 wird zwischen der Finnenstruktur und dem Substrat eine erste Source/Drain-Zone gebildet.
  • Im Block 106 werden in Nachbarschaft zu der Finnenstruktur erste Abstandhalter gebildet. Die ersten Abstandhalter werden durch Ätzen einer dielektrischen Auskleidung in Nachbarschaft zu der Finne gebildet.
  • Im Block 108 werden in Nachbarschaft zu der ersten Source/Drain-Zone zweite Abstandhalter gebildet. Die zweiten Abstandhalter werden durch Ätzen der dielektrischen Auskleidung in Nachbarschaft zu der ersten Source/Drain-Zone gebildet.
  • Im Block 110 wird die erste Source/Drain-Zone in frei liegenden Bereichen ausgespart. Die frei liegenden Bereiche sind die Bereiche, die nicht von der dielektrischen Auskleidung bedeckt sind.
  • Im Block 112 wird innerhalb der frei liegenden Bereiche der ausgesparten ersten Source/Drain-Zone eine Zone einer flachen Grabenisolierung (STI) gebildet. Die STI-Zonen bedecken auch den zweiten Satz von Abstandhaltern in Nachbarschaft zu der ersten Source/Drain-Zone.
  • Im Block 114 wird über der STI-Zone ein unterer Abstandhalter abgeschieden.
  • Im Block 116 wird über dem unteren Abstandhalter ein Metall-Gate-Stapel gebildet.
  • Im Block 118 wird über dem Metall-Gate-Stapel ein oberer Abstandhalter gebildet.
  • Im Block 120 wird der Metall-Gate-Stapel geschnitten.
  • Im Block 122 wird direkt über der Finnenstruktur eine zweite Source/Drain-Zone gebildet.
  • Im Block 124 werden Kontakte so gebildet, dass sich die STI-Zone über eine Länge zwischen dem Metall-Gate-Stapel und der ersten Source/Drain-Zone erstreckt.
  • Es versteht sich, dass die vorliegende Erfindung in Form einer gegebenen veranschaulichenden Architektur beschrieben wird, dass jedoch innerhalb des Umfangs der vorliegenden Erfindung als Variation auch andere Architekturen, Strukturen, Substratmaterialien und Verfahrensmerkmale und Schritte/Blöcke eingesetzt werden können.
  • Es versteht sich außerdem, dass, wenn ein Element wie eine Schicht, eine Zone oder ein Substrat als „auf“ oder „über“ einem anderen Element befindlich bezeichnet wird, es sich direkt auf dem anderen Element befinden kann oder auch Elemente vorhanden sein können, die dazwischen angeordnet sind. Wenn hingegen ein Element als „direkt auf“ oder „direkt über“ einem anderen Element befindlich bezeichnet wird, sind keine dazwischen angeordneten Elemente vorhanden. Es versteht sich auch, dass, wenn ein Element als mit einem anderen Element „verbunden“ oder „verknüpft“ bezeichnet wird, es direkt mit dem anderen Element verbunden oder verknüpft sein kann oder Elemente vorhanden sein können, die dazwischen angeordnet sind. Wenn hingegen ein Element als mit einem anderen Element „direkt verbunden“ oder „direkt verknüpft“ bezeichnet wird, sind keine dazwischen angeordneten Elemente vorhanden.
  • Die Ausführungsformen der vorliegenden Erfindung können einen Entwurf für einen IC-Chip umfassen, welcher in einer graphischen Computerprogrammiersprache erzeugt und in einem Computerspeichermedium (z.B. einer Platte, einem Band, einem physischen Festplatten-Laufwerk oder einem virtuellen Festplatten-Laufwerk, z.B. einem Speicherzugriffs-Netzwerk) gespeichert werden kann. Wenn der Entwickler keine Chips oder Photolithographiemasken herstellt, die zur Herstellung von Chips verwendet werden, kann der Entwickler den resultierenden Entwurf durch physische Mechanismen (z.B. durch Bereitstellen einer Kopie des Speichermediums, auf dem der Entwurf gespeichert ist) oder elektronisch (z.B. über das Internet) direkt oder indirekt an solche Unternehmen senden. Der gespeicherte Entwurf wird dann in das richtige Format (z.B. GDSII) für die Herstellung von Photolithographiemasken umgewandelt, welches mehrere Kopien des betreffenden Chip-Entwurfs umfasst, die auf einem Wafer zu bilden sind. Die Photolithographiemasken werden verwendet, um Bereiche des Wafers (und/oder der Schichten darauf) zu definieren, die zu ätzen oder auf andere Weise zu verarbeiten sind.
  • Verfahren, wie hierin beschrieben, können bei der Herstellung von IC-Chips angewendet werden. Die resultierenden IC-Chips können durch den Hersteller in roher Wafer-Form (d.h., als ein einzelner Wafer, der mehrere unverkapselte Chips aufweist), als ein bloßer Die oder in einer verkapselten Form vertrieben werden. Im letzteren Fall ist der Chip in einer Einzelchipverkapselung (z.B. einem Kunststoffträger mit Leitungen, die an einer Hauptplatine oder einem anderen übergeordneten Träger befestigt werden) oder in einer Multichipverkapselung (z.B. einem Keramikträger, der Oberflächenverbindungen und/oder vergrabene Verbindungen aufweist) montiert. In jedem Fall wird der Chip dann mit anderen Chips, diskreten Schaltungselementen und/oder anderen Signalverarbeitungseinheiten als Teil (a) eines Zwischenprodukts, z.B. einer Hauptplatine, oder (b) eines Endprodukts integriert. Das Endprodukt kann ein beliebiges Produkt sein, welches IC-Chips umfasst, was von Spielzeugen und anderen einfachen Anwendungen bis zu hoch entwickelten Computerprodukten reicht, die eine Anzeigeeinheit, eine Tastatur oder eine andere Eingabeeinheit und einen Zentralprozessor aufweisen.
  • Es versteht sich außerdem, dass Materialverbindungen in Form von aufgelisteten Elementen beschrieben werden, wie z.B. SiGe. Diese Verbindungen umfassen verschiedene Anteile der Elemente innerhalb der Verbindung, z.B. umfasst SiGe SixGe1-x, wobei x kleiner oder gleich 1 ist, usw. Außerdem können andere Elemente in der Verbindung enthalten sein und diese immer noch gemäß den Ausführungsformen der vorliegenden Erfindung wirken. Die Verbindungen mit zusätzlichen Elementen werden hierin als Legierungen bezeichnet.
  • Eine Bezugnahme in der Beschreibung auf „eine Ausführungsform“ der vorliegenden Erfindung sowie Variationen davon bedeutet, dass ein bestimmtes Merkmal, eine bestimmte Struktur, eine bestimmte Eigenschaft usw., das/die in Verbindung mit der Ausführungsform beschrieben wird, in mindestens einer Ausführungsform der vorliegenden Erfindung enthalten ist. Wenn also der Begriff „in einer Ausführungsform“ sowie eine beliebige Variation davon an verschiedenen Stellen in der Beschreibung auftritt, bezieht er sich nicht notwendigerweise jedes Mal auf dieselbe Ausführungsform.
  • Es sei angemerkt, dass die Verwendung von „/“, „und/oder“ oder „mindestens eines von“, beispielsweise im Fall von „A/B“, „A und/oder B“ und „mindestens eines von A und B“ die Auswahl der ersten aufgelisteten Möglichkeit (A) allein oder die Auswahl der zweiten aufgelisteten Möglichkeit (B) allein oder die Auswahl beider Möglichkeiten (A und B) umfassen soll. Als ein weiteres Beispiel sollen im Fall von „A, B und/oder C“ und „mindestens eines von A, B und C“ diese Ausdrücke die Auswahl der ersten aufgelisteten Möglichkeit (A) allein oder die Auswahl der zweiten aufgelisteten Möglichkeit (B) allein oder die Auswahl der dritten aufgelisteten Möglichkeit (C) allein oder die Auswahl lediglich der ersten und der zweiten aufgelisteten Möglichkeit (A und B) oder die Auswahl lediglich der ersten und der dritten aufgelisteten Möglichkeit (A und C) oder die Auswahl lediglich der zweiten und der dritten aufgelisteten Möglichkeit (B und C) oder die Auswahl aller drei Möglichkeiten (A und B und C) umfassen. Dies kann, wie der Fachmann auf diesen und verwandten Gebieten schnell erkennt, auf so viele Elemente ausgedehnt werden, wie aufgelistet.
  • Die hierin verwendete Terminologie dient nur der Beschreibung spezieller Ausführungsformen und soll beispielhafte Ausführungsformen nicht beschränken. Wie hierin verwendet, sollen die Singularformen „ein“, „eine“ und „der“, „die“, „das“ ebenso die Pluralformen umfassen, sofern dies nicht durch den Kontext eindeutig anders angezeigt ist. Es versteht sich ferner, dass mit den Begriffen „weist auf“, „aufweist“, „aufweisen“, „umfasst“ und/oder „umfassen“, wenn sie hierin verwendet werden, das Vorliegen angegebener Merkmale, ganzer Zahlen, Schritte, Operationen, Elemente und/oder Komponenten beschrieben ist, jedoch nicht das Vorliegen oder das Hinzufügen ein oder mehrerer anderer Merkmale, ganzer Zahlen, Schritte, Operationen, Elemente, Komponenten und/oder Gruppen derselben ausgeschlossen wird.
  • Hierin können zur Vereinfachung der Beschreibung Begriffe der räumlichen Beziehung wie „unterhalb“, „unter“, „untere“, „oberhalb“, „obere“ und dergleichen verwendet werden, um die Beziehung eines Elements oder Merkmals zu (einem) anderen Element(en) oder Merkmal(en) zu beschreiben, wie in den FIG. veranschaulicht. Es versteht sich, dass die Begriffe der räumlichen Beziehung zusätzlich zu der Orientierung, die in den FIG. abgebildet ist, andere Orientierungen der in Gebrauch oder in Betrieb befindlichen Einheit umfassen sollen. Wenn beispielsweise die Einheit in den FIG. umgedreht wird, wären dann Elemente, die als „unter“ oder „unterhalb“ anderen Elementen oder Merkmalen befindlich beschrieben werden, „oberhalb“ der anderen Elemente oder Merkmale orientiert. Somit kann der Begriff „unter“ sowohl eine Orientierung „über“ als auch eine Orientierung „unter“ umfassen. Die Einheit kann anders orientiert sein (um 90 Grad gedreht sein oder andere Orientierungen aufweisen) und die hierin verwendeten Deskriptoren der räumlichen Beziehung können gleichermaßen entsprechend interpretiert werden. Außerdem versteht es sich auch, dass, wenn eine Schicht als „zwischen“ zwei Schichten befindlich bezeichnet wird, sie die einzige Schicht zwischen den beiden Schichten sein kann oder außerdem eine oder mehrere dazwischen angeordnete Schichten vorhanden sein können.
  • Es versteht sich, dass, obwohl hierin die Begriffe erste, zweite usw. verwendet sein können, um verschiedene Elemente zu beschreiben, diese Elemente nicht durch diese Begriffe beschränkt sein sollen. Diese Begriffe werden nur verwendet, um ein Element von einem anderen Element zu unterscheiden. Somit könnte ein nachstehend beschriebenes erstes Element als ein zweites Element bezeichnet werden, ohne vom Umfang des Konzepts der vorliegenden Erfindung abzuweichen.
  • Nachdem nun bevorzugte Ausführungsformen eines Verfahrens zur Herstellung einer Einheit und einer dadurch hergestellten Halbleitereinheit zur Verringerung der parasitären Kapazität in vertikalen FETs (welche veranschaulichend und nicht beschränkend sein sollen) beschrieben worden sind, sei angemerkt, dass der Fachmann im Lichte der obigen Lehren Modifikationen und Variationen vornehmen kann. Es versteht sich daher, dass an den beschriebenen speziellen Ausführungsformen Änderungen vorgenommen werden können, die unter den Umfang der Erfindung fallen, wie durch die anhängenden Ansprüche umrissen. Nachdem somit Erscheinungsformen der Erfindung in den Einzelheiten und mit der Genauigkeit beschrieben worden sind, wie vom Patentrecht gefordert, wird in den anhängenden Ansprüchen ausgeführt, was durch das Patent beansprucht wird und geschützt werden soll.

Claims (20)

  1. Verfahren zur Verringerung der parasitären Kapazität einer Halbleiterstruktur, wobei das Verfahren aufweist: Bilden einer Finnenstruktur über einem Substrat, Bilden einer ersten Source/Drain-Zone zwischen der Finnenstruktur und dem Substrat; Bilden erster Abstandhalter in Nachbarschaft zu der Finnenstruktur; Bilden zweiter Abstandhalter in Nachbarschaft zu der ersten Source/Drain-Zone; Aussparen der ersten Source/Drain-Zone in frei liegenden Bereichen; Bilden einer Zone einer flachen Grabenisolierung (STI) innerhalb der frei liegenden Bereiche der ausgesparten ersten Source/Drain-Zone; Abscheiden eines unteren Abstandhalters über der STI-Zone; Bilden eines Metall-Gate-Stapels über dem unteren Abstandhalter; Abscheiden eines oberen Abstandhalters über dem Metall-Gate-Stapel; Schneiden des Metall-Gate-Stapels; Bilden einer zweiten Source/Drain-Zone über der Finnenstruktur; und Bilden von Kontakten, so dass sich die STI-Zone über eine Länge zwischen dem Metall-Gate-Stapel und der ersten Source/Drain-Zone erstreckt.
  2. Verfahren nach Anspruch 1, wobei Gate-zu-Source/Drain-Kapazitäten verringert werden, indem die STI-Zone zwischen dem Metall-Gate-Stapel und der ersten Source/Drain-Zone ausgedehnt wird.
  3. Verfahren nach Anspruch 1, wobei der erste und zweite Abstandhalter formangepasste dielektrische Auskleidungen sind.
  4. Verfahren nach Anspruch 3, wobei eine Dicke der formangepassten dielektrischen Auskleidungen mehr als 10 nm beträgt.
  5. Verfahren nach Anspruch 1, wobei die STI einen Teil der ersten Abstandhalter in Nachbarschaft zu der Finnenstruktur kontaktiert.
  6. Verfahren nach Anspruch 1, wobei die STI die zweiten Abstandhalter in Nachbarschaft zu der ersten Source/Drain-Zone in ihrer Gesamtheit bedeckt.
  7. Verfahren nach Anspruch 1, wobei die zweiten Abstandhalter in Nachbarschaft zu der ersten Source/Drain-Zone selektiv entfernt werden, bevor der untere Abstandhalter über der STI-Zone abgeschieden wird.
  8. Verfahren nach Anspruch 1, wobei der untere Abstandhalter, der über der STI-Zone gebildet wird, eine umgekehrt gestufte strukturelle Konfiguration definiert.
  9. Verfahren nach Anspruch 1, wobei sich die STI-Zone auf gegenüberliegenden Enden der Finnenstruktur über einen Teil der ersten Source/Drain-Zone erstreckt.
  10. Verfahren nach Anspruch 1, wobei ein Abstand zwischen dem Metall-Gate-Stapel und der ersten Source/Drain-Zone mehr als 10 nm beträgt.
  11. Halbleiterstruktur zur Verringerung der parasitären Kapazität, wobei die Struktur aufweist: eine Finnenstruktur, die über einem Substrat ausgebildet ist; eine erste Source/Drain-Zone, die zwischen der Finnenstruktur und dem Substrat ausgebildet ist; erste Abstandhalter, die in Nachbarschaft zu der Finnenstruktur ausgebildet sind; zweite Abstandhalter, die in Nachbarschaft zu der ersten Source/Drain-Zone ausgebildet sind, wobei die erste Source/Drain-Zone in frei liegenden Bereichen ausgespart ist; eine Zone einer flachen Grabenisolierung (STI), die innerhalb der frei liegenden Bereiche der ausgesparten ersten Source/Drain-Zone ausgebildet ist; einen unteren Abstandhalter, der über der STI-Zone abgeschieden ist; einen Metall-Gate-Stapel, der über dem unteren Abstandhalter ausgebildet ist; einen oberen Abstandhalter, der über dem Metall-Gate-Stapel ausgebildet ist, wobei der Metall-Gate-Stapel geschnitten ist; eine zweite Source/Drain-Zone, die über der Finnenstruktur ausgebildet ist; und Kontakte, die so ausgebildet sind, dass sich die STI-Zone über eine Länge zwischen dem Metall-Gate-Stapel und der ersten Source/Drain-Zone erstreckt.
  12. Struktur nach Anspruch 11, wobei Gate-zu-Source/Drain-Kapazitäten verringert werden, indem die STI-Zone zwischen dem Metall-Gate-Stapel und der ersten Source/Drain-Zone ausgedehnt ist.
  13. Struktur nach Anspruch 11, wobei der erste und zweite Abstandhalter formangepasste dielektrische Auskleidungen sind.
  14. Struktur nach Anspruch 13, wobei eine Dicke der formangepassten dielektrischen Auskleidungen mehr als 10 nm beträgt.
  15. Struktur nach Anspruch 11, wobei die STI einen Teil der ersten Abstandhalter in Nachbarschaft zu der Finnenstruktur kontaktiert.
  16. Struktur nach Anspruch 11, wobei die STI die zweiten Abstandhalter in Nachbarschaft zu der ersten Source/Drain-Zone in ihrer Gesamtheit bedeckt.
  17. Struktur nach Anspruch 11, wobei die zweiten Abstandhalter in Nachbarschaft zu der ersten Source/Drain-Zone selektiv entfernt sind, bevor der untere Abstandhalter über der STI-Zone abgeschieden wird.
  18. Struktur nach Anspruch 11, wobei der untere Abstandhalter, der über der STI-Zone ausgebildet ist, eine umgekehrt gestufte strukturelle Konfiguration definiert.
  19. Struktur nach Anspruch 11, wobei sich die STI-Zone auf gegenüberliegenden Enden der Finnenstruktur über einen Teil der ersten Source/Drain-Zone erstreckt.
  20. Struktur nach Anspruch 11, wobei ein Abstand zwischen dem Metall-Gate-Stapel und der ersten Source/Drain-Zone mehr als 10 nm beträgt.
DE112018000636.0T 2017-04-17 2018-04-11 Vertikaler fet mit verringerter parasitärer kapazität und verfahren zu dessen herstellung Active DE112018000636B4 (de)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US15/488,780 2017-04-17
US15/488,780 US9853028B1 (en) 2017-04-17 2017-04-17 Vertical FET with reduced parasitic capacitance
PCT/IB2018/052539 WO2018193342A1 (en) 2017-04-17 2018-04-11 Vertical fet with reduced parasitic capacitance

Publications (2)

Publication Number Publication Date
DE112018000636T5 true DE112018000636T5 (de) 2019-11-14
DE112018000636B4 DE112018000636B4 (de) 2021-12-09

Family

ID=60674791

Family Applications (1)

Application Number Title Priority Date Filing Date
DE112018000636.0T Active DE112018000636B4 (de) 2017-04-17 2018-04-11 Vertikaler fet mit verringerter parasitärer kapazität und verfahren zu dessen herstellung

Country Status (6)

Country Link
US (4) US9853028B1 (de)
JP (1) JP7062682B2 (de)
CN (1) CN110520973B (de)
DE (1) DE112018000636B4 (de)
GB (1) GB2577185B (de)
WO (1) WO2018193342A1 (de)

Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10211315B2 (en) * 2017-07-19 2019-02-19 Globalfoundries Inc. Vertical field-effect transistor having a dielectric spacer between a gate electrode edge and a self-aligned source/drain contact
US10176995B1 (en) * 2017-08-09 2019-01-08 Globalfoundries Inc. Methods, apparatus and system for gate cut process using a stress material in a finFET device
US10395988B1 (en) 2018-04-10 2019-08-27 International Business Machines Corporation Vertical FET transistor with reduced source/drain contact resistance
US10529713B2 (en) 2018-06-08 2020-01-07 International Business Machines Corporation Fin field effect transistor devices with modified spacer and gate dielectric thicknesses
US10453934B1 (en) 2018-06-11 2019-10-22 International Business Machines Corporation Vertical transport FET devices having air gap top spacer
US10622260B2 (en) 2018-06-12 2020-04-14 International Business Machines Corporation Vertical transistor with reduced parasitic capacitance
US10396151B1 (en) 2018-06-14 2019-08-27 International Business Machines Corporation Vertical field effect transistor with reduced gate to source/drain capacitance
US10707329B2 (en) 2018-07-06 2020-07-07 International Business Machines Corporation Vertical fin field effect transistor device with reduced gate variation and reduced capacitance
US10930758B2 (en) 2018-08-13 2021-02-23 International Business Machines Corporation Space deposition between source/drain and sacrificial layers
US10600885B2 (en) 2018-08-20 2020-03-24 International Business Machines Corporation Vertical fin field effect transistor devices with self-aligned source and drain junctions
US10937786B2 (en) * 2018-09-18 2021-03-02 Globalfoundries U.S. Inc. Gate cut structures
US11201089B2 (en) 2019-03-01 2021-12-14 International Business Machines Corporation Robust low-k bottom spacer for VFET
US10833081B2 (en) 2019-04-09 2020-11-10 International Business Machines Corporation Forming isolated contacts in a stacked vertical transport field effect transistor (VTFET)
US11217680B2 (en) * 2019-05-23 2022-01-04 International Business Machines Corporation Vertical field-effect transistor with T-shaped gate
US11205728B2 (en) 2019-05-23 2021-12-21 International Business Machines Corporation Vertical field effect transistor with reduced parasitic capacitance
US11152265B2 (en) * 2019-08-01 2021-10-19 International Business Machines Corporation Local isolation of source/drain for reducing parasitic capacitance in vertical field effect transistors
US11201241B2 (en) * 2020-01-07 2021-12-14 International Business Machines Corporation Vertical field effect transistor and method of manufacturing a vertical field effect transistor
US11217692B2 (en) 2020-01-09 2022-01-04 International Business Machines Corporation Vertical field effect transistor with bottom spacer
US11271107B2 (en) 2020-03-24 2022-03-08 International Business Machines Corporation Reduction of bottom epitaxy parasitics for vertical transport field effect transistors
CN113823692B (zh) * 2020-06-19 2023-12-22 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法

Family Cites Families (38)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5087581A (en) 1990-10-31 1992-02-11 Texas Instruments Incorporated Method of forming vertical FET device with low gate to source overlap capacitance
US5250450A (en) 1991-04-08 1993-10-05 Micron Technology, Inc. Insulated-gate vertical field-effect transistor with high current drive and minimum overlap capacitance
US6621112B2 (en) * 2000-12-06 2003-09-16 Infineon Technologies Ag DRAM with vertical transistor and trench capacitor memory cells and methods of fabrication
US20040070050A1 (en) * 2002-10-10 2004-04-15 Taiwan Semiconductor Manufacturing Company Structures of vertical resistors and FETs as controlled by electrical field penetration and a band-gap voltage reference using vertical FETs operating in accumulation through the field penetration effect
TWI294670B (en) * 2003-06-17 2008-03-11 Ibm Ultra scalable high speed heterojunction vertical n-channel misfets and methods thereof
TWI251342B (en) * 2003-07-24 2006-03-11 Samsung Electronics Co Ltd Vertical double-channel silicon-on-insulator transistor and method of manufacturing the same
US6933183B2 (en) * 2003-12-09 2005-08-23 International Business Machines Corporation Selfaligned source/drain FinFET process flow
US7230286B2 (en) 2005-05-23 2007-06-12 International Business Machines Corporation Vertical FET with nanowire channels and a silicided bottom contact
CN100490182C (zh) * 2007-06-19 2009-05-20 北京大学 鳍型沟道双栅多功能场效应晶体管的制备方法
CN101939828B (zh) * 2007-12-05 2012-10-24 新加坡优尼山帝斯电子私人有限公司 半导体器件
JP4316659B2 (ja) * 2008-01-29 2009-08-19 日本ユニサンティスエレクトロニクス株式会社 半導体装置およびその製造方法
US8012817B2 (en) * 2008-09-26 2011-09-06 Taiwan Semiconductor Manufacturing Company, Ltd. Transistor performance improving method with metal gate
CN102117828B (zh) * 2009-12-30 2013-02-06 中国科学院微电子研究所 半导体器件及其制造方法
US8362572B2 (en) 2010-02-09 2013-01-29 Taiwan Semiconductor Manufacturing Co., Ltd. Lower parasitic capacitance FinFET
CN102376715B (zh) * 2010-08-11 2014-03-12 中国科学院微电子研究所 一种无电容型动态随机访问存储器结构及其制备方法
US9281378B2 (en) * 2012-01-24 2016-03-08 Taiwan Semiconductor Manufacturing Company, Ltd. Fin recess last process for FinFET fabrication
CN102646599B (zh) * 2012-04-09 2014-11-26 北京大学 一种大规模集成电路中FinFET的制备方法
CN103928327B (zh) * 2013-01-10 2017-07-14 中芯国际集成电路制造(上海)有限公司 鳍式场效应晶体管及其形成方法
US20140264488A1 (en) * 2013-03-15 2014-09-18 Globalfoundries Inc. Methods of forming low defect replacement fins for a finfet semiconductor device and the resulting devices
WO2014174672A1 (ja) * 2013-04-26 2014-10-30 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 半導体装置の製造方法及び半導体装置
US9349850B2 (en) * 2013-07-17 2016-05-24 Taiwan Semiconductor Manufacturing Company, Ltd. Thermally tuning strain in semiconductor devices
US8952420B1 (en) * 2013-07-29 2015-02-10 Stmicroelectronics, Inc. Method to induce strain in 3-D microfabricated structures
US9425296B2 (en) * 2013-09-09 2016-08-23 Qualcomm Incorporated Vertical tunnel field effect transistor
US9331204B2 (en) * 2014-03-13 2016-05-03 Macronix International Co., Ltd. High voltage field effect transistors and circuits utilizing the same
CN105336611A (zh) * 2014-06-18 2016-02-17 中芯国际集成电路制造(上海)有限公司 一种FinFET器件的制作方法
US9881993B2 (en) * 2014-06-27 2018-01-30 Taiwan Semiconductor Manufacturing Company Limited Method of forming semiconductor structure with horizontal gate all around structure
US9337306B2 (en) 2014-06-30 2016-05-10 Globalfoundries Inc. Multi-phase source/drain/gate spacer-epi formation
US9245883B1 (en) * 2014-09-30 2016-01-26 Taiwan Semiconductor Manufacturing Company, Ltd. Method of making a FinFET device
KR102264656B1 (ko) * 2014-10-17 2021-06-14 삼성전자주식회사 게이트 코어들 및 핀 액티브 코어를 포함하는 반도체 소자 및 그 제조 방법
US9337255B1 (en) 2014-11-21 2016-05-10 International Business Machines Corporation Reducing direct source-to-drain tunneling in field effect transistors with low effective mass channels
US9287362B1 (en) 2014-11-21 2016-03-15 International Business Machines Corporation Vertical field effect transistors with controlled overlap between gate electrode and source/drain contacts
US9799776B2 (en) * 2015-06-15 2017-10-24 Stmicroelectronics, Inc. Semi-floating gate FET
US9312383B1 (en) * 2015-08-12 2016-04-12 International Business Machines Corporation Self-aligned contacts for vertical field effect transistors
US9368572B1 (en) * 2015-11-21 2016-06-14 International Business Machines Corporation Vertical transistor with air-gap spacer
US9502407B1 (en) * 2015-12-16 2016-11-22 International Business Machines Corporation Integrating a planar field effect transistor (FET) with a vertical FET
US9437503B1 (en) 2015-12-22 2016-09-06 International Business Machines Corporation Vertical FETs with variable bottom spacer recess
US9761694B2 (en) * 2016-01-27 2017-09-12 International Business Machines Corporation Vertical FET with selective atomic layer deposition gate
US9607899B1 (en) 2016-04-27 2017-03-28 International Business Machines Corporation Integration of vertical transistors with 3D long channel transistors

Also Published As

Publication number Publication date
DE112018000636B4 (de) 2021-12-09
US10074652B1 (en) 2018-09-11
CN110520973A (zh) 2019-11-29
US9853028B1 (en) 2017-12-26
US10438949B2 (en) 2019-10-08
JP7062682B2 (ja) 2022-05-06
GB2577185B (en) 2020-11-04
GB2577185A (en) 2020-03-18
US20190181139A1 (en) 2019-06-13
US10283504B2 (en) 2019-05-07
CN110520973B (zh) 2023-05-23
GB201915887D0 (en) 2019-12-18
JP2020513160A (ja) 2020-04-30
US20180301451A1 (en) 2018-10-18
WO2018193342A1 (en) 2018-10-25

Similar Documents

Publication Publication Date Title
DE112018000636B4 (de) Vertikaler fet mit verringerter parasitärer kapazität und verfahren zu dessen herstellung
DE102018115909B4 (de) Struktur und Verfahren für Finfet-Vorrichtung mit Kontakt über dielektrischem Gate
DE102019126237B4 (de) Dielektrische finnen mit unterschiedlichen dielektrizitätskonstanten und grössen in unterschiedlichen zonen einer halbleitervorrichtung
DE112018000201B4 (de) Ansatz für eine Isolierung mit einen unteren Dielektrikum für Vertikaltransport-Finnen-Feldeffekttransistoren
DE102013101113B4 (de) Leistungs-MOS-Transistor und Verfahren zu dessen Herstellung
DE102017117942B4 (de) Herstellungsverfahren für eine Multi-Gate-Vorrichtung
DE102020111602B4 (de) Mehr-gate-vorrichtungen und gate-strukturierungsprozess dafür
DE112016003961T5 (de) Herstellung von vertikalen Transistoren und Einheiten
DE102019114114B4 (de) Verfahren zur herstellung einer halbleitervorrichtung und halbleitervorrichtung
DE112018000397B4 (de) Vertikaltransport- Finnen- Feldeffekttransistor und Verfahren zu dessen Herstellung
DE112018004228B4 (de) Vorgehensweise für eine einheitlichkeit von dielektrischen elementen mit einem hohen k
DE102017124226B4 (de) Verfahren zum Herstellen einer Halbleitervorrichtung
DE102014019360A1 (de) Halbleiterstruktur und ihr herstellungsverfahren
DE102019206553A1 (de) Halbleitervorrichtung mit verbesserter Gate-Source/Drain-Metallisierungsisolation
DE112020000212B4 (de) Verfahren zur herstellung eines transistorkanals mit vertikal gestapelten nanoschichten, die durch finnenförmige brückenzonen verbunden sind
DE102019209318B4 (de) Halbleitervorrichtung mit integrierter Einzeldiffusionsunterbrechung und Herstellungsverfahren hierfür
DE102019128703A1 (de) Halbleitervorrichtung und herstellungsverfahren
DE102019103422A1 (de) Verwenden von Maskenschichten zum Erleichtern der Herstellung von selbstjustierten Kontakten und Durchkontaktierungen
DE102018108821A1 (de) Verfahren zur herstellung einer halbleitervorrichtung, und halbleitervorrichtung
DE112018005623T5 (de) Fertigung von logikeinheiten und leistungseinheiten auf demselben substrat
DE102018103075B4 (de) Verfahren zum Herstellen einer Halbleitervorrichtung und eine Halbleitervorrichtung
DE112019006336T5 (de) Halbleitervorrichtung, herstellungsverfahren davon und elektronisches gerät
DE102020102405A1 (de) Halbleitervorrichtung und herstellungsverfahren davon
DE102018103989B4 (de) Finnendiodenstruktur und deren Verfahren
DE112021005857T5 (de) Umhüllende kontakte mit örtlich begrenztem metallsilicid

Legal Events

Date Code Title Description
R012 Request for examination validly filed
R016 Response to examination communication
R018 Grant decision by examination section/examining division
R130 Divisional application to

Ref document number: 112018008240

Country of ref document: DE

R084 Declaration of willingness to licence
R020 Patent grant now final